JPH07506937A - 熱的に整合された読取り／検出器構造とその製造方法 - Google Patents

熱的に整合された読取り／検出器構造とその製造方法

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JPH07506937A
JPH07506937A JP6517072A JP51707294A JPH07506937A JP H07506937 A JPH07506937 A JP H07506937A JP 6517072 A JP6517072 A JP 6517072A JP 51707294 A JP51707294 A JP 51707294A JP H07506937 A JPH07506937 A JP H07506937A
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JP
Japan
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silicon
substrate
bonded
layer
bonding
Prior art date
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Pending
Application number
JP6517072A
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English (en)
Inventor
フィニラ、ロナルド・エム
マルロイ、ゲラード・ティー
ベンディック、ジョゼフ・ジェイ
Original Assignee
ヒューズ・エアクラフト・カンパニー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 熱的に整合された読取り／検出器構造とその製造方法技術分野 本発明は、集積回路製造技術、特に、センサチップ構造（ＳＣＡ）中で使用され る読取りチップの製造方法に関する。
背景技術 センサチップ構造は赤外線（ＩＲ）検出システムの重要な部品である。しかしな がら、重要な問題がＨｇＣｄＴｅからなるような１ｌ−ＶＩ族材料のＩＲ検出器 との結合または混成するシリコン読取りチップを含んでいる電流センサチップ構 造に存在する。ＳｉとＨｇ　Ｃｄ　Ｔ　ｅの熱膨張係数の大きな差のために、こ れらの構造が室温と動作温度（約７７度Ｋ）との間の多数（約１０００）の熱サ イクル数に耐えられないことが発見されている。１つの典型的な故障モードは読 取りチップを検出器チップに混成することに使用されるインジウムバンプ等の導 電体の品質悪化を生じる結果となる。
熱サイクルの結果としてのＳＣＡの故障は生産プログラムにおけるＨｇＣｄＴｅ の直接ハイブリッドＳＣＡの使用を妨害する。
例えば、文献（”Ｃｕｍｕｌａｔｉｖｅｌｙ　Ｂｏｎｄｅｄ　Ｉｃ　Ｄｅｖｉｃ ｅｓ　Ｓｌａｃｋｉｎｇ　Ｔｈ１ｎ　Ｆｉｌｍ　ＤＵＡＬ−ＣＭＯ５Ｆｕｎｃｔ ｉｏｎａｌ　Ｂｌｏｃｋｓ　”　１９９０年ＶＬＳ　１技術のシンポジウム）で 説明されているようにバルクなシリコンとそこに結合されたシリコンの薄い局で ３次元の回路を製造することが知られている。
前述したように、ＳＣＡはシリコン読取りチップと検出器チップが異なった熱膨 張係数を有するので故障する傾向かあることが発見されている。従って読取りチ ップのシリコンと検出器材料間の熱膨張係数の不一致のために３次元の前記文献 と同一の材料回路を使用することは有効ではない。
それ故、本発明の目的は、熱サイクルによる故障の問題を克服する集積回路構造 を提供することである。
本発明の別の目的は、読取り集積回路構造の効率的に熱膨張係数を調節するため の実用的で廉価な方法を提供すること前述およびその他の問題は、読取りチップ 構造の熱膨張特性を他の装置の熱膨張特性に整合するように選択された材料の基 体に結合されるシリコンの薄膜回路を具備し、定められた熱膨張特性を何する他 の装置とハイブリッド化され、あるいはバンプ結合されるチップ構造によって克 服され、本発明の目的は達成される。
好ましい実施例では装置はＨｇＣｄＴｅのようなＩＩ−ＶＩ族材料で構成された 放射検出器である。
本発明の別の観点では、チップ構造を製造するため方法が提供される。ここで薄 膜変換方法と呼ばれている第１の方法は、シリコン基体上に薄膜シリコン層を含 んだ結合されたシリコンウェハを設け、薄膜シリコン層に回路を形成し、薄膜シ リコン層に少なくとし１つの電気貫通導体を形成し、回路を含んだ薄膜シリコン 層を選択された基体に結合し、この基体は混成するようにチップ構造を別の材料 に熱的に整合するように選択された材料から構成され、その後、シリコン基体を 除去する段階を含んでいる。
ここで二重変換方法と呼ばれる第２の方法はシリコン基体上に薄膜シリコン層を 含む結合されたシリコンウェハ１を設け、薄膜シリコン層中に回路を形成し、回 路を含んだ薄膜シリコン層を選択された一時的な支持基体に結合し、シリコン基 体を除去し、読取りチップ構造を混成されるべき別の材料に熱的に整合させるた め選択された月料から構成されている最終的な基体に薄膜シリコン層を結合し、 その後、一時的に支持基体を除去する段階を含んでいる。
本発明は能動的なシリコン薄膜の両側で処理（例えば薄膜を付着しパターン化す る）を許容することが認められている。
これはレイアウト密度を改良し、新しくすぐれたトランジスタ構造を可能にし優 れたＲＦ遮蔽を提供する。
本発明によると、薄膜シリコンの後面上で低温（４５０’よりも低い）処理段階 （例えば金属および低温絶縁フィルム等の付着とパターン化）を行うと共に、薄 膜シリコン（０，２−４ミクロンの厚さ）中の能動的な回路を処理することが可 能である。この技術は後面上で有効な相互接続の余分の層のためにより高密度の 装置に利点を与え、二重ゲートＭＯ３）ランリスタのような高能力の装置を製造 し、能動回路の両側に遮蔽層を提供することにより優れたＲＦ遮蔽を提供する。
前述したように、能動装置のシリコン層の厚さは非常に薄い（約０．２ミクロン ）。これらの非常に薄膜は優れた放射ノ１−ドネスを提供し、高性能を与えるた め十分にデプレションモードでＭＯＳトランジスタの動作特性を向上させる。
本発明は任意の検出器材料に応用可能である利点を有し、Ｈｇ　Ｃｄ　Ｔ　ｅの ようなＩＩ−Ｖｌ族材料での使用に限定されないことが理解されよう。
図面の簡単な説明 本発明の前述の、およびその他の特徴は添付図面を伴って以下の本発明の詳細な 説明でより明白にされている。
図１ａ乃至図１ｄは本発明の第１の方法の処理段階、特に、薄膜変換方法を示し ている断面図（実物大ではない）である。
図１ａは本発明によるチップ構造の製造の最初の段階を示したウェハの断面図で ある。
図１ｂは貫通導体の例を示した断面図である。
図ＩＣは本発明による製造された回路と、選択された基体に取付けられたウェハ の断面図である。
図１ｄは本発明による構造の簡単な断面図である。
図２ａ乃至図２ｅは実物大ではないが本発明の第２の方法、特に二重変換方法を 示した断面図である。
発明の詳細な説明 本発明の第１、第２の方法による構造の製造方法は図１−ａのｌＯの断面図で示 されている結合されたシリコンウェハから開始される。ウェハ１０は好ましくは ０．２−１０マイクロメートルの厚さの薄膜１２を具備し、これは１４で示され ているように熱酸化ＳｉＯ２の層の上部でバルクなシリコン品質の単一結晶シリ コンから作られている。Ｓ　Ｌ　０２層の厚さは臨界的ではなく典型的に０、ｌ −１，５ミクロンの範囲にある。フィルム１２と１４は１６で示されている通常 のバルクなシリコンウェハの頂部に位置される。
ウェハｌＯは市場で購入するか２つのシリコンウェハを設け、一方の表面上に二 酸化シリコン層を付着し、２つのウェハ間に挿入された二酸化シリコン層と共に ２つのウェハを熱融着（約１２００℃）することにより製造することかできる。
一方のウェハは、１マイクロメートル以下から５０マイクロメートルの範囲の所 望の厚さに薄くされる。薄くすることは機械的研磨処理により達成することがで き、それは続いて所望によりプラズマエツチング処理することができる。
通常の読取り回路（図１ｂでは示されていない）は例えば前述の文献により説明 された通常の方法を使用して薄膜１２に処理される。通常の読取り回路はトラン スインピーダンス増幅器、信号マルチプレクサ、通常赤外線放射検出器のアレイ とインターフェイスするために使用されるタイプのもの等を含むことかできる。
処理は波頂ガラス層（図１ｃの１８で示されている）を付着する段階まで継続さ れ、図１ｂの２０で示されている電気貫通導体の付加を含んでいる。
２０で示されている電気貫通導体か好ましくは処理の初期段階を通して処理の都 合のよいところで行われることが理解されよう。図１ｂで示されているような好 ましい方法では貫通導体２０はシリコン層１２を通って下部の酸化物層１４に溝 をエツチングすることにより行われる。
酸化物かエツチング停止物として動作するのでエツチング段階が容易に達成され る層の配列により当業者に認識されるであろう。２２で示されている溝の壁は通 常の熱酸化処理を用いて酸化される。それから溝穴は導電材料で充填される。ド ープされた多結晶シリコン（ポリシリコン）は導電材料として使用されるか、例 えばタングステンのような他の材料も所望ならば使用されてもよい。その代りの 貫通導体配列はドープされた単一結晶シリコン層自体を使用し、溝で一部分を隔 離して製造されてもよい。
図１ｃは薄膜１２で製造された装置の図示的な例を示している。図１ｃに示され るように、シリコンフィルム１２内で特定の回路応用に必要であるようにさらに 形成された構造はＮ型およびＰ型領域を形成するために処理される。これらの領 域はフォトリソグラフィック処理によって形状を定められ、拡散またはイオン注 入段階によって形成される。シリコン薄膜１２のドーピングに続いて、ｐ　とｎ 　領域の両者がフォトリソグラフで限定され、拡散されるかイオン注入される。
１以上のポリシリコンゲート電極１７も必要なとき付着される。１４′で示され ているＳ　ｌ　０２のさらに別な層もゲート電極１７を埋設するように形成され てもよい。電気的絶縁波頂ガラス層１８も通常の方法で付着されてもよい。
製造された回路（図１ｃ）を有する結合されたウェハ１０は図１ｄで示されてい るように次に基体２４に取付けられ、基体２４は目的とする検出器チップとほぼ 同じ効率的な熱膨張係数を有する結果的な読取りチップ構造を提供するために、 選択された熱膨張係数を有するように選択されている。例えは、ＨｇＣｄＴｅ検 出器の場合、好ましい基体材料はＧａＡｓ。
ＣｄＴｅ、Ｇｅと８面サファイヤを含むことが認められている。好ましくは読取 り集積回路構造の効率的な熱膨張係数は熱サイクルによる悪影響を避けるため検 出器材料の熱膨張係数の約２０％以内である。
結合されたシリコンウェハの薄膜シリコン側への基体２４の２６における取付け はエポキシ接着剤、ガラスフリット（導電性または非導電性）、低温拡散結合、 または合金（共晶）結合で行われることができる。
結合ウェハの厚いシリコン基体Ｉ６の部分が次に除去される。
これはエツチング処理（またはラップ処理とそれに続くエツチング処理）を使用 して達成される。エツチングはシリコン基体１６を回路を含む薄膜シリコン１２ から分離する酸化物層１４で停止するように選択される。例えば、熱いＫＯＨ溶 液、プラズマエツチング等の多数のエツチング方法が可能である。
薄膜１２の端部は薄膜ウェハ端部３０周辺で酸化物２８を設けることによってエ ツチングから保護されることが好ましく、保護酸化物は回路の製造処理期間中適 切に形成される。
図１ｄて示されている簡単な断面図で最も良く示されているようにウェハは次に ３６で全体を示されている検出器と相互接続するようにＡＩ結合パッド３４ａと インジウムバンプ３４ｂとを形成するため通常の工程によって処理される。ＡＩ 結合パッド３４ａとＩｎバンプ３４ｂは薄膜１２内の回路の適切な部分と接触す る貫通導体２０と接触する。Ｉｎバンプ３４ｂは通常のよく知られたバンプ結合 処理で検出器３６の対応するＩｎバンプ３６ａと結合し、低温溶接される。
使用中、ＩＲ放射は検出器３６に入射し、検出可能な電荷キャリアに変換される 。電荷キャリアはバイアス電圧の影響下で集成され、Ｉｎバンプ相互接続を経て 、増幅と読取り用に薄膜１２内に製造された回路に提供される。
本発明の二重変換方法を図示している図２ａ乃至２ｅを参照する。処理は結合さ れたシリコンウェハ４０から開始する。
ウェハ４０はシリコン基体４２、二酸化シリコン層４４、薄膜シリコン層４６を 含む。図２ａては、薄膜シリコン層４６は必要な読取り回路と接触パッド４６′ 　を形成するように処理されている。
図２ｂでは結合されたシリコンウェハ４０は一時的な支持基体５０に接着剤また はワックス４８の層により取付けられる。
図２ｃではシリコン基体４２は例えばＫＯＨによるエツチングのような適切な処 理によって除去される。エツチング処理期間中、一時的な支持基体５０は薄膜シ リコン層４６のための機械、的支持を与える。二酸化シリコン層４４はシリコン 基体４０が除去された後、エツチング処理を終了させるエツチング停止物として 機能する。
図２ｄでは一時的な支持基体５０を含むこのようにして製造された構造は例えは 二酸化シリコン層４４と支持基体５４との間に供給されるエポキシ接着剤の層５ ２によって最終的な支持基体５４に結合される。
図２ｅでは結合層４８が除去され、また一時的な支持基体５０を除去する。例に よりワックスか層４８用に使用されるならば、熱処理はワックスの溶解に使用さ れ、それによって一時的な基体５０を取外す。これは薄くされたシリコン層４６ を残し、読取り回路素子を有し、読取りチップ構造の実効熱膨張係数を放射検出 器材料の熱膨張係数と（約２０％内で）整合させるように選択された材料を有す る基体５４に結合する。前述したようにＨｇＣｄＴｅから構成される放射検出器 では、適当な基体５４の材料はＧａＡｓ、ＣｄＴｅ、Ｇｅ、および８面サファイ ヤを含んでいる。処理は前述したように読取り集積回路構造と検出器アレイ（図 示せず）との結果的な混成のためにインジウムバンプ相互接続３４ｂの形成を続 行する。
例えば、約６５度Ｉ（から約８５度Ｉ（までの範囲内で動作するＨｇＣｄＴｅ検 出器構造では、Ｓｉ層１２または４６、エポキシ接着剤の層２６または５２、基 体２４または５４を有する読取りチップ構造の組合わせは検出器材料の熱膨張係 数とほぼ一致するように選択されている実効的な熱膨張係数を有する。結果とし て読取りチップと検出器はそれぞれ冷却期間中、はぼ同一の割合で収縮し、構造 と相互接続（インジウムバンプ）上の所望な屈曲と応力は所望の動作温度で防止 される。
通常、エポキシ接着剤は３０〜５０　Ｘ　１０’ｍ／　ｍＫの範囲の熱膨張係数 を有し、ＨｇＣｄＴｅは３．８〜４．５Ｘ１０’ｍ／ｍＫの範囲の熱膨張係数を 有し、Ｓｉは約１．２×１０’ｍ／ｍＫの熱膨張係数を何し、ＧａＡｓは４．５ 〜５゜９Ｘ　１０’ｍ／ｍＫの範囲の熱膨張係数を有し、Ｇｅは５゜５〜６．４ 　Ｘ　１０　’ｍ／　ｍ　Ｋの範囲の熱膨張係数を有し、８面サファイヤは３． ５〜７．５Ｘ１０’ｍ／ｍＫの範囲の熱膨張係数を有する。エポキシ接着剤が使 用されるならば、接着剤の層２６はＳｔ層１２の厚さとほぼ同じ厚さを有し、エ ポキシ接着剤は真空状態において約７７度工くで低いガス放出を有するものを選 択されることが好ましい。
例示的な実施例では、検出構造３６はＨｇＣｄＴｅで構成され、読取りチップ構 造はｌＯマイクロメートルの厚さのＳｉ層と１０マイクロメートルの厚さのエポ キシ接着剤と５２５マイクロメートルの薄いＧａＡｓ層とを含む多重層構造であ る。読取りチップ構造の実効的な熱膨張係数と収縮率は検出構造のＨｇＣｄＴｅ 材料の２０％以内での熱膨張および収縮定数であり、これは所望の結果である。
第１または第２の方法の一方を実行して結果的に得られる構造は非シリコン基体 に結合されたシリコンベースの読取り回路を特徴とし、ここで非シリコン基体は Ｓｔ回路層と結合材料とを組合わせて、検出器材料の熱膨張特性とほぼ一致する ように選択された材料を具備することが認められる。構造はＨｇＣｄＴｅのよう なＩＩ−ＶＩ族からなる放射検出器と結合するのに適している。基体の材料はＧ ａＡｓのような１１１−Ｖ族と、ＣｄＴｅのようなＩＩ−ＶＩ族と、Ｇｅのよう なＩＶ族材料と８面サファイヤとからなるグループから選択される。
本発明は特に示された好ましい実施例に関して説明されたが形態と詳細の変化は 本発明の技術的範囲を逸脱することなく行われることが当業者により理解されよ う。
ＦＩＧ、　２ｅ。
手続補正書 平成　６年１１月１日

Claims (30)

    【特許請求の範囲】
  1. （１）シリコン基体上にシリコン層を含む結合されたシリコンウエハを設け、 前記シリコン層に回路を形成し、 前記回路を含む前記シリコン層を、集積回路構造に取付けられた別の材料の熱膨 張係数と類似する実効的熱膨張係数を与えるように選択された材料で構成された 基体に結合し、シリコン基体を除去する段階を有する集積回路構造の製造方法。
  2. （２）結合されたシリコンウエハがシリコン基体とシリコン層とに挟まれている ＳｉＯ２層を含んでいる請求項１記載の方法。
  3. （３）薄膜シリコン層を保護するためにシリコン層の端縁部周辺にシリコン酸化 物の層を形成する段階をさらに有する請求項２記載の方法。
  4. （４）シリコンがシリコン酸化物で停止するように選択されたエッチングにより 除去される請求項３記載の方法。
  5. （５）回路の形成段階が少なくとも１つの電気貫通導体を形成する段階を含み、 この少なくとも１つの電気貫通導体を形成する段階がシリコン層に溝を形成する 段階を含み、溝の縁部に酸化物を設け、溝に導電性材料を充填する請求項１記載 の方法。
  6. （６）導電材料がドープされた多結晶シリコンで構成される請求項５記載の方法 。
  7. （７）前記少なくとも１つの貫通導体に電気的に結合された少なくとも１つの結 合パッドを形成し、前記少なくとも１つの結合パッドに接続された少なくとも１ つのインジウムバンプを形成する段階をさらに有する請求項５記載の方法。
  8. （８）取付けられる材料がＨｇＣｄＴｅであり、基体材料がＧａＡｓ、ＣｄＴｅ 、Ｇｅ、ａ面サファイヤからなる材料のグループから選択される請求項１記載の 方法。
  9. （９）基体がガラスフリットを使用して結合される請求項１記載の方法。
  10. （１０）基体がエポキシ接着剤を使明して結合される請求項１記載の方法。
  11. （１１）基体が低温拡散結合を使用して結合される請求項１記載の方法。
  12. （１２）基体が合金結合を使用して結合される請求項１記載の方法。
  13. （１３）前記構造が装置の定められた熱膨脹特性とほぼ一致する熱膨張係数を構 造に与えるように選択されている材料を具備する基体に結合したシリコンの薄膜 回路を具備している定められた熱膨張特性を有する装置を備えたバンプ結合用の 集積回路構造。
  14. （１４）前記装置がＨｇＣｄＴｅを具備し、選択された基体材料がＧａＡｓ、Ｃ ｄＴｅ、Ｇｅ、ａ面サファイヤのグループから選択されている請求項１３記載の 構造。
  15. （１５）基体がガラスフリットを使用して結合されている請求項１３記載の構造 。
  16. （１６）基体がエポキシ接着剤を使用して結合されている請求項１３記載の構造 。
  17. （１７）基体が低温拡散結合を使用して結合されている請求項１３記載の構造。
  18. （１８）基体が合金結合を使用して結合されている請求項１３記載の構造。
  19. （１９）シリコンの薄膜が読取り回路を含み、前記シリコンの薄膜がバンプ結合 される放射検出器の熱膨脹特性とほぼ一致する熱膨脹特性を前記構造に与えるよ うに選択された材料を含んでいる基体に結合されているシリコンの薄膜を具備す るシリコン読取り集積回路構造。
  20. （２０）放射検出器がＨｇＣｄＴｅを具備し、選択された材料がＧａＡｓ、Ｃｄ Ｔｅ、Ｇｅ、ａ面サファイヤを有する材料のグループから選択されている請求項 １９記載の構造。
  21. （２１）選択された基体がガラスフリット、エポキシ接着剤、低温拡散結合、合 金結合を含むグループから選択された結合材料を使用して結合されている請求項 １９記載の構造。
  22. （２２）放射検出構造がＩＩ−ＶＩ族材料とそこにバンプ結合されている読取り チップ構造とを具備する放射検出器を有し、読取りチップ構造がシリコンの薄膜 を具備し、前記シリコンの薄膜が読取り回路を含み、前記シリコンの薄膜が放射 装置の熱膨脹特性と類似する熱膨張特性を前記読取りチップ構造に与えるように 選択された材料を有する基体に結合されている放射検出構造。
  23. （２３）放射検出器がＨｇＣｄＴｅを具備し、選択された基体材料がＧａＡｓ、 ＣｄＴｅ、Ｇｅ、ａ面サファイヤを有する材料のグループから選択されている請 求項２２記載の構造。
  24. （２４）シリコン基体上にシリコン層を含む結合されたシリコンウエハを設け、 前記シリコン層は第１の表面と、それに対向する第２の表面を有し、 前記シリコン層に回路を形成し、 前記回路を含んだ前記シリコン層の第１の表面を第１の基体に結合し、 前記シリコン基体を除去し、 第２の表面上に第２の基体を結合し、第２の基体は読取り回路構造に取付けられ る別の材料の熱膨脹特性と類似する熱膨張特性を集積回路構造に与えるように選 択された材料を有し、 第１の基体を除去する段階を含む集積回路構造の製造方法。
  25. （２５）結合したシリコンウエハがさらに前記第２の表面と前記シリコン基体と の間に挟まれている誘電性材料の層を含み、第２の基体を結合する段階が第２の 基体の表面を誘電性材料の層の第１の表面に結合する段階を含んでいる請求項２ ４記載の方法。
  26. （２６）シリコン基体を除去する段階が誘電層の第１の表面を露出する段階を含 んでいる請求項２５記載の方法。
  27. （２７）取付けられる材料がＨｇＣｄＴｅを具備し、選択された基体材料がＧａ Ａｓ、ＣｄＴｅ、Ｇｅ、ａ面サファイヤを有する材料のグループから選択される 請求項２４記載の方法。
  28. （２８）熱膨張係数と収縮率特性を有する材料を具備する放射検出器と、 放射検出器と類似する効率的な熱膨張係数と収縮率とを有する多重層の読取り回 路構造とを具備する読取り回路および放射検出器。
  29. （２９）多重層の読取り回路構造がそこで製造された読取り回路を有するシリコ ン層と、シリコン以外の材料を具備する基体と、シリコン層と基体との問に挟ま れている結合層とを具備する請求項２８記載の構造。
  30. （３０）放射検出器がＩＩ−ＶＩ族材料を具備し、基体の材料がグループＩＩＩ −Ｖ材料、ＩＩ−ＶＩ族材料、グループＩＶ材料、ａ面サファイヤを含んだグル ープから選択されている請求項２９記載の構造。
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