JPH1154631A - 半導体デバイス及びその製造方法 - Google Patents
半導体デバイス及びその製造方法Info
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- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、柔軟性に優れた半導体デバ
イス、及びその製造方法を提供することである。 【解決手段】 ４００℃以下でポリイミド樹脂基板に受
動素子を形成する受動素子形成工程、４００℃以下で上
記ポリイミド樹脂基板に能動素子を形成する能動素子形
成工程、及び４００℃以下で上記ポリイミド樹脂基板に
配線層を形成する配線層形成工程を含んでいる半導体デ
バイスの製造方法。
イス、及びその製造方法を提供することである。 【解決手段】 ４００℃以下でポリイミド樹脂基板に受
動素子を形成する受動素子形成工程、４００℃以下で上
記ポリイミド樹脂基板に能動素子を形成する能動素子形
成工程、及び４００℃以下で上記ポリイミド樹脂基板に
配線層を形成する配線層形成工程を含んでいる半導体デ
バイスの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、柔軟性に優れた半
導体デバイス及びその製造方法に関する。
導体デバイス及びその製造方法に関する。
【０００２】
【従来の技術】現在、様々な携帯型の電子機器が普及し
ている。これらの電子機器では、ＤＲＡＭ（Dynamic Ra
ndom Accesess Memory)等の半導体チップがプリント配
線基板に実装された状態で使用されている。
ている。これらの電子機器では、ＤＲＡＭ（Dynamic Ra
ndom Accesess Memory)等の半導体チップがプリント配
線基板に実装された状態で使用されている。
【０００３】ＤＲＡＭ等の半導体チップは基板上に形成
されたものである。従来は、基板に単結晶シリコンのウ
エハを用いる。以下にＣＭＯＳ ＤＲＡＭのプロセスフ
ローを参照にして、単結晶シリコンのウエハが用いられ
る理由を説明する。
されたものである。従来は、基板に単結晶シリコンのウ
エハを用いる。以下にＣＭＯＳ ＤＲＡＭのプロセスフ
ローを参照にして、単結晶シリコンのウエハが用いられ
る理由を説明する。
【０００４】図６〜図８は、従来例に係るＣＭＯＳ Ｄ
ＲＡＭのプロセスフローを断面図で示すものである。Ｃ
ＭＯＳを形成するためには、基板上にＰ型領域とＮ型領
域とを形成する必要がある。図６（ａ）は、Ｐ-型の単
結晶シリコンウエハ８０の所定の領域に、Ｎ型不純物を
注入して拡散させることで、シリコンウエハ８０にＰ-
領域とＮ-領域８１とを形成する工程を示すものであ
る。
ＲＡＭのプロセスフローを断面図で示すものである。Ｃ
ＭＯＳを形成するためには、基板上にＰ型領域とＮ型領
域とを形成する必要がある。図６（ａ）は、Ｐ-型の単
結晶シリコンウエハ８０の所定の領域に、Ｎ型不純物を
注入して拡散させることで、シリコンウエハ８０にＰ-
領域とＮ-領域８１とを形成する工程を示すものであ
る。
【０００５】図６（ｂ）は、形成された領域間又は素子
間をＳｉＯ2膜で分離する分離領域８２を形成する工程
を示すものである。尚、表面リークを防止するため、分
離領域８２の下部にはボロンが注入されたＰ+チャンネ
ルストッパー８３が形成されている。
間をＳｉＯ2膜で分離する分離領域８２を形成する工程
を示すものである。尚、表面リークを防止するため、分
離領域８２の下部にはボロンが注入されたＰ+チャンネ
ルストッパー８３が形成されている。
【０００６】分離領域８２を形成に続いて、ＤＲＡＭの
ＭＯＳキャパシタ部を形成する。図６（ｃ）は、ＭＯＳ
キャパシタを形成する部分以外をレジスト８４でマスク
し、ＭＯＳキャパシタ形成部に、最初Ｐ型不純物のボロ
ンをイオン注入してＰ+層８５ａを形成し、次にＮ型不
純物のヒ素をイオン注入してＮ+層８５ｂを形成する工
程を示す。Ｐ+層８５ａとＮ+層８５ｂからなるＰ+−Ｎ+
接合層は、後に形成するＭＯＳキャパシタの容量を増加
させるものである。
ＭＯＳキャパシタ部を形成する。図６（ｃ）は、ＭＯＳ
キャパシタを形成する部分以外をレジスト８４でマスク
し、ＭＯＳキャパシタ形成部に、最初Ｐ型不純物のボロ
ンをイオン注入してＰ+層８５ａを形成し、次にＮ型不
純物のヒ素をイオン注入してＮ+層８５ｂを形成する工
程を示す。Ｐ+層８５ａとＮ+層８５ｂからなるＰ+−Ｎ+
接合層は、後に形成するＭＯＳキャパシタの容量を増加
させるものである。
【０００７】さらに図７を参照にして、キャパシタ部の
形成について説明する。Ｎ+−Ｐ+層接合層８５上にポリ
シリコン８６を形成する工程を図７（ａ）に示す。従来
は、ポリシリコン層を７００〜９００℃の高温で積層す
る。半導体チップの基板に単結晶シリコンウエハが採用
される理由の１つは、このような高温に耐熱性を有する
からである。
形成について説明する。Ｎ+−Ｐ+層接合層８５上にポリ
シリコン８６を形成する工程を図７（ａ）に示す。従来
は、ポリシリコン層を７００〜９００℃の高温で積層す
る。半導体チップの基板に単結晶シリコンウエハが採用
される理由の１つは、このような高温に耐熱性を有する
からである。
【０００８】キャパシタ部を形成後、ＭＯＳトランジス
タ部を形成する。図７（ｂ）はトランジスタを形成する
領域にボロンＢ+をイオン注入してチャンネル層を形成
するチャンネルドープ工程を示すものである。尚、応答
の速いトランジスタを得るには優れたキャリア移動度の
チャンネル層が要求される。この要求を満たすには良質
のシリコン層が必要となる。このことが半導体チップを
単結晶シリコンウエハ上に形成する理由の１つである。
タ部を形成する。図７（ｂ）はトランジスタを形成する
領域にボロンＢ+をイオン注入してチャンネル層を形成
するチャンネルドープ工程を示すものである。尚、応答
の速いトランジスタを得るには優れたキャリア移動度の
チャンネル層が要求される。この要求を満たすには良質
のシリコン層が必要となる。このことが半導体チップを
単結晶シリコンウエハ上に形成する理由の１つである。
【０００９】続いてトランジスタ部の形成について説明
する。図７（ｃ）は、トランジスタ領域の所定位置にゲ
ート電極を形成し、ソース、ドレイン領域を形成する工
程を示すものである。通常ゲート電極には、Ｎ+ポリシ
リコンを使用する。しかしながら配線としてのポリシリ
コン膜が高抵抗である場合は、ポリシリコン上に例えば
ＭｏＳｉxやＷＳｉを積層させるポリサイド８７を使用
する場合もある。ソース、ドレイン領域の形成にはＳｉ
Ｏ2８８が積層されたポリサイド８７をマスクとして、
Ｎ-領域８１にＰ型不純物のボロンを、Ｐ-領域８０にＮ
型不純物のヒ素をそれぞれイオン注入し、Ｐ+ソース・
ドレイン領域８９、Ｎ+ソース領域・ドレイン領域９０
を形成する。
する。図７（ｃ）は、トランジスタ領域の所定位置にゲ
ート電極を形成し、ソース、ドレイン領域を形成する工
程を示すものである。通常ゲート電極には、Ｎ+ポリシ
リコンを使用する。しかしながら配線としてのポリシリ
コン膜が高抵抗である場合は、ポリシリコン上に例えば
ＭｏＳｉxやＷＳｉを積層させるポリサイド８７を使用
する場合もある。ソース、ドレイン領域の形成にはＳｉ
Ｏ2８８が積層されたポリサイド８７をマスクとして、
Ｎ-領域８１にＰ型不純物のボロンを、Ｐ-領域８０にＮ
型不純物のヒ素をそれぞれイオン注入し、Ｐ+ソース・
ドレイン領域８９、Ｎ+ソース領域・ドレイン領域９０
を形成する。
【００１０】以上の工程でＤＲＡＭの回路要素が完成す
る。次に各構成要素を電気的に接続する配線工程につい
て説明する。図８（ａ）は、回路要素が完成した基板に
リン９２を含有するＳｉＯ2であるＰＳＧ（リンガラ
ス）を層間絶縁膜９１として積層させ、電極を形成する
位置にコンタクトホール９３を開孔する工程を示したも
のである。
る。次に各構成要素を電気的に接続する配線工程につい
て説明する。図８（ａ）は、回路要素が完成した基板に
リン９２を含有するＳｉＯ2であるＰＳＧ（リンガラ
ス）を層間絶縁膜９１として積層させ、電極を形成する
位置にコンタクトホール９３を開孔する工程を示したも
のである。
【００１１】層間絶縁膜９１には、ＰＳＧの代わりにリ
ンとボロンを含有するＳｉＯ2であるＢＰＳＧを用いて
もよい。層間絶縁膜９１を形成後、コンタクトホール９
３を開孔する前に、基板全体をリフローさせて層間絶縁
膜９１を平坦化する。これは、層間絶縁膜９１の段差に
よって層間絶縁膜９１上の配線層が断線することを未然
に防止するためである。このリフローは、７００〜９０
０℃で実行される。半導体チップが単結晶シリコン基板
上に形成される理由の１つは、このような高温に耐熱性
を有するからである。
ンとボロンを含有するＳｉＯ2であるＢＰＳＧを用いて
もよい。層間絶縁膜９１を形成後、コンタクトホール９
３を開孔する前に、基板全体をリフローさせて層間絶縁
膜９１を平坦化する。これは、層間絶縁膜９１の段差に
よって層間絶縁膜９１上の配線層が断線することを未然
に防止するためである。このリフローは、７００〜９０
０℃で実行される。半導体チップが単結晶シリコン基板
上に形成される理由の１つは、このような高温に耐熱性
を有するからである。
【００１２】図８（ｂ）は、コンタクトホールに電極９
４を形成する工程を示すものである。電極の材料には、
Ａｌ又はＡｌ−Ｓｉ−Ｃｕ合金が用いられる。配線層を
形成後、チップ表面にはチップを保護するためのＳｉＯ
2膜又はＳｉＮ膜がパッシベーション膜として形成され
る（図示せず）。
４を形成する工程を示すものである。電極の材料には、
Ａｌ又はＡｌ−Ｓｉ−Ｃｕ合金が用いられる。配線層を
形成後、チップ表面にはチップを保護するためのＳｉＯ
2膜又はＳｉＮ膜がパッシベーション膜として形成され
る（図示せず）。
【００１３】上述したようにシリコンウエハに形成され
た半導体チップは、プリント配線基板に実装される。チ
ップを高密度で実装することで電子機器の小型化を実現
する為、様々なチップ実装技術が提案されてきた。日経
エレクトロニクス １９９６年６月３日号で開示された
半導体チップの実装技術の推移を図９に示す。
た半導体チップは、プリント配線基板に実装される。チ
ップを高密度で実装することで電子機器の小型化を実現
する為、様々なチップ実装技術が提案されてきた。日経
エレクトロニクス １９９６年６月３日号で開示された
半導体チップの実装技術の推移を図９に示す。
【００１４】半導体チップの実装技術は、図９（ｂ）に
示される半導体チップ９５の電極とリード線９６とをワ
イヤボンデング９７で接続して、パッケージするＱＦＰ
（Quad Flat Package），図９（ｃ）で示される半導体
チップ９５からテープ９８で電極を引き出すＴＣＰ（Ta
pe Carrier Package）が提案されている。尚、図９
（ａ）は、図９（ｂ）〜（ｅ）に対応する縮尺である。
示される半導体チップ９５の電極とリード線９６とをワ
イヤボンデング９７で接続して、パッケージするＱＦＰ
（Quad Flat Package），図９（ｃ）で示される半導体
チップ９５からテープ９８で電極を引き出すＴＣＰ（Ta
pe Carrier Package）が提案されている。尚、図９
（ａ）は、図９（ｂ）〜（ｅ）に対応する縮尺である。
【００１５】さらに実装密度を高密度にするため、図９
（ｄ）で示されるベアチップ９５を基板に直接実装し、
ワイヤ９７で電極を取り出すＣＯＢ（Chip On Boar
d）、同様にベアチップを直接プリント配線基板に実装
する図９（ｅ）で示されるフリップチップ実装が提案さ
れている。
（ｄ）で示されるベアチップ９５を基板に直接実装し、
ワイヤ９７で電極を取り出すＣＯＢ（Chip On Boar
d）、同様にベアチップを直接プリント配線基板に実装
する図９（ｅ）で示されるフリップチップ実装が提案さ
れている。
【００１６】以下に図１０を参照にして、フリップチッ
プ実装について説明する。
プ実装について説明する。
【００１７】図１０は、半導体ベアチップ９５をプリン
ト配線基板７１にフリップ実装させる工程を断面図で示
したものである。図１０（ａ）で示されるように、ベア
チップ９５の入出力パッド５１にはバンプ５２が形成さ
れている。バンプ５２は半田又はＡｕで形成される。他
方プリント配線基板７１にも基板パッド７２が形成され
る。
ト配線基板７１にフリップ実装させる工程を断面図で示
したものである。図１０（ａ）で示されるように、ベア
チップ９５の入出力パッド５１にはバンプ５２が形成さ
れている。バンプ５２は半田又はＡｕで形成される。他
方プリント配線基板７１にも基板パッド７２が形成され
る。
【００１８】図１０（ｂ）は、プリント配線基板７１に
フリップチップ実装されたベアチップ９５を示すもので
ある。入出力パッド５２及び基板パッド７２は、バンプ
５２と接続材料５３を介して接続されている。接続材料
５３には半田、導電性接着剤又は異方性導電膜が用いら
れる。また封止樹脂７４によって、ベアチップ９５のプ
リント配線基板７１への固定が強化される。
フリップチップ実装されたベアチップ９５を示すもので
ある。入出力パッド５２及び基板パッド７２は、バンプ
５２と接続材料５３を介して接続されている。接続材料
５３には半田、導電性接着剤又は異方性導電膜が用いら
れる。また封止樹脂７４によって、ベアチップ９５のプ
リント配線基板７１への固定が強化される。
【００１９】
【発明が解決しようとする課題】しかしながら、フリッ
プチップ実装には以下に説明する問題点がある。携帯用
の電子機器が人間の体にフィットする場合、電子機器に
用いられているプリント配線基板に外力が加えられ曲げ
られることがある。この場合、プリント配線基板上に形
成された半導体チップのシリコン基板は固くて、柔軟性
に欠けるので、プリント配線基板の曲げにシリコン基板
が対応できずに、チップと配線基板との接合部が破壊さ
れて動作不良を引き起こす。
プチップ実装には以下に説明する問題点がある。携帯用
の電子機器が人間の体にフィットする場合、電子機器に
用いられているプリント配線基板に外力が加えられ曲げ
られることがある。この場合、プリント配線基板上に形
成された半導体チップのシリコン基板は固くて、柔軟性
に欠けるので、プリント配線基板の曲げにシリコン基板
が対応できずに、チップと配線基板との接合部が破壊さ
れて動作不良を引き起こす。
【００２０】上記問題を解決するには、柔軟性に優れた
基板上に半導体チップを形成するのが好ましい。当然こ
の半導体チップのプロセスは、係る柔軟性に優れた基板
の耐熱温度以下で実行されなくてはならない。
基板上に半導体チップを形成するのが好ましい。当然こ
の半導体チップのプロセスは、係る柔軟性に優れた基板
の耐熱温度以下で実行されなくてはならない。
【００２１】さらに、半導体チップの動作速度を高速に
するには、チャンネル領域に移動度の優れたポリシリコ
ンを用いるのが好ましい。先に本願出願人は、平成８年
４月２６日特許出願の特願平０８−１０７３６０号で低
温レーザアニールでアモルファスシリコン膜を低温でポ
リシリコン膜化する方法を提案している。
するには、チャンネル領域に移動度の優れたポリシリコ
ンを用いるのが好ましい。先に本願出願人は、平成８年
４月２６日特許出願の特願平０８−１０７３６０号で低
温レーザアニールでアモルファスシリコン膜を低温でポ
リシリコン膜化する方法を提案している。
【００２２】本発明の目的は、柔軟性に優れた半導体デ
バイス、及びその製造方法を提供することである。
バイス、及びその製造方法を提供することである。
【００２３】
【課題を解決するための手段】本発明に係る半導体デバ
イスは、受動素子、能動素子及び配線層を有する半導体
デバイスであって、上記受動素子、上記能動素子及び上
記配線層が樹脂基板に形成されたものであることを特徴
とする。
イスは、受動素子、能動素子及び配線層を有する半導体
デバイスであって、上記受動素子、上記能動素子及び上
記配線層が樹脂基板に形成されたものであることを特徴
とする。
【００２４】本発明に係る半導体デバイスは、請求項１
において上記樹脂基板が、ポリイミド樹脂基板、シリコ
ン樹脂基板又はテフロン樹脂基板であるのが好ましい。
において上記樹脂基板が、ポリイミド樹脂基板、シリコ
ン樹脂基板又はテフロン樹脂基板であるのが好ましい。
【００２５】本発明に係る半導体デバイスは、受動素
子、能動素子及び配線層を有する積層体が、回路基板に
フリップチップ実装された半導体デバイスであって、上
記積層体が樹脂層に形成されていることを特徴とする。
子、能動素子及び配線層を有する積層体が、回路基板に
フリップチップ実装された半導体デバイスであって、上
記積層体が樹脂層に形成されていることを特徴とする。
【００２６】本発明に係る半導体デバイスは、請求項３
において上記樹脂層がポリイミド樹脂層、シリコン樹脂
層又はテフロン樹脂層であるのが好ましい。
において上記樹脂層がポリイミド樹脂層、シリコン樹脂
層又はテフロン樹脂層であるのが好ましい。
【００２７】本発明に係る半導体デバイスの製造方法
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、４００℃以下でポリイミド樹
脂基板に上記受動素子を形成する受動素子形成工程、４
００℃以下で上記ポリイミド樹脂基板に上記能動素子を
形成する能動素子形成工程、及び４００℃以下で上記ポ
リイミド樹脂基板に上記配線層を形成する配線層形成工
程を含んでいることを特徴とする。
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、４００℃以下でポリイミド樹
脂基板に上記受動素子を形成する受動素子形成工程、４
００℃以下で上記ポリイミド樹脂基板に上記能動素子を
形成する能動素子形成工程、及び４００℃以下で上記ポ
リイミド樹脂基板に上記配線層を形成する配線層形成工
程を含んでいることを特徴とする。
【００２８】本発明に係る半導体デバイスの製造方法
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、２００℃以下でテフロン樹脂
基板に上記受動素子を形成する受動素子形成工程、２０
０℃以下で上記テフロン樹脂基板に上記能動素子を形成
する能動素子形成工程、及び２００℃以下で上記テフロ
ン樹脂基板に上記配線層を形成する配線層形成工程を含
んでいることを特徴とする。
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、２００℃以下でテフロン樹脂
基板に上記受動素子を形成する受動素子形成工程、２０
０℃以下で上記テフロン樹脂基板に上記能動素子を形成
する能動素子形成工程、及び２００℃以下で上記テフロ
ン樹脂基板に上記配線層を形成する配線層形成工程を含
んでいることを特徴とする。
【００２９】本発明に係る半導体デバイスの製造方法
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、ガラス基板に樹脂層を形成す
る樹脂層形成工程、上記樹脂層に上記受動素子を形成す
る受動素子形成工程、上記樹脂層に上記能動素子を形成
する能動素子形成工程、上記樹脂層に上記配線層を形成
する配線層形成工程、上記受動素子、上記能動素子、上
記配線層及び上記樹脂層を有する積層体を回路基板にフ
リップチップ実装する実装工程、及び上記積層体から上
記ガラス基板を除去するガラス基板除去工程を含んでい
ることを特徴とする。
は、受動素子、能動素子及び配線層を有する半導体デバ
イスの製造方法であって、ガラス基板に樹脂層を形成す
る樹脂層形成工程、上記樹脂層に上記受動素子を形成す
る受動素子形成工程、上記樹脂層に上記能動素子を形成
する能動素子形成工程、上記樹脂層に上記配線層を形成
する配線層形成工程、上記受動素子、上記能動素子、上
記配線層及び上記樹脂層を有する積層体を回路基板にフ
リップチップ実装する実装工程、及び上記積層体から上
記ガラス基板を除去するガラス基板除去工程を含んでい
ることを特徴とする。
【００３０】本発明に係る半導体デバイスの製造方法
は、請求項７において上記樹脂層形成工程が上記ガラス
基板にポリイミド樹脂層を形成するものであり、上記受
動素子形成工程、上記能動素子形成工程及び上記配線層
形成工程が、４００℃以下で行われるのが好ましい。
は、請求項７において上記樹脂層形成工程が上記ガラス
基板にポリイミド樹脂層を形成するものであり、上記受
動素子形成工程、上記能動素子形成工程及び上記配線層
形成工程が、４００℃以下で行われるのが好ましい。
【００３１】本発明に係る半導体デバイスの製造方法
は、請求項７において上記樹脂層形成工程が上記ガラス
基板にテフロン樹脂層を形成するものであり、上記受動
素子形成工程、上記能動素子形成工程及び上記配線層形
成工程が、２００℃以下で行われるのが好ましい。
は、請求項７において上記樹脂層形成工程が上記ガラス
基板にテフロン樹脂層を形成するものであり、上記受動
素子形成工程、上記能動素子形成工程及び上記配線層形
成工程が、２００℃以下で行われるのが好ましい。
【００３２】本発明に係る半導体デバイスの製造方法
は、請求項７〜９のいずれか１つにおいて上記ガラス基
板除去工程が、上記ガラス基板と上記樹脂層との接合面
にアルコール又は有機溶媒を吹き付け、上記ガラス基板
を上記樹脂層から剥離するものであるのが好ましい。
は、請求項７〜９のいずれか１つにおいて上記ガラス基
板除去工程が、上記ガラス基板と上記樹脂層との接合面
にアルコール又は有機溶媒を吹き付け、上記ガラス基板
を上記樹脂層から剥離するものであるのが好ましい。
【００３３】本発明に係る半導体デバイスの製造方法
は、請求項７〜９のいずれか１つにおいて、上記ガラス
基板除去工程がＨＦ水溶液で上記ガラス基板を溶解させ
るものであるのが好ましい。
は、請求項７〜９のいずれか１つにおいて、上記ガラス
基板除去工程がＨＦ水溶液で上記ガラス基板を溶解させ
るものであるのが好ましい。
【００３４】本発明に係る半導体デバイスの製造方法
は、請求項５〜１１のいずれか１つにおいて、上記能動
素子形成工程が、アモルファスシリコン層を形成するア
モルファスシリコン層形成工程と、レーザアニールによ
って上記アモルファスシリコン層をポリシリコン層化さ
せる導電層形成工程とを含んでいるのが好ましい。
は、請求項５〜１１のいずれか１つにおいて、上記能動
素子形成工程が、アモルファスシリコン層を形成するア
モルファスシリコン層形成工程と、レーザアニールによ
って上記アモルファスシリコン層をポリシリコン層化さ
せる導電層形成工程とを含んでいるのが好ましい。
【００３５】
実施の形態１．図１は、本発明の実施の形態１に係るＤ
ＲＡＭの断面図を示すものである。本実施例に係るＤＲ
ＡＭは、シリコン樹脂基板、ポリイミド樹脂基板又はテ
フロン樹脂基板である樹脂基板１０上にＳｉＯ2膜の絶
縁膜１１を介して形成されたものである。
ＲＡＭの断面図を示すものである。本実施例に係るＤＲ
ＡＭは、シリコン樹脂基板、ポリイミド樹脂基板又はテ
フロン樹脂基板である樹脂基板１０上にＳｉＯ2膜の絶
縁膜１１を介して形成されたものである。
【００３６】さらに本実施の形態に係るＤＲＡＭは、メ
モリセル部１と周辺回路部２とからなる。メモリセル部
１は、トランジスタ部２０、キャパシタ部３０及びチッ
プ保護部６０を含んでいる。トランジスタ部２０とキャ
パシタ部３０とは、金属配線５０とビット線２３とを介
して電気的に接続される。また、ビット線２３とキャパ
シタ部３０との間にはＳｉＯ2膜である層間絶縁膜４０
が積層されている。
モリセル部１と周辺回路部２とからなる。メモリセル部
１は、トランジスタ部２０、キャパシタ部３０及びチッ
プ保護部６０を含んでいる。トランジスタ部２０とキャ
パシタ部３０とは、金属配線５０とビット線２３とを介
して電気的に接続される。また、ビット線２３とキャパ
シタ部３０との間にはＳｉＯ2膜である層間絶縁膜４０
が積層されている。
【００３７】トランジスタ部２０は、チャンネル層２１
とワード線２２とを含んでいる。チャンネル層２１は、
アモルファスシリコン膜であり、Ｐ型不純物又はＮ型不
純物が注入されたソース領域、ドレイン領域を有する
（図示せず）。ワード線２２は、トランジスタ部２０に
おいてゲート電極に相当するものであり、シリコンによ
って形成される。ビット線２３はシリコン又は金属が積
層されたものであり、金属配線５０とチャンネル層２１
とを電気的に接続する。
とワード線２２とを含んでいる。チャンネル層２１は、
アモルファスシリコン膜であり、Ｐ型不純物又はＮ型不
純物が注入されたソース領域、ドレイン領域を有する
（図示せず）。ワード線２２は、トランジスタ部２０に
おいてゲート電極に相当するものであり、シリコンによ
って形成される。ビット線２３はシリコン又は金属が積
層されたものであり、金属配線５０とチャンネル層２１
とを電気的に接続する。
【００３８】次にキャパシタ部３０について説明する。
キャパシタ部３０は、ストレージノード３１、誘電体膜
３２及びセルプレート３３を含んでいる。ストレージノ
ード３１、セルプレート３３は、それぞれキャパシタ部
３０の下方電極、上方電極に相当し、両電極ともシリコ
ン、Ａｌ、Ｃｕ又はＮｉを材料とするものである。誘電
体膜３２は、上記両電極に狭持されるものであり、Ｔａ
2Ｏ5又はＢａＳｒＴｉＯ3で形成されている。
キャパシタ部３０は、ストレージノード３１、誘電体膜
３２及びセルプレート３３を含んでいる。ストレージノ
ード３１、セルプレート３３は、それぞれキャパシタ部
３０の下方電極、上方電極に相当し、両電極ともシリコ
ン、Ａｌ、Ｃｕ又はＮｉを材料とするものである。誘電
体膜３２は、上記両電極に狭持されるものであり、Ｔａ
2Ｏ5又はＢａＳｒＴｉＯ3で形成されている。
【００３９】キャパシタ部３０の上部には、層間絶縁膜
４１を介してキャパシタ部３０とトランジスタ部２０と
を電気的に接続するＡｌの金属配線５０が形成されてい
る。さらに、金属配線５０上にはチップ保護部６０が積
層されている。チップ保護部６０は、ＳｉＯ2膜又はＳ
ｉＮ膜であるパッシベーション膜６１とポリイミド膜で
あるα線保護膜６２とが積層されたものである。
４１を介してキャパシタ部３０とトランジスタ部２０と
を電気的に接続するＡｌの金属配線５０が形成されてい
る。さらに、金属配線５０上にはチップ保護部６０が積
層されている。チップ保護部６０は、ＳｉＯ2膜又はＳ
ｉＮ膜であるパッシベーション膜６１とポリイミド膜で
あるα線保護膜６２とが積層されたものである。
【００４０】また、周辺機器部２にも絶縁層１１、チャ
ンネル層２１、ワード線２２、金属配線５０、パッシベ
ーション膜６１及びα線保護膜６２が形成されている。
ンネル層２１、ワード線２２、金属配線５０、パッシベ
ーション膜６１及びα線保護膜６２が形成されている。
【００４１】
実施例１．以下に本発明に係る実施例１を説明する。実
施例１は前述した実施の形態１に係るＤＲＡＭの製造方
法であり、図２及び図３は製造方法を示す断面図であ
る。
施例１は前述した実施の形態１に係るＤＲＡＭの製造方
法であり、図２及び図３は製造方法を示す断面図であ
る。
【００４２】本実施例では、樹脂基板１０に東レ・デュ
ポン社製のポリイミド基板、カプトンー１００Ｈを用い
た。この基板は約４００℃まで物理的特性がほとんど変
化しない。従って、ＤＲＡＭの製造工程は４００℃以下
で行えばよい。
ポン社製のポリイミド基板、カプトンー１００Ｈを用い
た。この基板は約４００℃まで物理的特性がほとんど変
化しない。従って、ＤＲＡＭの製造工程は４００℃以下
で行えばよい。
【００４３】最初に基板１０のメモリセル部１と周辺機
器部２とに、プラズマＣＶＤ法でシリコン酸化膜ＳｉＯ
2を絶縁膜１１として積層させる。続いて、積層された
絶縁膜１１をＳＯＧ（Spin on Glass)法で平坦化する。
絶縁膜１１の積層方法は、基板１０を４００℃以上に加
熱せずにＳｉＯ2の積層が可能なものであればよく、光
ＣＶＤ法又はＨＯＭＯ ＣＶＤ法を用いることもでき
る。
器部２とに、プラズマＣＶＤ法でシリコン酸化膜ＳｉＯ
2を絶縁膜１１として積層させる。続いて、積層された
絶縁膜１１をＳＯＧ（Spin on Glass)法で平坦化する。
絶縁膜１１の積層方法は、基板１０を４００℃以上に加
熱せずにＳｉＯ2の積層が可能なものであればよく、光
ＣＶＤ法又はＨＯＭＯ ＣＶＤ法を用いることもでき
る。
【００４４】絶縁膜１１を平坦化した後、ＤＲＡＭのト
ランジスタ部を形成する為に、メモリセル部１と周辺機
器部２の絶縁膜１１上にアモルファスシリコン膜である
チャンネル層２１を形成する。チャンネル層２１を形成
する方法は、前述した絶縁膜１１の形成方法と同様にプ
ラズマＣＶＤ法、光ＣＶＤ法又はＨＯＭＯ ＣＶＤ法と
いった４００℃以下でアモルファスシリコン膜の積層が
可能な方法を用いる。図２（ａ）は、前述した絶縁膜１
１形成工程とチャンネル層２１形成工程を示したもので
ある。
ランジスタ部を形成する為に、メモリセル部１と周辺機
器部２の絶縁膜１１上にアモルファスシリコン膜である
チャンネル層２１を形成する。チャンネル層２１を形成
する方法は、前述した絶縁膜１１の形成方法と同様にプ
ラズマＣＶＤ法、光ＣＶＤ法又はＨＯＭＯ ＣＶＤ法と
いった４００℃以下でアモルファスシリコン膜の積層が
可能な方法を用いる。図２（ａ）は、前述した絶縁膜１
１形成工程とチャンネル層２１形成工程を示したもので
ある。
【００４５】次にチャンネル層２１のキャリア移動度を
高速にするため、アモルファスシリコン膜をレーザアニ
ール法によって融解再結晶させ、ポリシリコン膜化させ
る。尚、上記方法で形成されたアモルファスシリコン膜
は、大量に水素を含んでいるので、いきなり高エネルギ
ー密度のレーザを照射すると、水素が突沸して膜自身を
破壊する恐れがある。従って、レーザアニール法は、膜
から水素を追い出す低エネルギー密度によるレーザ照射
と、膜を融解再結晶化する高エネルギー密度のレーザ照
射の２段階のレーザ照射を必要とする。
高速にするため、アモルファスシリコン膜をレーザアニ
ール法によって融解再結晶させ、ポリシリコン膜化させ
る。尚、上記方法で形成されたアモルファスシリコン膜
は、大量に水素を含んでいるので、いきなり高エネルギ
ー密度のレーザを照射すると、水素が突沸して膜自身を
破壊する恐れがある。従って、レーザアニール法は、膜
から水素を追い出す低エネルギー密度によるレーザ照射
と、膜を融解再結晶化する高エネルギー密度のレーザ照
射の２段階のレーザ照射を必要とする。
【００４６】レーザアニールは、基板１０を基板ホルダ
ーに保持して冷却しつつチャンネル層２１側からレーザ
照射を行うものであり、さらにレーザ照射は局所的なも
のであるから、基板１０が４００℃以上に加熱されるこ
とはない。
ーに保持して冷却しつつチャンネル層２１側からレーザ
照射を行うものであり、さらにレーザ照射は局所的なも
のであるから、基板１０が４００℃以上に加熱されるこ
とはない。
【００４７】チャンネル層２１をレーザアニール法で活
性化した後、チャンネル層２１上の所定の位置にポリシ
リコン膜をワード線２２として形成する工程を図２
（ｂ）に示す。ワード線２２は、ＤＲＡＭのトランジス
タ部２０においてゲート電極に相当するものである。ワ
ード線２２の形成手段は、４００℃以下の温度でポリシ
リコン膜の形成可能な、プラズマＣＶＤ法、光ＣＶＤ法
が用いられる。ワード線２２は、周辺機器部２にも形成
される。ワード線２２の形成に続いて、ワード線２２を
マスクにして、チャンネル層２１にＰ型不純物、又はＮ
型不純物を注入することでチャンネル層２１にソース領
域、ドレイン領域を形成する（図示せず）。
性化した後、チャンネル層２１上の所定の位置にポリシ
リコン膜をワード線２２として形成する工程を図２
（ｂ）に示す。ワード線２２は、ＤＲＡＭのトランジス
タ部２０においてゲート電極に相当するものである。ワ
ード線２２の形成手段は、４００℃以下の温度でポリシ
リコン膜の形成可能な、プラズマＣＶＤ法、光ＣＶＤ法
が用いられる。ワード線２２は、周辺機器部２にも形成
される。ワード線２２の形成に続いて、ワード線２２を
マスクにして、チャンネル層２１にＰ型不純物、又はＮ
型不純物を注入することでチャンネル層２１にソース領
域、ドレイン領域を形成する（図示せず）。
【００４８】ソース領域とドレイン領域とを有するチャ
ンネル層２１、及びゲート電極に相当するワード線２２
を形成したすることでトランジスタ部２０が完成する。
図２（ｃ）は、チャンネル層２１に接続されたビット線
２３を、ポリシリコン又は金属で形成する工程を示すも
のである。
ンネル層２１、及びゲート電極に相当するワード線２２
を形成したすることでトランジスタ部２０が完成する。
図２（ｃ）は、チャンネル層２１に接続されたビット線
２３を、ポリシリコン又は金属で形成する工程を示すも
のである。
【００４９】ビット線２３上に層間絶縁膜層４０を介し
て、キャパシタ部３０を形成する工程を図３（ａ）に示
す。層間絶縁膜４０は、ＳｉＯ2膜であり、前述した別
の膜同様にプラズマＣＶＤ法等を用いて形成される。層
間絶縁膜４０を形成後、プラズマＣＶＤ法によってポリ
シリコン膜を積層させて、キャパシタ部３０の下方電極
に相当するストレージノード３１及び上方電極に相当す
るセルプレート３３を形成する。ストレージノード３１
及びセルプレート３３は、Ａｌ、Ｃｕ又はＮｉをスパッ
タして形成したものでもよい。ストレージノード３１と
セルプレート３３に狭持される誘電体３２膜は、プラズ
マＣＶＤ法でＴａ2Ｏ5膜又はＢａＳｒＴｉＯ3膜を積層
させて、形成する。尚、ＢａＳｒＴｉＯ3膜は、低温Ｃ
ＶＤ法で積層させることも可能である。トランジスタ部
２０同様に、キャパシタ部３０は４００℃以下で形成さ
れる。
て、キャパシタ部３０を形成する工程を図３（ａ）に示
す。層間絶縁膜４０は、ＳｉＯ2膜であり、前述した別
の膜同様にプラズマＣＶＤ法等を用いて形成される。層
間絶縁膜４０を形成後、プラズマＣＶＤ法によってポリ
シリコン膜を積層させて、キャパシタ部３０の下方電極
に相当するストレージノード３１及び上方電極に相当す
るセルプレート３３を形成する。ストレージノード３１
及びセルプレート３３は、Ａｌ、Ｃｕ又はＮｉをスパッ
タして形成したものでもよい。ストレージノード３１と
セルプレート３３に狭持される誘電体３２膜は、プラズ
マＣＶＤ法でＴａ2Ｏ5膜又はＢａＳｒＴｉＯ3膜を積層
させて、形成する。尚、ＢａＳｒＴｉＯ3膜は、低温Ｃ
ＶＤ法で積層させることも可能である。トランジスタ部
２０同様に、キャパシタ部３０は４００℃以下で形成さ
れる。
【００５０】キャパシタ部３０を形成後、層間絶縁膜４
１を介して金属配線５０を形成する工程を図３（ｂ）に
示す。層絶縁層４１の形成方法は、前記の層間絶縁膜４
０と同様である。層間絶縁膜４１を形成後、ＣＭＰ法
（Chemical Mechanical Polishing）で、層間絶縁膜４
１を平坦化し、平坦化された層間絶縁層４１上にＡｌを
スパッタして、金属配線５０を形成する。
１を介して金属配線５０を形成する工程を図３（ｂ）に
示す。層絶縁層４１の形成方法は、前記の層間絶縁膜４
０と同様である。層間絶縁膜４１を形成後、ＣＭＰ法
（Chemical Mechanical Polishing）で、層間絶縁膜４
１を平坦化し、平坦化された層間絶縁層４１上にＡｌを
スパッタして、金属配線５０を形成する。
【００５１】金属配線５０を形成後、プラズマＣＶＤ法
によってＳｉＯ2膜又はＳｉＮ膜をパッシベーション膜
６１として形成し、さらにパッシベーション膜６１上に
α線防護膜６２をポリイミドで形成する。前述した別の
膜と同様にパッシベーション膜６１は４００℃以下で積
層される。こうして、図１に示されるＤＲＡＭが完成す
る。
によってＳｉＯ2膜又はＳｉＮ膜をパッシベーション膜
６１として形成し、さらにパッシベーション膜６１上に
α線防護膜６２をポリイミドで形成する。前述した別の
膜と同様にパッシベーション膜６１は４００℃以下で積
層される。こうして、図１に示されるＤＲＡＭが完成す
る。
【００５２】さらに、図１で示されたＤＲＡＭの所定の
位置にバンプを形成した後、ＤＲＡＭチップが形成され
ている基板１０をダイシングし、ＤＲＡＭチップを分離
する。ダイシングされたＤＲＡＭチップをプリント配線
基板にフリップチップ実装することで、柔構造のＤＲＡ
Ｍチップを得ることができる。
位置にバンプを形成した後、ＤＲＡＭチップが形成され
ている基板１０をダイシングし、ＤＲＡＭチップを分離
する。ダイシングされたＤＲＡＭチップをプリント配線
基板にフリップチップ実装することで、柔構造のＤＲＡ
Ｍチップを得ることができる。
【００５３】本実施例では、プラズマＣＶＤに日本ＡＳ
Ｍ社製のＥＡＧＬＥ−１０を、光ＣＶＤには関西新技術
研究所製のＬＣ−１８００を用いた。
Ｍ社製のＥＡＧＬＥ−１０を、光ＣＶＤには関西新技術
研究所製のＬＣ−１８００を用いた。
【００５４】また、本実施例のＤＲＡＭの製造フローで
は、ビット配線を形成後にキャパシタ領域を形成するフ
ロー、即ちビット線層上にキャパシタ領域が形成された
構造であるが、本発明はこれに制限されることなくキャ
パシタ領域を形成後にビット線を形成するフロー、即ち
キャパシタ領域上にビット線層が形成される構造であっ
てもよい。
は、ビット配線を形成後にキャパシタ領域を形成するフ
ロー、即ちビット線層上にキャパシタ領域が形成された
構造であるが、本発明はこれに制限されることなくキャ
パシタ領域を形成後にビット線を形成するフロー、即ち
キャパシタ領域上にビット線層が形成される構造であっ
てもよい。
【００５５】さらに、本実施例ではポリイミド基板を基
板に用いたが、シリコン樹脂基板、テフロン基板等を用
いてもよい。尚、テフロン基板を用いた場合は、前述し
たＤＲＡＭの製造工程を２００℃以下で実施する必要が
ある。
板に用いたが、シリコン樹脂基板、テフロン基板等を用
いてもよい。尚、テフロン基板を用いた場合は、前述し
たＤＲＡＭの製造工程を２００℃以下で実施する必要が
ある。
【００５６】また、本実施例では基板上にＤＲＡＭを形
成したが、本発明は基板上に形成する半導体チップをＤ
ＲＡＭに制限するものではなく、ＤＲＡＭ以外の半導体
チップを基板上に形成することもできる。
成したが、本発明は基板上に形成する半導体チップをＤ
ＲＡＭに制限するものではなく、ＤＲＡＭ以外の半導体
チップを基板上に形成することもできる。
【００５７】実施例２．次に、図４を参照にして本発明
の実施例２に係るＤＲＡＭについて説明する。図４は、
本発明の実施例２に係るＤＲＡＭの断面図を示すもので
ある。
の実施例２に係るＤＲＡＭについて説明する。図４は、
本発明の実施例２に係るＤＲＡＭの断面図を示すもので
ある。
【００５８】実施例２に係るＤＲＡＭは、ガラス基板１
２上にポリイミド、シリコン樹脂又はテフロンからなる
樹脂層１３を介して形成されたものである。
２上にポリイミド、シリコン樹脂又はテフロンからなる
樹脂層１３を介して形成されたものである。
【００５９】さらに本実施の形態に係るＤＲＡＭは、メ
モリセル部１と周辺回路部２とからなる。メモリセル部
１は、トランジスタ部２０、キャパシタ部３０及びチッ
プ保護部６０を含んでいる。トランジスタ部２０とキャ
パシタ部３０とは、金属配線５０とビット線２３とを介
して電気的に接続される。また、ビット線２３とキャパ
シタ部３０との間にはＳｉＯ2膜である層間絶縁膜４０
が積層されている。
モリセル部１と周辺回路部２とからなる。メモリセル部
１は、トランジスタ部２０、キャパシタ部３０及びチッ
プ保護部６０を含んでいる。トランジスタ部２０とキャ
パシタ部３０とは、金属配線５０とビット線２３とを介
して電気的に接続される。また、ビット線２３とキャパ
シタ部３０との間にはＳｉＯ2膜である層間絶縁膜４０
が積層されている。
【００６０】トランジスタ部２０は、チャンネル層２１
とワード線２２とを含んでいる。チャンネル層２１は、
アモルファスシリコン膜であり、Ｐ型不純物又はＮ型不
純物が注入されたソース領域、ドレイン領域を有する
（図示せず）。ワード線２２は、トランジスタ部２０に
おいてゲート電極に相当するものであり、シリコンによ
って形成される。ビット線２３はシリコン又は金属が積
層されたものであり、金属配線５０とチャンネル層２１
とを電気的に接続する。
とワード線２２とを含んでいる。チャンネル層２１は、
アモルファスシリコン膜であり、Ｐ型不純物又はＮ型不
純物が注入されたソース領域、ドレイン領域を有する
（図示せず）。ワード線２２は、トランジスタ部２０に
おいてゲート電極に相当するものであり、シリコンによ
って形成される。ビット線２３はシリコン又は金属が積
層されたものであり、金属配線５０とチャンネル層２１
とを電気的に接続する。
【００６１】次にキャパシタ部３０について説明する。
キャパシタ部３０は、ストレージノード３１、誘電体膜
３２及びセルプレート３３を含んでいる。ストレージノ
ード３１及びセルプレート３３は、それぞれキャパシタ
部３０の下方電極、上方電極に相当し、両方ともシリコ
ン、Ａｌ、Ｃｕ又はＮｉを材料とするものである。誘電
体膜３２は、上記両電極に狭持されるものであり、Ｔａ
2Ｏ5又はＢａＳｒＴｉＯ3で形成されている。
キャパシタ部３０は、ストレージノード３１、誘電体膜
３２及びセルプレート３３を含んでいる。ストレージノ
ード３１及びセルプレート３３は、それぞれキャパシタ
部３０の下方電極、上方電極に相当し、両方ともシリコ
ン、Ａｌ、Ｃｕ又はＮｉを材料とするものである。誘電
体膜３２は、上記両電極に狭持されるものであり、Ｔａ
2Ｏ5又はＢａＳｒＴｉＯ3で形成されている。
【００６２】キャパシタ部３０の上部には、層間絶縁膜
４１を介してキャパシタ部３０とトランジスタ部２０と
を電気的に接続するＡｌの金属配線５０が形成されてい
る。さらに、金属配線５０上にはチップ保護部６０が積
層されている。チップ保護部６０は、ＳｉＯ2膜又はＳ
ｉＮ膜であるパッシベーション膜６１とポリイミド膜で
あるα線保護膜６２とが積層されたものである。
４１を介してキャパシタ部３０とトランジスタ部２０と
を電気的に接続するＡｌの金属配線５０が形成されてい
る。さらに、金属配線５０上にはチップ保護部６０が積
層されている。チップ保護部６０は、ＳｉＯ2膜又はＳ
ｉＮ膜であるパッシベーション膜６１とポリイミド膜で
あるα線保護膜６２とが積層されたものである。
【００６３】また、周辺機器部２にも絶縁層１１、チャ
ンネル層２１、ワード線２２、金属配線５０、パッシベ
ーション膜６１及びα線保護膜６２が形成されている。
ンネル層２１、ワード線２２、金属配線５０、パッシベ
ーション膜６１及びα線保護膜６２が形成されている。
【００６４】次に実施例２に係るＤＲＡＭの製造方法に
ついて説明する。最初に約０.５ｍｍの厚さのガラス基
板１２に約１０μｍのポリイミド膜１３を形成する。ポ
リイミド膜１３の形成には、真空雰囲気中でポリイミド
膜をローラーによってガラス基板に圧着する方法、ポリ
イミド膜をガラス基板に糊付けする方法、又はガラス基
板にポリイミド溶融液を塗布し、焼成させる方法等が用
いられる。
ついて説明する。最初に約０.５ｍｍの厚さのガラス基
板１２に約１０μｍのポリイミド膜１３を形成する。ポ
リイミド膜１３の形成には、真空雰囲気中でポリイミド
膜をローラーによってガラス基板に圧着する方法、ポリ
イミド膜をガラス基板に糊付けする方法、又はガラス基
板にポリイミド溶融液を塗布し、焼成させる方法等が用
いられる。
【００６５】ポリイミド膜１３の形成後、絶縁膜１１を
形成する工程からα線防護膜６２を形成する工程に関し
ては、先に説明した実施例１に係るＤＲＡＭの製造方法
と同様である。
形成する工程からα線防護膜６２を形成する工程に関し
ては、先に説明した実施例１に係るＤＲＡＭの製造方法
と同様である。
【００６６】上記の製造方法で形成されたＤＲＡＭをプ
リント配線基板に実装する工程について説明する。図４
で示されるＤＲＡＭの所定の位置にＡｌを用いて、ＤＲ
ＡＭベアチップから外部に電極を取り出す入出力パッド
を形成し、さらに入出力パッド上にＡｕ又は半田でバン
プを形成する。ガラス基板１３上のＤＲＡＭベアチップ
７０に形成された入出力電極５２とプリント配線基板７
１に形成された基板パッド７２とが、バンプ５２を介し
て接するフリップチップ実装する工程を図５（ａ）に示
す。
リント配線基板に実装する工程について説明する。図４
で示されるＤＲＡＭの所定の位置にＡｌを用いて、ＤＲ
ＡＭベアチップから外部に電極を取り出す入出力パッド
を形成し、さらに入出力パッド上にＡｕ又は半田でバン
プを形成する。ガラス基板１３上のＤＲＡＭベアチップ
７０に形成された入出力電極５２とプリント配線基板７
１に形成された基板パッド７２とが、バンプ５２を介し
て接するフリップチップ実装する工程を図５（ａ）に示
す。
【００６７】図５（ｂ）で示されるように、バンプ５２
と基板パッド７２とは接続材料７３で接続され、さらに
ＤＲＡＭベアチップ７０は封止樹脂７４によってプリン
ト配線基板７１に固定される。接続材料７３には半田、
導電性接着剤又は異方性導電膜が用いられる。
と基板パッド７２とは接続材料７３で接続され、さらに
ＤＲＡＭベアチップ７０は封止樹脂７４によってプリン
ト配線基板７１に固定される。接続材料７３には半田、
導電性接着剤又は異方性導電膜が用いられる。
【００６８】最後にＤＲＡＭベアチップ７０のポリイミ
ド膜とガラス基板１２との接合面に表面張力の低いアル
コール又は有機溶媒を吹きかけることでガラス基板１２
をＤＲＡＭベアチップ７０から剥離する。尚、ガラス基
板１２を剥離する代わりにＨＦ水溶液を用いて、ガラス
基板１２を溶解し、除去してもよい。このことで柔構造
のＤＲＡＭチップを得ることができる。
ド膜とガラス基板１２との接合面に表面張力の低いアル
コール又は有機溶媒を吹きかけることでガラス基板１２
をＤＲＡＭベアチップ７０から剥離する。尚、ガラス基
板１２を剥離する代わりにＨＦ水溶液を用いて、ガラス
基板１２を溶解し、除去してもよい。このことで柔構造
のＤＲＡＭチップを得ることができる。
【００６９】さらに、本実施例ではガラス基板上にポリ
イミド層を形成したが、シリコン樹脂層、テフロン樹脂
層等を形成してもよい。尚、テフロン樹脂層を形成した
場合は、前述したＤＲＡＭの製造工程を２００℃以下で
実施する必要がある。
イミド層を形成したが、シリコン樹脂層、テフロン樹脂
層等を形成してもよい。尚、テフロン樹脂層を形成した
場合は、前述したＤＲＡＭの製造工程を２００℃以下で
実施する必要がある。
【００７０】
【発明の効果】請求項１に係る半導体デバイスは樹脂基
板上に形成されたものである。こうすることで半導体デ
バイスが柔軟な構造となり、曲面形状のプリント基板配
線に実装が可能になる。
板上に形成されたものである。こうすることで半導体デ
バイスが柔軟な構造となり、曲面形状のプリント基板配
線に実装が可能になる。
【００７１】請求項２に係る半導体デバイスは、請求項
１において、樹脂基板をポリイミド樹脂基板、シリコン
樹脂基板又はテフロン樹脂基板としたものである。こう
することで半導体デバイスが柔軟な構造となり、曲面形
状のプリント基板配線に実装が可能になる。
１において、樹脂基板をポリイミド樹脂基板、シリコン
樹脂基板又はテフロン樹脂基板としたものである。こう
することで半導体デバイスが柔軟な構造となり、曲面形
状のプリント基板配線に実装が可能になる。
【００７２】請求項３に係る半導体デバイスは、受動素
子、能動素子及び配線層を有する積層体が樹脂層上に形
成され、さらに回路基板上にフリップチップ実装された
ものである。このことで柔軟な構造の半導体デバイスを
得ることができる。
子、能動素子及び配線層を有する積層体が樹脂層上に形
成され、さらに回路基板上にフリップチップ実装された
ものである。このことで柔軟な構造の半導体デバイスを
得ることができる。
【００７３】請求項４に係る半導体デバイスは、請求項
３において樹脂層をポリイミド層としたものである。こ
のことで柔軟な構造の半導体デバイスを得ることができ
る。
３において樹脂層をポリイミド層としたものである。こ
のことで柔軟な構造の半導体デバイスを得ることができ
る。
【００７４】請求項５に係る半導体デバイスの製造方法
は、４００℃以下でポリイミド樹脂基板上に受動素子、
能動素子又は配線層を形成するものである。このことで
柔軟な構造かつ曲面形状のプリント回路基板に実装可能
な半導体デバイスを従来よりも低温で製造することがで
きる。
は、４００℃以下でポリイミド樹脂基板上に受動素子、
能動素子又は配線層を形成するものである。このことで
柔軟な構造かつ曲面形状のプリント回路基板に実装可能
な半導体デバイスを従来よりも低温で製造することがで
きる。
【００７５】請求項６に係る半導体デバイスの製造方法
は、２００℃以下でテフロン樹脂基板上に受動素子、能
動素子又は配線層を形成するものである。このことで柔
軟な構造かつ曲面形状のプリント回路基板に実装可能な
半導体デバイスを従来よりも低温で製造することができ
る。
は、２００℃以下でテフロン樹脂基板上に受動素子、能
動素子又は配線層を形成するものである。このことで柔
軟な構造かつ曲面形状のプリント回路基板に実装可能な
半導体デバイスを従来よりも低温で製造することができ
る。
【００７６】請求項７に係る半導体デバイスの製造方法
は、ガラス基板上の樹脂層に受動素子、能動素子及び配
線層を形成し、プリント回路基板にフリップチップ実装
し、ガラス基板を除去するものである。このことで柔軟
な構造の半導体デバイスを製造することができる。
は、ガラス基板上の樹脂層に受動素子、能動素子及び配
線層を形成し、プリント回路基板にフリップチップ実装
し、ガラス基板を除去するものである。このことで柔軟
な構造の半導体デバイスを製造することができる。
【００７７】請求項８に係る半導体デバイスの製造方法
は、請求項７においてガラス基板上のポリイミド樹脂層
に受動素子、能動素子及び配線層を４００℃以下で形成
したものである。このことで柔軟な構造の半導体デバイ
スを製造することができる。
は、請求項７においてガラス基板上のポリイミド樹脂層
に受動素子、能動素子及び配線層を４００℃以下で形成
したものである。このことで柔軟な構造の半導体デバイ
スを製造することができる。
【００７８】請求項９に係る半導体デバイスの製造方法
は、請求項７において、ガラス基板上のテフロン樹脂層
に受動素子、能動素子及び配線層を２００℃以下で形成
したものである。このことで柔軟な構造の半導体デバイ
スを製造することができる。
は、請求項７において、ガラス基板上のテフロン樹脂層
に受動素子、能動素子及び配線層を２００℃以下で形成
したものである。このことで柔軟な構造の半導体デバイ
スを製造することができる。
【００７９】請求項１０に係る半導体デバイスの製造方
法は、請求項７〜９のいずれか１つにおいて、アルコー
ル又は有機溶剤を用いてガラス基板と樹脂層とを剥離す
るものである。このことで容易に樹脂層からガラス基板
を除去することができる。
法は、請求項７〜９のいずれか１つにおいて、アルコー
ル又は有機溶剤を用いてガラス基板と樹脂層とを剥離す
るものである。このことで容易に樹脂層からガラス基板
を除去することができる。
【００８０】請求項１１に係る半導体デバイスの製造方
法は、請求項７〜９のいずれか１つにおいて、ＨＦ水溶
液を用いてガラス基板を溶解させるものである。このこ
とで容易に樹脂層からガラス基板を除去することができ
る。
法は、請求項７〜９のいずれか１つにおいて、ＨＦ水溶
液を用いてガラス基板を溶解させるものである。このこ
とで容易に樹脂層からガラス基板を除去することができ
る。
【００８１】請求項１２に係る半導体デバイスの製造方
法は、請求項５〜１０のいずれか１つにおいて、アモル
ファスシリコン層を形成し、係るアモルファスシリコン
層をレーザアニールでポリシリコン層を形成するもので
ある。このことによって能動素子のチャンネル領域を活
性化することができる。
法は、請求項５〜１０のいずれか１つにおいて、アモル
ファスシリコン層を形成し、係るアモルファスシリコン
層をレーザアニールでポリシリコン層を形成するもので
ある。このことによって能動素子のチャンネル領域を活
性化することができる。
【図１】 本発明の実施の形態１に係るＤＲＡＭを示す
ものである。
ものである。
【図２】 （ａ）、（ｂ）、（ｃ）は、本発明の実施例
１に係るＤＲＡＭの製造方法を示すものである。
１に係るＤＲＡＭの製造方法を示すものである。
【図３】 （ａ）、（ｂ）は、本発明の実施例１に係る
ＤＲＡＭの製造方法を示すものである。
ＤＲＡＭの製造方法を示すものである。
【図４】 本発明の実施例２に係るＤＲＡＭを示すもの
である。
である。
【図５】 （ａ）、（ｂ）は、本発明の実施例２に係る
ＤＲＡＭの製造方法を示すものである。
ＤＲＡＭの製造方法を示すものである。
【図６】 （ａ）、（ｂ）、（ｃ）は、従来のＤＲＡＭ
の製造方法を示すものである。
の製造方法を示すものである。
【図７】 （ａ）、（ｂ）、（ｃ）は、従来のＤＲＡＭ
の製造方法を示すものである。
の製造方法を示すものである。
【図８】 （ａ）、（ｂ）は、従来のＤＲＡＭの製造方
法を示すものである。
法を示すものである。
【図９】 半導体チップの実装方法の推移を示すもので
ある。
ある。
【図１０】 従来のフリップチップ実装を示すものであ
る。
る。
１ メモリセル部、 ２ 周辺回路部、 １０ 樹脂基
板、 １１ 絶縁膜、１２ ガラス基板、 １３ 樹脂
層、 ２０ トランジスタ部、 ２１ チャンネル層、
２２ ワード線、 ２３ ビット線、 ３０ キャパ
シタ部、 ３１ ストレージノード、 ３２ 誘電体
膜、 ４０ 層絶縁膜、 ４１ 層間絶縁膜、 ５０
金属配線、 ５１ 入出力パッド、 ５２ バンプ、
６１ パッシベーション膜、 ６２ α線保護膜、 ７
０ ＤＲＡＭベアチップ、 ７１プリント配線基板、
７２ 基板パッド、 ７３ 接続材料、 ７４ 封止樹
脂、 ８０ シリコンウエハ、 ８１ Ｎ-領域、 ８
２ 分離領域、 ８３チャンネルストッパー、 ８４
レジスト、 ８５ａ Ｐ+層、 ８５ｂ Ｎ+層、 ８５
Ｐ+−Ｎ+層、 ８６ ポリシリコン、 ８７ ポリサ
イド、 ８８ＳｉＯ2膜、 ８９ Ｐ+ソース・ドレイン
領域、 ９０ Ｎ+ソース・ドレイン領域、 ９１ Ｐ
ＳＧ層、 ９２ リン、９３ コンタクトホール、 ９
４ 電極、 ９５ 半導体チップ、 ９６ リード線、
９７ ワイヤボンディング、９８ テープ。
板、 １１ 絶縁膜、１２ ガラス基板、 １３ 樹脂
層、 ２０ トランジスタ部、 ２１ チャンネル層、
２２ ワード線、 ２３ ビット線、 ３０ キャパ
シタ部、 ３１ ストレージノード、 ３２ 誘電体
膜、 ４０ 層絶縁膜、 ４１ 層間絶縁膜、 ５０
金属配線、 ５１ 入出力パッド、 ５２ バンプ、
６１ パッシベーション膜、 ６２ α線保護膜、 ７
０ ＤＲＡＭベアチップ、 ７１プリント配線基板、
７２ 基板パッド、 ７３ 接続材料、 ７４ 封止樹
脂、 ８０ シリコンウエハ、 ８１ Ｎ-領域、 ８
２ 分離領域、 ８３チャンネルストッパー、 ８４
レジスト、 ８５ａ Ｐ+層、 ８５ｂ Ｎ+層、 ８５
Ｐ+−Ｎ+層、 ８６ ポリシリコン、 ８７ ポリサ
イド、 ８８ＳｉＯ2膜、 ８９ Ｐ+ソース・ドレイン
領域、 ９０ Ｎ+ソース・ドレイン領域、 ９１ Ｐ
ＳＧ層、 ９２ リン、９３ コンタクトホール、 ９
４ 電極、 ９５ 半導体チップ、 ９６ リード線、
９７ ワイヤボンディング、９８ テープ。
Claims (12)
- 【請求項１】 受動素子、能動素子及び配線層を有する
半導体デバイスであって、 上記受動素子、上記能動素子及び上記配線層が樹脂基板
に形成されたものであることを特徴とする半導体デバイ
ス。 - 【請求項２】 上記樹脂基板が、ポリイミド樹脂基板、
シリコン樹脂基板又はテフロン樹脂基板である請求項１
記載の半導体デバイス。 - 【請求項３】 受動素子、能動素子及び配線層を有する
積層体が、回路基板にフリップチップ実装された半導体
デバイスであって、 上記積層体が樹脂層に形成されていることを特徴とする
半導体デバイス。 - 【請求項４】 上記樹脂層がポリイミド樹脂層、シリコ
ン樹脂層又はテフロン樹脂層である請求項３記載の半導
体デバイス。 - 【請求項５】 受動素子、能動素子及び配線層を有する
半導体デバイスの製造方法であって、 ４００℃以下でポリイミド樹脂基板に上記受動素子を形
成する受動素子形成工程、 ４００℃以下で上記ポリイミド樹脂基板に上記能動素子
を形成する能動素子形成工程、 及び４００℃以下で上記ポリイミド樹脂基板に上記配線
層を形成する配線層形成工程を含んでいることを特徴と
する半導体デバイスの製造方法。 - 【請求項６】 受動素子、能動素子及び配線層を有する
半導体デバイスの製造方法であって、 ２００℃以下でテフロン樹脂基板に上記受動素子を形成
する受動素子形成工程、 ２００℃以下で上記テフロン樹脂基板に上記能動素子を
形成する能動素子形成工程、 及び２００℃以下で上記テフロン樹脂基板に上記配線層
を形成する配線層形成工程を含んでいることを特徴とす
る半導体デバイスの製造方法。 - 【請求項７】 受動素子、能動素子及び配線層を有する
半導体デバイスの製造方法であって、 ガラス基板に樹脂層を形成する樹脂層形成工程、 上記樹脂層に上記受動素子を形成する受動素子形成工
程、 上記樹脂層に上記能動素子を形成する能動素子形成工
程、 上記樹脂層に上記配線層を形成する配線層形成工程、 上記受動素子、上記能動素子、上記配線層及び上記樹脂
層を有する積層体を回路基板にフリップチップ実装する
実装工程、 及び上記積層体から上記ガラス基板を除去するガラス基
板除去工程を含んでいることを特徴とする半導体デバイ
スの製造方法。 - 【請求項８】 上記樹脂層形成工程が上記ガラス基板に
ポリイミド樹脂層を形成するものであり、 上記受動素子形成工程、上記能動素子形成工程及び上記
配線層形成工程が、４００℃以下で行われるものである
請求項７記載の半導体デバイスの製造方法。 - 【請求項９】 上記樹脂層形成工程が上記ガラス基板に
テフロン樹脂層を形成するものであり、 上記受動素子形成工程、上記能動素子形成工程及び上記
配線層形成工程が、２００℃以下で行われるものである
請求項７記載の半導体デバイスの製造方法。 - 【請求項１０】 上記ガラス基板除去工程が、上記ガラ
ス基板と上記樹脂層との接合面にアルコール又は有機溶
媒を吹き付け、上記ガラス基板を上記樹脂層から剥離す
るものである請求項７〜９のいずれか１つに記載の半導
体デバイスの製造方法。 - 【請求項１１】 上記ガラス基板除去工程がＨＦ水溶液
で上記ガラス基板を溶解させるものである請求項７〜９
のいずれか１つに記載の半導体デバイスの製造方法。 - 【請求項１２】 上記能動素子形成工程が、 アモルファスシリコン層を形成するアモルファスシリコ
ン層形成工程と、 レーザアニールによって上記アモルファスシリコン層を
ポリシリコン層化させる導電層形成工程とを含んでいる
請求項５〜１１のいずれか１つに記載の半導体デバイス
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21302897A JP4249809B2 (ja) | 1997-08-07 | 1997-08-07 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21302897A JP4249809B2 (ja) | 1997-08-07 | 1997-08-07 | 半導体デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154631A true JPH1154631A (ja) | 1999-02-26 |
| JP4249809B2 JP4249809B2 (ja) | 2009-04-08 |
Family
ID=16632322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21302897A Expired - Fee Related JP4249809B2 (ja) | 1997-08-07 | 1997-08-07 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4249809B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514244A (ja) * | 2005-11-01 | 2009-04-02 | エルジー・ケム・リミテッド | フレキシブル基板を備えた素子の製造方法及びこれによって製造されたフレキシブル基板を備えた素子 |
| CN104942859A (zh) * | 2014-03-28 | 2015-09-30 | 三星钻石工业股份有限公司 | 树脂片的分断方法及分断装置 |
| JP2015188969A (ja) * | 2014-03-28 | 2015-11-02 | 三星ダイヤモンド工業株式会社 | 樹脂シートの分断方法及び分断装置 |
| KR20160136910A (ko) * | 2015-05-21 | 2016-11-30 | 삼성전자주식회사 | 이차원 물질을 사용한 플렉서블 인터커넥트 레이어를 포함하는 유연소자 |
-
1997
- 1997-08-07 JP JP21302897A patent/JP4249809B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009514244A (ja) * | 2005-11-01 | 2009-04-02 | エルジー・ケム・リミテッド | フレキシブル基板を備えた素子の製造方法及びこれによって製造されたフレキシブル基板を備えた素子 |
| CN104942859A (zh) * | 2014-03-28 | 2015-09-30 | 三星钻石工业股份有限公司 | 树脂片的分断方法及分断装置 |
| JP2015188968A (ja) * | 2014-03-28 | 2015-11-02 | 三星ダイヤモンド工業株式会社 | 樹脂シートの分断方法及び分断装置 |
| JP2015188969A (ja) * | 2014-03-28 | 2015-11-02 | 三星ダイヤモンド工業株式会社 | 樹脂シートの分断方法及び分断装置 |
| KR20160136910A (ko) * | 2015-05-21 | 2016-11-30 | 삼성전자주식회사 | 이차원 물질을 사용한 플렉서블 인터커넥트 레이어를 포함하는 유연소자 |
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|---|---|
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