KR20160136910A - 이차원 물질을 사용한 플렉서블 인터커넥트 레이어를 포함하는 유연소자 - Google Patents
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Abstract
유연소자는 전극을 구비하는 전자 소자와 상기 전자소자와 상기 전극 상에 형성된 플렉서블 인터커넥트 레이어를 포함한다. 플렉서블 인터커넥트 레이어는 이차원 물질과 전도성 폴리머를 포함하여 높은 전기전도도와 유연성을 가진다. 유연소자는 1층 이상의 플렉서블 인터커넥트 레이어를 포함 할 수 있으며, 이 경우 각 층 사이에 저유전율 유전체층을 포함한다.
Description
이차원 물질을 사용한 플렉서블 인터커넥트 레이어를 포함하는 유연소자에 관한 것이다.
최근, 그래핀(graphene)과 같은 이차원 물질(two-dimensional material)(2D material) 및 탄소나노튜브(carbon nanotube)(CNT) 등 차세대 소재들에 대한 연구가 활발히 이뤄지고 있다. 그래핀은 탄소 원자들로 이루어진 육방정계(hexagonal) 단층 구조물로서, 구조적/화학적으로 안정하고 전기적/물리적으로 우수한 특성을 나타낼 수 있다. 예컨대, 그래핀은 실리콘(Si) 보다 100배 이상 빠른 전하 이동도(∼2×105㎠/Vs)를 가질 수 있고, 구리(Cu)보다 100배 이상 큰 전류 밀도(약 108A/㎠)를 가질 수 있다. 뿐만 아니라, 그래핀은 플렉서블(flexible)한 특성을 가질 수 있고, 우수한 투명도를 가질 수 있다.
그래핀과 같은 차세대 소재들의 다양한 장점 때문에, 이들을 여러 반도체소자 및 전자소자에 적용하려는 연구가 진행되고 있다. 예컨대, 웨어러블 디바이스의 개발을 위한 유연소자 연구에 있어서 그래핀,전이금속디칼코게나이드 등 이차원 물질을 적용하려는 시도가 계속되고 있다.
전자 소자간의 연결선으로 이차원 물질을 사용한 플렉서블 인터커넥트 레이어를 사용하는 유연소자를 제공한다.
일 실시예에 따른 유연소자는 기판; 상기 기판 상에 형성되고, 전극을 구비하는 전자소자; 및 상기 전극 상에 형성되고, 제 1 이차원 물질층과 상기 제 1 이차원 물질층 상에 형성되는 제 1 전도성 폴리머층을 포함하는 제 1 플렉서블 인터커넥트 레이어(flexible interconnect layer);를 포함한다.
상기 제 1 플렉서블 인터커넥트 레이어는 전기적 배선을 위한 패턴을 포함할 수 있다.
상기 패턴은 2차원 패턴을 포함할 수 있다.
상기 제 1 플렉서블 인터커넥트 레이어는 상기 전극으로부터, 상기 제 1 이차원 물질층, 상기 제 1 전도성 폴리머층의 순서로 배치될 수 있다.
상기 제 1 플렉서블 인터커넥트 레이어는 상기 전극으로부터, 상기 제 1 전도성 폴리머층, 상기 제 1 이차원 물질층의 순서로 배치될 수 있다.
상기 제 1 플렉서블 인터커넥트 레이어는 제 2 전도성 폴리머층을 더 포함하고, 상기 전극으로부터, 상기 제 1 전도성 폴리머층, 상기 제 1 이차원 물질층, 상기 제 2 전도성 폴리머층의 순서로 배치될 수 있다.
상기 제 1 플렉서블 인터커넥트 레이어 상에 형성되는 저유전율 유전체층; 상기 저유전율 유전체층을 관통하여 상기 제 1 플렉서블 인터커넥트 레이어와 접촉하는 관통전극; 및 상기 관통전극 상에 형성되고, 제 2 이차원 물질층과 상기 제 2 이차원 물질층 상에 형성되는 제 3 전도성 폴리머층을 포함하는 제 2 플렉서블 인터커넥트 레이어;를 더 포함할 수 있다.
상기 제 2 플렉서블 인터커넥트 레이어는 상기 관통전극으로부터, 상기 제 2 이차원 물질층, 상기 제 3 전도성 폴리머층의 순서로 배치될 수 있다.
상기 제 2 플렉서블 인터커넥트 레이어는 상기 관통전극으로부터, 상기 제 3 전도성 폴리머층, 상기 제 2 이차원 물질층의 순서로 배치될 수 있다.
상기 제 2 플렉서블 인터커넥트 레이어는 제 4 전도성 폴리머층을 더 포함하고, 상기 관통전극으로부터, 상기 제 3 전도성 폴리머층, 상기 제 2 이차원 물질층, 상기 제 4 전도성 폴리머층의 순서로 배치될 수 있다.
상기 제 1 이차원 물질층은 그래핀 및 전이금속디칼코게나이드(Transition-Metal Dichalcogenide) 중 적어도 하나를 포함할 수 있다.
상기 전도성 폴리머층은 유연성 폴리머를 포함할 수 있다.
상기 유연성 폴리머는 3,4-에틸렌디옥시티오펜, 폴리아닐린, PEDOT, 폴리페닐렌비닐렌, 폴리아세틸렌, 폴리티오펜, 폴리피롤, 폴리페닐렌 설파이드, 폴리알킬티오펜, 폴리인돌 및 폴리피렌 중 적어도 하나를 포함할 수 있다.
상기 유연소자를 보호하는 패시베이션층을 더 포함할 수 있다.
상기 패시베이션층은 상기 기판과 같은 소재로 형성될 수 있다.
상기 패시베이션층은 산화막, PI, epoxy, Silicon elastomer 중 적어도 하나를 포함할 수 있다.
상기 기판은 폴리에틸렌나프탈레이트, 폴리에틸렌테 레프탈레이트, 폴리카보네이트, 폴리비닐 알콜, 폴리아크릴레이트, 폴리이미드, 폴리노르보넨 및 폴리에테르설폰 중 적어도 하나를 포함할 수 있다.
일 실시예에 따른 유연소자는 서로 이격하여 배치되는 제 1 전자소자 및 제 2 전자소자; 및 상기 제 1 전자소자의 전극과 상기 제 2 전자소자의 전극을 연결하며, 이차원 물질층과 상기 이차원 물질층 상에 형성되는 전도성 폴리머층을 포함하는 제 1 플렉서블 인터커넥트 레이어;를 포함한다.
상기 제 1 플렉서블 인터커넥트 레이어 상에 형성되는 저유전율 유전체층;
상기 저유전율 유전체층을 관통하여 상기 제 1 플렉서블 인터커넥트 레이어와 접촉하는 관통전극; 상기 관통전극 상에 형성되고, 이차원 물질층과 상기 이차원 물질층 상에 형성되는 전도성 폴리머층을 포함하는 제 2 플렉서블 인터커넥트 레이어를 포함할 수 있다.
상기 제 2 플렉서블 인터커넥트 레이어와 전기적으로 연결되는 제 3 전자소자를 더 포함할 수 있다.
상술한 플렉서블 인터커넥트 레이어는 이차원 물질층과 전도성 폴리머를 구비하여 높은 전기전도도와 유연성을 가진다. 이러한 플렉서블 인터커넥트 레이어는 일반적인 패터닝 기법을 활용하여 형성 할 수 있다. 투명성을 지닌 전도성 폴리머를 사용하는 경우 투명 유연 소자를 형성할 수 있다.
상술한 플렉서블 인터커넥트 레이어를 구비하는 유연소자는 웨어러블 디바이스로 활용될 수 있다.
도 1은 일 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 2는 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 3은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 4는 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 5는 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 6은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 7은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 8은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 9는 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 평면도이다.
도 10은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 11a 내지 11d는 일 실시예에 따른 유연 소자를 제조하는 과정을 보이는 개략적인 단면도이다.
도 12a 내지 12e는 다른 실시예에 따른 유연 소자를 제조하는 과정을 보이는 개략적인 단면도이다.
도 2는 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 3은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 4는 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 5는 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 6은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 7은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 8은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 9는 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 평면도이다.
도 10은 또 다른 실시예에 따른 유연 소자의 개략적인 구조를 보이는 단면도이다.
도 11a 내지 11d는 일 실시예에 따른 유연 소자를 제조하는 과정을 보이는 개략적인 단면도이다.
도 12a 내지 12e는 다른 실시예에 따른 유연 소자를 제조하는 과정을 보이는 개략적인 단면도이다.
이하, 첨부된 도면들을 참조하여, 이차원 물질을 포함하는 유연소자 연결선에 대해 상세하게 설명한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 또한, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도 1 내지 도 3은 1층으로 연결되는 플렉서블 인터커넥트 레이어를 사용하는 유연소자의 실시예를 나타내는 도면이다.
도 1은 일 실시예에 따른 유연소자(100)의 개략적인 구조를 보이는 단면도이다. 도 1을 참조하면, 본 실시예에 따른 유연소자(100)는 전자소자(110), 제 1 플렉서블 인터커넥트 레이어(120)를 포함 한다.
전자소자(110)는 기판(111), 기판(111)에 형성된 채널층(112), 기판(111) 상에 형성된 절연체층(113), 절연체층(113)을 관통하여 채널층(112)과 접촉하는 제1전극(114), 절연체층(113) 상에 배치되는 제2전극(115), 절연체층(113)을 관통하여 채널층(112)과 접촉하는 제3전극(116)을 포함 할 수 있다.
기판(111)은 유연성 물질을 포함한 플렉서블(flexible) 기판이 될 수 있다. 이때, 기판(111)은 유연한 물질인 폴리머로 이루어 질 수 있다. 예컨대, 기판(111)은 폴리에틸렌나프탈레이트 (Polyethylenenaphthalate: PEN), 폴리에틸렌 테레프탈레이트 (Polyethyleneterephthalate: PET), 폴리카보네이트 (Polycarbonate), 폴리비닐알콜 (Polyvinylalcohol), 폴리아크릴레이트 (Polyacrylate), 폴리이미드 (Polyimide), 폴리노르보넨 (Polynorbornene) 및 폴리에테르설폰 (Polyethersulfone: PES) 등으로 이루어질 수 있다. 또한, 반드시 기판(111)이 유연성 물질을 포함해야 하는 것은 아니며 경성(Rigid) 소재로도 이루어질 수 있다. 이 경우, 유연소자(100)의 유연성은 플렉서블 인터커넥트 레이어(120)에 의해서 갖춰질 수 있다.
제1전극(114), 제2전극(115), 제3전극(116)은 전기 전도성이 높은 금속 재질, 예를 들어 Pd, Pt, Ru, Au, Ag, Mo, Mg, Al, W, Ti, Ir, Ni, Cr, Nd 또는 Cu 등의 재료를 사용할 수 있다. 이외에도 그래핀 또는 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminium zinc oxide), GZO(gallium zinc oxide)와 같은 투명 도전성 금속 산화물을 사용할 수도 있다.
절연체층(113)은, 예컨대, SiO2, SiNx, fO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 등과 같은 일반적인 반도체 트랜지스터의 게이트 절연막 재료를 그대로 사용할 수 있다.
제 1 플렉서블 인터커넥트 레이어(120)는 제 1 이차원 물질층(121)과 상기 제 1 이차원 물질층(121)의 양면에 형성된 제 1 전도성 폴리머층(122) 및 제 2 전도성 폴리머층(123)을 포함할 수 있다. 제 1 플렉서블 인터커넥트 레이어(120)는 제1전극(114), 제2전극(115), 제3전극(116)상에 각각 형성될 수 있다. 다른 전자소자와의 전기적 연결을 위해 제 1 플렉서블 인터커넥트 레이어(120)의 일단이 제1전극(114)과 접촉되고, 이와 멀어지는 방향으로 연장될 수 있다. 또한, 다른 전자소자와의 전기적 연결을 위해 제 1 플렉서블 인터커넥트 레이어(120)의 일단이 제2전극(115)과 접촉되고, 이와 멀어지는 방향으로 연장될 수 있다. 또한, 다른 전자소자와의 전기적 연결을 위해 제 1 플렉서블 인터커넥트 레이어(120)의 일단이 제3전극(116)과 접촉되고, 이와 멀어지는 방향으로 연장될 수 있다. 도 1에서는 도시되지 않았으나 제1전극(114), 제2전극(115), 제3전극(116)과 연결된 제 1 플렉서블 인터커넥트 레이어(120)는 다른 전자소자의 전극들과 각각 접촉하여 전기적으로 연결하도록 배치될 수 있다.
전자소자(110)의 내부 전극이 서로 전기적으로 연결되면 전자소자(110)의 기능이 발휘되지 않는바, 각 전극(114,115,116) 상에 형성된 제 1 플렉서블 인터커넥트 레이어(120)는 동일 전자소자(110) 내의 다른 전극(114,115,116)과 접촉되지 않도록 배치될 수 있다.
한편, 본 실시예에 따른 제 1 플렉서블 인터커넥트 레이어(120)는 전극(114,115,116)으로부터 제 1 전도성 폴리머층(122), 제 1 이차원 물질층(121), 제 2 전도성 폴리머층(123)의 순서로 배치될 수 있다. 제 1 이차원 물질층(121)은 전기전도도가 높은 소재로 형성되는 바, 전기적 연결 위한 연결선(interconnect)으로 기능할 수 있다. 따라서, 제 1 이차원 물질층(121)은 제1전극(114), 제2전극(115), 제3전극(116)과 직접 접촉되는 것이 바람직할 수 있다. 그러나, 유연소자(100)의 설계상 필요에 따라서는 제 1 전도성 폴리머층(122) 및 제 2 전도성 폴리머층(123)이 제1전극(114), 제2전극(115), 제3전극(116)과 직접 접촉되어 전기적 연결을 위한 연결선으로 기능할 수 있다.
제 1 이차원 물질층(121)은 이차원(2 Dimension)물질로 형성될 수 있으며, 이차원 물질로는 그래핀 또는 전이금속디칼코게나이드(Transition-Metal Dichalcogenide)등이 사용될 수 있다. 그래핀은 높은 전기전도도를 가지면서도 최대 20% 길이적 신축이 가능한 높은 유연성을 가지고 있어 연결선으로서 적합할 수 있다. 전이금속디칼코게나이드도 높은 전기전도도과 유연성을 가지고 있어 연결선으로서 적합할 수 있다. 이러한 이차원 물질층(121)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀을 전사하여 형성할 수 있다. 그래핀으로 형성된 제 1 이차원 물질층(121)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다. 또한, 제 1 이차원 물질층(121)은 제 1 전도성 폴리머층(122) 상에 직접 형성될 수 있다. 이 경우, 제 1 전도성 폴리머층(122)의 손상을 방지하기 위해 400℃ 이하의 저온공정을 사용 할 수 있다.
제 1 전도성 폴리머층(122) 및 제 2 전도성폴리머층(123)은 제 1 이차원 물질층(121)이 외부요소와의 접촉이나 굴곡 변형, 자중에 의한 처짐 등에 의해 손상되는 것을 방지 할 수 있도록, 제 1 이차원 물질층(121)보다 강한 경도와 유연성, 탄성을 가지는 폴리머 소재를 선정할 수 있다. 또한, 제 1 전도성 폴리머층(122) 및 제 2 전도성폴리머층(123)은 이차원 물질층(121)의 양면에 결합되어, 제 1 이차원물질층(121)과 더불어 연결선을 구성할 수 있다. 또한, 외부 충격에 취약한 제 1 이차원 물질층(121)을 보호할 수 있다. 특히, 제 1 전도성 폴리머층(122)과 제 2 전도성 폴리머층(123)이 동일한 소재로 구성되어, 이차원물질층(121)을 둘러싸는 경우 버퍼레이어(buffer layer)로 작용할 수 있다. 이러한 제 1 전도성 폴리머층(122) 및 제 2 전도성폴리머층(123)은 유연성을 가져야 하는바 예를들어 3,4-에틸렌디옥시티오펜(poly[3,4-EthyleneDiOxyThiophene]-PolyStyreneSufonate)을 포함할 수 있다. 또한 추가적인 예는 폴리페닐렌비닐렌, 폴리아세틸렌, 폴리티오펜, 폴리피롤, 폴리페닐렌 설파이드, 폴리알킬티오펜, 폴리인돌, 폴리피렌, 폴리카바졸, 폴리아줄렌, 폴리아제핀, 폴리나프탈렌 및 기타 전도성 폴리머를 포함할 수 있다. 나아가, 3,4-에틸렌디옥시티오펜 (poly[3,4- EthyleneDiOxyThiophene]-PolyStyreneSufonate)은 동시에 투명성을 가져, 투명성을 지닌 유연소자의 소재로 포함될 수 있다.
도 2는 다른 실시예에 따른 유연 소자(200)의 개략적인 구조를 보이는 단면도이다. 도 2에 도시된 제 1 플렉서블 인터커넥트 레이어(220)는 제 1 이차원 물질층(221)과 제 1 전도성 폴리머층(222)을 포함한다. 도 2를 참조하면, 본 실시예에 따른 제 1 플렉서블 인터커넥트 레이어(200)는 각 전극(114,115,116)으로부터 제 1 이차원 물질층(221), 제 1 전도성 폴리머층(222)의 순서로 배치될 수 있다.
도 3은 또 다른 실시예에 따른 유연 소자(300)의 개략적인 구조를 보이는 단면도이다. 도 3에 도시된 제 1 플렉서블 인터커넥트 레이어(320)는 제 1 이차원 물질층(321)과 제 1 전도성 폴리머층(322)을 포함한다. 도 3를 참조하면, 본 실시예에 따른 제 1 플렉서블 인터커넥트 레이어(320)는 전극(114,115,116)으로부터 제 1 전도성 폴리머층(322), 제 1 이차원 물질층(321)의 순서로 배치될 수 있다.
도 4 내지 도 8은 2층으로 연결된 플렉서블 인터커넥트 레이어를 사용하는 유연소자의 실시예이다.
도 4는 또 다른 실시예에 따른 유연 소자(400)의 개략적인 구조를 보이는 단면도이다. 유연소자(400)는 제 1 플렉서블 인터커넥트 레이어(120)와 제 2 플렉서블 인터커넥트 레이어(450)를 포함한다. 제 1 플렉서블 인터커넥트 레이어(120)와 제 2 플렉서블 인터커넥트 레이어(450) 사이에는 저유전율 유전체층(430)이 마련된다. 관통 전극(440)은 저유전율 유전체층(430)을 관통하여 제 1 플렉서블 인터커넥트 레이어(120) 및 제 2 플렉서블 인터커넥트 레이어(450)와 접촉하며, 제 1 플렉서블 인터커넥트 레이어(120)와 제 2 플렉서블 인터커넥트 레이어(450)를 전기적으로 연결한다.
저유전율 유전체층(430)은 제1전극(114), 제2전극(115), 제3전극(116) 상호간의 전기적 연결을 차단할 수 있다. 저유전율 유전체층(430)은 제1전극(114), 제2전극(115), 제3전극(116) 상에 각각 제1플렉서블 인터커넥트 레이어(120)가 형성된 전자소자(110)를 전체적으로 덮을 수 있다. 2층 연결하고자 하는 제2전극(115) 상의 제 1 플렉서블 인터커넥트 레이어(120) 상의 소정 위치에는 관통전극(440)이 형성되며, 관통전극(440)에 의해, 제 1 플렉서블 인터커넥트 레이어(120)와 제 2 플렉서블 인터커넥트 레이어(450)가 전기적으로 연결될 수 있다.
저유전율 유전체층(430)은 low-k 유전체로 이루어질 수 있다. low-k 유전체는 실리콘 옥사이드(SiOx) 또는 유전상수가 실리콘 옥사이드의 유전 상수 이하인 유전체를 포함할 수 있으며, 예를 들어, 유전상수가 4 이하인 유전체를 포함할 수 있다. 이러한 저유전율 유전체층(430)의 저유전율 특성이 요구되는 이유는 예를 들어, CPU(Computer Processor unit)처럼 신호가 빠르게 전달되는 소자의 경우 1층 연결선인 제 1 플렉서블 인터커넥트 레이어(420)와 2층 연결선인 제 2 플렉서블 인터커넥트 레이어(450)를 통해 흐르는 전하의 움직임으로 인해, 그 사이에 위치한 유전체층(430)에 전하가 저장되는 축전효과가 발생하여 연결선의 성능을 저하시킬 수 있기 때문이다. 따라서, 유전상수가 낮을수록 축전 효과를 저하시킬 수 있기 때문에 저유전율 유전체층(430)을 사용할 수 있다.
관통전극(440)은 전기 전도성이 높은 금속 재질, 예를 들어 Pd, Pt, Ru, Au, Ag, Mo, Mg, Al, W, Ti, Ir, Ni, Cr, Nd 또는 Cu 등의 재료를 사용할 수 있다. 이외에도 그래핀 또는 ITO(indium tin oxide), IZO(indium zinc oxide), AZO(aluminium zinc oxide), GZO(gallium zinc oxide)와 같은 투명 도전성 금속 산화물을 사용할 수도 있다.
도 5는 또 다른 실시예에 따른 유연 소자(500)의 개략적인 구조를 보이는 단면도이다. 제 2 플렉서블 인터커넥트 레이어(550)는 관통전극(440)으로부터 제 2 이차원 물질층(551), 제 3 전도성 폴리머층(552)의 순서로 배치될 수 있다.
도 6은 또 다른 실시예에 따른 유연 소자(600)의 개략적인 구조를 보이는 단면도이다. 제 2 플렉서블 인터커넥트 레이어(650)는 관통전극(440)으로부터 제 3 전도성 폴리머층(652), 제 2 이차원 물질층(651)의 순서로 배치될 수 있다.
도 7은 또 다른 실시예에 따른 유연 소자(700)의 개략적인 구조를 보이는 단면도이다. 2층으로 연결된 제 2 플렉서블 인터커넥트 레이어(750)는 관통전극(440)으로부터 제 3 전도성 폴리머층(752), 제 2 이차원 물질층(751), 제 4 전도성 폴리머층(753)의 순서로 배치될 수 있다. 이 경우, 제 3 전도성 폴리머층(752) 및 제 4 전도성 폴리머층(753)은 버퍼 레이어(buffer layer)로서 유연소자(700) 안정화를 도모 할 수 있다.
도 8은 또 다른 실시예에 따른 유연소자(800)의 개략적인 구조를 보이는 단면도이다. 도 8을 참조할 때, 제 2 플렉서블 인터커넥트 레이어(850) 상에 패시베이션층(860)을 형성할 수 있다. 패시베이션층(860)은 외부 충격, 산화 방지, 침투 방지 등으로부터 유연소자(800)를 보호할 수 있다. 패시베이션층(860)은 산화막이나 PI, Epoxy 와 같은 고분자 혹은 silicone elastomer와 같은 탄성고분자가 사용될 수 있다. 또한, 도 8에는, 패시베이션층(860)이 단일 층(monolayer)으로 배치된 것으로 도시되어 있으나, 본 실시예는 이에 한정되지 않는다. 패시베이션층(860)은 다층(multilayer) 구조로 배열될 수도 있다. 이렇게 다층 구조로 배열될 경우 각 층은 각기 다른 소재로 구성될 수 있는데, 각 소재는 소자 보호, 외부물질의 침투 방지, 산화 방지 등 별도의 효과를 가져 올 수 있다.
또한, 기판(111)과 패시베이션층(860)이 동일 소재로 구성될 경우, 버퍼 레이어(buffer layer)로서 유연소자(800)의 안정화에 기여할 수 있다. 패시베이션층(860)이 다층 구조로 배열될 경우, 최외각층이 기판(111)과 동일 소재로 구성 될 수 있다.
도 9는 또 다른 실시예에 따른 유연 소자(900)의 개략적인 구조를 보이는 평면도이다. 플렉서블 인터커넥트 레이어(940)는 이차원 패턴을 가지며, 제1전자소자의 전극(920)과 제2전자소자의 전극(930)을 전기적으로 연결시킬 수 있다. 이러한 2차원 패턴의 형성 방법은 늘려진 기판(910)에 플렉서블 인터커넥트 레이어(940)를 형성 시킨 뒤, 기판(910)을 본래 길이로 되돌리는 것을 포함할 수 있다. 기판(910)이 본래 길이로 되돌아오는 과정에서 플렉서블 인터커넥트 레이어(940)는 응력(stress)으로 인해 구불구불한 형태의 패턴을 가질 수 있다. 이러한 2차원 형태의 구불구불한 패턴의 장점은 소재 자체에서 오는 유연성뿐 아니라, 2차원적 패턴에서 추가적인 유연성이 더해질 수 있다는 점이다. 또한, 플렉서블 인터커넥트 레이어(940)는 3차원적 패턴을 가질 수도 있다. 단, 3차원적 패턴을 가지는 경우 추가적인 유연성을 얻을 수 있으나, 그 위에 추가적인 플렉서블 인터커넥트 레이어나 저유전율 유전체층을 형성하기에 용이하지 않을 수 있다.
도 10은 또 다른 실시예에 따른 유연 소자(1000)의 개략적인 구조를 보이는 단면도이다. 도 10을 참조하면, 유연 소자(1000)는 기판(1070) 상에 제1전자소자(1010), 제2전자소자(1020), 제3전자소자(1030)가 형성될 수 있으며, 제1전자소자(1010)는 제1전극(1011), 제2전극(1012), 제3전극(1013)을 가질 수 있고, 제2전자소자(1020)는 제1전극(1021), 제2전극(1022), 제3전극(1023)을 가질 수 있고, 제3전자소자(1030)는 제1전극(1031), 제2전극(1032), 제3전극(1033)을 가질 수 있다. 제1전자소자(1010)의 제3전극(1013)은 제2전자소자(1020)의 제1전극(1021)과 1층 연결선인 제 1 플렉서블 인터커넥트 레이어(1040)를 통해 연결될 수 있다. 제2전자소자(1020)의 제3전극(1023)과 제3전자소자(1030)의 제1전극(1031)은 1층 연결선인 제 2 플렉서블 인터커넥트 레이어(1050)를 통해 연결될 수 있다. 제1전자소자(1010)의 제2전극(1012)은 제3전자소자(1030)의 제2전극(1032)과 2층 연결선인 제 3 플렉서블 인터커넥트 레이어(1060)를 통해 연결될 수 있다. 제1전자소자(1010)의 제2전극(1012)상에 적층된 플렉서블 인터커넥트층 상에는 관통전극(1091)이 형성되어 2층 연결선인 제 3 플렉서블 인터커넥트 레이어(1060)와 연결될 수 있다. 또한 제3전자소자(1030)의 제2전극(1032) 상에 적층된 플렉서블 인터커넥트층 상에는 관통전극(1092)가 형성되어 2층 연결선인 제 3 플렉서블 인터커넥트 레이어(1060)과 연결될 수 있다. 저유전율 유전체층(1080)은 제1전자소자(1010) 내부의 제1전극(1011), 제2전극(1012), 제3전극(1013)이 서로 연결되지 않도록 하고, 완성된 1층 연결선인 제 1 플렉서블 인터커넥트 레이어(1040)와 제 2 플렉서블 인터커넥트 레이어(1060)를 둘러싸, 2층 연결선인 제 3 플렉서블 인터커넥트 레이어(1060)과 전기적 연결을 차단할 수 있다.
도 10에 도시되지는 않았으나, 1전자소자(1010)의 제1전극(1011), 제2전자소자(1020)의 제2전극(1022), 제3전자소자(1030)의 제3전극(1033)도 유연소자(1000)상에 존재하는 다른 전자소자의 전극과 각각 플렉서블 인터커넥트 레이어를 통해 연결될 수 있다. 도 10을 참조할 때, 제 1 플렉서블 인터커넥트 레이어(1040)와 제 2 플렉서블 인터커넥트 레이어(1050)는 유연소자 상의 1층에 형성될 수 있으며, 제 3 플렉서블 인터커넥트 레이어(1060)는 유연소자 상의 2층에 형성될 수 있다. 이는 일 실시예에 지나지 않으며, 유연소자(1000) 설계상 필요시에는 3층 이상의 연결선을 배치할 수 있다. 제 1 플렉서블 인터커넥트 레이어(1040)는 제 1 이차원 물질층(1041) 및 제 1 이차원 물질층(1041)의 양면에 형성된 제 1 전도성 폴리머층(1042), 제 2 전도성 폴리머층(1043)을 포함할 수 있다. 제 2 플렉서블 인터커넥트 레이어(1050)는 제 2 이차원 물질층(1051) 및 제 2 이차원 물질층(1051)의 양면에 형성된 제 3 전도성 폴리머층(1052), 제 4 전도성 폴리머층(1053)을 포함할 수 있다. 제 3 플렉서블 인터커넥트 레이어 (1060)는 제 3 이차원 물질층(1061) 및 제 3 이차원 물질층(1061)의 양면에 형성된 제 5 전도성 폴리머층(1062), 제 6 전도성 폴리머층(1063)을 포함할 수 있다. 또한, 상기 제 3 플렉서블 인터커넥트 레이어(1060) 상에 패시베이션층(1095)을 형성하여 유연소자(1000)을 보호할 수 있다. 패시베이션층(1095)는 기판(1070)과 동일 소재로 구성 될 수 있다.
도 11a 내지 도 11d는 실시예에 따른 유연 소자의 형성과정을 보이는 개략적인 단면도들이다.
먼저, 도 11a 를 참조하면, 기판 상에 전자소자(1110)가 제공될 수 있다. 전자소자는 기판(1111), 기판(1111) 내부에 형성된 채널층(1112), 기판(1111) 상에 형성된 절연체층(1113), 절연체층(1113)을 관통하여 채널층(1112)과 접촉하는 제1전극(1114), 절연체층(1113) 상에 배치되는 제2전극(1115), 절연체층(1113)을 관통하여 채널층(1112)과 접촉하는 제3전극(1116)을 포함할 수 있다. 이러한 전자소자(1110)는 트랜지스터, 바리스터, FinFET 등을 포함 할 수 있으며, 특별히 그 종류를 한정하지 않는다.
다음으로, 도 11b를 참조하면, 전자소자(1110)를 전체적으로 덮는 제 1 플렉서블 인터커넥트 레이어(1120)를 형성할 수 있다. 제 1 플렉서블 인터커넥트 레이어(1120)는 도시된 바와 같이, 제 1 전도성 폴리머층(1122), 제 1 이차원 물질층(1121), 제 2 전도성 폴리머층(1123)을 포함할 수 있다.
제 1 플렉서블 인터커넥트 레이어(1120)의 형성을 위해, 먼저, 전자소자(1110) 상에 제 1 전도성 폴리머층(1122)을 형성할 수 있다. 제 1 전도성 폴리머층(1122)의 형성은 스핀코팅(spin coating)방식에 의할 수 있다. 제 1 전도성 폴리머층(1122)은 절연체층(1113) 상에, 제1전극(1114), 제2전극(1115), 제3전극(1116) 사이의 영역에 형성된 것으로 도시되었으나 이는 예시적인 것이며, 제1전극(1114), 제2전극(1115), 제3전극(1116) 상에 제 1 전도성 폴리머층(1122)이 형성될 수도 있다.
그 후 제 1 전도성 폴리머층(1122) 상에 제 1 이차원 물질층(1121)을 형성할 수 있다. 제 1 이차원 물질층(1121)은 물질은 그래핀(graphene) 또는 전이금속디칼코게나이드(Transition-Metal Dichalcogenide)를 포함할 수 있다. 제 1 이차원 물질층(1121)은 직접 성장(direct-growth) 방식으로 형성할 수 있으며 또는 통상적인 전사(transfer)방식으로 형성할 수도 있다. 직접 성장의 경우는 제 1 전도성 폴리머(1122)의 손상을 방지하기 위해 400℃ 이하의 저온 공정을 사용할 수 있다. 그 후 이차원 물질층(1121) 상에 제 2 전도성 폴리머층(1123)을 형성할 수 있다. 제 2 전도성 폴리머층(1123)의 형성은 스핀코팅(spin coating)방식에 의할 수 있다.
다음으로, 도 11c과 같이, 제 1 플렉서블 인터커넥트 레이어(1120)가 패터닝될 수 있다. 상기 패터닝된 형태는 제 1 플렉서블 인터커넥트 레이어(1120)가 다른 전자 소자와의 연결을 위한 전기적 배선의 역할을 위한 형태일 수 있다. 예를 들어, 제 1 플렉서블 인터커넥트 레이어(1120)는 일단이 제1전극(1114)과 접촉되고, 이와 멀어지는 방향으로 연장되는 형태로 패터닝될 수 있다. 패터닝의 방법은 포토레지스트 (photoresist)를 이용한 포토리소그래피(photolithography)일 수 있다. 그 외에도 통상적인 반도체 패터닝 기법이 활용될 수 있다.
다음으로, 도 11d를 참조하면, 상기 제 1 플렉서블 인터커넥트(1120) 상에 패시베이션층(1130)을 형성할 수 있다. 패시베이션층(1130)은 산화막이나 PI, Epoxy 와 같은 고분자 혹은 silicon elastomer와 같은 탄성고분자가 사용될 수 있다. 패시베이션층(1130)의 형성은 통상적인 스핀코팅(spin coating)방식에 의할 수 있다.
도 12a 내지 12e는 다른 실시예에 따른 유연 소자(1200)를 제조하는 과정을 보이는 개략적인 단면도이다. 특히 도 12a 내지 12d는 플렉서블 인터커넥트 레이어가 2층으로 사용된 유연소자(1200)에 대한 형성과정을 나타낸다.
먼저, 도 12a를 참조하면, 기판(1211)과 상기 기판상에 형성되는 유전체층(1212) 상에 인터커넥트 라인 패터닝이 완료된 1층 플렉서블 인터커넥트 레이어(1220)가 제공될 수 있다. 도 12a에 도시된 유연소자(1200)는, 일 실시예로서 트랜지스터, 축전기 등 개별적 소자가 패터닝된 IC 집적회로의 일부분인 FEOL(Front end of Line)일 수 있다. 도 12a에 도시되지는 않았으나, 제 1 플렉서블 인터커넥트 레이어(1220)는 트랜지스터 등 개별적 전자소자의 전극과 전기적으로 연결되어 있을 수 있다.
다음으로 도 12b를 참조하면, 제 1 플렉서블 인터커넥트 레이어(1220) 상에 저유전율 유전체층(1231)을 형성할 수 있다. 저유전율 유전체층(1231)은 유전상수가 4 이하인 유전체로 주로 실리콘 옥사이드를 포함할 수 있다. 저유전율 유전체층(1231)의 형성 방법은 소재에 따라 적절한 방법을 사용할 수 있으며, 실리콘 옥사이드의 형성에는 스퍼터링(sputtering) 방법을 사용할 수 있다.
다음으로 도 12c를 참조하면, 2층 연결선인 제 2 플렉서블 인터커넥트 레이어(1240)와의 접촉을 위해 상기 저유전율 유전체층(1240)을 관통하고, 1층 인터커넥트 레이어(1220)와 접촉하는 관통전극(1232)을 형성할 수 있다. 관통전극(1232)은 주로 금속을 포함하나, 그래핀 또는 투명성을 도전성 산화물도 사용할 수 있다.
다음으로 도 12d를 참조하면, 상기 관통전극(1232) 상에 2층 연결을 위한 제 2 플렉서블 인터커넥트 레이어(1240)를 형성할 수 있다. 우선, 상기 관통전극(1232) 상에 제 3 전도성 폴리머층(1242)을 형성한다. 이러한 제 3 전도성 폴리머층(1242)의 형성은 스핀코팅(spin coating)방식에 의할 수 있다. 그 후 제 3 전도성 폴리머층(1242) 상에 제 2 이차원 물질층(1241)을 형성할 수 있다. 제 2 이차원 물질층(1241)은 물질은 그래핀(graphene) 또는 전이금속디칼코게나이드(Transition-Metal Dichalcogenide)를 포함할 수 있다. 제 2 이차원 물질층(1241)은 직접 성장(direct-growth) 방식으로 형성할 수 있으며 또는 통상적인 전사(transfer)방식으로 형성할 수도 있다. 직접 성장의 경우는 전도성 폴리머의 손상을 방지하기 위해 400℃ 이하의 저온 공정을 사용할 수 있다. 그 후 제 2 이차원 물질층(1241) 상에 제 4 전도성 폴리머층(1243)을 형성할 수 있다. 제 4 전도성 폴리머층(1243)의 형성은 스핀코팅(spin coating)방식에 의할 수 있다.
다음으로 도 12e를 참조하면 제 2 플렉서블 인터커넥트 레이어(1240)가 전기적 배선의 역할을 하기 위한 인터커넥트 라인 패터닝(interconnect line patterning)을 할 수 있다. 패터닝의 방법은 포토레지스트 (photoresist)를 이용한 포토리소그래피 (photolithography)일 수 있다. 그 외에도 통상적인 반도체 패터닝 기법이 활용될 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 이차원 물질을 포함하는 플렉서블 인터커넥트 레이어를 사용한 유연 소자에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
100,200,300,400,500,600,700,800,900,1000,1100,1200 : 유연소자
110,1010,1020,1030,1110 : 전자소자
111,910,1070,1111,1211 : 기판
112,1014,1024,1034,1112 : 채널층
113,1113,1212 : 절연체층
114,1011,1021,1031,1114 : 제1전극
115,1012,1022,1032,1115 : 제2전극
116,1013,1023,1033,1116 : 제3전극
120,220,320,940,1040,1120,1220 : 제 1 플렉서블 인터커넥트 레이어
121,221,321,1041,1051,1121,1221 : 제 1 이차원 물질층
122,222,322,1042,1052,1122,1222 : 제 1 전도성 폴리머층
123,223,323,1043,1053,1123,1223 : 제 2 전도성 폴리머층
450,550,650,750,1050,1240 : 제 2 플렉서블 인터커넥트 레이어
551,651,751,1241 : 제 2 이차원 물질층
552,652,752,1242 : 제 3 전도성 폴리머층
753,1243 : 제 4 전도성 폴리머층
1060 : 제 3 플렉서블 인터커넥트 레이어
1061 : 제 3 이차원 물질층
1062 : 제 5 전도성 폴리머층
1063 : 제 6 전도성 폴리머층
430,1080,1231 : 저유전율 유전체층
440,1091,1092,1232 : 관통전극
860,1095,1130 : 패시베이션층
110,1010,1020,1030,1110 : 전자소자
111,910,1070,1111,1211 : 기판
112,1014,1024,1034,1112 : 채널층
113,1113,1212 : 절연체층
114,1011,1021,1031,1114 : 제1전극
115,1012,1022,1032,1115 : 제2전극
116,1013,1023,1033,1116 : 제3전극
120,220,320,940,1040,1120,1220 : 제 1 플렉서블 인터커넥트 레이어
121,221,321,1041,1051,1121,1221 : 제 1 이차원 물질층
122,222,322,1042,1052,1122,1222 : 제 1 전도성 폴리머층
123,223,323,1043,1053,1123,1223 : 제 2 전도성 폴리머층
450,550,650,750,1050,1240 : 제 2 플렉서블 인터커넥트 레이어
551,651,751,1241 : 제 2 이차원 물질층
552,652,752,1242 : 제 3 전도성 폴리머층
753,1243 : 제 4 전도성 폴리머층
1060 : 제 3 플렉서블 인터커넥트 레이어
1061 : 제 3 이차원 물질층
1062 : 제 5 전도성 폴리머층
1063 : 제 6 전도성 폴리머층
430,1080,1231 : 저유전율 유전체층
440,1091,1092,1232 : 관통전극
860,1095,1130 : 패시베이션층
Claims (20)
- 기판;
상기 기판 상에 형성되고, 전극을 구비하는 전자소자; 및
상기 전극 상에 형성되고, 제 1 이차원 물질층과 상기 제 1 이차원 물질층 상에 형성되는 제 1 전도성 폴리머층을 포함하는 제 1 플렉서블 인터커넥트 레이어(flexible interconnect layer);를 포함하는 유연소자. - 제 1항에 있어서,
상기 제 1 플렉서블 인터커넥트 레이어는 전기적 배선을 위한 패턴을 포함하는 유연소자. - 제 2항에 있어서, 상기 패턴은 2차원 패턴을 포함하는 유연소자.
- 제 1항에 있어서,
상기 제 1 플렉서블 인터커넥트 레이어는 상기 전극으로부터, 상기 제 1 이차원 물질층, 상기 제 1 전도성 폴리머층의 순서로 배치되는 유연소자. - 제 1항에 있어서,
상기 제 1 플렉서블 인터커넥트 레이어는 상기 전극으로부터, 상기 제 1 전도성 폴리머층, 상기 제 1 이차원 물질층의 순서로 배치되는 유연소자. - 제 1항에 있어서,
상기 제 1 플렉서블 인터커넥트 레이어는 제 2 전도성 폴리머층을 더 포함하고, 상기 전극으로부터, 상기 제 1 전도성 폴리머층, 상기 제 1 이차원 물질층, 상기 제 2 전도성 폴리머층의 순서로 배치되는 유연소자. - 제 1항에 있어서,
상기 제 1 플렉서블 인터커넥트 레이어 상에 형성되는 저유전율 유전체층;
상기 저유전율 유전체층을 관통하여 상기 제 1 플렉서블 인터커넥트 레이어와 접촉하는 관통전극; 및
상기 관통전극 상에 형성되고, 제 2 이차원 물질층과 상기 제 2 이차원 물질층 상에 형성되는 제 3 전도성 폴리머층을 포함하는 제 2 플렉서블 인터커넥트 레이어;를 더 포함하는 유연소자. - 제 7항에 있어서,
상기 제 2 플렉서블 인터커넥트 레이어는 상기 관통전극으로부터, 상기 제 2 이차원 물질층, 상기 제 3 전도성 폴리머층의 순서로 배치되는 유연소자. - 제 7항에 있어서,
상기 제 2 플렉서블 인터커넥트 레이어는 상기 관통전극으로부터, 상기 제 3 전도성 폴리머층, 상기 제 2 이차원 물질층의 순서로 배치되는 유연소자. - 제 7항에 있어서,
상기 제 2 플렉서블 인터커넥트 레이어는 제 4 전도성 폴리머층을 더 포함하고, 상기 관통전극으로부터, 상기 제 3 전도성 폴리머층, 상기 제 2 이차원 물질층, 상기 제 4 전도성 폴리머층의 순서로 배치되는 유연소자. - 제 1항에 있어서,
상기 제 1 이차원 물질층은 그래핀 및 전이금속디칼코게나이드(Transition-Metal Dichalcogenide) 중 적어도 하나를 포함하는 유연소자. - 제 1항에 있어서,
상기 전도성 폴리머층은 유연성 폴리머를 포함하는 유연소자. - 제 12항에 있어서,
상기 유연성 폴리머는 3,4-에틸렌디옥시티오펜, 폴리아닐린, PEDOT, 폴리페닐렌비닐렌, 폴리아세틸렌, 폴리티오펜, 폴리피롤, 폴리페닐렌 설파이드, 폴리알킬티오펜, 폴리인돌 및 폴리피렌 중 적어도 하나를 포함하는 유연소자. - 제 1항에 있어서,
상기 유연소자를 보호하는 패시베이션층을 더 포함하는 유연소자. - 제 14항에 있어서,
상기 패시베이션층은 상기 기판과 같은 소재로 형성되는 유연소자. - 제 14항에 있어서,
상기 패시베이션층은 산화막, PI, epoxy, Silicon elastomer
중 적어도 하나를 포함하는 유연소자. - 제 1항에 있어서,
상기 기판은 폴리에틸렌나프탈레이트, 폴리에틸렌테 레프탈레이트, 폴리카보네이트, 폴리비닐 알콜, 폴리아크릴레이트, 폴리이미드, 폴리노르보넨 및 폴리에테르설폰 중 적어도 하나를 포함하는 유연 소자. - 서로 이격하여 배치되는 제 1 전자소자 및 제 2 전자소자; 및
상기 제 1 전자소자의 전극과 상기 제 2 전자소자의 전극을 연결하며, 이차원 물질층과 상기 이차원 물질층 상에 형성되는 전도성 폴리머층을 포함하는 제 1 플렉서블 인터커넥트 레이어;를 포함하는 유연소자. - 제 18항에 있어서,
상기 제 1 플렉서블 인터커넥트 레이어 상에 형성되는 저유전율 유전체층;
상기 저유전율 유전체층을 관통하여 상기 제 1 플렉서블 인터커넥트 레이어와 접촉하는 관통전극;
상기 관통전극 상에 형성되고, 이차원 물질층과 상기 이차원 물질층 상에 형성되는 전도성 폴리머층을 포함하는 제 2 플렉서블 인터커넥트 레이어를 포함하는 유연소자. - 제 19항에 있어서,
상기 제 2 플렉서블 인터커넥트 레이어와 전기적으로 연결되는 제 3 전자소자를 더 포함하는 유연소자.
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