KR101819032B1 - 전자 회로 및 전자 소자 - Google Patents

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Abstract

본 실시예에 의한 전자 회로는 구성 가능한 전기적 연결을 가지는 박막 트랜지스터 어레이(Thin Film Transistor array)를 포함하는 박막 트랜지스터 어레이 레이어(TFT array layer) 및 박막 트랜지스터 어레이 내의 박막 트랜지스터들을 전기적으로 연결하며 구성 가능한 전기적 연결을 가지는 내부 배선이 배치된 내부 배선 영역과, 내부 배선 영역과 전기적으로 연결되어 전자 회로에 입력 신호를 전달하고, 전자 회로의 출력을 전자 회로 외부에 제공하며 구성 가능한 전기적 연결을 가지는 배선들이 배치된 외부 배선 영역을 포함하는 배선 레이어(wiring layer)를 포함하며, 전자 회로는 박막 트랜지스터 어레이 레이어와 배선 레이어가 적층되어 형성된다.

Description

전자 회로 및 전자 소자{Electronic Circuit and Electronic Device}
본 발명은 전자 회로 및 전자 소자에 관한 것이다.
FPGA(Field Programmable Gate Array)는 필요한 회로를 VHDL, 베릴로그(verilog) 등의 하드웨어 기술 언어(Hardware Description Language)로 기술하여 현장에서 합성할 수 있는 소자이다. FPGA 소자는 주어진 일반적으로 입력 신호에 대하여 디지털 연산을 수행하여 출력을 제공하나, 현재는 아날로그 신호와 디지털 신호를 입력 받아 연산 및 처리를 수행하는 혼합신호(mixed signal) FPGA가 연구되고 있다.
또한, 종래의 박막 트랜지스터(TFT, Thin Film Transistor) 기술은 디스플레이 분야에 국한되어 사용되었으나, 박막 트랜지스터를 이용하여 유연한 소자를 형성할 수 있어 웨어러블 기기, 의료(healthcare) 기기 등의 여러 응용 분야가 대두되고 있다.
일반적인 FPGA 소자는 실리콘 기반으로 제조되므로 기판의 횡방향으로 신장 및 압축이 불가하여 굽히거나 휘는 경우에는 소자가 파괴된다. 따라서, 종래 기술에 의한 FPGA 소자는 웨어러블(wearable) 전자기기 등과 같이 굽히거나 휘는 등의 유연성이 필요한 전자 회로에 사용할 수 없었다.
현장에서 요청되는 기능을 수행하도록 합성이 가능하되 유연성(flexibility)을 가지는 소자가 여러 응용분야에서 요청되나, 기존의 FPGA는 상술한 바와 같이 유연성이 필요한 전자 회로에는 채택할 수 없어 이러한 요청에 부합하지 않는다.
본 실시예는 현장에서 요청되는 기능을 수행하도록 현장에서 구현 가능하되, 웨어러블 장치 등과 같이 유연성이 요구되는 전자 회로 등으로 사용할 수 있는 전자 회로를 제공하는 것이 주된 목적 중 하나이다.
본 실시예에 의한 전자 회로는 구성 가능한 전기적 연결을 가지는 박막 트랜지스터 어레이(Thin Film Transistor array)를 포함하는 박막 트랜지스터 어레이 레이어(TFT array layer) 및 박막 트랜지스터 어레이 내의 박막 트랜지스터들을 전기적으로 연결하며 구성 가능한 전기적 연결을 가지는 내부 배선이 배치된 내부 배선 영역과, 내부 배선 영역과 전기적으로 연결되어 전자 회로에 입력 신호를 전달하고, 전자 회로의 출력을 전자 회로 외부에 제공하며 구성 가능한 전기적 연결을 가지는 배선들이 배치된 외부 배선 영역을 포함하는 배선 레이어(wiring layer)를 포함하며, 전자 회로는 박막 트랜지스터 어레이 레이어와 배선 레이어가 적층되어 형성된다.
본 실시예에 의한 전자 소자는 현장에서 프로그램 가능한 배선(field programmable wiring) 소자로, 복수의 박막 트랜지스터들이 로우(row)와 컬럼(column)을 포함하는 어레이로 배치된 박막 트랜지스터 어레이 레이어 및 로우로 배치된 박막 트랜지스터 들을 연결하는 소자간 배선과, 소자에 입력 신호를 제공하는 입력 배선 및 소자의 출력 신호를 외부에 전달하는 출력 배선이 형성된 배선 레이어가 적층된다.
본 실시예에 의하면 현장에서 프로그램이 가능하며, 유연성을 가지는 전자 소자와 전자 회로가 제공된다.
도 1은 본 실시예에 의한 전자 회로의 개요적 단면도이다.
도 2는 박막 트랜지스터 어레이에 포함된 박막 트랜지스터들의 배치를 개요적으로 도시한 회로도이다.
도 3(a) 및 도 3(b)는 박막 트랜지스터 어레이(100)의 실시예를 도시한 도면이다.
도 4는 박막 트랜지스터 어레이에 포함된 박막 트랜지스터와 와이어링 홀의 레이아웃을 도시한 도면이다.
도 5는 본 실시예 의한 박막 트랜지스터를 A-A' 선을 따라 절단한 단면도이다.
도 6(a)는 수동 소자 어레이와 박막 트랜지스터 어레이 배치를 개요적으로 도시한 도면이다.
도 7(a) 및 도 7(b)는 저항 어레이에 포함된 저항 컬럼의 전기적 연결을 예시한 도면이다.
도 8(a)와 도 8(b)는 각각 저항 어레이에 포함된 저항의 레이아웃을 개요적으로 도시한 도면이고, 도 8(c)는 커패시터 어레이에 포함된 커패시터의 레이아웃을 도시한 도면이며, 도 8(d)는 인덕터 어레이에 포함된 인덕터의 레이아웃을 도시한 도면이다.
도 9는 배선 레이어의 상면을 개요적으로 도시한 도면이다.
도 10은 레이어 관통 비아와 제1 배선 사이 전기적 연결의 개요를 도시하는 단면도이다.
도 11(a)는 내부 배선 영역의 제1 배선들과 제2 배선들의 레이아웃을 도시한 도면이고 도 11(b)는 도 10(a)의 D-D' 선을 따라 절단한 단면도이다.
도 13은 외부 배선 영역(220)을 포함하는 제1 회로와 제2 회로를 포함하는 회로간 배선 영역의 개요를 도시한 개요도이다.
도 14는 본 실시예에 의한 전자 회로(10)와 모 기판을 전기적으로 접속하는 것을 도시한 도면이다.
도 15(a) 내지 도 15(b)는 본 실시예에 의한 전자 회로 패키지의 단면을 요적으로 도시한 도면이다.
이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 전자 회로를 설명한다. 도 1은 본 실시예에 의한 전자 회로(10)의 개요적 단면도이다. 도 1을 참조하면, 전자 회로(10)는 구성 가능한 전기적 연결을 가지는 박막 트랜지스터 어레이(Thin Film Transistor array)를 포함하는 박막 트랜지스터 어레이 레이어(TFT array layer, 100) 및 박막 트랜지스터 어레이(110) 내의 박막 트랜지스터들을 전기적으로 연결하며 구성 가능한 전기적 연결을 가지는 내부 배선이 배치된 내부 배선 영역(210)과, 내부 배선 영역(210)과 전기적으로 연결되어 전자 회로(10)에 입력 신호를 전달하고, 전자 회로(10)의 출력을 전자 회로 외부에 제공하며 구성 가능한 전기적 연결을 가지는 배선들이 배치된 외부 배선 영역(220)을 포함하는 배선 레이어(wiring layer, 200)를 포함하며, 전자 회로(10)는 박막 트랜지스터 어레이(100)와 배선 레이어(200)가 적층되어 형성된다.
도 2는 박막 트랜지스터 어레이(110)에 포함된 박막 트랜지스터들의 배치를 개요적으로 도시한 회로도이다. 도 2를 참조하면, 박막 트랜지스터 어레이(110) 내에 포함된 박막 트랜지스터들(T11, T12, ..., Tkn)의 소스 전극, 드레인 전극 및 게이트 전극은 다른 트랜지스터의 전극 또는 다른 배선과 연결되지 않은 상태에 있으며, 와이어링 홀(wiring hole, wh)에 매립된 제어 가능한 전도체(contrallable conduction medium)가 전도성을 가지도록 제어되어 전기적으로 연결될 수 있다.
도 3(a) 및 도 3(b)는 박막 트랜지스터 어레이(100)의 실시예를 도시한 도면이다. 도 3(a) 내지 도 3(b)는 박막 트랜지스터 어레이(100)의 실시예들을 도시한 도면이다. 도 3(a)를 참조하면, N 타입 박막 트랜지스터들로 어느 한 컬럼(c1, ck-1)을 형성하고, P 타입 박막 트랜지스터들로 인접한 컬럼(c2, ck)을 형성하여 N 타입 박막 트랜지스터들이 배치된 컬럼과 P 타입 박막 트랜지스터들이 배치된 컬럼을 교번하여 배치할 수 있다. 도 3(b)로 도시된 실시예에 의하면 동일한 박막 트랜지스터 어레이(100)를 복수의 영역으로 구획하여 N 타입 박막 트랜지스터들이 배치된 컬럼들로 이루어진 영역(N area)과 P 타입 박막 트랜지스터들이 배치된 컬럼으로 이루어진 영역(P area)을 배치할 수 있다. 또 다른 예로, 어느 박막 트랜지스터 어레이는 P 타입 박막 트랜지스터들을 배치하고, 다른 박막 트랜지스터 어레이는 N 타입 박막 트랜지스터들로 배치할 수 있다.
박막 트랜지스터의 채널을 형성하는 물질에 따라 박막 트랜지스터의 특성을 달리할 수 있다. 박막 트랜지스터의 채널을 형성하는 물질에 따라 박막 트랜지스터 어레이를 서로 다른 영역에 배치하고, 목적하는 특성에 따라 복수의 박막 트랜지스터 어레이들을 선택적으로 사용할 수 있다(도 12 참조).
도 4는 박막 트랜지스터 어레이에 포함된 박막 트랜지스터와 와이어링 홀(wh)의 레이아웃을 도시한 도면이고, 도 5는 본 실시예 의한 박막 트랜지스터를 X-X' 선을 따라 절단한 단면도로, 불명료함을 제거하기 위하여 박막 트랜지스터 어레이 레이어(100) 상부에 위치하는 배선 레이어(200) 단면의 도시는 생략하였다.
도 4와 도 5를 참조하면, 박막 트랜지스터는 일 방향으로 연장된 소스 전극(s), 게이트 전극(g) 및 드레인 전극(d)을 포함한다. 박막 트랜지스터는 소스 전극(s)에 형성된 하나 이상의 소스 브랜치(source branch, sb1, sb2)와, 드레인 전극(d)에 형성된 하나 이상의 드레인 브랜치(drain branch, db1, db2)를 가진다. 박막 트랜지스터는 소스 전극에 형성된 복수의 소스 브랜치(sb1, sb2)와 드레인 전극에 형성된 복수의 드레인 브랜치(db1, db2)에 의하여 트랜지스터의 채널 폭(channel width)이 증가하며, 그에 따라 트랜지스터의 전류 구동 능력이 향상된다. 일 실시예로, 게이트 전극, 드레인 전극 및 소스 전극은 ITO 등의 투명 전도성 물질로 형성할 수 있다. 다른 예로, 게이트 전극, 드레인 전극 및 소스 전극은 알루미늄(aluminium), 금(gold), 크롬(chrome), 티타늄(titanium)등의 전도성 금속으로 형성할 수 있다.
와이어링 홀(wh)에는 제어 가능한 전도체(contrallable conduction medium, c)가 매립된다. 제어 가능한 전도체는 전도성(conductability)이 제어될 수 있는 물질로, 외부에서 제공된 자극에 의하여 전도성을 가질 수 있다. 제어 가능한 전도체는 일 예로, 전도성 물질을 포함하며 자외선에 의하여 경화되는 물질이며, 전도성 물질은 구리(copper), 카본(carbon) 및 Ag(AgNO3) 입자 중 어느 하나 이상을 포함하는 자외선 경화성 물질이다. 제어 가능한 전도체의 다른 예로, 전도성 물질을 포함하며 레이저에 의하여 경화되는 물질로, 전도성 물질은 일 예로, 은, 구리 및 카본 입자 중 어느 하나를 포함할 수 있다. 제어 가능한 전도체는 경화되기 이전에는 전도성을 가지지 않으나, 자외선 또는 레이저를 제공하면 경화되어 전도성을 가진다. 본 명세서에서 제어 가능한 전도체는 도면 부호 c로 표시하되, 전도성을 가지도록 제어된 경우를 구분할 필요가 있을 때에는, 도면 부호 cc로 이를 표시한다.
도 4 및 도 5에서 도시된 박막 트랜지스터에서, 와이어링 홀(wh1)에는 게이트 전극(G)과 다른 박막 트랜지스터의 게이트 전극(G1)이 노출되고, 제어 가능한 전도체로 매립된 후, 전도성을 가지도록 제어되어 게이트 전극 G와 G1은 서로 전기적으로 연결된다. 그러나, 와이어링 홀(wh2)은 게이트 전극(G)과 다른 박막 트랜지스터의 게이트 전극(G2)이 노출되고, 제어 가능한 전도체(c)로 매립되나, 전도성을 가지도록 제어되지 않아 게이트 전극 G와 G2는 서로 전기적으로 연결되지 않는다.
도 5로 도시된 실시예에서, 박막 트랜지스터는 게이트(g)와, 게이트 절연막이 적층되고 그 상부에 소스 전극(s) 및 드레인 전극(d) 배치되는 저면 게이트 적층 구조(bottom gate staggered structure)의 박막 트랜지스터를 예시한다. 다만, 이는 설명을 위한 예시일 따름이며, 상면 게이트 적층 구조(top gate staggered structure), 상면 게이트 코플래너 구조(top gate coplanar structure) 및 배면 게이트 코플래너 구조(bottom gate coplanar structure)로 구현할 수 있다.
도 5로 도시된 실시예에서, 게이트 절연막은 제1 절연막(I1)과 제2 절연막(I2)이 적층된 다층 구조로 형성할 수 있다. 일 예로, 제1 절연막(I1)은 알루미늄 옥사이드(aluminium oxide, Al2O3), 실리콘 나이트라이드(SiN), 하프늄 옥사이드(HfO) 및 지르코늄 옥사이드(ZrO)등의 하이 k(high K) 물질로 형성할 수 있다. 제2 절연막은 PVP-CO-PMMA, PS 등의 유기물 또는 무기물일 수 있다. 도 5로 예시된 실시예와 같이 게이트 절연막을 적층 구조로 형성하면 단층 절연막을 형성한 경우에 비하여 누설 전류(leakage current)를 감소시킬 수 있다는 장점이 제공된다. 도시되지 않은 실시예에서, 게이트 절연막은 단일 절연막으로 형성하여 낮은 전압으로 구동하는 박막 트랜지스터를 얻을 수 있다.
액티브 영역(A)은 트랜지스터의 채널이 형성되는 영역이다. 액티브 영역(A)을 펜타신(Pentacene)으로 형성하면 P 타입 채널이 형성되므로 P 타입 박막 트랜지스터를 형성할 수 있다. 액티브 영역(A)을 IGZO(Indium Galium Zinc Oxide) 또는 LTPS(Low Temperature Polycrystalline Silicon)으로 형성하면 N 타입 채널이 형성되므로 N 타입 박막 트랜지스터를 형성할 수 있다. 또한, 액티브 영역(A)을 그래핀(graphene)으로 형성하면 고속으로 동작하는 박막 트랜지스터를 형성할 수 있다. 상기한 물질 이외의 다른 물질로 액티브 영역을 형성하여 동작 특성이 상이한 박막 트랜지스터를 얻을 수 있다.
전자 회로(10)는 패시베이션 층(passivation layer, P) 상에 형성된다. 패시베이션 층(P)은 노출된 면과 외부를 차단하는 층으로, 반도체 표면과 반도체 표면에 유해한 환경을 차단하여 반도체 특성을 안정화하는 층을 말하며, 반도체 표면의 특성을 변경하는 이온을 흡수하거나 이동을 저지하는 등의 기능을 수행한다.
도 6(a)는 수동 소자 어레이(500)와 박막 트랜지스터 어레이(110)의 배치를 개요적으로 도시한 도면이다. 도 6(a)를 참조하면, 수동 소자 어레이(passive element array, 500)의 개요를 도시한 도면이다. 수동 소자 어레이(500)는 컬럼(column) 형태로 배치된 복수의 저항들을 포함하는 저항 컬럼(resistor column, cR), 컬럼 형태로 배치된 복수의 커패시터들을 포함하는 커패시터 컬럼(capacitor column, cC) 및 컬럼 형태로 배치된 복수의 인덕터들을 포함하는 인덕터 컬럼(inductor column, cL) 중 어느 하나 이상을 포함한다.
도 6(b)를 참조하면, 박막 트랜지스터 어레이에 저항 컬럼(cR), 커패시터 컬럼(cC) 및 인덕터 컬럼(cL)이 모두 포함된 실시예를 도시하고 있으나, 도시되지 않은 실시예로, 박막 트랜지스터 어레이(110)는 어느 하나의 수동 소자 컬럼만 포함할 수 있으며, 어느 두 수동 소자 어레이들을 포함할 수 있다.
저항 컬럼(cR), 커패시터 컬럼(cC) 및 인덕터 컬럼(cL)에서 각 수동 소자의 일단과 타단은 와이어링 홀(wh)에 노출되며, 동일 컬럼 내에 인접한 다른 수동 소자와 와이어링 홀(wh)에 매립된 제어 가능한 전도체를 제어하여 전기적으로 연결될 수 있다.
일 실시예에서, 수동 소자들은 내부 배선 영역(200)내의 내부 배선 및 내부 배선 영역과 전기적으로 연결되어 회로에 입력 신호를 전달하고, 회로의 출력을 회로 외부에 제공하는 배선들이 배치된 외부 배선 영역(300)과 전기적으로 연결되어 박막 트랜지스터 및/또는 다른 수동 소자들과 전기적으로 연결된다. 박막 트랜지스터 어레이(100), 수동 소자 컬럼, 내부 배선 영역(200) 및 외부 배선 영역(300)을 포함하는 전자 회로는 구성 가능(configurable)한 전기적 연결을 가진다.
도 7(a) 및 도 7(b)는 저항 어레이(510)에 포함된 저항 컬럼(CR)의 전기적 연결을 예시한 도면이다. 도 7(a)를 참조하면, 저항의 일단과 타단은 와이어링 홀들에 의하여 노출되며, 인접한 저항의 일단과 타단은 동일한 와이어링 홀에 의해 노출된다. 도 7(a)로 도시된 실시예에서, 와이어링 홀에 매립된 제어 가능한 전도체를 제어하여 저항 어레이에 포함된 저항을 직렬로 연결할 수 있다. 일 실시예로, 와이어링 홀 whR1a, whR2a, whR3a 및 whR3b에 매립된 제어 가능한 전도체를 전도성을 가지도록 제어하면 저항 R1, R2 및 R3를 직렬로 연결할 수 있다.
도 7(b)로 도시된 실시예에서, 와이어링 홀에 매립된 제어 가능한 전도체를 전도성을 가지도록 제어하여 저항 어레이에 포함된 저항을 병렬로 연결할 수 있다. 일 실시예로, 와이어링 홀 whRaa, whRab, whRba 및 whRbb에 매립된 제어 가능한 전도체를 전도성을 가지도록 제어하면 저항 Ra 및 Rb를 병렬로 연결할 수 있다. 도 7(a)와 도 7(b)로 도시된 전기적 연결관계는 저항 컬럼(cR)에서의 저항을 예로 들어 설명한 것이나, 저항 컬럼(cR) 뿐만 아니라 커패시터 컬럼(cC)에 포함된 커패시터 들과, 인덕터 컬럼(cL)에 포함된 인덕터 들의 연결 관계에도 적용될 수 있다.
도 8(a)와 도 8(b)는 각각 저항 어레이에 포함된 저항의 레이아웃을 개요적으로 도시한 도면이고, 도 8(c)는 커패시터 어레이에 포함된 커패시터의 레이아웃을 도시한 도면이며, 도 8(d)는 인덕터 어레이에 포함된 인덕터의 레이아웃을 도시한 도면이다. 도 8(a)를 참조하면, 저항 어레이(510)에 포함된 저항은 미리 정하여진 비저항(resistivity)을 가지는 물질로 형성되며, 저항의 일 단과 타 단은 각각 와이어링 홀에 의하여 노출된다. 일 예로, 저항은 니켈 크롬, ITO, PEDOT:PSS 등의 물질로 형성할 수 있다.
도 8(b)는 다른 실시예에 의한 저항의 레이아웃을 개요적으로 도시한 도면이다. 도 8(b)를 참조하면, 저항 어레이에 포함된 저항은 비저항을 가지며 인쇄 가능한 물질을 인쇄하여 형성될 수 있다. 일 실시예로, 도전 경로(conduction path)는 PEDOT:PSS(poly(3,4-ethylenedioxythiophene): poly(styrene sulfonate))를 목적하는 길이를 가지도록 인쇄하여 형성될 수 있다.
저항의 저항값은 아래의 수학식 1과 같이 연산될 수 있다.
Figure 112016018610603-pat00001
(R: 저항값, ρ: 비저항, l: 도전 경로의 길이, A: 도전 경로의 단면적)
저항의 저항값은 목적하는 비저항 값을 가지는 물질 및/또는 도전 경로(conduction path)의 길이를 변경하여 설정할 수 있다. 일 실시예에서, 저항 어레이에 포함된 저항의 저항값은 도 8(a)에 도시된 실시예와 같이 지그재그로 형성된 도전 경로(conduction path)의 길이를 조절하여 저항값을 조절할 수 있다. 다른 실시예로, 저항 어레이(510)에 포함된 각 저항에서 도전 경로의 길이는 동일하게 유지하되, 저항을 형성하는 물질을 달리 하여 저항값을 조절할 수 있다. 도 8(b)로 도시된 실시예에서, 목적하는 비저항 값을 가지는 물질을 목적하는 길이를 가지도록 형성하여 저항 어레이에 포함된 저항의 저항값을 조절할 수 있다. 또한 도 7(a) 및 도 7(b)으로 예시된 실시예와 같이 컬럼 내의 저항을 직렬로 연결하거나, 병렬로 연결하여 목적하는 저항값을 가지도록 설정할 수 있다.
도 8(c)는 커패시터 어레이(520)에 포함된 커패시터의 레이아웃을 개요적으로 도시한 도면이다. 도 8(c)를 참조하면, 커패시터 어레이(520)에 포함된 커패시터는 하부 금속 전극(M2)과 절연 물질(I) 및 상부 금속 전극(M2)이 적층되어 형성되는 MIM(Metal Insulator Metal) 구조의 커패시터이다.
커패시터의 커패시턴스는 아래의 수학식 2와 같이 연산될 수 있다.
Figure 112016018610603-pat00002
(C: 커패시턴스, ε: 유전율, A: 전극의 면적, d: 전극간 이격 거리)
수학식 2에서 파악할 수 있는 바와 같이 전극의 면적, 유전물질 등을 조절하여 커패시터 어레이(520)에 포함된 커패시턴스를 제어할 수 있다. 일 실시예로, 커패시터 어레이(520)에 포함된 커패시터는 모두 동일한 커패시턴스 값을 가질 수 있다. 다른 실시예로, 커패시터 어레이(520)에 포함된 커패시터들은 커패시터를 형성하는 전극의 면적 및/또는 절연물질의 종류를 달리하여 복수의 커패시턴스 값들을 가질 수 있다.
커패시터의 절연물질은 박막 트랜지스터의 게이트 절연막과 동일한 물질로 형성하여 커패시터 제조 공정을 단순하게 할 수 있다. 커패시터의 절연물질은 후술할 바와 같이 제1 절연막과 제2 절연막의 적층 구조로 형성할 수 있으며, 제1 절연막(I1)은 알루미늄 옥사이드(aluminium oxide, Al2O3), 실리콘 나이트라이드(SiN), 하프늄 옥사이드(HfO) 및 지르코늄 옥사이드(ZrO)등의 하이 k(high K) 물질로 형성할 수 있다. 제2 절연막(I2)은 PVP-CO-PMMA, PS 등의 유기물 또는 무기물일 수 있다. 다른 실시예에서, 커패시터의 절연물질층은 상기 제1 절연막과 제2 절연막을 형성하는 물질 중 어느 하나의 물질로 형성된 단일막으로 형성할 수 있다. 또 다른 실시예에서, 커패시터의 절연물질 층은 마이카 등의 물질로 형성할 수 있다. 또한 도 7(a) 및 도 7(b)으로 예시된 실시예와 같이 컬럼 내의 커패시터들을 직렬로 연결하거나, 병렬로 연결하여 목적하는 커패시턴스 값을 가지도록 설정할 수 있다.
도 8(d)는 인덕터 어레이(530)에 포함된 인덕터의 레이아웃을 개요적으로 도시한 도면이다. 도 8(d)로 도시된 실시예에 의하면 인덕터는 도전 경로를 나선형으로 형성하여 목적하는 인덕턴스를 가지도록 형성할 수 있다. 도시되지 않은 실시예에 의하면 도전 경로는 복수의 도전 경로들을 병렬로 연결하여 형성될 수 있다. 또한 도 7(a) 및 도 7(b)으로 예시된 실시예와 같이 컬럼 내의 인덕터를 직렬로 연결하거나, 병렬로 연결하여 목적하는 인덕턴스 값을 가지도록 설정할 수 있다.
도 9는 배선 레이어(200)의 상면을 개요적으로 도시한 도면이다. 도 1과 도 9를 참조하면, 배선 레이어(200)는 박막 트랜지스터 어레이(110) 내의 박막 트랜지스터들 및/또는 수동 소자를 전기적으로 연결하며 구성 가능한 전기적 연결을 가지는 내부 배선이 배치된 내부 배선 영역(210)과, 내부 배선 영역과 전기적으로 연결되어 전자 회로에 입력 신호를 전달하고, 전자 회로의 출력을 전자 회로 외부에 제공하며 구성 가능한 전기적 연결을 가지는 배선들이 배치된 외부 배선 영역(220)을 포함하는 배선 레이어(wiring layer)를 포함한다.
내부 배선 영역(200)에 포함된 제2 배선들(Iy1, Iy2, …)은 레이어 관통 비아(V)를 거쳐 박막 트랜지스터 어레이 레이어(100)에 포함된 박막 트랜지스터들 및/또는 수동 소자의 각 전극에 전기적으로 연결된다. 제2 배선들(Iy1, Iy2, …)은 와이어링 홀(wh)에 매립된 전도성 물질에 의하여 제1 배선들(Ix1, Ix2, …)과 전기적 연결이 이루어므로 박막 트랜지스터 및/또는 수동 소자를 횡으로 연결할 수 있다.
외부 배선 영역(300)에 포함된 제1 배선들(Ox1, Ox2)은 회로 외부로부터 전기신호를 제공받거나, 회로 외부에 전기 신호를 제공하는 패드들(pad1, pad2, pad3)에 전기적으로 연결된다. 외부 배선 영역(300)의 제2 배선들(Oy1, Oy2)은 와이어링 홀(wh)에 매립된 전도성 물질에 의하여 제1 배선들(Ox1, Ox2)과 전기적으로 연결되어 전기적 신호를 전달한다.
도 10은 레이어 관통 비아(V)와 제2 배선(Iy) 사이 전기적 연결의 개요를 도시하는 단면도이다. 도 10을 참조하면, 레이어 관통 비아(V)는 배선 레이어(200)가 형성된 절연층(INS)과 박막 트랜지스터 어레이 레이어(100)을 보호하는 패시베이션 층(P1)을 관통하여 형성되며, 박막 트랜지스터 어레이 레이어(100)에 형성된 배선과 전기적으로 연결된다. 도 10은 예시적으로 박막 트랜지스터의 게이트 전극이 연장된 도선(G)과 제2 배선(Iy)이 전기적으로 연결된 레이어 관통 비아(V)에 의하여 전기적으로 연결된 실시예를 도시하며, 도시되지 실시예에 의하면, 제2 배선(Iy)은 제2 절연층(I2) 상부에 위치하는 소스 전극, 드레인 전극이 연장된 도선 S, D와 전기적으로 연결될 수 있다.
일 실시예에서, 레이어 관통 비아(V)는 배선 레이어(200)를 보호하는 패시베이션 층(P)과 박막 트랜지스터 어레이 레이어(100)의 패시배이션 층(P), 절연층(INS)을 마스크로 패터닝하여 도선(G)을 노출한 후, 전도성 물질을 인쇄하여 형성할 수 있다(도 12 참조).
도 11(a)는 내부 배선 영역(200)의 제2 배선들(y1, y2, y3)과 제1 배선(x1, x2)들의 레이아웃을 도시한 도면이고 도 11(b)는 도 10(a)의 D-D' 선을 따라 절단한 단면도이다. 불명료함을 제거하기 위하여 배선 레이어(200) 하부에 위치하는 박막 트랜지스터 어레이 레이어(200) 단면의 도시는 생략하였다. 도 11(a)와 도 11(b)를 참조하면, 와이어링 홀(wh)은 제2 배선과 제1 배선이 교차하는 부분에 형성된다. 제2 배선의 개수와 제1 배선의 개수는 박막 트랜지스터 어레이(100)에 포함된 박막 트랜지스터들 및 수동 소자들의 개수에 따라 달라지며, 박막 트랜지스터들과 수동 소자로 목적하는 회로를 형성하기에 충분하도록 형성된다.
도 11(a)와 도 11(b)에 도시된 바와 같이, 목적하는 제2 배선과 제1 배선을 서로 전기적으로 연결시키고자 하는 경우에는 제2 배선과 제1 배선이 교차하는 와이어링 홀에 전도성 물질을 매립하여 제2 배선과 제1 배선을 전기적으로 연결할 수 있다. 일 예로, 제2 배선 y2와 제1 배선 x2를 서로 전기적으로 연결하고자 하는 경우에는 제2 배선 y2와 제1 배선 x2가 서로 교차하는 와이어링 홀 whn에 전도성 물질을 매립하여 제2 배선과 제1 배선을 전기적으로 연결할 수 있다.
다시 도 9를 참조하면, 외부 배선 영역(220)에는 제2 배선(Oy1, Oy2)와, 제1 배선(Ox1, Ox2)를 포함하며, 제2 배선과 제1 배선이 교차하는 지점에는 와이어링 홀(wh)이 위치한다. 제1 배선(Ox1, Ox2)은 그 일단에 회로 외부로부터 전기 신호를 입력 받거나, 회로 외부에 전기 신호를 출력하는 패드(pad)들과 전기적으로 연결된다. 외부 배선 영역(220)에 포함된 제2 배선들은 내부 배선 영역(210)에 포함된 제2 배선들과 공통될 수 있으며, 와이어링 홀(wh)에 매립된 전도성 물질에 의하여 제1 배선(Ox1, Ox2, ..)들과 전기적 연결이 수행되어 박막 트랜지스터 및/또는 수동 소자에 전기 신호를 전달하거나, 전달받을 수 있다.
외부 배선 영역(220)에 포함된 제2 배선(Oy1, Oy2)와, 제1 배선(Ox1, Ox2)들은 통상의 기술자가 도 10(a)와 도 10(b)로 예시된 내부 배선 영역(210)의 제2 배선들(Iy1, Iy2, …)과 제1 배선들(Ix1, Ix2, …)의 실시예와 동일하게 구현할 수 있으므로 설명은 생략한다.
내부 배선 영역(210)과 외부 배선 영역(220)에 포함된 와이어링 홀(wh)에는 전도성 물질이 매립되어 서로 교차하는 제1 배선과 제2 배선을 전기적으로 연결할 수 있다. 일 실시예로, 와이어링 홀(wh)을 전도성 물질(s)로 매립하는 과정은 인쇄 공정(printing process)으로 수행되며, 도 12(a)로 예시된 바와 같이 몰드(mold)에 전도성 물질을 묻힌 후, 절연층 상부에 인쇄하는 트랜스퍼 프린팅(transfer printing), 도 12(b)로 예시된 노즐(nozzle)로 전도성 물질을 토출하여 배선을 형성하는 잉크젯 프린팅(inkjet printing), 도 12(c)로 예시된 바와 같이 롤러(roller)를 이용하여 절연층 상부에 전도성 물질을 인쇄하는 그래비어 프린팅 (gravure printing) 및 롤투롤 인쇄(roll-to-roll printing) 공정을 이용할 수 있다. 전도성 물질은 일 예로, 금(gold, Au), 은(silver, Ag), 구리(copper, Cu), 알루미늄(aluminum, Al), 티타늄(titanium, Ti)등의 전도성 금속과 PEDOT:PSS 등의 유기 전도체로 이루어진 그룹에서 선택된 어느 하나 이상을 포함할 수 있다.
일 실시예로, 박막 트랜지스터 어레이(110) 및 수동 소자 어레이(500)는 패시베이션 층(passivation layer, P) 상에 형성되며, 박막 트랜지스터 어레이(110) 및 수동 소자 어레이(500)는 패시베이션 층(P)으로 덮여 보호된다.
박막 트랜지스터 어레이 레이어(100)의 상부에 형성된 패시베이션 층(P)의 상부에는 절연층(INS)이 형성되며 절연층(INS) 상부에 배선 레이어(200)이 위치한다. 일 실시예로, 절연층은 제1 절연막과 제2 절연막이 적층된 다층 구조로 형성할 수 있다. 일 예로, 제1 절연막(I1)은 알루미늄 옥사이드(aluminium oxide, Al2O3), 실리콘 나이트라이드(SiN), 하프늄 옥사이드(HfO) 및 지르코늄 옥사이드(ZrO)등의 하이 k(high K) 물질로 형성할 수 있다. 제2 절연막은 PVP-CO-PMMA, PS 등의 유기물 또는 무기물일 수 있다. 절연층은 박막 트랜지스터 어레이 레이어(100)와 배선 레이어(200) 사이의 전기적 절연을 수행한다.
절연층(INS)과 패시베이션 층(P)은 필름 형태의 층상 구조로 유연한 특성을 가지므로, 본 실시예에 의한 전자 회로 및 전자 소자는 유연성(flexbility)을 가진다. 따라서, 본 실시예에 의한 전자 회로 및 전자 소자는 웨어러블 전자 장치로 활용 가능하다.
도 13은 외부 배선 영역(220)을 포함하는 제1 회로(first circuit, 10)와 제2 회로(second circuit, 12)를 포함하는 회로간 배선 영역(600)의 개요를 도시한 개요도이다. 회로간 배선 영역(600)은 복수의 회로를 서로 전기적으로 연결하는 회로다. 일 실시예로, 회로간 배선 영역(600)은 제1 회로(10)에 포함된 외부 배선 영역의 제1 배선이 연장된 영역(610)과, 제2 회로(20)에 포함된 외부 배선의 제1 배선이 연장된 영역(620)을 포함하며, 제1 회로(10) 외부 배선 영역(220)의 제1 배선과 제2 회로(20)의 외부 배선 영역의 제1 배선을 교차하도록 배치된 종 배선(vertical wire)을 포함한다. 제1 회로(10) 외부 배선 영역(220)에 포함된 제1 배선과 제2 회로(20)에 포함된 외부 배선 영역의 제1 배선은 동일한 평면 상에 배치될 수 있고, 종 배선은 이들과 서로 다른 층에 배치되어 전기적으로 절연된다. 제1 배선들과 종 배선은 서로 전기적으로 연결되지 않으나, 제1 배선과 종 배선이 교차하는 곳에 위치하는 와이어링 홀(wh)에 매립된 전도성 물질에 의하여 전기적으로 연결될 수 있다.
일 실시예에서, 제1 회로(10)는 N 타입 박막 트랜지스터 어레이와 전기적으로 연결된 영역이고, 제2 회로(20)은 P 타입 박막 트랜지스터 어레이와 전기적으로 연결된 영역으로 구현할 수 있다. 본 실시예에 의하면 상보적 트랜지스터 회로(complementary transistor circuit)을 구현할 수 있다. 다른 실시예에서, 제1 회로(10)과 제2 회로(20)에 전기적으로 연결된 박막 트랜지스터들은 사이즈를 달리할 수 있다. 일 예로, 제1 회로(10)에 전기적으로 연결된 박막 트랜지스터들은 높은 전류 구동 능력을 가지는 트랜지스터로 전자장치 전체에 전력을 공급하는 회로를 형성할 수 있으며, 제2 회로(20)에 형성된 박막 트랜지스터들은 고속으로 동작하는 트랜지스터로 고속 연산을 수행하는 회로를 형성할 수 있다. 또 다른 실시예에서, 제1 회로(10)는 박막 트랜지스터 어레이(100)와 전기적으로 연결될 수 있으며, 제2 회로(20)는 수동 소자 어레이(500)와 전기적으로 연결될 수 있다. 도 13로 도시된 실시예는 두 개의 회로만을 예시하였으나, 이는 실시예일 따름으로, 통상의 기술자라면 두 개 이상의 회로를 연결하도록 구현하는 것도 가능하다.
일 실시예에서, 제1 회로(10)에 포함된 내부 배선 영역(210), 외부 배선 영역(220)과 제2 회로(12)에 포함된 내부 배선 영역(210), 외부 배선 영역(220) 및 회로간 배선 영역(600)은 동일한 배선 레이어(200)에 위치할 수 있다.
도 14는 본 실시예에 의한 전자 회로(10)와 모 기판(mother substrate, M)을 전기적으로 접속하는 것을 도시한 도면이다. 도 14(a)로 도시된 실시예에 의하면, 전자 회로의 패드(pad)와 모 기판(m)의 패드들(pad_M)은 와이어에 의하여 전기적으로 연결되며, 모 기판의 패드들(pad_M)은 전도성 경로를 통하여 모기판에 배치된 다른 전자 기기(미도시), 소자(미도시)에 전기적으로 연결된다. 전자 회로(10)는 패드(pad)를 통하여 모 기판(M)으로부터 입력 신호를 제공받고, 출력 신호를 형성하여 패드를 통하여 모 기판(M)에 제공한다.
도 14(b)로 도시된 실시예에 의하면 전자 회로(10)는 전자 회로(10)의 패드에는 솔더볼(solder ball), 범프(bump) 등의 전기적 연결용 돌기가 형성되며, 플립 칩 방식(flip-chip manner)로 모 기판(M)과 전기적으로 연결된다. 일 실시예에서, 전기적 연결용 돌기는 솔더볼, 도전성 재질로 형성된 범프 중 어느 하나로 구현할 수 있다. 다른 실시예에서, 전기적 연결용 돌기는 유연성을 가지는 CNT(Carbon Nano Tube), 실버 나노 와이어 및 PEDOT:PSS 등의 유기 전도체 중 어느 하나로 형성하여 전자 회로(10)이 휘어지거나, 변형되는 경우에도 전기적 연결을 유지하도록 할 수 있다.
도 15(a) 내지 도 15(b)는 본 실시예에 의한 전자 회로(10) 패키지의 단면을 요적으로 도시한 도면이다. 도 15(a)를 참조하면, 전자 회로(10)는 캐리어 기판(carrier)과 릴리즈 레이어(410) 상부에 위치하며, 전자 회로(10)에는 패시베이션 층(P)가 형성될 수 있다. 릴리즈 레이어(410)는 배선층(10’)과 캐리어(carrier) 또는 전자 회로(10)과 캐리어(carrier)를 용이하게 분리하도록 하는 기능을 수행한다.
배선층(10’)은 전자 회로(10)가 목적하는 기능을 수행하도록 전자 회로(10) 사이를 배선하도록 전도성 금속이 패터닝된 층이다. 배선층(10’)은 일 예로, 도전성 금속이 패터닝되어 형성된 층이며, 다른 예로, ITO 등의 투명 전도성 물질이 패터닝 되어 형성된 층일 수 있다. 캐리어(carrier)은 굳은 기판(rigid carrier)으로 실리콘 캐리어 또는 글라스 캐리어일 수 있다.
각각의 전자 회로(10)는 캐리어(carrier) 상에 위치할 수 있으며, 릴리즈 레이어(410)는 캐리어(carrier)와 박막 트랜지스터 어레이(100)를 포함하는 전자 회로(10) 사이에 위치할 수 있다. 일 실시예로, 전자 회로(10)는 릴리즈 레이어(410)와 마주하는 면과 배선층(10’)과 마주하는 면에 각각 패시베이션 층(P)이 형성될 수 있다. 또한, 전자 회로(10)는 도 14에 도시된 바와 같이 전기적 연결용 돌기(420)에 의하여 배선층(10’)과 전기적으로 연결되며, 전기적 연결용 돌기(420)은 상술한 바와 같이 솔더볼(solder ball), 범프(bump) 등일 수 있다. 박막 트랜지스터 어레이(100)를 포함하는 전자 회로(10)는 비전도성 접착제(430)에 의하여 배선층(10’)과 접착된다.
도 15(b)를 참조하면, 릴리즈 레이어(410)를 이용하여 캐리어(carrer)를 배선층(10’)과 박막 트랜지스터 어레이(100)를 포함하는 전자 회로(10)와 분리한다. 각각의 전자 회로(10)들은 배선층(10’)에 의하여 전기적 연결이 이루어져 목적하는 기능을 수행한다.
일 실시예에서, 릴리즈 레이어(410)은 용해성 층(soluble layer)을 포함할 수 있으며, 용해성 층은 특정한 용매에 잠기면 용매에 용해된다. 따라서, 도 15(a)로 도시된 패키지를 용매에 담그면 용해성 층이 용매에 용해되어 캐리어(carrier)와 분리되고, 도 15(b)에 도시된 배선층(10’)과 전기적으로 연결된 전자 회로(10)들을 얻을 수 있다. 일 예로, 용해성 층은 PVA(Poly Vinyl Alcohol)을 포함한다. 다른 예로, 용해성 층은 PVAc(Poly Vinyl Acetate)를 포함한다. 또 다른 예로, 용해성 층은 PVA 층과 PVAc 층이 적층된 층일 수 있으며, 용매인 물에 담그면 용해성 층이 물에 용해되어 캐리어를 분리할 수 있다.
본 실시예에 의한 전자 회로는 유연성(flexibility)을 가져 일정한 범위 내에서 휘거나, 굽힐 수 있다. 따라서, 본 실시예에 의한 전자 장치를 이용하여 웨어러블 전자 장치(wearable electronic device), 플렉서블 전자 장치(flexible electronic device)등에 활용할 수 있다.
패시베이션 층(P)은 필름 형태의 층상 구조로 유연한 특성을 가진다. 패시베이션 층(P) 형성된 전자 회로(10)는 유연성(flexibility)을 가져 일정한 범위 내에서 휘거나, 굽힐 수 있다. 따라서, 본 실시예에 의한 전자 장치를 이용하여 웨어러블 전자 장치(wearable electronic device), 플렉서블 전자 장치(flexible electronic device)등에 활용할 수 있다. 도시되지 않은 다른 실시예에서, 전자 회로(10)는 실리콘 기판, 글라스 기판 등의 굳은(rigid) 기판 상에 형성될 수 있다.
10: 전자 회로 100: 박막 트랜지스터 어레이
200:배선 레이어 wh: 와이어링 홀

Claims (25)

  1. 전자 회로에 있어서, 상기 전자 회로는:
    구성 가능한 전기적 연결을 갖는 박막 트랜지스터 어레이(Thin Film Transistor array)를 포함하는 박막 트랜지스터 어레이 레이어(TFT array layer) 및
    상기 박막 트랜지스터 어레이 내의 박막 트랜지스터들을 전기적으로 연결하며 구성 가능한 전기적 연결을 갖는 내부 배선이 배치된 내부 배선 영역과, 상기 내부 배선 영역과 전기적으로 연결되어 상기 전자 회로에 입력 신호를 전달하고, 상기 전자 회로의 출력을 상기 전자 회로의 외부에 제공하며 구성 가능한 전기적 연결을 갖는 배선들이 배치된 외부 배선 영역을 포함하는 배선 레이어(wiring layer)를 포함하며,
    상기 전자 회로는 상기 박막 트랜지스터 어레이 레이어와 상기 배선 레이어가 적층되어 형성되고,
    상기 박막 트랜지스터들의 채널을 형성하는 물질에 따라 상기 박막 트랜지스터 어레이가 상기 박막 트랜지스터 어레이 레이어의 서로 다른 영역에 배치되며,
    상기 박막 트랜지스터 어레이, 상기 내부 배선 및 상기 외부 배선은 사용자에 의해 전기적 연결이 구성되고,
    상기 박막 트랜지스터들은 각각 제1 방향으로 연장된 소스 전극, 게이트 전극 및 드레인 전극을 포함하고, 상기 박막 트랜지스터들은 복수의 소스 브랜치(source branch) 및 복수의 드레인 브랜치(drain branch)를 포함하며, 상기 복수의 소스 브랜치는 상기 소스 전극에 형성되어 상기 게이트 전극이 위치하는 제2 방향으로 연장되고, 상기 복수의 드레인 브랜치는 상기 드레인 전극에 형성되어 상기 제2 방향과 반대 방향이고 상기 게이트 전극이 위치하는 제3 방향으로 연장되는 전자 회로.
  2. 삭제
  3. 제1항에 있어서,
    상기 박막 트랜지스터 어레이 레이어는 패시베이션 층을 포함하며, 상기 박막 트랜지스터 어레이는 상기 패시베이션 층에 형성되는 전자 회로.
  4. 제1항에 있어서,
    상기 배선 레이어는 절연층(insulation layer)을 포함하며, 상기 내부 배선 영역 및 상기 외부 배선 영역은 상기 절연층에 형성되는 전자 회로.
  5. 제1항에 있어서,
    상기 박막 트랜지스터 어레이는 전도성 물질에 의하여 전기적 연결이 구성되는 전자 회로.
  6. 제5항에 있어서,
    상기 전도성 물질은 광으로 경화되어 전도성을 가지는 물질인 전자 회로.
  7. 제1항에 있어서,
    상기 박막 트랜지스터 어레이 레이어는 수동 소자가 어레이로 배치된 수동 소자 어레이를 더 포함하는 전자 회로.
  8. 제1항에 있어서,
    상기 박막 트랜지스터 어레이는 수동 소자가 컬럼으로 배치된 수동 소자 컬럼을 더 포함하는 전자 회로.
  9. 제1항에 있어서,
    상기 박막 트랜지스터 어레이는, 컬럼으로 배치된 N 타입 박막 트랜지스터 컬럼 및 컬럼으로 배치된 P타입 박막 트랜지스터 컬럼을 포함하는 전자 회로.
  10. 제1항에 있어서,
    상기 박막 트랜지스터 어레이는, 어레이로 배치된 N 타입 박막 트랜지스터 어레이 및 어레이로 배치된 P타입 박막 트랜지스터 어레이를 포함하는 전자 회로.
  11. 제1항에 있어서,
    상기 외부 배선 및 상기 내부 배선은 인쇄 가능한 전도성 물질로 전기적 연결이 구성되는 전자 회로.
  12. 제1항에 있어서,
    상기 배선 레이어와 상기 박막 트랜지스터 어레이 레이어는 레이어 관통 비아에 의하여 전기적으로 연결되는 전자 회로.
  13. 제1항에 있어서,
    상기 전자 회로는 유연성(flexibility)을 갖는 전자 회로.
  14. 현장에서 프로그램 가능한 배선(field programmable wiring) 소자로, 상기 소자는:
    복수의 박막 트랜지스터들이 로우(row)와 컬럼(column)을 포함하는 어레이로 배치된 박막 트랜지스터 어레이 레이어 및
    상기 로우로 배치된 상기 박막 트랜지스터들을 연결하는 소자간 배선과, 상기 소자에 입력 신호를 제공하는 입력 배선 및 상기 소자의 출력 신호를 외부에 전달하는 출력 배선이 형성된 배선 레이어가 적층되고,
    상기 박막 트랜지스터들의 채널을 형성하는 물질에 따라 상기 어레이가 상기 박막 트랜지스터 어레이 레이어의 서로 다른 영역에 배치되며,
    상기 소자간 배선, 상기 입력 배선 및 상기 출력 배선이 현장에서 프로그램 가능하고,
    상기 박막 트랜지스터들은 각각 제1 방향으로 연장된 소스 전극, 게이트 전극 및 드레인 전극을 포함하고, 상기 박막 트랜지스터들은 복수의 소스 브랜치(source branch) 및 복수의 드레인 브랜치(drain branch)를 포함하며, 상기 복수의 소스 브랜치는 상기 소스 전극에 형성되어 상기 게이트 전극이 위치하는 제2 방향으로 연장되고, 상기 복수의 드레인 브랜치는 상기 드레인 전극에 형성되어 상기 제2 방향과 반대 방향이고 상기 게이트 전극이 위치하는 제3 방향으로 연장되는 전자 소자.
  15. 제14항에 있어서,
    상기 박막 트랜지스터 어레이 레이어는,
    수동 소자 컬럼 및 수동 소자 어레이 중 어느 하나를 더 포함하는 전자 소자.
  16. 제14항에 있어서,
    상기 소자간 배선, 입력 배선 및 출력 배선은 도전성 물질이 인쇄되어 배선되는 전자 소자.
  17. 제14항에 있어서,
    상기 박막 트랜지스터 어레이는 경화되어 도전성을 가지는 물질로 배선되는 전자 소자.
  18. 제14항에 있어서,
    상기 입력 배선 및 상기 출력 배선은 각각 패드에 연결된 전자 소자.
  19. 제18항에 있어서,
    상기 패드는 플립칩 범프 및 와이어 본딩 패드 중 어느 하나인 전자 소자.
  20. 제15항에 있어서,
    상기 수동 소자는 상기 소자간 배선에 의하여 상기 박막 트랜지스터와 전기적으로 연결된 전자 소자.
  21. 제14항에 있어서,
    상기 소자는 전기적 연결 돌기를 더 포함하며, 상기 전기적 연결 돌기로 배선 패턴을 포함하는 배선층에 전기적으로 연결되는 전자 소자.
  22. 제14항에 있어서,
    상기 소자는, 전기적 연결 패드를 더 포함하며, 배선 패턴을 포함하는 배선층과 상기 전기적 연결 패드는 와이어(wire)에 의하여 전기적으로 연결되는 전자 소자.
  23. 제14항에 있어서,
    상기 소자는 패시베이션 층(passivation layer)에 형성되어 유연성(flexibility)을 가지는 전자 소자.
  24. 제22항에 있어서,
    상기 배선층은 제1 패시베이션 층에 형성되며,
    상기 소자는 제2 패시베이션 층에 상에 형성되어 유연성을 갖는 전자 소자.
  25. 삭제
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