JP4249809B2 - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法 Download PDFInfo
- Publication number
- JP4249809B2 JP4249809B2 JP21302897A JP21302897A JP4249809B2 JP 4249809 B2 JP4249809 B2 JP 4249809B2 JP 21302897 A JP21302897 A JP 21302897A JP 21302897 A JP21302897 A JP 21302897A JP 4249809 B2 JP4249809 B2 JP 4249809B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- forming
- glass substrate
- resin layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Landscapes
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、柔軟性に優れた半導体デバイスの製造方法に関する。
【０００２】
【従来の技術】
現在、様々な携帯型の電子機器が普及している。これらの電子機器では、ＤＲＡＭ（Dynamic Random Accesess Memory)等の半導体チップがプリント配線基板に実装された状態で使用されている。
【０００３】
ＤＲＡＭ等の半導体チップは基板上に形成されたものである。従来は、基板に単結晶シリコンのウエハを用いる。以下にＣＭＯＳ ＤＲＡＭのプロセスフローを参照にして、単結晶シリコンのウエハが用いられる理由を説明する。
【０００４】
図６〜図８は、従来例に係るＣＭＯＳ ＤＲＡＭのプロセスフローを断面図で示すものである。ＣＭＯＳを形成するためには、基板上にＰ型領域とＮ型領域とを形成する必要がある。図６（ａ）は、Ｐ-型の単結晶シリコンウエハ８０の所定の領域に、Ｎ型不純物を注入して拡散させることで、シリコンウエハ８０にＰ-領域とＮ-領域８１とを形成する工程を示すものである。
【０００５】
図６（ｂ）は、形成された領域間又は素子間をＳｉＯ2膜で分離する分離領域８２を形成する工程を示すものである。尚、表面リークを防止するため、分離領域８２の下部にはボロンが注入されたＰ+チャンネルストッパー８３が形成されている。
【０００６】
分離領域８２を形成に続いて、ＤＲＡＭのＭＯＳキャパシタ部を形成する。図６（ｃ）は、ＭＯＳキャパシタを形成する部分以外をレジスト８４でマスクし、ＭＯＳキャパシタ形成部に、最初Ｐ型不純物のボロンをイオン注入してＰ+層８５ａを形成し、次にＮ型不純物のヒ素をイオン注入してＮ+層８５ｂを形成する工程を示す。Ｐ+層８５ａとＮ+層８５ｂからなるＰ+−Ｎ+接合層は、後に形成するＭＯＳキャパシタの容量を増加させるものである。
【０００７】
さらに図７を参照にして、キャパシタ部の形成について説明する。Ｎ+−Ｐ+層接合層８５上にポリシリコン８６を形成する工程を図７（ａ）に示す。従来は、ポリシリコン層を７００〜９００℃の高温で積層する。半導体チップの基板に単結晶シリコンウエハが採用される理由の１つは、このような高温に耐熱性を有するからである。
【０００８】
キャパシタ部を形成後、ＭＯＳトランジスタ部を形成する。図７（ｂ）はトランジスタを形成する領域にボロンＢ+をイオン注入してチャンネル層を形成するチャンネルドープ工程を示すものである。尚、応答の速いトランジスタを得るには優れたキャリア移動度のチャンネル層が要求される。この要求を満たすには良質のシリコン層が必要となる。このことが半導体チップを単結晶シリコンウエハ上に形成する理由の１つである。
【０００９】
続いてトランジスタ部の形成について説明する。図７（ｃ）は、トランジスタ領域の所定位置にゲート電極を形成し、ソース、ドレイン領域を形成する工程を示すものである。通常ゲート電極には、Ｎ+ポリシリコンを使用する。しかしながら配線としてのポリシリコン膜が高抵抗である場合は、ポリシリコン上に例えばＭｏＳｉxやＷＳｉを積層させるポリサイド８７を使用する場合もある。ソース、ドレイン領域の形成にはＳｉＯ2８８が積層されたポリサイド８７をマスクとして、Ｎ-領域８１にＰ型不純物のボロンを、Ｐ-領域８０にＮ型不純物のヒ素をそれぞれイオン注入し、Ｐ+ソース・ドレイン領域８９、Ｎ+ソース領域・ドレイン領域９０を形成する。
【００１０】
以上の工程でＤＲＡＭの回路要素が完成する。次に各構成要素を電気的に接続する配線工程について説明する。図８（ａ）は、回路要素が完成した基板にリン９２を含有するＳｉＯ2であるＰＳＧ（リンガラス）を層間絶縁膜９１として積層させ、電極を形成する位置にコンタクトホール９３を開孔する工程を示したものである。
【００１１】
層間絶縁膜９１には、ＰＳＧの代わりにリンとボロンを含有するＳｉＯ2であるＢＰＳＧを用いてもよい。層間絶縁膜９１を形成後、コンタクトホール９３を開孔する前に、基板全体をリフローさせて層間絶縁膜９１を平坦化する。これは、層間絶縁膜９１の段差によって層間絶縁膜９１上の配線層が断線することを未然に防止するためである。このリフローは、７００〜９００℃で実行される。半導体チップが単結晶シリコン基板上に形成される理由の１つは、このような高温に耐熱性を有するからである。
【００１２】
図８（ｂ）は、コンタクトホールに電極９４を形成する工程を示すものである。電極の材料には、Ａｌ又はＡｌ−Ｓｉ−Ｃｕ合金が用いられる。配線層を形成後、チップ表面にはチップを保護するためのＳｉＯ2膜又はＳｉＮ膜がパッシベーション膜として形成される（図示せず）。
【００１３】
上述したようにシリコンウエハに形成された半導体チップは、プリント配線基板に実装される。チップを高密度で実装することで電子機器の小型化を実現する為、様々なチップ実装技術が提案されてきた。日経エレクトロニクス １９９６年６月３日号で開示された半導体チップの実装技術の推移を図９に示す。
【００１４】
半導体チップの実装技術は、図９（ｂ）に示される半導体チップ９５の電極とリード線９６とをワイヤボンデング９７で接続して、パッケージするＱＦＰ（Quad Flat Package），図９（ｃ）で示される半導体チップ９５からテープ９８で電極を引き出すＴＣＰ（Tape Carrier Package）が提案されている。尚、図９（ａ）は、図９（ｂ）〜（ｅ）に対応する縮尺である。
【００１５】
さらに実装密度を高密度にするため、図９（ｄ）で示されるベアチップ９５を基板に直接実装し、ワイヤ９７で電極を取り出すＣＯＢ（Chip On Board）、同様にベアチップを直接プリント配線基板に実装する図９（ｅ）で示されるフリップチップ実装が提案されている。
【００１６】
以下に図１０を参照にして、フリップチップ実装について説明する。
【００１７】
図１０は、半導体ベアチップ９５をプリント配線基板７１にフリップ実装させる工程を断面図で示したものである。図１０（ａ）で示されるように、ベアチップ９５の入出力パッド５１にはバンプ５２が形成されている。バンプ５２は半田又はＡｕで形成される。他方プリント配線基板７１にも基板パッド７２が形成される。
【００１８】
図１０（ｂ）は、プリント配線基板７１にフリップチップ実装されたベアチップ９５を示すものである。入出力パッド５２及び基板パッド７２は、バンプ５２と接続材料５３を介して接続されている。接続材料５３には半田、導電性接着剤又は異方性導電膜が用いられる。また封止樹脂７４によって、ベアチップ９５のプリント配線基板７１への固定が強化される。
【００１９】
【発明が解決しようとする課題】
しかしながら、フリップチップ実装には以下に説明する問題点がある。携帯用の電子機器が人間の体にフィットする場合、電子機器に用いられているプリント配線基板に外力が加えられ曲げられることがある。この場合、プリント配線基板上に形成された半導体チップのシリコン基板は固くて、柔軟性に欠けるので、プリント配線基板の曲げにシリコン基板が対応できずに、チップと配線基板との接合部が破壊されて動作不良を引き起こす。
【００２０】
上記問題を解決するには、柔軟性に優れた基板上に半導体チップを形成するのが好ましい。当然この半導体チップのプロセスは、係る柔軟性に優れた基板の耐熱温度以下で実行されなくてはならない。
【００２１】
さらに、半導体チップの動作速度を高速にするには、チャンネル領域に移動度の優れたポリシリコンを用いるのが好ましい。先に本願出願人は、平成８年４月２６日特許出願の特願平０８−１０７３６０号で低温レーザアニールでアモルファスシリコン膜を低温でポリシリコン膜化する方法を提案している。
【００２２】
本発明の目的は、柔軟性に優れた半導体デバイス、及びその製造方法を提供することである。
【００２９】
【課題を解決するための手段】
本発明に係る半導体デバイスの製造方法は、受動素子、能動素子及び配線層を有する半導体デバイスの製造方法であって、ガラス基板に樹脂層を形成する樹脂層形成工程、上記樹脂層に上記受動素子を形成する受動素子形成工程、上記樹脂層に上記能動素子を形成する能動素子形成工程、上記樹脂層に上記配線層を形成する配線層形成工程、上記受動素子、上記能動素子、上記配線層及び上記樹脂層を有する積層体を回路基板にフリップチップ実装する実装工程、及び、上記実装工程の後に上記積層体から上記ガラス基板を除去するガラス基板除去工程を含んでいて、上記ガラス基板除去工程が、上記ガラス基板と上記樹脂層との接合面にアルコール又は有機溶媒を吹き付け、上記ガラス基板を上記樹脂層から剥離するものであることを特徴とする。
【００３０】
本発明に係る半導体デバイスの製造方法は、請求項１において上記樹脂層形成工程が上記ガラス基板にポリイミド樹脂層を形成するものであり、上記受動素子形成工程、上記能動素子形成工程及び上記配線層形成工程が、４００℃以下で行われるのが好ましい。
【００３４】
本発明に係る半導体デバイスの製造方法は、請求項１において、上記能動素子形成工程が、アモルファスシリコン層を形成するアモルファスシリコン層形成工程と、レーザアニールによって上記アモルファスシリコン層をポリシリコン層化させる導電層形成工程とを含んでいるのが好ましい。
【００３５】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係るＤＲＡＭの断面図を示すものである。本実施例に係るＤＲＡＭは、シリコン樹脂基板、ポリイミド樹脂基板又はテフロン（登録商標）樹脂基板である樹脂基板１０上にＳｉＯ２膜の絶縁膜１１を介して形成されたものである。
【００３６】
さらに本実施の形態に係るＤＲＡＭは、メモリセル部１と周辺回路部２とからなる。メモリセル部１は、トランジスタ部２０、キャパシタ部３０及びチップ保護部６０を含んでいる。トランジスタ部２０とキャパシタ部３０とは、金属配線５０とビット線２３とを介して電気的に接続される。また、ビット線２３とキャパシタ部３０との間にはＳｉＯ2膜である層間絶縁膜４０が積層されている。
【００３７】
トランジスタ部２０は、チャンネル層２１とワード線２２とを含んでいる。チャンネル層２１は、アモルファスシリコン膜であり、Ｐ型不純物又はＮ型不純物が注入されたソース領域、ドレイン領域を有する（図示せず）。ワード線２２は、トランジスタ部２０においてゲート電極に相当するものであり、シリコンによって形成される。ビット線２３はシリコン又は金属が積層されたものであり、金属配線５０とチャンネル層２１とを電気的に接続する。
【００３８】
次にキャパシタ部３０について説明する。キャパシタ部３０は、ストレージノード３１、誘電体膜３２及びセルプレート３３を含んでいる。ストレージノード３１、セルプレート３３は、それぞれキャパシタ部３０の下方電極、上方電極に相当し、両電極ともシリコン、Ａｌ、Ｃｕ又はＮｉを材料とするものである。誘電体膜３２は、上記両電極に狭持されるものであり、Ｔａ2Ｏ5又はＢａＳｒＴｉＯ3で形成されている。
【００３９】
キャパシタ部３０の上部には、層間絶縁膜４１を介してキャパシタ部３０とトランジスタ部２０とを電気的に接続するＡｌの金属配線５０が形成されている。さらに、金属配線５０上にはチップ保護部６０が積層されている。チップ保護部６０は、ＳｉＯ2膜又はＳｉＮ膜であるパッシベーション膜６１とポリイミド膜であるα線保護膜６２とが積層されたものである。
【００４０】
また、周辺機器部２にも絶縁層１１、チャンネル層２１、ワード線２２、金属配線５０、パッシベーション膜６１及びα線保護膜６２が形成されている。
【００４１】
【実施例】
実施例１．
以下に本発明に係る実施例１を説明する。実施例１は前述した実施の形態１に係るＤＲＡＭの製造方法であり、図２及び図３は製造方法を示す断面図である。
【００４２】
本実施例では、樹脂基板１０に東レ・デュポン社製のポリイミド基板、カプトンー１００Ｈを用いた。この基板は約４００℃まで物理的特性がほとんど変化しない。従って、ＤＲＡＭの製造工程は４００℃以下で行えばよい。
【００４３】
最初に基板１０のメモリセル部１と周辺機器部２とに、プラズマＣＶＤ法でシリコン酸化膜ＳｉＯ2を絶縁膜１１として積層させる。続いて、積層された絶縁膜１１をＳＯＧ（Spin on Glass)法で平坦化する。絶縁膜１１の積層方法は、基板１０を４００℃以上に加熱せずにＳｉＯ2の積層が可能なものであればよく、光ＣＶＤ法又はＨＯＭＯ ＣＶＤ法を用いることもできる。
【００４４】
絶縁膜１１を平坦化した後、ＤＲＡＭのトランジスタ部を形成する為に、メモリセル部１と周辺機器部２の絶縁膜１１上にアモルファスシリコン膜であるチャンネル層２１を形成する。チャンネル層２１を形成する方法は、前述した絶縁膜１１の形成方法と同様にプラズマＣＶＤ法、光ＣＶＤ法又はＨＯＭＯ ＣＶＤ法といった４００℃以下でアモルファスシリコン膜の積層が可能な方法を用いる。図２（ａ）は、前述した絶縁膜１１形成工程とチャンネル層２１形成工程を示したものである。
【００４５】
次にチャンネル層２１のキャリア移動度を高速にするため、アモルファスシリコン膜をレーザアニール法によって融解再結晶させ、ポリシリコン膜化させる。尚、上記方法で形成されたアモルファスシリコン膜は、大量に水素を含んでいるので、いきなり高エネルギー密度のレーザを照射すると、水素が突沸して膜自身を破壊する恐れがある。従って、レーザアニール法は、膜から水素を追い出す低エネルギー密度によるレーザ照射と、膜を融解再結晶化する高エネルギー密度のレーザ照射の２段階のレーザ照射を必要とする。
【００４６】
レーザアニールは、基板１０を基板ホルダーに保持して冷却しつつチャンネル層２１側からレーザ照射を行うものであり、さらにレーザ照射は局所的なものであるから、基板１０が４００℃以上に加熱されることはない。
【００４７】
チャンネル層２１をレーザアニール法で活性化した後、チャンネル層２１上の所定の位置にポリシリコン膜をワード線２２として形成する工程を図２（ｂ）に示す。ワード線２２は、ＤＲＡＭのトランジスタ部２０においてゲート電極に相当するものである。ワード線２２の形成手段は、４００℃以下の温度でポリシリコン膜の形成可能な、プラズマＣＶＤ法、光ＣＶＤ法が用いられる。ワード線２２は、周辺機器部２にも形成される。ワード線２２の形成に続いて、ワード線２２をマスクにして、チャンネル層２１にＰ型不純物、又はＮ型不純物を注入することでチャンネル層２１にソース領域、ドレイン領域を形成する（図示せず）。
【００４８】
ソース領域とドレイン領域とを有するチャンネル層２１、及びゲート電極に相当するワード線２２を形成したすることでトランジスタ部２０が完成する。図２（ｃ）は、チャンネル層２１に接続されたビット線２３を、ポリシリコン又は金属で形成する工程を示すものである。
【００４９】
ビット線２３上に層間絶縁膜層４０を介して、キャパシタ部３０を形成する工程を図３（ａ）に示す。層間絶縁膜４０は、ＳｉＯ2膜であり、前述した別の膜同様にプラズマＣＶＤ法等を用いて形成される。層間絶縁膜４０を形成後、プラズマＣＶＤ法によってポリシリコン膜を積層させて、キャパシタ部３０の下方電極に相当するストレージノード３１及び上方電極に相当するセルプレート３３を形成する。ストレージノード３１及びセルプレート３３は、Ａｌ、Ｃｕ又はＮｉをスパッタして形成したものでもよい。ストレージノード３１とセルプレート３３に狭持される誘電体３２膜は、プラズマＣＶＤ法でＴａ2Ｏ5膜又はＢａＳｒＴｉＯ3膜を積層させて、形成する。尚、ＢａＳｒＴｉＯ3膜は、低温ＣＶＤ法で積層させることも可能である。トランジスタ部２０同様に、キャパシタ部３０は４００℃以下で形成される。
【００５０】
キャパシタ部３０を形成後、層間絶縁膜４１を介して金属配線５０を形成する工程を図３（ｂ）に示す。層絶縁層４１の形成方法は、前記の層間絶縁膜４０と同様である。層間絶縁膜４１を形成後、ＣＭＰ法（Chemical Mechanical Polishing）で、層間絶縁膜４１を平坦化し、平坦化された層間絶縁層４１上にＡｌをスパッタして、金属配線５０を形成する。
【００５１】
金属配線５０を形成後、プラズマＣＶＤ法によってＳｉＯ2膜又はＳｉＮ膜をパッシベーション膜６１として形成し、さらにパッシベーション膜６１上にα線防護膜６２をポリイミドで形成する。前述した別の膜と同様にパッシベーション膜６１は４００℃以下で積層される。こうして、図１に示されるＤＲＡＭが完成する。
【００５２】
さらに、図１で示されたＤＲＡＭの所定の位置にバンプを形成した後、ＤＲＡＭチップが形成されている基板１０をダイシングし、ＤＲＡＭチップを分離する。ダイシングされたＤＲＡＭチップをプリント配線基板にフリップチップ実装することで、柔構造のＤＲＡＭチップを得ることができる。
【００５３】
本実施例では、プラズマＣＶＤに日本ＡＳＭ社製のＥＡＧＬＥ−１０を、光ＣＶＤには関西新技術研究所製のＬＣ−１８００を用いた。
【００５４】
また、本実施例のＤＲＡＭの製造フローでは、ビット配線を形成後にキャパシタ領域を形成するフロー、即ちビット線層上にキャパシタ領域が形成された構造であるが、本発明はこれに制限されることなくキャパシタ領域を形成後にビット線を形成するフロー、即ちキャパシタ領域上にビット線層が形成される構造であってもよい。
【００５５】
さらに、本実施例ではポリイミド基板を基板に用いたが、シリコン樹脂基板、テフロン（登録商標）基板等を用いてもよい。尚、テフロン（登録商標）基板を用いた場合は、前述したＤＲＡＭの製造工程を２００℃以下で実施する必要がある。
【００５６】
また、本実施例では基板上にＤＲＡＭを形成したが、本発明は基板上に形成する半導体チップをＤＲＡＭに制限するものではなく、ＤＲＡＭ以外の半導体チップを基板上に形成することもできる。
【００５７】
実施例２．
次に、図４を参照にして本発明の実施例２に係るＤＲＡＭについて説明する。図４は、本発明の実施例２に係るＤＲＡＭの断面図を示すものである。
【００５８】
実施例２に係るＤＲＡＭは、ガラス基板１２上にポリイミド、シリコン樹脂又はテフロン（登録商標）からなる樹脂層１３を介して形成されたものである。
【００５９】
さらに本実施の形態に係るＤＲＡＭは、メモリセル部１と周辺回路部２とからなる。メモリセル部１は、トランジスタ部２０、キャパシタ部３０及びチップ保護部６０を含んでいる。トランジスタ部２０とキャパシタ部３０とは、金属配線５０とビット線２３とを介して電気的に接続される。また、ビット線２３とキャパシタ部３０との間にはＳｉＯ2膜である層間絶縁膜４０が積層されている。
【００６０】
トランジスタ部２０は、チャンネル層２１とワード線２２とを含んでいる。チャンネル層２１は、アモルファスシリコン膜であり、Ｐ型不純物又はＮ型不純物が注入されたソース領域、ドレイン領域を有する（図示せず）。ワード線２２は、トランジスタ部２０においてゲート電極に相当するものであり、シリコンによって形成される。ビット線２３はシリコン又は金属が積層されたものであり、金属配線５０とチャンネル層２１とを電気的に接続する。
【００６１】
次にキャパシタ部３０について説明する。キャパシタ部３０は、ストレージノード３１、誘電体膜３２及びセルプレート３３を含んでいる。ストレージノード３１及びセルプレート３３は、それぞれキャパシタ部３０の下方電極、上方電極に相当し、両方ともシリコン、Ａｌ、Ｃｕ又はＮｉを材料とするものである。誘電体膜３２は、上記両電極に狭持されるものであり、Ｔａ2Ｏ5又はＢａＳｒＴｉＯ3で形成されている。
【００６２】
キャパシタ部３０の上部には、層間絶縁膜４１を介してキャパシタ部３０とトランジスタ部２０とを電気的に接続するＡｌの金属配線５０が形成されている。さらに、金属配線５０上にはチップ保護部６０が積層されている。チップ保護部６０は、ＳｉＯ2膜又はＳｉＮ膜であるパッシベーション膜６１とポリイミド膜であるα線保護膜６２とが積層されたものである。
【００６３】
また、周辺機器部２にも絶縁層１１、チャンネル層２１、ワード線２２、金属配線５０、パッシベーション膜６１及びα線保護膜６２が形成されている。
【００６４】
次に実施例２に係るＤＲＡＭの製造方法について説明する。最初に約０.５ｍｍの厚さのガラス基板１２に約１０μｍのポリイミド膜１３を形成する。ポリイミド膜１３の形成には、真空雰囲気中でポリイミド膜をローラーによってガラス基板に圧着する方法、ポリイミド膜をガラス基板に糊付けする方法、又はガラス基板にポリイミド溶融液を塗布し、焼成させる方法等が用いられる。
【００６５】
ポリイミド膜１３の形成後、絶縁膜１１を形成する工程からα線防護膜６２を形成する工程に関しては、先に説明した実施例１に係るＤＲＡＭの製造方法と同様である。
【００６６】
上記の製造方法で形成されたＤＲＡＭをプリント配線基板に実装する工程について説明する。図４で示されるＤＲＡＭの所定の位置にＡｌを用いて、ＤＲＡＭベアチップから外部に電極を取り出す入出力パッドを形成し、さらに入出力パッド上にＡｕ又は半田でバンプを形成する。ガラス基板１３上のＤＲＡＭベアチップ７０に形成された入出力電極５２とプリント配線基板７１に形成された基板パッド７２とが、バンプ５２を介して接するフリップチップ実装する工程を図５（ａ）に示す。
【００６７】
図５（ｂ）で示されるように、バンプ５２と基板パッド７２とは接続材料７３で接続され、さらにＤＲＡＭベアチップ７０は封止樹脂７４によってプリント配線基板７１に固定される。接続材料７３には半田、導電性接着剤又は異方性導電膜が用いられる。
【００６８】
最後にＤＲＡＭベアチップ７０のポリイミド膜とガラス基板１２との接合面に表面張力の低いアルコール又は有機溶媒を吹きかけることでガラス基板１２をＤＲＡＭベアチップ７０から剥離する。尚、ガラス基板１２を剥離する代わりにＨＦ水溶液を用いて、ガラス基板１２を溶解し、除去してもよい。このことで柔構造のＤＲＡＭチップを得ることができる。
【００６９】
さらに、本実施例ではガラス基板上にポリイミド層を形成したが、シリコン樹脂層、テフロン（登録商標）樹脂層等を形成してもよい。尚、テフロン（登録商標）樹脂層を形成した場合は、前述したＤＲＡＭの製造工程を２００℃以下で実施する必要がある。
【００７６】
【発明の効果】
請求項１に係る半導体デバイスの製造方法は、ガラス基板上の樹脂層に受動素子、能動素子及び配線層を形成し、プリント回路基板にフリップチップ実装し、ガラス基板を除去するものである。このことで柔軟な構造の半導体デバイスを製造することができる。
さらに、アルコール又は有機溶剤を用いてガラス基板と樹脂層とを剥離するものであるので、容易に樹脂層からガラス基板を除去することができる。
【００７７】
請求項２に係る半導体デバイスの製造方法は、請求項１においてガラス基板上のポリイミド樹脂層に受動素子、能動素子及び配線層を４００℃以下で形成したものである。このことで柔軟な構造の半導体デバイスを製造することができる。
【００８１】
請求項３に係る半導体デバイスの製造方法は、請求項１において、アモルファスシリコン層を形成し、係るアモルファスシリコン層をレーザアニールでポリシリコン層を形成するものである。このことによって能動素子のチャンネル領域を活性化することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るＤＲＡＭを示すものである。
【図２】 （ａ）、（ｂ）、（ｃ）は、本発明の実施例１に係るＤＲＡＭの製造方法を示すものである。
【図３】 （ａ）、（ｂ）は、本発明の実施例１に係るＤＲＡＭの製造方法を示すものである。
【図４】 本発明の実施例２に係るＤＲＡＭを示すものである。
【図５】 （ａ）、（ｂ）は、本発明の実施例２に係るＤＲＡＭの製造方法を示すものである。
【図６】 （ａ）、（ｂ）、（ｃ）は、従来のＤＲＡＭの製造方法を示すものである。
【図７】 （ａ）、（ｂ）、（ｃ）は、従来のＤＲＡＭの製造方法を示すものである。
【図８】 （ａ）、（ｂ）は、従来のＤＲＡＭの製造方法を示すものである。
【図９】 半導体チップの実装方法の推移を示すものである。
【図１０】 従来のフリップチップ実装を示すものである。
【符号の説明】
１ メモリセル部、 ２ 周辺回路部、 １０ 樹脂基板、 １１ 絶縁膜、１２ ガラス基板、 １３ 樹脂層、 ２０ トランジスタ部、 ２１ チャンネル層、 ２２ ワード線、 ２３ ビット線、 ３０ キャパシタ部、 ３１ ストレージノード、 ３２ 誘電体膜、 ４０ 層絶縁膜、 ４１ 層間絶縁膜、 ５０ 金属配線、 ５１ 入出力パッド、 ５２ バンプ、 ６１ パッシベーション膜、 ６２ α線保護膜、 ７０ ＤＲＡＭベアチップ、 ７１プリント配線基板、 ７２ 基板パッド、 ７３ 接続材料、 ７４ 封止樹脂、 ８０ シリコンウエハ、 ８１ Ｎ-領域、 ８２ 分離領域、 ８３ チャンネルストッパー、 ８４ レジスト、 ８５ａ Ｐ+層、 ８５ｂ Ｎ+層、 ８５ Ｐ+−Ｎ+層、 ８６ ポリシリコン、 ８７ ポリサイド、 ８８ ＳｉＯ2膜、 ８９ Ｐ+ソース・ドレイン領域、 ９０ Ｎ+ソース・ドレイン領域、 ９１ ＰＳＧ層、 ９２ リン、９３ コンタクトホール、 ９４ 電極、 ９５ 半導体チップ、 ９６ リード線、 ９７ ワイヤボンディング、９８ テープ。
【発明の属する技術分野】
本発明は、柔軟性に優れた半導体デバイスの製造方法に関する。
【０００２】
【従来の技術】
現在、様々な携帯型の電子機器が普及している。これらの電子機器では、ＤＲＡＭ（Dynamic Random Accesess Memory)等の半導体チップがプリント配線基板に実装された状態で使用されている。
【０００３】
ＤＲＡＭ等の半導体チップは基板上に形成されたものである。従来は、基板に単結晶シリコンのウエハを用いる。以下にＣＭＯＳ ＤＲＡＭのプロセスフローを参照にして、単結晶シリコンのウエハが用いられる理由を説明する。
【０００４】
図６〜図８は、従来例に係るＣＭＯＳ ＤＲＡＭのプロセスフローを断面図で示すものである。ＣＭＯＳを形成するためには、基板上にＰ型領域とＮ型領域とを形成する必要がある。図６（ａ）は、Ｐ-型の単結晶シリコンウエハ８０の所定の領域に、Ｎ型不純物を注入して拡散させることで、シリコンウエハ８０にＰ-領域とＮ-領域８１とを形成する工程を示すものである。
【０００５】
図６（ｂ）は、形成された領域間又は素子間をＳｉＯ2膜で分離する分離領域８２を形成する工程を示すものである。尚、表面リークを防止するため、分離領域８２の下部にはボロンが注入されたＰ+チャンネルストッパー８３が形成されている。
【０００６】
分離領域８２を形成に続いて、ＤＲＡＭのＭＯＳキャパシタ部を形成する。図６（ｃ）は、ＭＯＳキャパシタを形成する部分以外をレジスト８４でマスクし、ＭＯＳキャパシタ形成部に、最初Ｐ型不純物のボロンをイオン注入してＰ+層８５ａを形成し、次にＮ型不純物のヒ素をイオン注入してＮ+層８５ｂを形成する工程を示す。Ｐ+層８５ａとＮ+層８５ｂからなるＰ+−Ｎ+接合層は、後に形成するＭＯＳキャパシタの容量を増加させるものである。
【０００７】
さらに図７を参照にして、キャパシタ部の形成について説明する。Ｎ+−Ｐ+層接合層８５上にポリシリコン８６を形成する工程を図７（ａ）に示す。従来は、ポリシリコン層を７００〜９００℃の高温で積層する。半導体チップの基板に単結晶シリコンウエハが採用される理由の１つは、このような高温に耐熱性を有するからである。
【０００８】
キャパシタ部を形成後、ＭＯＳトランジスタ部を形成する。図７（ｂ）はトランジスタを形成する領域にボロンＢ+をイオン注入してチャンネル層を形成するチャンネルドープ工程を示すものである。尚、応答の速いトランジスタを得るには優れたキャリア移動度のチャンネル層が要求される。この要求を満たすには良質のシリコン層が必要となる。このことが半導体チップを単結晶シリコンウエハ上に形成する理由の１つである。
【０００９】
続いてトランジスタ部の形成について説明する。図７（ｃ）は、トランジスタ領域の所定位置にゲート電極を形成し、ソース、ドレイン領域を形成する工程を示すものである。通常ゲート電極には、Ｎ+ポリシリコンを使用する。しかしながら配線としてのポリシリコン膜が高抵抗である場合は、ポリシリコン上に例えばＭｏＳｉxやＷＳｉを積層させるポリサイド８７を使用する場合もある。ソース、ドレイン領域の形成にはＳｉＯ2８８が積層されたポリサイド８７をマスクとして、Ｎ-領域８１にＰ型不純物のボロンを、Ｐ-領域８０にＮ型不純物のヒ素をそれぞれイオン注入し、Ｐ+ソース・ドレイン領域８９、Ｎ+ソース領域・ドレイン領域９０を形成する。
【００１０】
以上の工程でＤＲＡＭの回路要素が完成する。次に各構成要素を電気的に接続する配線工程について説明する。図８（ａ）は、回路要素が完成した基板にリン９２を含有するＳｉＯ2であるＰＳＧ（リンガラス）を層間絶縁膜９１として積層させ、電極を形成する位置にコンタクトホール９３を開孔する工程を示したものである。
【００１１】
層間絶縁膜９１には、ＰＳＧの代わりにリンとボロンを含有するＳｉＯ2であるＢＰＳＧを用いてもよい。層間絶縁膜９１を形成後、コンタクトホール９３を開孔する前に、基板全体をリフローさせて層間絶縁膜９１を平坦化する。これは、層間絶縁膜９１の段差によって層間絶縁膜９１上の配線層が断線することを未然に防止するためである。このリフローは、７００〜９００℃で実行される。半導体チップが単結晶シリコン基板上に形成される理由の１つは、このような高温に耐熱性を有するからである。
【００１２】
図８（ｂ）は、コンタクトホールに電極９４を形成する工程を示すものである。電極の材料には、Ａｌ又はＡｌ−Ｓｉ−Ｃｕ合金が用いられる。配線層を形成後、チップ表面にはチップを保護するためのＳｉＯ2膜又はＳｉＮ膜がパッシベーション膜として形成される（図示せず）。
【００１３】
上述したようにシリコンウエハに形成された半導体チップは、プリント配線基板に実装される。チップを高密度で実装することで電子機器の小型化を実現する為、様々なチップ実装技術が提案されてきた。日経エレクトロニクス １９９６年６月３日号で開示された半導体チップの実装技術の推移を図９に示す。
【００１４】
半導体チップの実装技術は、図９（ｂ）に示される半導体チップ９５の電極とリード線９６とをワイヤボンデング９７で接続して、パッケージするＱＦＰ（Quad Flat Package），図９（ｃ）で示される半導体チップ９５からテープ９８で電極を引き出すＴＣＰ（Tape Carrier Package）が提案されている。尚、図９（ａ）は、図９（ｂ）〜（ｅ）に対応する縮尺である。
【００１５】
さらに実装密度を高密度にするため、図９（ｄ）で示されるベアチップ９５を基板に直接実装し、ワイヤ９７で電極を取り出すＣＯＢ（Chip On Board）、同様にベアチップを直接プリント配線基板に実装する図９（ｅ）で示されるフリップチップ実装が提案されている。
【００１６】
以下に図１０を参照にして、フリップチップ実装について説明する。
【００１７】
図１０は、半導体ベアチップ９５をプリント配線基板７１にフリップ実装させる工程を断面図で示したものである。図１０（ａ）で示されるように、ベアチップ９５の入出力パッド５１にはバンプ５２が形成されている。バンプ５２は半田又はＡｕで形成される。他方プリント配線基板７１にも基板パッド７２が形成される。
【００１８】
図１０（ｂ）は、プリント配線基板７１にフリップチップ実装されたベアチップ９５を示すものである。入出力パッド５２及び基板パッド７２は、バンプ５２と接続材料５３を介して接続されている。接続材料５３には半田、導電性接着剤又は異方性導電膜が用いられる。また封止樹脂７４によって、ベアチップ９５のプリント配線基板７１への固定が強化される。
【００１９】
【発明が解決しようとする課題】
しかしながら、フリップチップ実装には以下に説明する問題点がある。携帯用の電子機器が人間の体にフィットする場合、電子機器に用いられているプリント配線基板に外力が加えられ曲げられることがある。この場合、プリント配線基板上に形成された半導体チップのシリコン基板は固くて、柔軟性に欠けるので、プリント配線基板の曲げにシリコン基板が対応できずに、チップと配線基板との接合部が破壊されて動作不良を引き起こす。
【００２０】
上記問題を解決するには、柔軟性に優れた基板上に半導体チップを形成するのが好ましい。当然この半導体チップのプロセスは、係る柔軟性に優れた基板の耐熱温度以下で実行されなくてはならない。
【００２１】
さらに、半導体チップの動作速度を高速にするには、チャンネル領域に移動度の優れたポリシリコンを用いるのが好ましい。先に本願出願人は、平成８年４月２６日特許出願の特願平０８−１０７３６０号で低温レーザアニールでアモルファスシリコン膜を低温でポリシリコン膜化する方法を提案している。
【００２２】
本発明の目的は、柔軟性に優れた半導体デバイス、及びその製造方法を提供することである。
【００２９】
【課題を解決するための手段】
本発明に係る半導体デバイスの製造方法は、受動素子、能動素子及び配線層を有する半導体デバイスの製造方法であって、ガラス基板に樹脂層を形成する樹脂層形成工程、上記樹脂層に上記受動素子を形成する受動素子形成工程、上記樹脂層に上記能動素子を形成する能動素子形成工程、上記樹脂層に上記配線層を形成する配線層形成工程、上記受動素子、上記能動素子、上記配線層及び上記樹脂層を有する積層体を回路基板にフリップチップ実装する実装工程、及び、上記実装工程の後に上記積層体から上記ガラス基板を除去するガラス基板除去工程を含んでいて、上記ガラス基板除去工程が、上記ガラス基板と上記樹脂層との接合面にアルコール又は有機溶媒を吹き付け、上記ガラス基板を上記樹脂層から剥離するものであることを特徴とする。
【００３０】
本発明に係る半導体デバイスの製造方法は、請求項１において上記樹脂層形成工程が上記ガラス基板にポリイミド樹脂層を形成するものであり、上記受動素子形成工程、上記能動素子形成工程及び上記配線層形成工程が、４００℃以下で行われるのが好ましい。
【００３４】
本発明に係る半導体デバイスの製造方法は、請求項１において、上記能動素子形成工程が、アモルファスシリコン層を形成するアモルファスシリコン層形成工程と、レーザアニールによって上記アモルファスシリコン層をポリシリコン層化させる導電層形成工程とを含んでいるのが好ましい。
【００３５】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係るＤＲＡＭの断面図を示すものである。本実施例に係るＤＲＡＭは、シリコン樹脂基板、ポリイミド樹脂基板又はテフロン（登録商標）樹脂基板である樹脂基板１０上にＳｉＯ２膜の絶縁膜１１を介して形成されたものである。
【００３６】
さらに本実施の形態に係るＤＲＡＭは、メモリセル部１と周辺回路部２とからなる。メモリセル部１は、トランジスタ部２０、キャパシタ部３０及びチップ保護部６０を含んでいる。トランジスタ部２０とキャパシタ部３０とは、金属配線５０とビット線２３とを介して電気的に接続される。また、ビット線２３とキャパシタ部３０との間にはＳｉＯ2膜である層間絶縁膜４０が積層されている。
【００３７】
トランジスタ部２０は、チャンネル層２１とワード線２２とを含んでいる。チャンネル層２１は、アモルファスシリコン膜であり、Ｐ型不純物又はＮ型不純物が注入されたソース領域、ドレイン領域を有する（図示せず）。ワード線２２は、トランジスタ部２０においてゲート電極に相当するものであり、シリコンによって形成される。ビット線２３はシリコン又は金属が積層されたものであり、金属配線５０とチャンネル層２１とを電気的に接続する。
【００３８】
次にキャパシタ部３０について説明する。キャパシタ部３０は、ストレージノード３１、誘電体膜３２及びセルプレート３３を含んでいる。ストレージノード３１、セルプレート３３は、それぞれキャパシタ部３０の下方電極、上方電極に相当し、両電極ともシリコン、Ａｌ、Ｃｕ又はＮｉを材料とするものである。誘電体膜３２は、上記両電極に狭持されるものであり、Ｔａ2Ｏ5又はＢａＳｒＴｉＯ3で形成されている。
【００３９】
キャパシタ部３０の上部には、層間絶縁膜４１を介してキャパシタ部３０とトランジスタ部２０とを電気的に接続するＡｌの金属配線５０が形成されている。さらに、金属配線５０上にはチップ保護部６０が積層されている。チップ保護部６０は、ＳｉＯ2膜又はＳｉＮ膜であるパッシベーション膜６１とポリイミド膜であるα線保護膜６２とが積層されたものである。
【００４０】
また、周辺機器部２にも絶縁層１１、チャンネル層２１、ワード線２２、金属配線５０、パッシベーション膜６１及びα線保護膜６２が形成されている。
【００４１】
【実施例】
実施例１．
以下に本発明に係る実施例１を説明する。実施例１は前述した実施の形態１に係るＤＲＡＭの製造方法であり、図２及び図３は製造方法を示す断面図である。
【００４２】
本実施例では、樹脂基板１０に東レ・デュポン社製のポリイミド基板、カプトンー１００Ｈを用いた。この基板は約４００℃まで物理的特性がほとんど変化しない。従って、ＤＲＡＭの製造工程は４００℃以下で行えばよい。
【００４３】
最初に基板１０のメモリセル部１と周辺機器部２とに、プラズマＣＶＤ法でシリコン酸化膜ＳｉＯ2を絶縁膜１１として積層させる。続いて、積層された絶縁膜１１をＳＯＧ（Spin on Glass)法で平坦化する。絶縁膜１１の積層方法は、基板１０を４００℃以上に加熱せずにＳｉＯ2の積層が可能なものであればよく、光ＣＶＤ法又はＨＯＭＯ ＣＶＤ法を用いることもできる。
【００４４】
絶縁膜１１を平坦化した後、ＤＲＡＭのトランジスタ部を形成する為に、メモリセル部１と周辺機器部２の絶縁膜１１上にアモルファスシリコン膜であるチャンネル層２１を形成する。チャンネル層２１を形成する方法は、前述した絶縁膜１１の形成方法と同様にプラズマＣＶＤ法、光ＣＶＤ法又はＨＯＭＯ ＣＶＤ法といった４００℃以下でアモルファスシリコン膜の積層が可能な方法を用いる。図２（ａ）は、前述した絶縁膜１１形成工程とチャンネル層２１形成工程を示したものである。
【００４５】
次にチャンネル層２１のキャリア移動度を高速にするため、アモルファスシリコン膜をレーザアニール法によって融解再結晶させ、ポリシリコン膜化させる。尚、上記方法で形成されたアモルファスシリコン膜は、大量に水素を含んでいるので、いきなり高エネルギー密度のレーザを照射すると、水素が突沸して膜自身を破壊する恐れがある。従って、レーザアニール法は、膜から水素を追い出す低エネルギー密度によるレーザ照射と、膜を融解再結晶化する高エネルギー密度のレーザ照射の２段階のレーザ照射を必要とする。
【００４６】
レーザアニールは、基板１０を基板ホルダーに保持して冷却しつつチャンネル層２１側からレーザ照射を行うものであり、さらにレーザ照射は局所的なものであるから、基板１０が４００℃以上に加熱されることはない。
【００４７】
チャンネル層２１をレーザアニール法で活性化した後、チャンネル層２１上の所定の位置にポリシリコン膜をワード線２２として形成する工程を図２（ｂ）に示す。ワード線２２は、ＤＲＡＭのトランジスタ部２０においてゲート電極に相当するものである。ワード線２２の形成手段は、４００℃以下の温度でポリシリコン膜の形成可能な、プラズマＣＶＤ法、光ＣＶＤ法が用いられる。ワード線２２は、周辺機器部２にも形成される。ワード線２２の形成に続いて、ワード線２２をマスクにして、チャンネル層２１にＰ型不純物、又はＮ型不純物を注入することでチャンネル層２１にソース領域、ドレイン領域を形成する（図示せず）。
【００４８】
ソース領域とドレイン領域とを有するチャンネル層２１、及びゲート電極に相当するワード線２２を形成したすることでトランジスタ部２０が完成する。図２（ｃ）は、チャンネル層２１に接続されたビット線２３を、ポリシリコン又は金属で形成する工程を示すものである。
【００４９】
ビット線２３上に層間絶縁膜層４０を介して、キャパシタ部３０を形成する工程を図３（ａ）に示す。層間絶縁膜４０は、ＳｉＯ2膜であり、前述した別の膜同様にプラズマＣＶＤ法等を用いて形成される。層間絶縁膜４０を形成後、プラズマＣＶＤ法によってポリシリコン膜を積層させて、キャパシタ部３０の下方電極に相当するストレージノード３１及び上方電極に相当するセルプレート３３を形成する。ストレージノード３１及びセルプレート３３は、Ａｌ、Ｃｕ又はＮｉをスパッタして形成したものでもよい。ストレージノード３１とセルプレート３３に狭持される誘電体３２膜は、プラズマＣＶＤ法でＴａ2Ｏ5膜又はＢａＳｒＴｉＯ3膜を積層させて、形成する。尚、ＢａＳｒＴｉＯ3膜は、低温ＣＶＤ法で積層させることも可能である。トランジスタ部２０同様に、キャパシタ部３０は４００℃以下で形成される。
【００５０】
キャパシタ部３０を形成後、層間絶縁膜４１を介して金属配線５０を形成する工程を図３（ｂ）に示す。層絶縁層４１の形成方法は、前記の層間絶縁膜４０と同様である。層間絶縁膜４１を形成後、ＣＭＰ法（Chemical Mechanical Polishing）で、層間絶縁膜４１を平坦化し、平坦化された層間絶縁層４１上にＡｌをスパッタして、金属配線５０を形成する。
【００５１】
金属配線５０を形成後、プラズマＣＶＤ法によってＳｉＯ2膜又はＳｉＮ膜をパッシベーション膜６１として形成し、さらにパッシベーション膜６１上にα線防護膜６２をポリイミドで形成する。前述した別の膜と同様にパッシベーション膜６１は４００℃以下で積層される。こうして、図１に示されるＤＲＡＭが完成する。
【００５２】
さらに、図１で示されたＤＲＡＭの所定の位置にバンプを形成した後、ＤＲＡＭチップが形成されている基板１０をダイシングし、ＤＲＡＭチップを分離する。ダイシングされたＤＲＡＭチップをプリント配線基板にフリップチップ実装することで、柔構造のＤＲＡＭチップを得ることができる。
【００５３】
本実施例では、プラズマＣＶＤに日本ＡＳＭ社製のＥＡＧＬＥ−１０を、光ＣＶＤには関西新技術研究所製のＬＣ−１８００を用いた。
【００５４】
また、本実施例のＤＲＡＭの製造フローでは、ビット配線を形成後にキャパシタ領域を形成するフロー、即ちビット線層上にキャパシタ領域が形成された構造であるが、本発明はこれに制限されることなくキャパシタ領域を形成後にビット線を形成するフロー、即ちキャパシタ領域上にビット線層が形成される構造であってもよい。
【００５５】
さらに、本実施例ではポリイミド基板を基板に用いたが、シリコン樹脂基板、テフロン（登録商標）基板等を用いてもよい。尚、テフロン（登録商標）基板を用いた場合は、前述したＤＲＡＭの製造工程を２００℃以下で実施する必要がある。
【００５６】
また、本実施例では基板上にＤＲＡＭを形成したが、本発明は基板上に形成する半導体チップをＤＲＡＭに制限するものではなく、ＤＲＡＭ以外の半導体チップを基板上に形成することもできる。
【００５７】
実施例２．
次に、図４を参照にして本発明の実施例２に係るＤＲＡＭについて説明する。図４は、本発明の実施例２に係るＤＲＡＭの断面図を示すものである。
【００５８】
実施例２に係るＤＲＡＭは、ガラス基板１２上にポリイミド、シリコン樹脂又はテフロン（登録商標）からなる樹脂層１３を介して形成されたものである。
【００５９】
さらに本実施の形態に係るＤＲＡＭは、メモリセル部１と周辺回路部２とからなる。メモリセル部１は、トランジスタ部２０、キャパシタ部３０及びチップ保護部６０を含んでいる。トランジスタ部２０とキャパシタ部３０とは、金属配線５０とビット線２３とを介して電気的に接続される。また、ビット線２３とキャパシタ部３０との間にはＳｉＯ2膜である層間絶縁膜４０が積層されている。
【００６０】
トランジスタ部２０は、チャンネル層２１とワード線２２とを含んでいる。チャンネル層２１は、アモルファスシリコン膜であり、Ｐ型不純物又はＮ型不純物が注入されたソース領域、ドレイン領域を有する（図示せず）。ワード線２２は、トランジスタ部２０においてゲート電極に相当するものであり、シリコンによって形成される。ビット線２３はシリコン又は金属が積層されたものであり、金属配線５０とチャンネル層２１とを電気的に接続する。
【００６１】
次にキャパシタ部３０について説明する。キャパシタ部３０は、ストレージノード３１、誘電体膜３２及びセルプレート３３を含んでいる。ストレージノード３１及びセルプレート３３は、それぞれキャパシタ部３０の下方電極、上方電極に相当し、両方ともシリコン、Ａｌ、Ｃｕ又はＮｉを材料とするものである。誘電体膜３２は、上記両電極に狭持されるものであり、Ｔａ2Ｏ5又はＢａＳｒＴｉＯ3で形成されている。
【００６２】
キャパシタ部３０の上部には、層間絶縁膜４１を介してキャパシタ部３０とトランジスタ部２０とを電気的に接続するＡｌの金属配線５０が形成されている。さらに、金属配線５０上にはチップ保護部６０が積層されている。チップ保護部６０は、ＳｉＯ2膜又はＳｉＮ膜であるパッシベーション膜６１とポリイミド膜であるα線保護膜６２とが積層されたものである。
【００６３】
また、周辺機器部２にも絶縁層１１、チャンネル層２１、ワード線２２、金属配線５０、パッシベーション膜６１及びα線保護膜６２が形成されている。
【００６４】
次に実施例２に係るＤＲＡＭの製造方法について説明する。最初に約０.５ｍｍの厚さのガラス基板１２に約１０μｍのポリイミド膜１３を形成する。ポリイミド膜１３の形成には、真空雰囲気中でポリイミド膜をローラーによってガラス基板に圧着する方法、ポリイミド膜をガラス基板に糊付けする方法、又はガラス基板にポリイミド溶融液を塗布し、焼成させる方法等が用いられる。
【００６５】
ポリイミド膜１３の形成後、絶縁膜１１を形成する工程からα線防護膜６２を形成する工程に関しては、先に説明した実施例１に係るＤＲＡＭの製造方法と同様である。
【００６６】
上記の製造方法で形成されたＤＲＡＭをプリント配線基板に実装する工程について説明する。図４で示されるＤＲＡＭの所定の位置にＡｌを用いて、ＤＲＡＭベアチップから外部に電極を取り出す入出力パッドを形成し、さらに入出力パッド上にＡｕ又は半田でバンプを形成する。ガラス基板１３上のＤＲＡＭベアチップ７０に形成された入出力電極５２とプリント配線基板７１に形成された基板パッド７２とが、バンプ５２を介して接するフリップチップ実装する工程を図５（ａ）に示す。
【００６７】
図５（ｂ）で示されるように、バンプ５２と基板パッド７２とは接続材料７３で接続され、さらにＤＲＡＭベアチップ７０は封止樹脂７４によってプリント配線基板７１に固定される。接続材料７３には半田、導電性接着剤又は異方性導電膜が用いられる。
【００６８】
最後にＤＲＡＭベアチップ７０のポリイミド膜とガラス基板１２との接合面に表面張力の低いアルコール又は有機溶媒を吹きかけることでガラス基板１２をＤＲＡＭベアチップ７０から剥離する。尚、ガラス基板１２を剥離する代わりにＨＦ水溶液を用いて、ガラス基板１２を溶解し、除去してもよい。このことで柔構造のＤＲＡＭチップを得ることができる。
【００６９】
さらに、本実施例ではガラス基板上にポリイミド層を形成したが、シリコン樹脂層、テフロン（登録商標）樹脂層等を形成してもよい。尚、テフロン（登録商標）樹脂層を形成した場合は、前述したＤＲＡＭの製造工程を２００℃以下で実施する必要がある。
【００７６】
【発明の効果】
請求項１に係る半導体デバイスの製造方法は、ガラス基板上の樹脂層に受動素子、能動素子及び配線層を形成し、プリント回路基板にフリップチップ実装し、ガラス基板を除去するものである。このことで柔軟な構造の半導体デバイスを製造することができる。
さらに、アルコール又は有機溶剤を用いてガラス基板と樹脂層とを剥離するものであるので、容易に樹脂層からガラス基板を除去することができる。
【００７７】
請求項２に係る半導体デバイスの製造方法は、請求項１においてガラス基板上のポリイミド樹脂層に受動素子、能動素子及び配線層を４００℃以下で形成したものである。このことで柔軟な構造の半導体デバイスを製造することができる。
【００８１】
請求項３に係る半導体デバイスの製造方法は、請求項１において、アモルファスシリコン層を形成し、係るアモルファスシリコン層をレーザアニールでポリシリコン層を形成するものである。このことによって能動素子のチャンネル領域を活性化することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１に係るＤＲＡＭを示すものである。
【図２】 （ａ）、（ｂ）、（ｃ）は、本発明の実施例１に係るＤＲＡＭの製造方法を示すものである。
【図３】 （ａ）、（ｂ）は、本発明の実施例１に係るＤＲＡＭの製造方法を示すものである。
【図４】 本発明の実施例２に係るＤＲＡＭを示すものである。
【図５】 （ａ）、（ｂ）は、本発明の実施例２に係るＤＲＡＭの製造方法を示すものである。
【図６】 （ａ）、（ｂ）、（ｃ）は、従来のＤＲＡＭの製造方法を示すものである。
【図７】 （ａ）、（ｂ）、（ｃ）は、従来のＤＲＡＭの製造方法を示すものである。
【図８】 （ａ）、（ｂ）は、従来のＤＲＡＭの製造方法を示すものである。
【図９】 半導体チップの実装方法の推移を示すものである。
【図１０】 従来のフリップチップ実装を示すものである。
【符号の説明】
１ メモリセル部、 ２ 周辺回路部、 １０ 樹脂基板、 １１ 絶縁膜、１２ ガラス基板、 １３ 樹脂層、 ２０ トランジスタ部、 ２１ チャンネル層、 ２２ ワード線、 ２３ ビット線、 ３０ キャパシタ部、 ３１ ストレージノード、 ３２ 誘電体膜、 ４０ 層絶縁膜、 ４１ 層間絶縁膜、 ５０ 金属配線、 ５１ 入出力パッド、 ５２ バンプ、 ６１ パッシベーション膜、 ６２ α線保護膜、 ７０ ＤＲＡＭベアチップ、 ７１プリント配線基板、 ７２ 基板パッド、 ７３ 接続材料、 ７４ 封止樹脂、 ８０ シリコンウエハ、 ８１ Ｎ-領域、 ８２ 分離領域、 ８３ チャンネルストッパー、 ８４ レジスト、 ８５ａ Ｐ+層、 ８５ｂ Ｎ+層、 ８５ Ｐ+−Ｎ+層、 ８６ ポリシリコン、 ８７ ポリサイド、 ８８ ＳｉＯ2膜、 ８９ Ｐ+ソース・ドレイン領域、 ９０ Ｎ+ソース・ドレイン領域、 ９１ ＰＳＧ層、 ９２ リン、９３ コンタクトホール、 ９４ 電極、 ９５ 半導体チップ、 ９６ リード線、 ９７ ワイヤボンディング、９８ テープ。
Claims (3)
- 受動素子、能動素子及び配線層を有する半導体デバイスの製造方法であって、
ガラス基板に樹脂層を形成する樹脂層形成工程、
上記樹脂層に上記受動素子を形成する受動素子形成工程、
上記樹脂層に上記能動素子を形成する能動素子形成工程、
上記樹脂層に上記配線層を形成する配線層形成工程、
上記受動素子、上記能動素子、上記配線層及び上記樹脂層を有する積層体を回路基板にフリップチップ実装する実装工程、
及び上記実装工程の後に上記積層体から上記ガラス基板を除去するガラス基板除去工程を含んでいて、
上記ガラス基板除去工程が、上記ガラス基板と上記樹脂層との接合面にアルコール又は有機溶媒を吹き付け、上記ガラス基板を上記樹脂層から剥離するものであることを特徴とする半導体デバイスの製造方法。 - 上記樹脂層形成工程が上記ガラス基板にポリイミド樹脂層を形成するものであり、
上記受動素子形成工程、上記能動素子形成工程及び上記配線層形成工程が、４００℃以下で行われるものである請求項１に記載の半導体デバイスの製造方法。 - 上記能動素子形成工程が、
アモルファスシリコン層を形成するアモルファスシリコン層形成工程と、
レーザアニールによって上記アモルファスシリコン層をポリシリコン層化させる導電層形成工程とを含んでいる請求項１に記載の半導体デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21302897A JP4249809B2 (ja) | 1997-08-07 | 1997-08-07 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21302897A JP4249809B2 (ja) | 1997-08-07 | 1997-08-07 | 半導体デバイスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1154631A JPH1154631A (ja) | 1999-02-26 |
| JP4249809B2 true JP4249809B2 (ja) | 2009-04-08 |
Family
ID=16632322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21302897A Expired - Fee Related JP4249809B2 (ja) | 1997-08-07 | 1997-08-07 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4249809B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070047114A (ko) * | 2005-11-01 | 2007-05-04 | 주식회사 엘지화학 | 플렉서블 기판을 구비한 소자의 제조방법 및 이에 의해제조된 플렉서블 기판을 구비한 소자 |
| JP6528356B2 (ja) * | 2014-03-28 | 2019-06-12 | 三星ダイヤモンド工業株式会社 | 樹脂シートの分断方法 |
| JP6650663B2 (ja) * | 2014-03-28 | 2020-02-19 | 三星ダイヤモンド工業株式会社 | 樹脂シートの分断方法及び分断装置 |
| KR102501463B1 (ko) * | 2015-05-21 | 2023-02-20 | 삼성전자주식회사 | 이차원 물질을 사용한 플렉서블 인터커넥트 레이어를 포함하는 유연소자 |
-
1997
- 1997-08-07 JP JP21302897A patent/JP4249809B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1154631A (ja) | 1999-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10756010B2 (en) | Semiconductor device packaging structure having through interposer vias and through substrate vias | |
| US11625940B2 (en) | Fingerprint sensor device and method | |
| US20220067334A1 (en) | Fingerprint sensor device and method | |
| US6352923B1 (en) | Method of fabricating direct contact through hole type | |
| US6323546B2 (en) | Direct contact through hole type wafer structure | |
| JP3186941B2 (ja) | 半導体チップおよびマルチチップ半導体モジュール | |
| KR101721746B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US11664336B2 (en) | Bonding structure and method of forming same | |
| US7038316B2 (en) | Bumpless die and heat spreader lid module bonded to bumped die carrier | |
| US11817427B2 (en) | Semiconductor device having through silicon vias and manufacturing method thereof | |
| JP2004079701A (ja) | 半導体装置及びその製造方法 | |
| US8012798B2 (en) | Method of fabricating stacked semiconductor chips | |
| Mukai et al. | Planar multilevel interconnection technology employing a polyimide | |
| JPH10247664A (ja) | 半導体集積回路装置およびその製造方法 | |
| WO2005086216A1 (ja) | 半導体素子及び半導体素子の製造方法 | |
| KR102238309B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| US6400026B1 (en) | Semiconductor device with the copper containing aluminum alloy bond pad on an active region | |
| JP4249809B2 (ja) | 半導体デバイスの製造方法 | |
| JP2014003081A (ja) | 半導体装置及びその製造方法 | |
| US6737745B2 (en) | Method for relieving bond stress in an under-bond-pad resistor | |
| EP0405501B1 (en) | Semiconductor device | |
| JP2002299366A (ja) | 半導体装置およびその製造方法 | |
| JPH0845935A (ja) | 多層配線の形成方法 | |
| JP2000216364A (ja) | 半導体基板 | |
| JP2005332893A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040421 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061004 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061219 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081014 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081204 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090106 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090116 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120123 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |