KR102238309B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
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    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/82005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI] involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
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    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82106—Forming a build-up interconnect by subtractive methods
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
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    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

관통 비아로부터의 층간 박리를 감소시키거나 제거하기 위해 탈 습윤 구조체(de-wetting structure)와 함께 집적 팬 아웃 패키지 온 패키지 구조체(integrated fan out package on package architecture)가 사용된다. 실시형태에서, 탈 습윤 구조체는 비아의 제조를 돕기 위해 제1 시드 층과 제2 시드 층을 도포함으로써 형성되는 티타늄 링(titanium ring)이다. 이어서, 제1 시드 층은 제1 시드 층의 적어도 일부를 노출시키는 링 구조체로 패터닝된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 출원은 그 전체가 참조에 의해 여기에 포함된, 발명의 명칭이 "Semiconductor Device and Method of Manufacture"이며, 2017년 11월 15일에 출원된 미국 가출원 No.62/586,530에 대한 우선권을 주장한다.
다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도에 있어서의 계속적인 향상으로 인해 반도체 산업은 급속한 성장을 경험하였다. 보통, 집적도에 있어서의 향상은 소정 면적으로 더 많은 콤포넌트들을 집적할 수 있게 하는 최소 피쳐 사이즈(minimum feature size)(예컨대, 20 nm 이하의 노드를 향한 반도체 프로세스 노드의 축소)에 있어서의 반복된 감소로부터 이루어진다. 최근 소형화, 더 빠른 속도와 더 큰 대역폭뿐만 아니라 더 낮은 전력 소모와 지연에 대한 요구가 커짐에 따라, 반도체 다이의 더 작고 더 창의적인 패키징 기술에 대한 요구가 커지고 있다.
반도체 기술이 더 발전함에 따라, 반도체 디바이스의 물리적 사이즈를 더 감소시키기 위한 효과적인 대안으로서 적층 및 본딩 반도체 디바이스가 등장하였다. 적층 반도체 디바이스에서, 로직, 메모리, 프로세서 회로 등의 능동 회로는 개별 기판 상에 적어도 부분적으로 제작되고, 기능 디바이스를 형성하기 위해 물리적으로 그리고 전기적으로 함께 본딩된다. 이러한 본딩 프로세스는 정교한 기술을 사용하여 개선이 요구된다.
본 개시의 제1 양태에 의한 반도체 디바이스를 제조하는 방법은, 기판 위에 제1 라이닝 층(lining layer)을 성막하는 단계; 상기 제1 라이닝 층과 물리적으로 접촉하는 제1 시드 층(seed layer)을 성막하는 단계; 상기 제1 시드 층 상에 비아를 도금하는 단계; 상기 비아를 마스크로서 사용하여 상기 제1 라이닝 층과 상기 제1 시드 층의 부분을 제거하는 단계; 상기 비아를 반도체 다이와 함께 봉지재(encapsulant)로 캡슐화하는 단계; 및 상기 비아를 캡슐화한 후에, 상기 제1 시드 층의 외측 부분을 노출시키지 않고 상기 제1 시드 층의 내측 부분을 노출시키기 위해 상기 제1 라이닝 층을 패터닝하는 단계를 포함한다.
본 개시의 제2 양태에 의한 반도체 디바이스를 제조하는 방법은, 폴리머 층 위에 봉지재 - 상기 봉지재는 반도체 디바이스 및 복수의 비아를 캡슐화하고, 복수의 비아 각각은 상기 반도체 디바이스로부터 측방향으로 분리되는 것임 - 를 배치하는 단계; 상기 복수의 비아 중 하나의 제1 라이닝 층을 노출시키기 위해 상기 폴리머 층을 패터닝하는 단계; 상기 폴리머 층을 마스크로서 사용하여 수행되고, 제1 시드 층의 일부를 노출시키는 것인, 상기 제1 라이닝 층을 링 구조체로 패터닝하는 단계; 상기 제1 라이닝 층을 통해 상기 제1 시드 층과 물리적으로 접촉하는 도전성 물질을 배치하는 단계를 포함한다.
본 개시의 제3 양태에 의한 반도체 디바이스는, 반도체 디바이스를 캡슐화하는 봉지재; 및 상기 봉지재의 제1 측으로부터 상기 봉지재의 제2 측으로 연장되는 제1 비아를 포함하고, 상기 제1 비아는, 제1 라이닝 층; 상기 제1 라이닝 층과 상이하며, 상기 제1 라이닝 층과 물리적으로 접촉하는 제1 시드 층; 및 상기 제1 시드 층의 상기 제1 라이닝 층과 반대 측 상에서 상기 제1 시드 층과 물리적으로 접촉하는 도전성 물질을 포함하며, 상기 제1 라이닝 층은 링 형상이다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시형태에 따른 관통 비아의 형성을 도시한다.
도 2는 일부 실시형태에 따른 반도체 다이를 도시한다.
도 3은 일부 실시형태에 따른 관통 비아들 사이에서의 반도체 다이의 배치를 도시한다.
도 4는 일부 실시형태에 따른 반도체 레퍼런스 비아, 관통 비아, 및 반도체 다이의 캡슐화를 도시한다.
도 5는 일부 실시형태에 따른 재배선 층의 형성을 도시한다.
도 6a-6b는 일부 실시형태에 따른 캐리어의 제거를 도시한다.
도 7은 일부 실시형태에 따른 폴리머 층의 패터닝을 도시한다.
도 8a-8b는는 일부 실시형태에 따른 제1 시드 층의 패터닝을 도시한다.
도 9는 일부 실시형태에 따른 외부 접속부의 배치를 도시한다.
도 10은 일부 실시형태들에 따른 제1 패키지 및 제2 패키지의 본딩을 도시한다.
도 11은 일부 실시형태에 따른 단일화 프로세스(singulation process)를 도시한다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
이제 도 1을 참조하면, 접착 층(103)을 갖는 제1 캐리어 기판(carrier substrate)(101), 제1 캐리어 기판(101) 위의 폴리머 층(105), 제1 시드 층(107)(또는 제1 라이닝 층), 및 제2 시드 층(109)이 도시되어 있다. 제1 캐리어 기판(101)은 예컨대 유리 또는 실리콘 산화물 등의 실리콘 기반 물질들, 알루미늄 산화물 등의 다른 물질들, 또는 이 물질들의 조합 등을 포함한다. 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)와 같은 반도체 디바이스들의 부착(attachment)을 용이하게 하기 위해 제1 캐리어 기판(101)은 평면이다(도 1에 도시되지 않았지만 도 2-3에 관하여 도시 및 논의됨).
상부 구조체(overlying structure)[예컨대, 폴리머층(105)]의 접착을 돕기 위해 제1 캐리어 기판(101) 상에 접착층(103)이 배치된다. 실시형태에서, 접착 층(103)은 자외선에 노출될 때 접착성을 잃는 자외선 접착제(ultra-violet glue)를 포함할 수 있다. 그러나, 감압 접착제, 방사선 경화성 접착제, 에폭시(epoxy), LTHC(light to heat conversion) 물질, 이들의 조합과 같은 다른 타입의 접착제가 사용될 수도 있다. 압력 하에서 용이하게 변형 가능한 반 액체 또는 젤 형태로 제1 캐리어 기판(101) 상에 접착층(103)이 배치될 수 있다.
폴리머 층(105)은, 접착 층(103) 위에 배치되고, 예컨대 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)가 부착되면, 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)에 보호를 제공하기 위해 사용된다. 실시형태에서, 폴리머 층(105)은, 폴리이미드 또는 폴리이미드 파생물 등의 임의의 적합한 물질이 대안적으로 사용될 수 있지만, PBO(polybenzoxazole)가 될 수 있다. 임의의 적합한 방법 및 두께가 대안적으로 사용될 수 있지만, 예컨대 폴리머 층(105)은 스핀 코팅 프로세스를 사용하여 약 0.5 ㎛ 내지 약 10 ㎛, 예컨대 약 5 ㎛의 두께로 배치될 수 있다.
폴리머 층(105) 위에 제1 시드 층(107)이 형성된다. 실시형태에서, 제1 시드 층(107)은 땜납과 같은 후속 형성된 제4 외부 접속부(903) 사이에서의 층간 박리(delamination)를 감소시키거나 제거하는 것을 돕기 위해 사용될 수 있는 탈 습윤 구조체(de-wetting structure)로서 사용된다. 이와 같이, 제1 시드 층(107)은, 임의의 다른 적합한 물질 또는 물질의 조합이 사용될 수 있지만, 티타늄과 같은 다른 원하지 않은 시드 효과 또는 제거 문제를 일으키지 않고 층의 접착성을 증가시키는 물질로 형성될 수 있다. 제1 시드 층(107)은 물리적 기상 증착, 증발(evaporation), 화학 기상 증착, 원자 층 증착 등과 같은 프로세스를 통해 형성될 수 있으며, 약 50 Å 내지 약 300 Å, 예컨대 약 200 Å의 두께로 형성될 수 있다. 그러나, 임의의 적합한 방법 또는 두께가 사용될 수 있다.
제1 시드 층(107) 위에 제2 시드 층(109)이 형성된다. 실시형태에서 제2 시드 층(109)은 후속 프로세싱 단계 중에 더 얇은 층의 형성을 돕는 도전성 물질의 얇은 막이다. 제2 시드층(109)은 약 5,000 Å 두께의 층이 후속하는 약 1,000 Å 두께의 티타늄 층을 포함할 수 있다. 제2 시드 층(109)은 원하는 물질에 따라 물리 기상 증착, 증발, 또는 PECVD 프로세스, 또는 금속 호일 라미네이팅 프로세스 등과 같은 프로세스를 사용하여 생성될 수 있다. 제2 시드층(109)은 약 0.3 ㎛ 내지 약 1 ㎛, 예컨대 약 0.5 ㎛의 두께를 갖도록 형성될 수 있다.
또한, 도 1은 제2 시드층(109) 위의 포토레지스트(111)의 배치 및 패터닝을 도시한다. 실시형태에서, 포토레지스트(111)는 약 50 ㎛ 내지 약 250 ㎛, 예컨대 약 120 ㎛의 높이까지 예컨대 스핀 코팅 기술을 사용하여 제2 시드층(109) 상에 배치될 수 있다. 배치되면, 화학적 반응을 유도하고 이에 의해 패터닝된 광원에 노출된 포토레지스트(111)의 그 부분에서의 물리적 변화를 유도하기 위해, 패터닝된 에너지 소스(energy source)(예컨대, 패터닝된 광원)에 포토레지스트(111)를 노출시킴으로써 포토레지스트(111)가 패터닝될 수 있다. 물리적 변화의 장점을 취하고, 원하는 패턴에 따라 포토레지스트(111)의 비노출 부분 또는 포토레지스트(111)의 노출 부분을 선택적으로 제거하기 위해, 노출된 포토레지스트(111)에 현상액(developer)이 도포된다(applied).
실시형태에서 포토레지스트(111)로 형성되는 패턴은 비아(113)를 위한 패턴이다. 제1 반도체 디바이스(201) 및 제2 반도체 디바이스(301)와 같은 나중에 부착되는 디바이스들의 다른 측면 상에 배치되도록 하는 등의 배치로 비아(113)가 형성된다. 그러나, 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)가 비아(113)의 대향측 상에 배치되도록 하는 등의 비아(113)의 패턴을 위한 임의의 적합한 배열이 대안적으로 사용될 수 있다.
실시형태에서 비아(113)는 포토레지스트(111) 내에 형성된다. 실시형태에서 비아(113)는 구리, 텅스텐, 다른 도전성 물질 등의 하나 이상의 도전성 물질을 포함하고, 예컨대 전기도금(electroplating), 무전해도금(electroless plating) 등에 의해 형성될 수 있다. 실시형태에서, 제2 시드 층(109)과 포토레지스트(111)를 전기도금 용액 내에 넣거나 담그는 전기도금 프로세스가 사용된다. 제2 시드 층(109)이 전기도금 프로세스에서 캐소드로서 기능하도록, 외부 DC 전원의 음극에 제2 시드 층(109) 표면이 전기적으로 접속된다. 구리 애노드 등의 고체 도전성 애노드도 용액에 잠기고 전원의 양극에 부착된다. 애노드로부터의 원자는 음극 예컨대 제2 시드 층(109)이 용해된 원자를 취득하는 용액으로 용해되고 이에 의해 포토레지스트(111)의 개구 내의 제2 시드 층(109)의 노출된 도전 영역을 도금한다.
포토레지스트(111)와 제2 시드 층(109)을 사용하여 비아(113)가 형성되면, 적합한 제거 프로세스(도 1에 도시되지 않았지만 도 3에 도시됨)를 사용하여 포토레지스트(111)가 제거될 수 있다. 실시형태에서, 포토레지스트(111)를 제거하기 위해 플라즈마 애싱 프로세스(plasma ashing process)를 사용할 수 있고, 이에 의해 포토레지스트(111)가 열분해(thermal decomposition)를 경험하고 제거될 수 있을 때까지, 포토레지스트(111)의 온도가 증가될 수 있다. 그러나, 웨트 스트립(wet strip) 등의 임의의 다른 적합한 프로세스가 대안적으로 사용될 수 있다. 포토레지스트(111)의 제거는 제2 시드 층(109)의 아래놓인 부분을 노출시킬 수 있다.
노출되면, 제2 시드 층(109) 및 제1 시드 층(107)의 노출 부분의 제거가 수행될 수 있다(도 1에 도시되지 않았지만 도 3에 도시됨). 실시형태에서, 제2 시드 층(109) 및 제1 시드 층(107)의 노출 부분[예컨대, 비아(113)에 의해 커버되지 않는 부분들]은 예컨대 하나 이상의 습식 에칭 프로세스 또는 건식 에칭 프로세스에 의해 제거될 수 있다. 예컨대, 건식 에칭 프로세스에서 마스크로서 비아(113)를 사용하여 제2 시드 층(109) 및 제1 시드 층(107)을 향하여 반응물질이 지향될(directed) 수 있다. 다른 실시형태에서, 제2 시드 층(109) 및 제1 시드 층(107)의 노출 부분을 제거하기 위해, 제2 시드 층(109) 및 제1 시드 층(107)에 대하여 식각액(etchant)이 분사되거나 접촉될 수 있다. 제2 시드 층(109) 및 제1 시드 층(107)의 노출 부분이 에칭된 후에, 폴리머층(105)의 부분이 비아(113) 사이에서 노출된다.
실시형태에서, 비아(113), 제1 시드 층(107), 및 제2 시드 층(109)은 모두 동일한 제1 폭(W1)을 가질 것이다. 예컨대, 비아(113), 제1 시드 층(107), 및 제2 시드 층(109)은 약 200 ㎛의 제1 폭(W1)을 가질 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
도 2는 비아(113)(도 2에 도시되지 않았지만 도 3과 관련하여 아래에 도시 및 설명됨) 내의 폴리머 층(105)에 부착될 제1 반도체 디바이스(201)를 도시한다. 실시형태에서, 제1 반도체 디바이스(201)는, 제1 기판(203), 제1 능동 디바이스(active device)(개별 도시되지 않음), 제1 금속화 층(205), 제1 콘택트 패드(207), 제1 패시베이션 층(211), 및 제1 외부 접속부(209)를 포함한다. 제1 기판(203)은 벌크 실리콘, 도핑되거나 도핑되지 않은, 또는 SOI(silicon-on-insulator) 기판의 활성 층을 포함한다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 사용될 수 있는 다른 기판은 멀티-레이어 기판(multi-layered substrate), 그라디언트 기판(gradient substrate), 또는 하이브리드 오리엔테이션 기판(hybrid orientation substrate)을 포함한다.
제1 능동 디바이스는, 제1 반도체 디바이스(201)를 위한 디자인의 원하는 구조적 및 기능적 특징을 생성하기 위해 사용될 수 있는 커패시터, 저항기, 인덕터 등의 광범위한 수동 디바이스 및 능동 디바이스를 포함한다. 제1 기판(203) 상이나 내부에 임의의 적합한 방법을 사용하여 제1 능동 디바이스가 형성될 수 있다.
제1 금속화 층(205)은 제1 기판(203) 및 제1 능동 디바이스 위에 형성되고, 기능 회로를 형성하기 위해 다양한 능동디바이스를 접속하도록 디자인된다. 실시형태에서, 제1 금속화 층(205)은 유전체의 교대 층(alternating layer)과 도전성 물질로 형성되고, 임의의 적합한 프로세스(성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 적어도 하나의 층간 유전체 층(ILD: interlayer dielectric layer)에 의해 제1 기판으로부터 분리된 4개의 금속화의 층들이 있을 수 있지만, 명확한 수의 제1 금속화 층(205)은 제1 반도체 디바이스(201)의 디자인에 의존한다.
제1 콘택트 패드(207)는 제1 금속화 층(205) 위에 형성되어 제1 금속화 층(205)과 전기적으로 접촉한다. 제1 콘택트 패드(207)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질이 대안적으로 사용될 수 있다. 물질의 층(미도시)을 형성하기 위해 스퍼터링 등의 성막 프로세스를 사용하여 제1 콘택트 패드(207)가 형성될 수 있고, 제1 콘택트 패드(207)를 사용하기 위해 적합한 프로세스(포토리소그래픽 마스킹 및 에칭 등)를 통해 물질의 층의 일부가 제거될 수 있다. 그러나, 제1 콘택트 패드(207)를 형성하기 위해 임의의 다른 적합한 프로세스가 사용될 수 있다. 제1 콘택트 패드는 약 0.5 ㎛ 내지 약 4 ㎛, 예컨대 약 1.45 ㎛의 두께를 갖도록 형성될 수 있다.
제1 패시베이션 층(211)은 제1 콘택트 패드(207)와 제1 금속화 층(205) 위의 제1 기판(203) 상에 형성될 수 있다. 제1 패시베이션 층(211)은 실리콘 산화물, 실리콘 질화물 등의 하나 이상의 적합한 유전 물질, 탄소 도핑 산화물 등의 로우-k 유전체, 다공성 탄소 도핑 실리콘 이산화물 등의 극저-k 유전체, 이들의 조합 등으로 이루어질 수 있다. 제1 패시베이션층(211)은, 임의의 적합한 프로세스가 사용될 수 있지만, CVD(chemical vapor deposition)와 같은 프로세스를 통해 형성될 수 있고, 약 0.5 ㎛ 내지 약 5 ㎛, 예컨대 약 9.25 KÅ의 두께를 가질 수 있다.
제1 콘택트 패드(207)와 예컨대 재배선 층(redistribution layer; RDL)(501)(도 2에 도시되지 않았지만 도 5에 관하여 예시민 개시됨) 사이의 접촉을 위한 도전성 영역을 제공하기 위해 제1 외부 접속부(209)가 형성될 수 있다. 실시형태에서, 제1 외부 접속부(209)는, 도전성 필러(pillar)가 될 수 있고, 약 5 ㎛ 내지 약 20 ㎛, 예컨대 약 10 ㎛의 두께까지 제1 패시베이션 층(211) 위에 포토레지스트(미도시)를 우선 형성함으로써 형성될 수 있다. 포토레지스트는 도전성 필러가 연장되는 제1 패시베이션 층(211)의 부분을 노출시키도록 패터닝될 수 있다. 패터닝되면, 포토레지스트는 제1 패시베이션 층(211)의 원하는 부분을 제거하기 위해 마스크로서 사용될 수 있고, 이에 따라 제1 외부 접속부(209)가 접촉하는 아래에 놓인 제1 콘택트 패드(207)의 부분을 노출시킨다.
제1 외부 접속부(209)는 제1 패시베이션 층(211)과 포토레지스트 양보의 개구(opening) 내에 형성될 수 있다. 제1 외부 접속부(209)는 니켈, 금, 땜납, 금속합금, 이들의 조합 등의 다른 도전성 물질이 사용될 수도 있지만 구리 등의 도전성 물질로 형성될 수 있다. 또한, 전기도금 등의 프로세스를 사용하여 제1 외부 접속부(209)가 형성될 수 있고, 이에 따라 제1 콘택트 패드(207)가 용액에 잠기며 제1 외부 접속부(209)가 형성될 제1 콘택트 패드(207)의 도전성 부분을 통해 전류가 흐르게 된다. 제1 패시베이션 층(211)과 포토레지스트의 개구를 충전 및/또는 과충전(overfill)시키기 위해, 용액과 전류는 개구 내에 예컨대 구리를 침전시키고 이에 따라 제1 외부 접속부(209)를 형성한다. 제1 패시베이션 층(211)의 개구의 포토레지스트 외측과 초과 도전성 물질은 예컨대 애싱(ashing) 프로세스, CMP(chemical mechanical polish) 프로세스, 이들의 조합 등을 사용하여 제거될 수 있다.
그러나, 당업자가 인식하게 되는 바와 같이, 제1 외부 접속부(209)를 형성하기 위한 상기 프로세스는 단지 하나의 설명이고, 이러한 정밀한 프로세스에 실시형태를 한정하는 것을 의미하지 않는다. 대신, 제1 외부 접속부(209)를 형성하기 위한 임의의 적합한 프로세스가 대안적으로 사용될 수 있기 때문에, 상기 프로세스는 예시만을 의도하는 것이다. 적합한 모든 프로세스가 본 실시형태의 범위 내에 완전히 포함되는 것을 의도한다.
폴리머 층(105)에 대한 제1 반도체 디바이스(201)의 부착을 돕기 위해, 제1 다이 부착 필름(217)이 제1 기판(203)의 반대 측 상에 배치될 수 있다. 실시형태에서, 제1 다이 부착 필름(217)은, 에폭시 수지, 페놀 수지, 아크릴 고무, 실리카 필러(silica filler), 또는 이들의 조합이고, 라미네이션 기술을 사용하여 도포된다. 그러나, 임의의 다른 적합한 대체 물질과 형성 방법이 대안적으로 사용될 수 있다.
도 3은 제2 반도체 디바이스(301)의 배치를 따른 폴리머 층(105) 상의 제1 반도체 디바이스(201)의 배치를 도시한다. 실시형태에서, 제2 반도체 디바이스(301)는 제2 기판(303), 제2 능동 디바이스(개별도시 안됨), 제2 금속화 층(305), 제2 콘택트 패드(307), 제2 패시베이션 층(311), 및 제2 외부 접속부(309), 및 제2 다이 부착 필름(317)을 포함할 수 있다. 실시형태에서, 제2 기판(303), 제 2 능동 디바이스, 제2 금속화 층(305), 제2 콘택트 패드(307), 제2 패시베이션 층(311), 제2 외부 접속부(309), 및 제2 다이 부착 필름(317)은, 도 2에 관하여 상술한 바와 같이, 제1 기판(203), 제1 능동 디바이스, 제1 금속화 층(205), 제1 콘택트 패드(207), 제1 패시베이션 층(211), 제1 외부 접속부(209), 및 제1 다이 부착 필름(217)과, 상이할 수도 있지만, 유사할 수 있다.
실시형태에서, 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)는 비아(113)들 중 상이한 비아들 사이에서 폴리머 층(105) 상에 배치될 수 있다. 실시형태에서, 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)는, 예컨대 픽 앤 플레이스 프로세스(pick and place process)를 사용하여 배치될 수 있다. 그러나, 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)를 폴리머 층(105) 상에 배치하는 임의의 다른 방법이 사용될 수도 있다.
도 4는 비아(113), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)의 캡슐화를 나타낸다. 상부 몰딩 부분과 상부 몰딩 부분으로부터 분리 가능한 하부 몰딩 부분을 포함할 수 있는 몰딩 디바이스(도 4에서 개별적으로 도시되지 않음) 내에서 캡슐화가 수행될 수 있다. 상부 몰딩 부분이 하부 몰딩 부분에 인접하도록 낮춰질(lowered) 때, 몰딩 구멍(molding cavity)은 제1 캐리어 기판(101), 비아(113), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)에 대하여 형성될 수 있다.
캡슐화 프로세스 중에, 상부 몰딩 부분은 하부 몰딩 부분에 인접하여 배치될 수 있고, 이에 따라 몰딩 구멍 내에 제1 캐리어 기판(101), 비아(113), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 둘러싸게 된다(enclosing). 둘러싸이게 되면, 몰딩 구멍으로부터의 기체(gas)의 유입(influx)과 유출(outflux)를 제어하기 위해, 상부 몰딩 부분과 하부 몰딩 부분은 밀봉(airtight seal)을 형성할 수 있다. 밀봉되면, 봉지재(encapsulant)(401)는 몰딩 구멍 내에 배치될 수 있다. 봉지재(401)는, 폴리이미드, PPS, PEEK, PES, 내열 결정 수지(heat resistant crystal resin), 이들의 조합 등의 몰딩 화합물 수지(molding compound resin)가 될 수 있다. 봉지재(401)는, 상부 몰딩 부분과 하부 몰딩 부분의 정렬(alignment) 전에, 몰딩 구멍 내에 배치되거나, 그렇지 않으면 주입구(injection port)를 통해 몰딩 구멍으로 주입될 수 있다.
제1 캐리어 기판(101), 비아(113), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 봉지재(401)가 캡슐화하도록, 몰딩 구멍 내에 봉지재(401)가 배치되면, 최적 보호를 위한 봉지재(401)의 경화를 위해, 봉지재(401)가 단단하게 될 수 있다. 정확한 경화 프로세스는 봉지재(401)로서 선택된 특정 물질에 적어도 부분적으로 좌우되지만, 봉지재(401)로서 몰딩 화합물이 선택되는 실시형태에서, 봉지재(401)를 약 100 ℃ 내지 약 130 ℃, 예컨대, 약 125 ℃로, 약 60 초 내지 약 3600 초, 예컨대 약 600 초동안 가열하는 등의 프로세스를 통해 경화가 이루어질 수 있다. 추가적으로, 경화 프로세스를 더 잘 제어하기 위해, 봉지재(401) 내에 기폭재 및/또는 촉매제가 포함될 수 있다.
그러나, 당업자가 인식하게 되는 바와 같이, 상기 경화 프로세스는 단지 예시적 프로세스이고 현재 실시형태를 제한하는 것을 의미하지 않는다. 봉지재(401)가 주위 온도에서 경화되게 하는 조사(irradiation) 등의 다른 경화 프로세스가 대안적으로 사용될 수 있다. 임의의 적합한 경화 프로세스가 사용될 수 있고, 이러한 모든 프로세스는 여기에서 논의되는 실시형태의 범위 내에 완전히 포함되는 것을 의도한다.
또한, 도 4는 추가 프로세싱을 위해 비아(113), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 노출시키기 위해 봉지재(401)의 시닝(thinning)을 나타낸다. 예컨대 기계적 연마 또는 CMP(chemical mechanical polishing) 프로세스를 사용하여 시닝이 수행될 수 있고, 이에 따라 비아(113), 제1 외부 접속부(209)[제1 반도체 디바이스(201) 상에 있음], 및 제2 외부 접속부(309)[제2 반도체 디바이스(301) 상에 있음]가 노출될 때까지, 봉지재(401), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 반응시키고 연마하기 위해 화학적 부식액과 연마재가 사용된다. 따라서, 제1 반도체 디바이스(201), 제2 반도체 디바이스(301), 및 비아(113)가 봉지재(401)와 동일 평면이 되는 평평한 표면을 가질 수 있다.
그러나, 상기 CMP 프로세스가 예시적 일실시형태로서 개시되었지만, 이것은 실시형태로의 한정을 의도하지 않는다. 봉지재(401), 제1 반도체 장치(201), 및 제2 반도체 장치(301)를 시닝하고 비아(113)를 노출시키기 위해 대안적으로 임의의 다른 적합한 제거 프로세스가 사용될 수 있다. 예컨대 일련의 화학적 에칭이 사용될 수 있다. 봉지재(401), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 시닝하기 위해 이 프로세스와 임의의 다른 적합한 프로세스가 사용될 수 있고, 이러한 모든 프로세스는 실시형태의 범위 내에 완전히 포함되는 것으로 의도된다.
도 5는 제1 반도체 디바이스(201), 제2 반도체 디바이스(301), 비아(113), 및 제3 외부 접속부(505)를 상호접속하기 위한 RDL(501)의 형성을 도시한다. 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)를 상호접속하기 위해 RDL(501)을 사용함으로써, 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)는 1000보다 큰 핀 카운트(pin count)를 가질 수 있다.
실시형태에서, CVD 또는 스퍼터링 등의 적합한 형성 프로세스를 통해 티타늄 구리 합금의 시드 층(미도시)을 우선 형성함으로써 RDL(501)이 형성될 수 있다. 이어서, 시드 층을 커버하기 위해 포토레지스트(미도시)가 형성될 수 있고, RDL(501)이 배치되기 원하는 시드 층의 일부를 노출시키도록 포토레지스트가 패터닝될 수 있다.
일단 포토레지스트가 형성 및 패터닝되면, 구리 등의 도전성 물질이 도금 등의 성막 프로세스를 통해 시드 층 상에 형성될 수 있다. 도전성 물질은 약 1 ㎛ 내지 약 10 ㎛, 예컨대 약 5 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 논의된 물질과 방법은 도전성 물질을 형성하기에 적합하지만 이 물질들은 단지 예시이다. AlCu 또는 Au 등의 임의의 다른 적합한 물질과 CVD 또는 PVD 등의 임의의 다른 적합한 형성 프로세스가 RDL(501)을 형성하기 위해 사용될 수 있다.
일단 도전성 물질이 형성되면, 포토레지스트는 에싱(ashing) 등의 적합한 제거 프로세스를 통해 제거될 수 있다. 또한, 포토레지스트의 제거 후에, 포토레지스트에 의해 커버되는 시드 층의 일부는, 예컨대 마스크 등의 도전성 물질을 사용하여 적합한 에치 프로세스를 통해 제거될 수 있다.
또한, 도 5는 다른 하부 구조체와 RDL(501)을 위한 보호와 절연을 제공하기 위해, RDL(501) 위의 제3 패시베이션 층(503)의 형성을 나타낸다. 실시형태에서, 제3 패시베이션 층(503)은, 폴리이미드 또는 폴리이미드 파생물 등의 임의의 적합한 물질이 사용될 수 있지만, PBO(polybenzoxazole)가 될 수 있다. 제3 패시베이션 층(503)은, 임의의 적합한 방법 및 두께가 대안적으로 사용될 수 있지만, 약 5 ㎛ 내지 약 25 ㎛, 예컨대 약 7 ㎛의 두께로 예컨대 스핀-코팅(spin-coating) 프로세스를 사용하여 배치될 수 있다.
또한, 도 5에 단일 RDL(501)만이 도시되어 있지만, 이것은 명확함을 위한 것이고, 본 실시형태를 한정하는 것으로 의도되지 않는다. 오히려, 3개의 RDL(501) 층과 같은 임의의 적합한 수의 도전성 및 패시베이션 층이 RDL(501)을 형성하기 위해 상술한 프로세스를 반복함으로써 형성될 수 있다. 임의의 적합한 수의 층이 사용될 수 있다.
도 5는 RDL(501)과 전기 접촉하게 하는 제3 외부 접속부(505)의 형성을 더 나타낸다. 실시형태에서, 제3 패시베이션 층(503)이 형성된 이후에, 아래 놓인 RDL(501)의 적어두 일부를 노출시키기 위해 제3 패시베이션 층(503)의 일부를 제거함으로써 제3 패시베이션 층(503)을 통해 개구가 형성될 수 있다. 개구는 RDL9501)과 제3 외부 접속부(505) 사이의 접촉을 가능하게 한다. RDL(501)의 일부를 노출시키기 위해 임의의 적합한 프로세스가 사용될 수 있지만, 개구는 적합한 포토리소그래픽 마스크 및 에칭 프로세스를 사용하여 형성될 수 있다.
실시형태에서, 제3 외부 접속부(505)는, 제3 패시베이션 층(503)을 통해 RDL(501) 상에 배치될 수 있고, 임의의 적합한 물질이 대안적으로 사용될 수 있지만, 땜납과 같은 공융(eutectic) 물질을 포함할 수 있는 BGA(ball grid array)가 될 수 있다. 선택적으로, 언더범프(underbump) 금속화가 제3 외부 접속부(505)와 RDL(501) 사이에 사용될 수 있다. 제3 외부 접속부(505)가 솔더 범프(solder bump)인 실시형태에서, 다이렉트 볼 드롭 프로세스(direct ball drop process)와 같은 볼 드롭 방법(ball drop method)를 사용하여 제3 외부 접속부(505)가 형성될 수 있다. 대안적으로, 증발, 전기도금, 프린팅(printing), 솔더 트랜스퍼(solder transfer) 등의 임의의 적합한 방법을 통해 주석의 층을 우선 형성하고, 이어서 원하는 범프 형상으로 물질을 형성하기 위해 리플로우(reflow)를 수행함으로써 솔더 범프가 형성될 수 있다. 제3 외부 접속부(505)가 형성되면, 구조가 추가 프로세스를 위해 적합하다는 것을 보장하기 위한 테스트가 수행될 수 있다.
도 6a는 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)로부터의 제1 캐리어 기판(101)의 디본딩(debonding)을 도시한다. 실시형태에서, 제3 외부 접속부(505) 그리고 이에 따라 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)를 포함하는 구조체는 링 구조체(601)에 부착될 수 있다. 링 구조체(601)는 디본딩 프로세스 도중과 이후의 구조체에 지지와 안정을 제공하는 것을 의도하는 금속링이 될 수 있다. 실시형태에서, 제3 외부 접속부(505), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)는, 임의의 적합한 접착 또는 부착이 대안적으로 사용될 수 있지만, 예컨대 자외선 테이프(603)를 사용하여 링 구조체에 부착된다.
제3 외부 접속부(505) 그리고 이에 따라 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)를 포함하는 구조체가 링 구조체(601)에 부착되면, 제1 캐리어 기판(101)은 접착층(103)의 접착 특성을 변경하기 위한 예컨대 열 프로세싱를 사용하여 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)를 포함하는 구조체로부터 디본딩될 수 있다. 특정 실시형태에서, 자외선(UV) 레이저, 이산화탄소(CO2) 레이저, 또는 적외선(IR) 레이저 등의 에너지 소스는 접착 층(103)이 접착 특성의 적어도 일부를 잃을 때까지 접착 층(103)에 조사하여(irradiate) 가열하기 위해 사용된다. 수행되면, 제1 캐리어 기판(101)과 접착 층(103)은 제3 외부 접속부(505), 제1 반도체 디바이스(201), 및 제2 반도체 디바이스(301)를 포함하는 구조체로부터 물리적으로 분리되고 제거될 수 있다.
도 6b는 제1 반도체 디바이스(201)와 제2 반도체 디바이스(301)로부터의 제1 캐리어 기판(101)의 디본딩(debonding)을 위한 다른 실시형태를 도시한다. 본 실시형태에서, 제3 외부 접속부(505)는 예컨대 제1 접작제(607)를 사용하여 제2 캐리어 기판(605)에 부착될 수 있다. 실시형태에서, 제2 캐리어 기판(605)은, 상이할 수도 있지만, 제1 캐리어 기판(101)과 유사하다. 부착되면, 접착 층(103)이 조사될 수 있고, 접착 층(103)과 제1 캐리어 기판(101)이 물리적으로 제거될 수 있다.
링 구조체(601)가 사용되는 실시형태로 돌아가면, 도 7은 제1 개구(703)를 형성하여 (제2 시드 층(109)과 연관된 각각의 비아(113)와 함께) 비아(13)를 노출시키기 위한 폴리머 층(105)의 패터닝을 도시한다. 실시형태에서, 하부 제1 시드 층(107)을 노출시키기 위해 제거되기 원하는 폴리머 층(105)의 부분을 향하여 레이저가 지향되는 예컨대 레이저 드릴링 방법을 사용하여 폴리머 층(105)이 패터닝될 수 있다. 레이저 드릴링 프로세스 중에, 드릴 에너지(drill energy)는 0.1 mJ로부터 약 60 mJ까지의 범위 내에 있을 수 있고, 드릴 각도(drill angle)는 폴리머 층(105)의 법선(normal)에 대하여 약 0도[폴리머 층(105)에 수직임] 내지 약 85도가 된다.
실시형태에서, 비아(113)의 제1 폭(W1)보다 작은 제2 폭(W2)을 갖도록 비아(113) 위에 제1 개구(703)를 형성하기 위해 패터닝이 형성될 수 있다. 예컨대, 제1 폭(W1)이 약 200 ㎛인 실시형태에서, 제1 개구(703)는 약 200 ㎛보다 작은 예컨대 약 150 ㎛의 제2 폭(W2)을 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
다른 실시형태에서, 폴리머 층(105)에 대하여 포토레지스트(도 7에 개별적으로 도시되지 않음)를 우선 도포하고, 화학 반응을 유도하기 위해 패터닝된 에너지 소스(예컨대, 패터닝된 광원)에 포토레지스트를 노출시킴으로써 폴리머 층(105)이 패터닝될 수 있고, 이에 따라 패터닝된 광원에 노출된 포토레지스트의 부분에서 물리적 변화가 유도된다. 이어서, 물리적 변화의 장점을 취하고 원하는 패턴에 따라 포토레지스트의 노출 부분 또는 포토레지스트의 비노출 부분 중 하나를 선택적으로 제거하기 위해, 노출된 포토레지스트에 현상액을 도포하고, 폴리머 층(105)의 하부 노출 부분은 예컨대 건식 에칭 프로세스에 의해 제거된다. 그러나, 폴리머 층(105)을 패터닝하기 위한 임의의 다른 적합한 방법이 사용될 수 있다.
도 8a-8b는 폴리머 층(105)의 나머지의 제거와 함께 하부 제2 시드 층(109)를 노출시키기 위해 패터닝된 폴리머 층(105)을 통한 제1 시드 층(107)의 패터닝을 도시하고, 도 8b는 제1 시드 층(107) 및 제2 시드 층(109)의 단일 조합의 상면도를 도시한다. 실시형태에서, 제1 시드 층(107)의 패터닝 및 폴리머 층(105)의 제거는 제1 시드 층(107)을 패터닝하기 위해 제1 단계가 사용되는 2단계 PLDC(post laser drill cleaning) 프로세스를 사용하여 수행될 수 있다.
예컨대, 실시형태에서, PLDC 프로세스의 제1 단계는 플라즈마에 의한 건식 에칭 프로세스와 같은 이방성 에칭 프로세스 등의 제1 에칭 프로세스를 포함할 수 있다. 예컨대, 일 실시형태에서, 제1 에칭 프로세스는, 제1 시드 층(107)에 선택적인 에칭제를 사용하고, (패터닝된 폴리머 층(105)에 의해 마스킹된) 제1 시드 층(107)의 노출 부분을 향하여 에칭제를 지향시킨다. 이와 같이, 제1 개구(703)의 패턴은 제1 시드 층(107)으로 전사되고 제2 시드 층(109)을 노출시킬 수 있다.
특히, 폴리머 층(105)(추가로 후술됨)의 제거 전에 폴리머 층(105) 내에 제1 개구(703)가 이미 형성되어 있기 때문에, 제1 에칭 프로세스 중에 제1 시드 층(107)의 부분이 노출된다. 이와 같이, 제1 에칭 프로세스가 제1 시드 층(107)의 노출 부분을 제거함으로써, 제1 개구(703)의 패턴을 제1 시드 층(107)으로 전사하고 하부 제2 시드 층(109)을 노출시킨다.
제2 시드 층(109)이 노출되면, 폴리머 층(105)의 나머지를 제거하기 위해 PLDC의 제2 단계가 사용될 수 있다. 예컨대, 제2 단계는, 폴리머 층(105)의 물질에 선택적인 에칭제로 이방성 에칭 프로세스(플라즈마에 의한 건식 에칭 프로세스)와 같은 제2 에칭 프로세스를 사용할 수 있다. 폴리머 층(105)의 물질에 선택적인 에칭제에 의해서, 제2 에칭 프로세스는 제1 시드 층(107) 및 제2 시드 층(109)의 물질을 제거하거나 최소로 제거함으로써 폴리머 층(105)의 물질을 제거할 수 있다. 그러나, 폴리머 층(105)을 제거하기 위해 습식 에칭 프로세스와 같은 임의의 적합한 프로세스가 사용될 수 있다.
도 8b를 참조하면, 제1 시드 층(107)은 중앙 영역이 제거된 링 형상으로 패터닝될 수 있다. 실시형태에서, 링 형상은 약 30 ㎛ 내지 약 250 ㎛, 예컨대 약 200 ㎛의 제1 폭(W1)의 외경(Do) 및 약 10 ㎛ 내지 약 230 ㎛, 예컨대 약 150 ㎛의 제2 폭(W2)의 내경(Di)을 가질 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
또한, 제1 시드 층(107)은 링 형상으로 패터닝되는 것으로 도시되어 있지만, 이 형상은 예시를 의도하고 한정을 의도하지 않는다. 대신, 추가적인 접착성을 제공할 수 있는 임의의 적합한 형상이 사용될 수 있다. 예컨대, 제1 시드 층(107)은 직사각형 형성 또는 임의의 다른 적합한 형상으로 패터닝될 수 있다. 이러한 모든 형상들은 실시형태들의 범위 내에 포함되는 것으로 의도된다.
제1 개구(703)를 형성하기 위해 (예컨대, 레이저 드릴을 사용하여) 폴리머 층(105)을 개방하고 PLDC(예컨대, 다단계 플라즈마 세정을 사용)에 후속하여, 결과적인 구조체는 개방된 제2 시드 층(109)(예컨대, 구리) 둘레의 탈 습윤 링(de-wetting ring)(예컨대, 티타늄)을 갖는다. 이러한 탈 습윤 링은, 스트레스 버퍼(stress buffer)로서 기능하기 위한 폴리머 층(105)에 대한 추가 필요성과 비용없이, 금속 콘택트와 비아(113)(TIV(through interposer via)) 사이의 추가적인 층간 박리를 초래할 수 있는, 언더필과 땜납 사이의 층간 박리 문제를 방지하는 것을 돕기 위한 탈 습윤 구조체로서 기능한다.
선택적으로, 폴리머 층(105)이 제거된 후에, 지금 노출된 제2 시드 층(109)을 보호하기 위해 후면 볼 패드(backside ball pad)(도 8a에 개별적으로 도시되지 않음)가 배치될 수 있다. 실시형태에서, 임의의 적합한 물질이 대안적으로 사용될 수 있지만, 후면 볼 패드는 OSP(organic solderability preservative) 또는 페이스트(paste) 상의 땜납과 같은 도전성 물질을 포함할 수 있다. 실시형태에서, 임의의 적합한 도포 방법이 대안적으로 사용될 수 있지만, 후면 볼 패드가 스텐실(stencil)을 사용하여 도포되어, 범프 형상을 형성하기 위해 리플로우될 수 있다.
또한 선택적으로, 후면 볼 패드와 제1 시드 층(107) 및 제2 시드 층(109) 사이의 접합부(joint)를 수분 침투로부터 밀봉하기 위해 후면 볼 패드 위에 후면 보호 층(도 8a에 도시되지 않음)이 배치되어 패터닝될 수 있다. 실시형태에서, 후면 보호 층은, PBO, 솔더 저항(Solder Resistance; SR), 라미네이션 화합물(Lamination Compound; LC) 테이프, 아지노모토 빌드 업 필름(Ajinomoto build-up film; ABF), 비도전성 페이스트(non-conductive paste; NCP), 비도전성 필름(non-conductive film; NCF), 패터닝된 언더필(patterned underfill; PUF), 휨 개선 접착제(warpage improvement adhesive; WIA), 액상 몰딩 화합물 V9, 이들의 조합 등의 보호 물질이 될 수 있다. 그러나, 임의의 적합한 물질이 사용될 수도 있다. 후면 보호 층은 스크린 인쇄, 라미네이션, 스핀 코팅 등의 프로세스를 사용하여 약 1 ㎛ 내지 약 100 ㎛의 두께로 도포될 수 있다.
도 9는 (후면 볼 패드가 존재하지 않는 실시형태에서) 제1 시드 층(107) 및 제2 시드 층(109)과 물리적으로 접촉하는 제4 외부 접속부(903)의 배치를 도시한다. 실시형태에서, 제4 외부 접속부(903)는 비아들(113) 사이예컨대, 제1 패키지(1000)와 제2 패키지(1019)(도 9에서 도시되지 않았지만 도 10에 관하여 도시되고 후술됨)에 외부 접속을 제공하도록 형성될 수 있다. 제4 외부 접속부(903)는 마이크로범프(microbump), 또는 C4(controlled collapse chip connection) 범프 등의 범프와 접촉될 수 있고, 주석 등의 물질 또는 페스트(past) 상의 땜납, 은, 또는 구리 등의 다른 적합한 물질을 포함할 수 있다. 제4 외부 접속부(903)가 주석 땜납 범프인 실시형태에서, 증착, 전기도금, 프린팅(printing), 땜납 전달(solder transfer), 볼 배치, 등의 임의의 적합한 방법을 통해 약 100 ㎛의 두께까지 주석의 층을 우선 형성함으로써 제4 외부 접속부(903)가 형성될 수 있다. 이 구조 상에 주석의 층이 형성되면, 원하는 범프 형상으로 물질을 형성하기 위해 리플로우(reflow)가 수행된다.
도 10은 제1 패키지(1000)에 대한 제4 외부 접속부(903)의 본딩을 도시한다. 실시형태에서, 제1 패키지(1000)는 제3 기판(1003), 제3 반도체 디바이스(1005), 제4 반도체 디바이스(1007)(제3 반도체 디바이스(1005)에 본딩됨), (제4 외부 접속부(903)에 전기 접속을 위한) 제3 콘택트 패드(1009), 및 제2 봉지재(1011)를 포함할 수 있다. 실시형태에서, 제3 기판(1003)은 예컨대 제3 반도체 디바이스(1005)와 제4 반도체 디바이스(1007)를 제4 외부 접속부(903)에 접속하기 위한 내부 상호접속부(예컨대, 관통 기판 비아(1015))를 포함하는 패키징 기판이 될 수 있다.
대안적으로, 제3 기판(1003)은 제3 반도체 디바이스(1005)와 제4 반도체 디바이스(1007)를 제4 외부 접속부(903)에 접속하기 위한 중간 기판으로서 사용되는 인터포저(interposer)가 될 수 있다. 본 실시형태에서 제3 기판(1003)은 예컨대 실리콘 기판, 도핑되거나 도핑되지 않은 것 또는 SOI(silicon-on-insulator) 기판의 능동 층(active layer)이 될 수 있다. 그러나, 대안적으로, 제3 기판(1003)은 적합한 보호 및/또는 상호접속 기능을 제공할 수 있는 유리 기판, 세라믹 기판, 폴리머 기판, 또는 임의의 다른 기판이 될 수 있다. 이 물질 및 임의의 다른 적합한 물질이 제3 기판(1003)을 위해 대안적으로 사용될 수 있다.
제3 반도체 디바이스(1005)는 로직 다이(logic die), CPU(central processing unit) 다이, 메모리 다이(예컨대, DRAM 다이), 이들의 조합 등의 의도된 목적을 위해 디자인된 반도체 디바이스가 될 수 있다. 실시형태에서, 제3 반도체 디바이스(1005)는 특정 기능을 위해 설계되는 바에 따라트랜지스터, 커패시터, 인덕터, 저항, 제1 금속화 층(미도시) 등의 집적 회로 장치를 포함한다. 실시형태에서, 제3 반도체 디바이스(1005)는 제1 반도체 디바이스(201)와 함께 또는 동시에 동작하도록 디자인 및 제조된다.
제4 반도체 디바이스(1007)는 제3 반도체 디바이스(1005)와 유사하게 될 수 있다. 예컨대, 제4 반도체 디바이스(1007)는 원하는 기능을 위한 집적 회로 장치를 포함하고 의도하는 목적을 위해 디자인된 반도체 디바이스(예컨대, DRAM 다이)가 될 수 있다. 실시형태에서, 제4 반도체 디바이스(1007)는 제1 반도체 디바이스(201) 및/또는 제3 반도체 디바이스(1005)와 함께 또는 동시에 동작하도록 디자인된다.
제4 반도체 디바이스(1007)는 제3 반도체 디바이스(1005)에 본딩될 수 있다. 실시형태에서, 제4 반도체 디바이스(1007)는 접착을 사용하는 등에 의해 제3 반도체 디바이스(1005)와 물리적으로만 본딩된다. 본 실시형태에서, 제4 반도체 디바이스(1007) 및 제3 반도체 디바이스(1005)는, 임의의 적합한 전기적 본딩이 사용될 수 있지만, 예컨대 와이어 본드(1017)를 사용하여 제3 기판(1003)에 전기적으로 접속될 수 있다.
대안적으로, 제4 반도체 디바이스(1007)는 제3 반도체 디바이스(1005)에 물리적으로 그리고 전기적으로 본딩될 수 있다. 본 실시형태에서, 제4 반도체 디바이스(1007)는, 제3 반도체 디바이스(1005)와 제4 반도체 디바이스(1007)를 상호접속하기 위해, 제3 반도체 디바이스(1005) 상에 제5 외부 접속부(도 10에 개별적으로 도시되지 않음)와 접속하는 제4 외부 접속부(도 10에 개별적으로 도시되지 않음)를 포함할 수 있다.
제3 콘택트 패드(1009)는 제3 반도체 디바이스(1005)와 예컨대 제4 외부 접속부(903) 사이에 전기 접속을 형성하기 위해 제3 기판(1003) 상에 형성될 수 있다. 실시형태에서 제3 콘택트 패드(1009)는 제3 기판(1003) 내의 전기 라우팅[기판 비아(1015) 등을 통함] 위에 형성되어 전기 라우팅과 전기 접촉될 수 있다. 제3 콘택트 패드(1009)는 알루미늄을 포함할 수 있지만, 구리와 같은 다른 물질이 대안적으로 사용될 수 있다. 물질의 층(미도시)을 형성하기 위해 스퍼터링 등의 성막 프로세스를 사용하여 제3 콘택트 패드(1009)가 형성될 수 있고, 제3 콘택트 패드(1009)를 사용하기 위해 적합한 프로세스(포토리소그래픽 마스킹 및 에칭 등)를 통해 물질의 층의 일부가 제거될 수 있다. 그러나, 제3 콘택트 패드(1009)를 형성하기 위해 임의의 다른 적합한 프로세스가 사용될 수 있다. 제3 콘택트 패드(1009)는 약 0.5 ㎛ 내지 약 4 ㎛, 예컨대 약 1.45 ㎛의 두께를 갖도록 형성될 수 있다.
제3 반도체 디바이스(1005), 제4 반도체 디바이스(1007), 및 제3 기판(1003)을 봉합 및 보호하기 위해 제2 봉지재(1011)가 사용될 수 있다. 실시형태에서, 제2 봉지재(1011)는 몰딩 화합물이 될 수 있고, 몰딩 장치(도 10에 도시되지 않음)를 사용하여 배치될 수 있다. 예컨대, 제3 기판(1003), 제3 반도체 디바이스(1005), 및 제4 반도체 디바이스(1007)는 몰딩 장치의 구멍(cavity) 내에 배치될 수 있고, 구멍은 기밀하게 밀봉될 수 있다. 제2 봉지재(1011)는 구멍이 기밀하게 밀봉되기 전에 구멍 내에 배치되거나 그렇지 않으면 주입구를 통해 구멍에 주입될 수 있다. 실시형태에서, 제2 봉지재(1011)는 폴리이미드, PPS, PEEK, PES, 열 저항 결정 수지, 이들의 조합 등의 몰딩 화합물 수지가 될 수 있다.
제2 봉지재(1011)가 제3 기판(1003), 제3 반도체 디바이스(1005), 및 제4 반도체 디바이스(1007) 주위의 영역을 봉합하도록 구멍에 제2 봉지재(1011)가 배치되면, 최적의 보호를 위해 제2 봉지재(1011)를 경화되도록 제2 봉지재(1011)가 단단하게 될 수 있다. 정확한 경화 프로세스는 제2 봉지재(1011)로서 선택된 특정 물질에 적어도 부분적으로 좌우되지만, 제2 봉지재(1011)로서 몰딩 화합물이 선택되는 실시형태에서, 제2 봉지재(1011)를 약 100 ℃ 내지 약 130 ℃, 예컨대, 약 125 ℃로, 약 60 초 내지 약 3000 초, 예컨대 약 600 초동안 가열하는 등의 프로세스를 통해 경화가 이루어질 수 있다. 추가적으로, 경화 프로세스를 더 잘 제어하기 위해, 제2 봉지재(1011) 내에 기폭재 및/또는 촉매제가 포함될 수 있다.
그러나, 당업자가 인식하게 되는 바와 같이, 상기 경화 프로세스는 단지 예시적 프로세스이고 현재 실시형태를 제한하는 것을 의미하지 않는다. 제2 봉지재(1011)가 주위 온도에서 경화되게 하는 조사(irradiation) 등의 다른 경화 프로세스가 사용될 수 있다. 임의의 적합한 경화 프로세스가 사용될 수 있고, 이러한 모든 프로세스는 여기에서 논의되는 실시형태의 범위 내에 완전히 포함되는 것을 의도한다.
제4 외부 접속부(903)가 형성되면, 제4 외부 접속부(903)는 제3 콘택트 패드(1009)와 정렬되고(aligned) 제3 콘택트 패드(1009)와 물리적으로 접촉하도록 배치되어, 본딩이 수행된다. 예컨대, 제4 외부 접속부(903)가 땜납 범프인 실시형태에서, 본딩 프로세스는 리플로우 프로세스를 포함할 수 있고, 이에 따라 제4 외부 접속부(903)의 온도는, 제4 외부 접속부(903)가 액화되어 유동하는 포인트까지 상승하고, 이에 따라 제4 외부 접속부(903)가 다시 경화되면 제4 외부 접속부(903)에 제1 패키지(1000)가 본딩된다.
제2 반도체 디바이스(301) 위에 (예컨대, DRAM 패키지가 될 수 있는) 제1 패키지(1000)를 배치함으로써, 제1 패키지(1000)를 수용하도록 디자인된 제1 수용 영역(1002) 위에 제1 패키지(1000)가 배치된다. 실시형태에서, 제1 수용 영역(1002)은 제1 수용 영역(1002)에 배치되는 제1 패키지(1000)의 원하는 사이즈에 의해 결정되는 사이즈 및 형상을 갖는다.
도 10은 또한 제4 외부 접속부(903)에 대한 제2 패키지(1019)의 본딩을 도시한다. 실시형태에서, 제2 패키지(1019)는, 제1 패키지(1000)와 유사할 수 있고, 유사한 프로세스를 사용하여 제4 외부 접속부(903)에 본딩될 수 있다. 그러나, 제2 패키지(1019)는 제1 패키지(1000)와 상이할 수도 있다.
도 10은 또한 제1 패키지(1000)와 제2 패키지(1019) 사이의 언더필 물질(1021)의 배치를 도시한다. 실시형태에서, 언더필 물질(1021)은 동작 중의 열의 생성에 의해 야기되는 스트레스 등의 동작에서의 열화와 환경적 열화로부터 제1 패키지(1000)와 제2 패키지(1019)를 보호하고(cushion) 지지하는데 사용되는 보호 물질이다. 언더필 물질(1021)은 제1 패키지(1000)와 제2 패키지(1019) 사이의 공간에 주입 또는 형성될 수 있고, 예컨대 제1 패키지(1000)와 제2 패키지(1019) 사이에 제공되는 액체 에폭시를 포함할 수 있으며, 이어서 단단하게 경화된다.
도 11은 제2 패키지(1019)로부터 제1 패키지(1000)의 단일화(singulation)를 도시한다. 실시형태에서 단일화는 언더필 물질(1021) 및 봉지재(401)를 슬라이스하기 위해 톱날(saw blade)(별도로 도시되지 않음)을 사용함으로써 수행될 수 있다. 그러나, 통상의 기술자가 인식하게 되는 바와 같이, 단일화를 위해 톱날을 사용하는 것은 단지 하나의 예시적 실시형태이고, 한정을 의도하지 않는다. 하나 이상의 에칭을 사용하는 등의 단일화를 수행하는 임의의 방법이 사용될 수 있다. 이 방법 및 임의의 다른 적합한 방법이 제2 패키지(1019)로부터 제1 패키지(1000)를 단일화하기 위해 사용될 수 있다.
상기한 바와 같이 제1 시드 층(107)을 사용하여 탈 습윤 구조체로 패터닝함으로써, 언더필 물질(1021)과 제4 외부 접속부(903) 사이의 층간 박리의 위험이 감소될 수 있다. 이와 같이, 제4 외부 접속부(903)와 비아(113) 사이의 층간 박리 또는 크랙(crack)의 위험이 감소될 수 있다. 이러한 향상은 제조 프로세스의 수율을 증가시킬 것이다.
실시형태에서, 반도체 디바이스를 제조하는 방법은, 기판 위에 제1 라이닝 층을 성막하는 단계; 상기 제1 라이닝 층과 물리적으로 접촉하는 제1 시드 층을 성막하는 단계; 상기 제1 시드 층 상에 비아를 도금하는 단계; 상기 비아를 마스크로서 사용하여 상기 제1 라이닝 층과 상기 제1 시드 층의 부분을 제거하는 단계; 상기 비아를 반도체 다이와 함께 봉지재로 캡슐화하는 단계; 및 상기 비아를 캡슐화한 후에, 상기 제1 시드 층의 외측 부분을 노출시키지 않고 상기 제1 시드 층의 내측 부분을 노출시키기 위해 상기 제1 라이닝 층을 패터닝하는 단계를 포함한다. 실시형태에서, 상기 제1 라이닝 층은 티타늄을 포함한다. 실시형태에서, 상기 제1 시드 층은 구리를 포함한다. 실시형태에서, 상기 방법은 상기 비아를 캡슐화한 후에 상기 비아 위에 폴리머 층을 형성하는 단계를 더 포함한다. 실시형태에서, 상기 방법은 상기 제1 라이닝 층을 노출시키기 위해 상기 폴리머 층의 부분을 제거하는 단계를 더 포함한다. 실시형태에서, 상기 폴리머 층의 부분을 제거하는 단계는 상기 폴리머 층에 레이저를 지향시키는 단계를 더 포함한다. 실시형태에서, 상기 방법은, 상기 제1 라이닝 층 및 상기 제1 시드 층 모두와 직접 물리적으로 접촉하는 도전성 물질을 배치하는 단계를 더 포함한다.
다른 실시형태에서, 반도체 디바이스를 제조하는 방법은, 폴리머 층 위에 봉지재 - 상기 봉지재는 반도체 디바이스 및 복수의 비아를 캡슐화하고, 복수의 비아 각각은 상기 반도체 디바이스로부터 측방향으로 분리되는 것임 - 를 배치하는 단계; 상기 복수의 비아 중 하나의 제1 라이닝 층을 노출시키기 위해 상기 폴리머 층을 패터닝하는 단계; 상기 폴리머 층을 마스크로서 사용하여 수행되고, 제1 시드 층의 일부를 노출시키는 것인, 상기 제1 라이닝 층을 링 구조체로 패터닝하는 단계; 상기 제1 라이닝 층을 통해 상기 제1 시드 층과 물리적으로 접촉하는 도전성 물질을 배치하는 단계를 포함한다. 실시형태에서, 상기 제1 라이닝 층은 티타늄을 포함한다. 실시형태에서, 상기 제1 시드 층은 구리를 포함한다. 실시형태에서, 상기 폴리머 층을 패터닝하는 단계는 레이저 드릴을 포함한다. 실시형태에서, 상기 제1 라이닝 층을 패터닝하는 단계는 건식 에칭 프로세스를 수행하는 단계를 포함한다. 실시형태에서, 상기 방법은 상기 제1 라이닝 층을 패터닝한 후에 상기 폴리머 층을 제거하는 단계를 더 포함한다. 실시형태에서, 상기 링 구조체는 약 150 ㎛ 내지 약 200 ㎛의 내경을 갖는다.
다른 실시형태에서, 반도체 디바이스는, 반도체 디바이스를 캡슐화하는 봉지재; 및 상기 봉지재의 제1 측으로부터 상기 봉지재의 제2 측으로 연장되는 제1 비아를 포함하고, 상기 제1 비아는, 제1 라이닝 층; 상기 제1 라이닝 층과 상이하며, 상기 제1 라이닝 층과 물리적으로 접촉하는 제1 시드 층; 및 상기 제1 시드 층의 상기 제1 라이닝 층과 반대 측 상에서 상기 제1 시드 층과 물리적으로 접촉하는 도전성 물질을 포함하며, 상기 제1 라이닝 층은 링 형상이다. 실시형태에서, 상기 링 구조체는 약 150 ㎛보다 큰 내경을 갖는다. 실시형태에서, 상기 링 구조체는 약 200 ㎛보다 작은 내경을 갖는다. 실시형태에서, 상기 제1 라이닝 층은 탈 습윤 물질을 포함한다. 실시형태에서, 상기 탈 습윤 물질은 티타늄이다. 실시형태에서, 상기 티타늄은 50 Å 내지 300 Å의 두께를 갖는다.
1) 본 개시의 제1 양태에 따른 반도체 디바이스를 제조하는 방법은, 기판 위에 제1 라이닝 층을 성막하는 단계; 상기 제1 라이닝 층과 물리적으로 접촉하는 제1 시드 층을 성막하는 단계; 상기 제1 시드 층 상에 비아를 도금하는 단계; 상기 비아를 마스크로서 사용하여 상기 제1 라이닝 층과 상기 제1 시드 층의 부분을 제거하는 단계; 상기 비아를 반도체 다이와 함께 봉지재로 캡슐화하는 단계; 및 상기 비아를 캡슐화한 후에, 상기 제1 시드 층의 외측 부분을 노출시키지 않고 상기 제1 시드 층의 내측 부분을 노출시키기 위해 상기 제1 라이닝 층을 패터닝하는 단계를 포함한다.
2) 본 개시의 제1 양태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 제1 라이닝 층은 티타늄을 포함한다.
3) 본 개시의 제1 양태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 제1 시드 층은 구리를 포함한다.
4) 본 개시의 제1 양태에 따른 반도체 디바이스를 제조하는 방법은, 상기 비아를 캡슐화한 후에 상기 비아 위에 폴리머 층을 형성하는 단계를 더 포함한다.
5) 본 개시의 제1 양태에 따른 반도체 디바이스를 제조하는 방법은, 상기 제1 라이닝 층을 노출시키기 위해 상기 폴리머 층의 부분을 제거하는 단계를 더 포함한다.
6) 본 개시의 제1 양태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 폴리머 층의 부분을 제거하는 단계는 상기 폴리머 층에 레이저를 지향시키는 단계를 더 포함한다.
7) 본 개시의 제1 양태에 따른 반도체 디바이스를 제조하는 방법은, 상기 제1 라이닝 층 및 상기 제1 시드 층 모두와 직접 물리적으로 접촉하는 도전성 물질을 배치하는 단계를 더 포함한다.
8) 본 개시의 제2 양태에 따른 반도체 디바이스를 제조하는 방법은, 폴리머 층 위에 봉지재 - 상기 봉지재는 반도체 디바이스 및 복수의 비아를 캡슐화하고, 복수의 비아 각각은 상기 반도체 디바이스로부터 측방향으로 분리되는 것임 - 를 배치하는 단계; 상기 복수의 비아 중 하나의 제1 라이닝 층을 노출시키기 위해 상기 폴리머 층을 패터닝하는 단계; 상기 폴리머 층을 마스크로서 사용하여 수행되고, 제1 시드 층의 일부를 노출시키는 것인, 상기 제1 라이닝 층을 링 구조체로 패터닝하는 단계; 상기 제1 라이닝 층을 통해 상기 제1 시드 층과 물리적으로 접촉하는 도전성 물질을 배치하는 단계를 포함한다.
9) 본 개시의 제2 양태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 제1 라이닝 층은 티타늄을 포함한다.
10) 본 개시의 제2 양태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 제1 시드 층은 구리를 포함한다.
11) 본 개시의 제2 양태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 폴리머 층을 패터닝하는 단계는 레이저 드릴을 포함한다.
12) 본 개시의 제2 양태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 제1 라이닝 층을 패터닝하는 단계는 건식 에칭 프로세스를 수행하는 단계를 포함한다.
13) 본 개시의 제2 양태에 따른 반도체 디바이스를 제조하는 방법은, 상기 제1 라이닝 층을 패터닝한 후에 상기 폴리머 층을 제거하는 단계를 더 포함한다.
14) 본 개시의 제2 양태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 링 구조체는 약 150 ㎛ 내지 약 200 ㎛의 내경을 갖는다.
15) 본 개시의 제3 양태에 따른 반도체 디바이스는, 반도체 디바이스를 캡슐화하는 봉지재; 및 상기 봉지재의 제1 측으로부터 상기 봉지재의 제2 측으로 연장되는 제1 비아를 포함하고, 상기 제1 비아는, 제1 라이닝 층; 상기 제1 라이닝 층과 상이하며, 상기 제1 라이닝 층과 물리적으로 접촉하는 제1 시드 층; 및 상기 제1 시드 층의 상기 제1 라이닝 층과 반대 측 상에서 상기 제1 시드 층과 물리적으로 접촉하는 도전성 물질을 포함하며, 상기 제1 라이닝 층은 링 형상이다.
16) 본 개시의 제3 양태에 따른 반도체 디바이스에 있어서, 상기 링 구조체는 약 150 ㎛보다 큰 내경을 갖는다.
17) 본 개시의 제3 양태에 따른 반도체 디바이스에 있어서, 상기 링 구조체는 약 200 ㎛보다 작은 내경을 갖는다.
18) 본 개시의 제3 양태에 따른 반도체 디바이스에 있어서, 상기 제1 라이닝 층은 탈 습윤 물질을 포함한다.
19) 본 개시의 제3 양태에 따른 반도체 디바이스에 있어서, 상기 탈 습윤 물질은 티타늄이다.
20) 본 개시의 제3 양태에 따른 반도체 디바이스에 있어서, 상기 티타늄은 50 Å 내지 300 Å의 두께를 갖는다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위의 폴리머 층 위에 제1 라이닝 층을 성막하는 단계;
    상기 제1 라이닝 층과 물리적으로 접촉하는 제1 시드 층을 성막하는 단계;
    상기 제1 시드 층 상에 비아를 도금하는 단계;
    상기 비아를 마스크로서 사용하여 상기 제1 라이닝 층과 상기 제1 시드 층의 부분을 제거하는 단계;
    상기 비아를 반도체 다이와 함께 봉지재로 캡슐화하는 단계;
    상기 비아를 캡슐화한 후에, 상기 폴리머 층을 관통하는 개구를 형성하는 단계;
    상기 폴리머 층을 관통하는 개구를 형성한 후에, 상기 제1 시드 층의 외측 부분을 노출시키지 않고 상기 제1 시드 층의 내측 부분을 노출시키기 위해 상기 제1 라이닝 층을 패터닝하는 단계 - 상기 제1 라이닝 층을 패터닝한 후에, 상기 폴리머 층을 관통하는 상기 개구는 상기 제1 시드 층의 부분의 바로 위에 있음 - ; 및
    상기 제1 라이닝 층을 패터닝한 후에 상기 폴리머 층을 제거하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 라이닝 층은 티타늄을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서,
    상기 제1 시드 층은 구리를 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 비아를 캡슐화한 후에 상기 비아 위에 폴리머 층을 형성하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  5. 제4항에 있어서,
    상기 제1 라이닝 층을 노출시키기 위해 상기 폴리머 층의 부분을 제거하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    상기 폴리머 층의 부분을 제거하는 단계는 상기 폴리머 층에 레이저를 지향시키는 단계를 더 포함하는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서,
    상기 제1 라이닝 층 및 상기 제1 시드 층 모두와 직접 물리적으로 접촉하는 도전성 물질을 배치하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    폴리머 층 위에 봉지재 - 상기 봉지재는 반도체 디바이스 및 복수의 비아를 캡슐화하고, 복수의 비아 각각은 상기 반도체 디바이스로부터 측방향으로 분리되는 것임 - 를 배치하는 단계;
    상기 복수의 비아 중 하나의 제1 라이닝 층을 노출시키기 위해 상기 폴리머 층을 패터닝하는 단계;
    상기 폴리머 층을 마스크로서 사용하여 수행되고, 제1 시드 층의 일부를 노출시키는 것인, 상기 제1 라이닝 층을 링 구조체로 패터닝하는 단계;
    상기 제1 라이닝 층을 패터닝한 후에 상기 폴리머 층을 제거하는 단계; 및
    상기 제1 라이닝 층을 통해 상기 제1 시드 층과 물리적으로 접촉하는 도전성 물질을 배치하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 삭제
  10. 반도체 디바이스에 있어서,
    반도체 디바이스를 캡슐화하는 봉지재; 및
    상기 봉지재의 제1 측으로부터 상기 봉지재의 제2 측으로 연장되는 제1 비아
    를 포함하고,
    상기 제1 비아는,
    제1 라이닝 층;
    상기 제1 라이닝 층과 상이하며, 상기 제1 라이닝 층과 물리적으로 접촉하는 제1 시드 층; 및
    상기 제1 시드 층의 상기 제1 라이닝 층과 반대 측 상에서 상기 제1 시드 층과 물리적으로 접촉하는 도전성 물질
    을 포함하고,
    상기 제1 라이닝 층은, 링 형상이고, 상기 제1 시드 층의 외측 측벽과 정렬되는 외측 측벽을 갖는 것인, 반도체 디바이스.
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