JPH0621456A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 一対のゲ−ト電極で挾み込むごとく制御され
る超薄膜トランジスタのゲ−ト電極の形成に関し、パタ
−ン形成装置の位置合わせ精度と無関係に、実効的な自
己整合の関係での電極の配置構成を実現する。 【構成】 超薄膜半導体層の形成にウエ−ハ貼合せ技術
とＳｉ／ＳｉＯ２選択研磨技術を用いる。薄膜半導体層
３０下部の埋込ゲ−ト電極４１の製造はウエ−ハ貼合せ
工程以前に実施する。埋込ゲ−ト電極４１として半導体
より質量が十分重い、Ｗ、Ｍｏのごとき高融点金属又は
その珪化膜を用いる。薄膜半導体層３０上部のゲ−ト電
極６１のパターニングは電子線描画法によるが電子線露
光感度が下地質量に大きく依存する電流条件での露光を
行うことにより埋込ゲ−トと同一またはその反転パタ−
ンを埋込ゲ−トと自己整合で構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置とその製造方
法、更に詳しく言えば、絶縁膜を介して単結晶半導体層
を挾む一対の電極が設けられた構造部を持つ半導体装
置、特にＭＯＳトランジスタで構成される超高集積・超
高速半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】絶縁膜上に半導体装置が構成された構造
はＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）
構造として知られており、図１のような第１のゲ−ト電
極６と共に半導体薄膜３底部にも埋め込まれた第２のゲ
−ト電極４を持ち、支持基板１上に絶縁膜２を介して半
導体薄膜３、ゲート絶縁膜５、ソース拡散層７、ドレイ
ン拡散層８等が構成されＭＯＳトランジスタも知られて
いる。例えば、T.Sekigawa and Y.Hayashi; カルキュレ
イテッド スレショールド キャラクタリスティック
オブ アン XMOS トランジスタ ハビング アン ア
ディショナル ボトム ゲイト "Caluculated Thresho
ld Characteristics of an XMOSTransistor having an
Additional Bottom Gate" ソリッド ステイト エレク
トロン 、２７巻 第８２７頁（１９８４年“Solid-St
ate Electron., vol.27,p.827 (1984)”として報告され
ている。

【０００３】図１のごときＭＯＳトランジスタは半導体
薄膜３の膜厚が１００ｎｍ程度と極めて薄い場合、ゲー
ト電極４及び６に印加するゲート電圧により完全空乏化
が生じ、通従来のトランジスタに比べて３倍以上の大電
流化が期待できる。上記構造のトランジスタを製造する
場合、第１のゲート電極６と第２のゲート電極４の位置
合わせ精度は、ゲート絶縁膜５上には第２のゲート電極
４に基づく凹凸形状が何等残置されないため、露光装置
の位置合わせ精度で決定されていた。

【０００４】

【発明が解決しようとする課題】従って、従来構造にお
いては、０．２μｍのゲート長に対して、ゲート電極４
及び６間で０．１μｍ程度の位置ずれが生じることが避
けられなかった。この理由はソース拡散層７及びドレイ
ン拡散層８は通常第１のゲート電極６に対して自己整合
で構成されるため、上記の位置ずれは第２のゲート電極
４がソース７、ドレイン拡散層８と整合しないことによ
る。これによりゲート電極４とソース拡散層７あるいは
ドレイン拡散層８との間の容量、即ち入出力容量にバラ
ツキが生じたり、第２ゲート電極4によるチャネル制御
が十分に作用されず電流値のバラツキやスイッチング特
性に不都合が生じる等の不良の原因となって良品歩留ま
りが低下する欠点がある。本発明の目的は、図２で示さ
れるような絶縁膜を介して単結晶半導体層を挾む電極あ
るいは導電層が設けられた半導体装置において、一対の
電極は互いの電極端間の距離が一定値以下となる半導体
装置及びその製造方法を実現することである。

【０００５】

【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、絶縁膜を介して単結晶半導
体層を挾む一対の電極が設けられた半導体装置におい
て、上記一対の電極の互いの電極端間の距離及び上記単
結晶半導体層には上記半導体層と反対導電型の不純物拡
散領域がその拡散領域に接続された引出し電極により規
定されて構成され、かつその引出し電極の電極端と、上
記一対の電極における上記半導体層を介して構成されて
いる電極の電極端との間隔が有限の一定寸法となるごと
く自己整合の関係で構成される。

【０００６】また、上記半導体装置を実現するために、
本発明の半導体装置の製造方法は、半導体層を挾み下側
の電極等のパターンと実質的に同じ電極等パターンを上
側に形成する場合に、上記下側のパターンが形成された
半導体層上に上記下側のパターンを形成する材質の質量
差による露光感度の差を持つ電子線レジストを設け、電
子線露光により、上記半導体層の上側に、上記下側のパ
ターンと同じパターンを電子線レジストの下地の質量の
差による露光感光度の差を利用し、上記下地に設けた大
質量材質の上の位置にのみ自己整合的にパタンを形成す
る。特に、上記パターンが電極の場合、上記半導体層の
下側のパターンとして、電極を形成するとき、その大質
量材質として、モリブデニウム（Ｍｏ）又はタングステ
ン(Ｗ)等の高融点金属又は高融点金属の珪化物を用い
る。

【０００７】また、好ましい実施形態として、絶縁膜を
介して単結晶半導体層を挾む一対の電極が設けられたＭ
ＯＳトランジスタを含む半導体装置において、上記一対
の電極は互いの電極端間の距離が有限の一定寸法となる
ごとく自己整合の関係で構成する。

【０００８】

【作用】本発明の方法により図１に示すようなＭＯＳト
ランジスタを製造する場合、超薄膜単結晶Ｓｉの底部及
び上部に一対のゲート電極を自己整合の関係で構成する
ことができる。これによりいずれのゲート電極に対して
も対ソース・ドレイン容量を一定に設定できるので動的
特性のバラツキを解消することができる。また、いずれ
のゲート電極もソース・ドレイン拡散層に対して目開き
構造となる不良構造が解消され、静的電流特性において
も特性バラツキが低減される。従って、パターン露光装
置及びウエーハの反り等で制限される位置合わせ誤差が
解消されるため半導体装置の超微細化及び超高集積化が
実現可能となる。

【０００９】また、超薄膜単結晶Ｓｉ層を挾みこむ如く
一対のゲート電極を構成したトランジスタの超微細化が
可能となることから超薄膜単結晶Ｓｉ層の完全空乏化に
基づく大電流化、高速動作化が実現される。更に、半導
体層の表面上領域以外にも超薄膜単結晶Ｓｉ層の底部に
低抵抗の金属配線層、又は金属珪化膜配線層を埋め込ん
だ構成が実現される。埋込低抵抗配線は、多層配線構造
としても何ら問題がない。これにより従来半導体装置の
集積化を制限する最大の要因であった配線密度の超過密
状態を緩和することができ、回路設計の自由度の向上と
相まって集積密度を飛躍的に向上することができる。

【００１０】

【実施例】以下、本発明を実施例によりさらに詳細に説
明する。なお、説明の都合上、図面では要部が拡大して
示されている。 実施例1 図２ないし図６は、本発明による相補型ＭＯＳトランジ
スタで構成される半導体装置の製造方法の第１の実施例
の製造工程を順に示す断面図である。

【００１１】図２において、面方位（１００）、抵抗率
３０Ωｍ、直径１２．５ｃｍ、ｐ導電型なる単結晶Ｓｉ
基板３０の主表面に公知の方法によって３００ｎｍ厚の
熱酸化膜を所望箇所に選択的に形成して素子間分離絶縁
膜９を形成した。続いて活性領域の基板３０表面に８ｎ
ｍ厚のシリコン熱酸化膜を形成してゲート絶縁膜５１を
形成した後、スパッタリング法によって３００ｎｍ厚の
タングステン（Ｗ）膜の形成とそのパターニングを施し
てゲート電極４１及び４２等を形成した。上記パターニ
ングには電子線露光法を用い、最小線幅は０．１μｍで
あった。

【００１２】ゲート電極４１及び４２の形成の後、化学
気相反応により０．３μｍ厚のシリコン酸化膜２１及び
厚さ５μｍの多結晶シリコン膜２５を全面に堆積し、そ
の表面を機械的な研削と機械的、化学的研磨により、基
板全領域での平坦性１μｍ以下、微小領域での平均二乗
粗さが０．３ｎｍになるように鏡面研磨を施した。図２
の状態より多結晶シリコン膜２５面と別途用意した主表
面に２００ｎｍ厚のシリコン酸化膜１０が形成された第
二の単結晶Ｓｉ基板１とを直接貼合せ、図３に示す層構
成をした。Ｓｉ基板１の仕様はＳｉ基板３０と同一仕様
とした。上記の直接貼合せは貼合せ面が極めて清浄であ
り、かつ表面の微細な凹凸が約５ｎｍ以下と平坦であれ
ばボイドの発生なしにウエーハ全面で均一に貼合せるこ
とができる。

【００１３】図３の状態より接着強度を向上させるため
の熱処理を９００℃、１０分の条件で施した。上記熱処
理の後、接着強度を引張り試験により調べたところ約８
００ｋｇ／ｃｍ²となり、Ｓｉ単結晶の破壊強度と同程
度の値が得られた。この状態より単結晶Ｓｉ基板３０の
裏面側（図面の上側）より高精度研削装置により約１０
μｍ厚さになるまで薄化させ、続いてエチレンジアミン
・ピロカテコールが添加された研磨液を用いて機械的・
化学的研磨を施した。上記研磨は回転円盤上に設けられ
た研磨布に研磨液を供給しながらＳｉ基板を１．９ｘ１
０⁴Ｐａの圧力で押しつけて実施した。上記研磨条件で
は研磨の進行に伴って露出される素子間分離絶縁膜９の
研磨速度は単結晶Ｓｉに比べて極めて遅く、１／１０⁴
倍程度であった。従って、上記研磨により単結晶Ｓｉ基
板３０は完全に平坦化され、素子間分離絶縁膜９の裏面
と同一面となり、図４の断面層構成を得た。これにより
活性領域に対応して素子間分離絶縁膜９により互いに絶
縁された約１００ｎｍ厚の超薄膜単結晶Ｓｉ層３０及び
３１が得られた。

【００１４】図４の状態から図５に示すように、超薄膜
単結晶Si層３０及び３１表面に熱酸化膜により８ｎｍ厚
の第二のゲート絶縁膜５２を形成し、素子間分離絶縁膜
９の所望領域に一対のゲート電極を接続するための開孔
を施してからリン（Ｐ）が高濃度に添加された３５０ｎ
ｍ厚の多結晶Ｓｉ膜を堆積した。次に逆パターン型（ネ
ガテブ型）電子線レジスト液ＳＡＬ６０１（商品名）を
塗布しゲート加工領域においては照射量１０μＣ／ｃｍ
²なる条件で、またそれ以外の所望配線形成領域におい
ては１００μＣ／ｃｍ²なる条件で電子線を照射し、描
画工程を施した。これは薄膜単結晶Ｓｉ層上にゲート絶
縁膜５１、５２を介して構成すべきゲート電極６１、６
２を埋め込まれたゲート電極４１、４２に対し、合わせ
誤差なしに形成するために、電子線露光現象が下地の質
量に依存し、質量が大きな物質が存在する領域で電子線
レジスト膜の露光感度が極端に増大する現象を利用した
ものである。

【００１５】図７は電子線露光特性を示す図で１１はタ
ングステン（Ｗ）で構成されるゲート電極４１及び４２
上、１２はそれ以外の領域における特性である。即ち、
ゲート電極４１及び４２上では０．５μｍなる線幅での
描画を施したにも係らず０．３μｍ の幅でゲート電極
４１及び４２と自己整合でレジスト膜が残置された。照
射量１０μＣ／ｃｍ²なる条件においては下地物質の違
いに依らず設定線幅どうりの描画が実施された。

【００１６】上記残置レジスト膜をマスクにして多結晶
Ｓｉ膜を反応性イオンエッチング（ＲＩＥ）法により加
工し、第二のゲート電極６１及び６２とした。しかる
後、０．１μｍなる膜厚でシリコン酸化膜２２を全面に
堆積し、ＲＩＥ法によりゲート電極６１及び６２の側壁
にのみ残置させた。

【００１７】図５の状態より図６に示すように、超薄膜
単結晶Ｓｉ層３０及び３１上で露出されているゲート絶
縁膜５２を選択的に除去してから５０ｎｍなる膜厚のチ
タニュム（Ｔｉ）をスパッタリング法により全面に被着
させた。しかる後、水素雰囲気で６５０℃、３０分なる
熱処理を施し、超薄膜単結晶Ｓｉ層３０及び３１上で露
出されている領域、及びゲート電極６１と６２上で反応
させてチタニュム珪化膜６３、６４、７３、７４、８３
及び８４とした。シリコン酸化膜上のＴｉ膜は上記熱処
理では反応しない。未反応のＴｉ膜を過酸化水素水によ
り選択的に除去することにより珪化膜は露出Ｓｉ領域と
自己整合の関係で残置される。

【００１８】続いて公知のＭＯＳトランジスタの製造方
法により、高濃度Ｎ型拡散層よりなるソース領域７１、
ドレイン領域８１、及び高濃度ｐ型拡散層よりなるソー
ス領域７２、ドレイン領域８２の形成、配線層間絶縁膜
及び接続孔（いずれも図示せず）の形成、さらにアルミ
ニュウム（Ａｌ）を主材料とする金属引出配線７５、７
６、８５等を形成し、相補型ＭＯＳトランジスタで構成
される半導体装置とした。

【００１９】上記製造方法で製造された半導体装置は、
超薄膜単結晶Ｓｉ層３０、３１の両面から一対のゲート
電極で制御し得る新構造ＭＯＳトランジスタに関し、上
記一対のゲート電極をパターン露光装置における位置合
わせ精度限界によらず自己整合的に位置合せ構成できる
ので、上記ゲート電極及びトランジスタ寸法を加工極限
まで微細化できる。特に、超微細ゲート構造に関して従
来方法においては低歩留まりのため実効的に実現できな
かったゲート長０．１μｍと超微細な構造トランジスタ
を特性にバラツキを生じさせることなく高歩留まりで製
造することができた。

【００２０】実施例２ 図８及び図９は本発明による半導体装置の製造方法の第
２の実施例の製造工程示す断面図である。本実施例にお
いては実施例１の図４の状態まで半導体装置を製造した
後、ゲート絶縁膜の形成を行わず直接０．３μｍ厚の多
結晶Ｓｉ膜を堆積した。そのＳｉ膜には所望回路構成に
従いイオン注入法を用いて選択的にＰ及びＢを高濃度に
添加した。しかる後、０．１μｍのシリコン酸化膜２３
を全面に堆積してから順パターン型（ポジテブ型）電子
線レジスト液ＲＥ５０００Ｐ（商品名）を塗布し、ゲー
ト形成領域においては照射量１０μＣ／ｃｍ²なる条件
で、またそれ以外の所望配線形成領域においては１００
μＣ／ｃｍ²なる条件で電子線を照射し、描画工程を施
した。

【００２１】上記の描画工程において超薄膜Ｓｉ層３
０、３１の底部に埋め込まれて構成されたＷによる０．
１μｍゲート長のゲート電極４１、４２の直上近傍では
露光感度が増幅されゲート電極４１、４２と一致した位
置に０．３μｍ間隔でレジスト膜が露光され、現像後に
除去された。残置されたレジスト膜をマスクにシリコン
酸化膜２３、及び多結晶Ｓｉ膜をＲＩＥ法により加工し
てソース引出電極７７、８７、ドレイン引出電極８５、
８６とした。しかる後、０．１μｍ厚でシリコン酸化膜
を再び堆積してからＲＩＥ法によりエッチングし、ソー
ス引出電極７７、８７、ドレイン引出電極８５、８６の
側壁にのみ選択的に残置させた。その後露出されている
超薄膜Ｓｉ層表面に熱酸化膜による８ｎｍ厚なる第二の
ゲート絶縁膜５２を形成した。しかる後、熱処理により
Ｎ型のソース７１及びドレイン拡散層領域８１、Ｐ型の
ソース７２及びドレイン拡散層領域８２を引出電極から
の拡散により形成した（図８）。

【００２２】図８の状態より素子間分離絶縁膜９の所望
領域に一対のゲート電極を接続するための開孔を施して
からＷのスパッタリングと通常の露光装置によりその加
工を施し、第二のゲート電極６５、及び６６を形成し、
その後配線製造工程に従い所望の回路構成に基づいた配
線接続を施した（図９）。

【００２３】上記製造方法に基づいて製造された半導体
装置においては、埋込ゲート電極４１、４２と自己整合
の関係でソース引出電極７７、８７、ドレイン引出電極
８５、８６が形成され、その側壁絶縁膜２３の膜厚を所
望値に設計することにより埋込ゲート電極４１、４２と
自己整合の関係でかつ実効的に同一寸法の第二のゲート
電極６５、６６を構成することができた。これにより本
実施例に基づく半導体装置は実施例１の半導体装置に比
べてソース・ドレイン拡散層と一対のゲート電極４１、
６５及び４２、６６間の寄生容量即ち入出力容量を３割
以上低減できた。本実施例及び実施例１に基づく半導体
装置においては従来構造と異なりソース・ドレイン拡散
層と半導体基板間の容量成分が存在せず、動的特性に優
れているが、本実施例により寄生容量の低減がさらに実
現でき、超薄膜効果と相まって超高速動作が実現でき
た。

【００２４】実施例３ 図１０及び図１１は本発明による半導体製造方法の第３
の実施例を製造工程を示す断面図である。本実施例にお
いては実施例１における素子間分離絶縁膜９の形成の
後、０．１μｍ厚の多結晶Ｓｉ膜４０、４３、４４、４
５と０．２５μｍ厚のモリブデニウム（Ｍｏ）珪化膜４
６、４７、４８、４９及び０．３μｍ厚のシリコン酸化
膜２４を順次堆積し、同一パタ−ンの加工を施した。パ
ターニングの間隔は設計ゲ−ト長より０．２μｍ広くな
るごとく設定した。最小の間隔は０．３μｍである。

【００２５】次に０．１μｍなる膜厚のシリコン酸化膜
の堆積とそのＲＩＥ加工によりそのパタ−ンの側壁部に
のみ残置させた。この状態より露出されている単結晶Ｓ
ｉ基板３０上に８ｎｍなる膜厚の第一のゲ−ト絶縁膜を
熱酸化法により形成してからその上に不純物が高濃度に
添加された多結晶Ｓｉ膜の堆積とそのパターニングによ
り第一のゲ−ト電極６７、６８を形成した。なお、第一
のゲ−ト電極６７、６８の形成は省略して以降の製造工
程を施しても差し支えない。０．３μｍ厚のシリコン酸
化膜２６の堆積の後、実施例１に従い５μｍと厚い多結
晶Ｓｉ膜２５の堆積とその超平坦研磨工程、さらにウエ
−ハ貼合せと単結晶Ｓｉ基板３０の裏面側からの研磨工
程を施し、素子間分離絶縁膜９で互いに分離されかつそ
の膜厚も規定される超薄膜単結晶Ｓｉ層３０、３１を選
択的に残置させ、図１０に示す構造を得た。

【００２６】図１０の状態より実施例１の方法に従っ
て、第二のゲ−ト絶縁膜５２及び第二のゲ−ト電極６
１、６２を形成したが、本実施例においてはネガテブ型
レジストの代りに実施例２と同じポジテブ型レジスト液
を用い、ゲ−ト構成領域を電子線露光法により実施例２
と同一条件でパターニングした。これによりＭｏ珪化膜
４６、４７、４８、４９で構成されるソ−ス・ドレイン
引出電極と自己整合の関係でかつ引出電極間間隔より片
側０．１μｍづつ短いゲ−ト電極６１、６２が形成され
た。最小ゲ−ト長は０．１μｍであった。

【００２７】しかる後、実施例１と同様に、側壁酸化膜
２２の形成、ゲ−ト電極６１、６２及びソ−ス・ドレイ
ン領域上への金属珪化膜６３、６４、７３、７４、８
３、８６を選択形成した。上記珪化膜の形成は５０ｎｍ
厚のＷ膜のスパッタリングとその後の７５０℃で３０分
間窒素雰囲気中の熱処理に依った。上記熱処理を経ても
絶縁膜上ではＷ膜は反応されず、未反応のＷは過酸化水
素水で選択的に除去した。続いて高濃度砒素イオン注入
と熱処理によりＮ型ソ−ス拡散層７１、Ｎ型ドレイン拡
散層８１を、高濃度硼素イオン注入によりＰ型ソ−ス拡
散層７２、Ｐ型ドレイン拡散層８２を形成した。さらに
実施例１に基づいて配線層間絶縁膜と接続孔（いずれも
図示せず）の形成、さらにはＡｌを主原料とする金属配
線層７５、７６、８５等を形成し、図１１の断層構造の
半導体装置を構成した。

【００２８】上記製造方法に基づいて製造された半導体
装置においては実施例２の場合と同様に埋込電極６７、
６８と自己整合の位置関係でかつ実効的に同一寸法とな
る第二ゲ−ト電極５１、５２を構成することができた。
また、ソ−ス・ドレイン及びゲ−トのいずれをもシリコ
ン珪化膜で自己整合で覆うため低寄生抵抗化が実現され
た。これにより本実施例に基づく半導体装置においては
超薄膜効果と相まって前記実施例２の半導体装置と比較
しても動的特性に優れた超高速動作が実現できた。

【００２９】実施例４ 図１２及び図１３は本発明による半導体製造方法の第４
の実施例の製造工程をに示した断面図である。本実施例
は、実施例３の図１０で示される工程までは同じであ
る。この状態より０．３μｍ厚の多結晶Ｓｉ膜を堆積し
た。 その多結晶Ｓｉ膜に所望回路構成に従いイオン注
入法を用いて選択的にＰ及びＢを高濃度に添加した。し
かる後、０．１μｍのシリコン酸化膜２３を全面に堆積
してから実施例１で用いたネガテブ型電子線レジスト液
を塗布し、実施例１と同一条件で電子線描画とＲＩＥ法
による多結晶Ｓｉ膜とシリコン酸化膜２３のパターニン
グを行った。

【００３０】上記工程により超薄膜Ｓｉ層３０、３１下
部に埋め込まれて設けられているＭｏ珪化膜４６、４
７、４８、４９パタ−ンより０．１μｍ狭い同一形状の
レジスト膜が選択的に残置され、ソ−ス・ドレイン引出
電極を構成する多結晶Ｓｉ膜７７、８５、８６、８７が
形成できた。この状態より０．２μｍ厚のシリコン酸化
膜の堆積とＲＩＥ法による０．２μｍエッチングにより
多結晶Ｓｉ膜７７、８５、８６、８７の側壁部にのみシ
リコン酸化膜２３を選択的に残置させ、図１２に示す構
造を得た。

【００３１】図１２の状態より図１３に示すように、８
ｎｍ厚のゲ−ト酸化膜５２、熱処理によるソ−ス・ドレ
イン引出電極７７、８５及び８７、８６からの拡散によ
りＮ型高濃度拡散層７１、８１及びＰ型高濃度拡散層７
２、８２の形成、さらに高濃度に燐Ｐが添加された０．
３μｍ厚の多結晶Ｓｉ膜の堆積とそのパタ−ニングによ
り第二のゲ−ト電極６５、６６とした。ゲ−ト電極６
５、６６と埋め込まれて構成されている第一のゲ−ト電
極６７、６８は共にゲ−ト絶縁膜５１、５２と接する領
域では同一寸法でかつ互いに自己整合の関係で配置さ
れ、図１３に示す構造の半導体装置を得た。

【００３２】上記製造工程を経て製造された半導体装置
においては、一対のゲ−ト電極を超薄膜単結晶を挾み込
む構造で実効的に自己整合の位置関係でかつ同一寸法で
構成できた。これにより前記実施例１の半導体装置と同
様に静的・動的共に特性バラツキを少なくすることがで
きた。本実施例の半導体装置においては超薄膜Ｓｉ層に
形成されたソ−ス・ドレイン拡散領域７１、７２、８
１、８２を挟み込む構成でソ−ス・ドレイン引出電極４
０、７７、４３、８５、４４、８６、４５、８７を有し
ている。これにより超薄膜Ｓｉ層のソ−ス・ドレイン抵
抗が低減させ、かつソ−ス・ドレイン引出電極４０、４
３、４４、４５設置の効果により拡散層内における層厚
方向の電流密度分布も均一化される。その均一化と相ま
って本実施例の半導体装置は前記実施例１の半導体装置
に比べてもさらに大電流化、超高速動作化が達成され
た。 なお、本実施例において埋め込まれて構成された
珪化膜６３、６４、７３、７４、８３、８６とする高融
点金属としてＷの場合について示したがこれは、Ｗに限
定されず、Ｓｉより質量が重い他の高融点金属Ｍｏ、Ｔ
ａ、Ｐｔ、Ｐｄ等であっても良い。

【００３３】実施例５ 図１４ないし図１６は、本発明による半導体製造方法の
第５の実施例の製造工程を示した断面図である。実施例
１に従って，図６の金属引出電極７５、７６、８５等を
含む配線層までを製造した後、上記配線層上の所望回路
構成に従ったボンデングパット上に相互接続のための金
属バンプ９３を形成した。９２は埋込絶縁膜１０上の埋
込電極６７、６８、半導体装置及び配線層６５、６６ま
での構成をまとめて示した層である。金属バンプ９３の
形成はまずウエ−ハ全面にバリヤ金属のＣｒを形成し、
続いてＣｕ、Ａｕの順にスパッタで薄膜を形成する。Ｃ
ｕはＡｕの拡散防止とメッキ電極の役割である。次にフ
ォトリソグラフ技術と電解メッキ法を用いてボンデング
パット上にＡｕバンプを形成した。フォトレジスト膜を
除去し、最後にＡｕバンプ自体をマスクとしてボンデン
グパット部以外のバリア金属層を除去した。バンプ９３
は高さが２０μｍ、幅及びピッチを５０μｍとした（図
１４）。

【００３４】さらに実施例１に基づいて金属引出電極７
５、７６、８５等を含む配線層までを製造した別途準備
の半導体装置のボンデングパット部にＣｒ、Ｃｕからな
るバリヤ金属とメッキ法による０．５μｍ厚のＳｎバン
プ９４を形成した。さらにボンデングパット部を開孔し
た絶縁膜層９５を形成した（図１５）。

【００３５】この状態より図１４と図１５の二枚のウエ
−ハを互いのＡｕバンプ９３とＳｎバンプ９４が整合す
るごとく位置合せした後、加熱温度５００℃以下で均一
加重を行いバンプ間でＡｕ−Ｓｎ共晶接合させた。この
状態から接合された二枚のウエ−ハ全面に塗布と化学気
相反応により絶縁膜の堆積を施し、ウエ−ハ側面を保護
してから図１５のＳｉ基板側を機械研磨とエッチングに
より酸化膜２６に達するまで完全に除去した。次に露出
された半導体装置層９２の裏面にボンデングパット、Ａ
ｕバンプ９３を含む配線工程を施した。この状態より別
途準備した図１４で示される半導体装置と再びＡｕ−Ｓ
ｎ共晶接合させ三層積層構造よりなる半導体装置とし
た。しかる後、裏・表面に位置するＳｉ基板１を再び機
械研磨とエッチングにより除去し、所望ボンデングパッ
トとの接続孔を形成してから所望単位チップに切断して
支持基板９９と接合させ、所望の回路構成に従い外部端
子との接続を行った（図１６）。

【００３６】上記製造方法に基づいて製造された半導体
装置においては実施例１の半導体装置と同様の大電流
化、超高速動作化を静的・動的特性のバラツキを生じさ
せることなく実現でき、かつ実施例１の半導体装置に比
べて３倍の集積性を同一占有面積で実現することができ
た。尚、本実施例において積層化する半導体装置の層数
は三層に限定させる必要はなく所望により二層または四
層以上の積層化であってもなんら問題なく実現できる。

【００３７】実施例６ 図１７は、本発明で得られた半導体装置を用いた計算機
構の１実施例の構成を示すブロック図である。本実施例
は、本発明を実施した半導体装置を、命令や演算を処理
するプロセッサ５００が、複数個並列に接続された高速
大型計算機に適用した例である。本実施例では、本発明
のシリコン半導体装置の集積度が高いため、命令や演算
を処理するプロセッサ５００や、システム制御装置５０
１や、主記憶装置５０２等を、一辺が１０〜３０ｍｍの
シリコン半導体チップで構成できた。これら命令や演算
を処理する複数のプロセッサ５００と、システム制御装
置５０１と、化合物半導体集積回路よりなるデータ通信
インタフェース５０３を、同一セラミック基板５０６に
実装した。

【００３８】また、データ通信インタフェース５０３
と、データ通信制御装置５０４を、同一セラミック基板
５０７に実装した。これらセラミック基板５０６並びに
５０７と、主記憶装置５０２を実装したセラミック基板
を、大きさが１辺約５０ｃｍ程度、あるいはそれ以下の
基板に実装し、大型計算機の中央処理ユニット５０８を
形成した。この中央処理ユニット５０８内データ通信
や、複数の中央処理ユニット間データ通信、あるいはデ
ータ通信インタフェース５０３と入出力プロセッサ５０
５を実装した基板５０９との間のデータの通信は、図中
の両端矢印線で示される光ファイバ５１０を介して行な
われた。この計算機では、命令や演算を処理するプロセ
ッサ５００や、システム制御装置５０１や、主記憶装置
５０２などのシリコン半導体集積回路が、並列に高速で
動作し、また、データの通信を光を媒体に行なったた
め、１秒間当りの命令処理回数を大幅に増加することが
できた。

【００３９】

【発明の効果】本発明によれば半導体装置を超薄膜単結
晶半導体に構成し、その超薄膜単結晶半導体を挾み込む
ごとく一対のゲ−ト電極を互いに自己整合の関係で構成
できるので入出力容量を一定でかつ小さく制御できる。
従って、動的特性のバラツキを解消し、ソ−ス・ドレイ
ン拡散層との目開きとなるごとき不良構造からも解消さ
れ静的電流特性もバラツキから解消される。本発明によ
ればパタ−ン露光装置及びウエ−ハの反り等で制限され
る位置合わせ誤差からも解消されるため超高速半導体装
置の超微細化、超高集積化が実現される。

【００４０】更に、本発明に基づけば半導体層の主表面
領域以外にも超薄膜層の底部にも低抵抗の金属配線層、
または金属珪化膜配線層を埋め込んだ構成が実現され
る。これにより従来半導体装置の集積化を制限する最大
の障害であった配線密度の超過密状態を緩和することが
でき、回路設計の自由度の向上と相まって集積密度を飛
躍的に向上することができる。

【図面の簡単な説明】

【図１】従来提案されている半導体装置の要部構成を示
す断面図である。

【図２】本発明による半導体装置の製造法の実施例１の
製造工程を示す断面図である。

【図３】本発明による半導体装置の製造法の実施例１の
製造工程を示す断面図である。

【図４】本発明による半導体装置の製造法の実施例１の
製造工程を示す断面図である。

【図５】本発明による半導体装置の製造法の実施例１の
製造工程を示す断面図である。

【図６】本発明による半導体装置の製造法の実施例１で
製造された半導体装置の断面図である。

【図７】電子線描画における露光感度特性を示す図であ
る。

【図８】本発明による半導体装置の製造法の実施例２の
製造工程を示す断面図である。

【図９】本発明による半導体装置の製造法の実施例２で
製造された半導体装置の断面図である。

【図１０】本発明による半導体装置の製造法の実施例３
の製造工程を示す断面図である。

【図１１】本発明による半導体装置の製造法の実施例３
で製造された半導体装置の断面図である。

【図１２】本発明による半導体装置の製造法の実施例４
の製造工程を示す断面図である。

【図１３】本発明による半導体装置の製造法の実施例４
で製造された半導体装置の断面図である。

【図１４】本発明による半導体装置の製造法の実施例５
の製造工程を示す断面図である。

【図１５】本発明による半導体装置の製造法の実施例５
の製造工程を示す断面図である。

【図１６】本発明による半導体装置の製造法の実施例４
で製造された半導体装置の断面図である。

【図１７】本発明のによる半導体装置を使用した電子計
算機の１実施例の構成図である。

【符号の説明】

１：半導体基板 ２：絶縁膜 ３：半導体薄膜 ４：埋込ゲ−ト電
極 ５：ゲ−ト絶縁膜 ６：ゲ−ト電極 ７：ソ−ス拡散層 ８：ドレイン拡散
層 ９：素子間分離絶縁膜 １０：シリコン酸
化膜 ２１：シリコン酸化膜 ２２及び２３：シ
リコン酸化膜 ２５：多結晶シリコン膜 ２６：シリコン酸
化膜 ３０：単結晶Ｓｉ基板 ３１：超薄膜単結
晶Ｓｉ層 ４０：多結晶Ｓｉ膜 ４１、４２：高融
点金属ゲ−ト電極 ４３から４５：多結晶Ｓｉ膜 ４６から４９：高
融点金属珪化膜 ５１：ゲ−ト絶縁膜 ５２：第二のゲ−
ト絶縁膜 ６１、６２：第二のゲ−ト電極 ６３、６４：高融
点金属珪化膜 ６５、６６：第二のゲ−ト電極 ６７、６８：第一
のゲ−ト電極 ７１：Ｎ型ソ−ス領域 ７２：Ｐ型ソ−ス
領域 ７３、７４：高融点金属珪化膜 ７５、７６：金属
引出電極 ７７：ソ−ス引出電極 ８１：Ｎ型ドレイ
ン領域 ８２：Ｐ型ドレイン領域 ８３、８４：高融
点金属珪化膜 ８５、８６：ドレイン引出電極 ８７：ソ−ス引出
電極 ９２：半導体装置層 ９３：Ａｕバンプ ９４：Ｓｎバンプ ９５：絶縁膜層 ９６：Ａｕ−Ｓｎ共晶接合層 ９９：支持基板 ５００：プロセッサ ５０１：システム
制御装置 ５０２：主記憶装置 ５０３：データ通
信インタフェース ５０４：データ通信制御装置 ５０５：入出力プ
ロセッサ ５０６、５０７：セラミック基板 ５０８：中央処理
ユニット ５０９：実装基板 ５０９、５１０：
光ファイバ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 絶縁膜を介して単結晶半導体層を挾む一
   対の電極が設けられた半導体装置において、該一対の電
   極は互いの電極端間の距離が有限の一定寸法となるごと
   く自己整合の関係で構成されていることを特徴とする半
   導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、該
   一対の電極の一方は高融点金属又は高融点金属の珪化物
   を含んで構成されていることを特徴とする半導体装置。
3. 【請求項３】 絶縁膜を介して単結晶半導体層を挾むご
   とく一対の電極が設けられた半導体装置において、該単
   結晶半導体層には該半導体層と反対導電型の不純物拡散
   領域が該拡散領域に接続された引出し電極により規定さ
   れて構成され、かつ該引出し電極の電極端と、該一対の
   電極における該半導体層を介して構成されている電極の
   電極端との間隔が一定寸法となるごとく自己整合の関係
   で構成されていることを特徴とする半導体装置。
4. 【請求項４】 請求項３記載の半導体装置において、該
   引出し電極は高融点金属珪化膜を含んで構成されている
   ことを特徴とする半導体装置。
5. 【請求項５】 請求項1又は２記載の半導体装置におい
   て、該高融点金属はモリブデニウム又はタングステンで
   あることを特徴とする半導体装置。
6. 【請求項６】 請求項１又は３記載の半導体装置が同一
   平面上に複数個配置され、互いに電気的に接続されてな
   ることを特徴とする半導体装置。
7. 【請求項７】 請求項６記載の半導体装置が複数層積層
   化され、互いに電気的に接続されてなることを特徴とす
   る半導体装置。
8. 【請求項８】 請求項１、２、３、４又は５記載の半導
   体装置を製造する半導体装置の製造方法において、該単
   結晶半導体層の上部に設けられる電極のパタ-ンを電子
   線描画法により行うことを特徴とする半導体装置の製造
   方法。
9. 【請求項９】 半導体層を挾み下側のパターンと実質的
   に同じパターンを上側に持つ半導体装置の製造方法にお
   いて、該下側のパターンが形成された半導体層上に該下
   側のパターンを形成する材質の質量差による露光感度の
   差を持つ電子線レジストをもうけ、電子線露光により、
   該半導体層の上側に該下側のパターンと同じパターンを
   形成することを特徴とする半導体装置の製造方法。
10. 【請求項１０】 絶縁膜を介して単結晶半導体層を挾む
    一対の電極が設けられた半導体装置の製造方法におい
    て、該単結晶半導体層の下側に該一対の電極の一方が形
    成された該単結晶半導体層の上側に、該下側のパターン
    を形成する材質の質量差による露光感度の差を持つ電子
    線レジストをもうけ、電子線露光により、該半導体層の
    上側に該下側の電極と同じパターンを持つ電極を形成す
    ることを特徴とする半導体装置の製造方法。
11. 【請求項１１】 請求項１０記載の製造方法において、
    該単結晶半導体層の下側の電極材料として高融点金属又
    は高融点金属の珪化物を含む材質であることを特徴とす
    る半導体装置の製造方法。
12. 【請求項１２】 請求項１１記載の製造方法において、
    該高融点金属がモリブデニウム又はタングステンである
    ことを特徴とする半導体装置の製造方法。