JP2915433B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2915433B2 JP2915433B2 JP1145716A JP14571689A JP2915433B2 JP 2915433 B2 JP2915433 B2 JP 2915433B2 JP 1145716 A JP1145716 A JP 1145716A JP 14571689 A JP14571689 A JP 14571689A JP 2915433 B2 JP2915433 B2 JP 2915433B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、SOI
（Ｓilicon Ｏn Ｉnsulator）構造を採用する半導体集
積回路装置に適用して有効な技術に関するものである。
（Ｓilicon Ｏn Ｉnsulator）構造を採用する半導体集
積回路装置に適用して有効な技術に関するものである。
高集積化が進むにつれ、半導体集積回路装置はSOI構
造を採用する傾向にある。基本的なSOI構造は絶縁性基
板上に形成された単結晶珪素膜（SOI膜）に半導体素子
を形成する技術である。絶縁性基板としてはサファイヤ
基板等の絶縁性基板、又はSiなどの半導体基板上に絶縁
膜を設けた絶縁性基板が使用される。
造を採用する傾向にある。基本的なSOI構造は絶縁性基
板上に形成された単結晶珪素膜（SOI膜）に半導体素子
を形成する技術である。絶縁性基板としてはサファイヤ
基板等の絶縁性基板、又はSiなどの半導体基板上に絶縁
膜を設けた絶縁性基板が使用される。
前記SOI構造を採用する半導体集積回路装置は一般的
に以下の利点がある。第１に、半導体集積回路装置の動
作速度の高速化を図ることができる。第２に、半導体集
積回路装置の高耐圧化を図ることがでる。第３に、特に
記憶機能を有する半導体集積回路装置のα線ソフトエラ
ー耐圧を高めることができる。
に以下の利点がある。第１に、半導体集積回路装置の動
作速度の高速化を図ることができる。第２に、半導体集
積回路装置の高耐圧化を図ることがでる。第３に、特に
記憶機能を有する半導体集積回路装置のα線ソフトエラ
ー耐圧を高めることができる。
この種のSOI構造を採用する半導体集積回路装置は単
結晶珪素膜の結晶性の良質化が重要な技術的課題の１つ
とされている。この単結晶珪素膜の結晶性の良質化に有
効な技術が、電子通信学会技術研究報告書、第86巻、報
告番号139、第37頁乃至第42頁に報告されている。この
技術は、第５図（要部断面図）に示すように、表面に半
導体素子が形成された単結晶珪素基板の裏面を研磨して
薄型化した単結晶珪素膜１を形成し、この単結晶珪素膜
１を絶縁性基板２の表面に貼付る技術である。単結晶珪
素基板の表面に形成される半導体素子としてはバイポー
ラトランジスタである。バイポーラトランジスタは、単
結晶珪素膜１の表面から深さ方向に向ってｎ型エミッタ
領域15、ｐ型ベース領域14、ｎ型コレクタ領域13の夫々
を順次配列した、縦型構造のnpn型で構成される。ｎ型
コレクタ領域13はコレクタ電位引上げ用半導体領域13
A、真性コレクタ領域13B及び埋込型コレクタ領域13Cで
構成される。このバイポーラトランジスタは単結晶珪素
基板の表面に選択酸化技術で形成された素子間分離絶縁
膜（フィールド酸化膜）10で周囲を囲まれた活性領域に
形成される。単結晶珪素基板の裏面の研磨は、化学液を
介在させ、ポリエステル製のポリシングパッドで加工す
る、所謂メカニカル・ケミカル研磨で行われる。このメ
カニカル・ケミカル研磨は、酸素珪素の研磨速度が遅い
ので、見かけ上、単結晶珪素のみ選択的に研磨される。
つまり、メカニカル・ケミカル研磨は、素子間分離絶縁
膜10をストッパ層として、バイポーラトランジスタを有
する薄い厚さの単結晶珪素膜１を形成することができ
る。前記絶縁性基板２としては石英ガラス基板が使用さ
れる。単結晶珪素膜１はその研磨された裏面に接着層３
を介在させて石英ガラス基板の表面に接着される。接着
層３にはエポキシ樹脂が使用される。
結晶珪素膜の結晶性の良質化が重要な技術的課題の１つ
とされている。この単結晶珪素膜の結晶性の良質化に有
効な技術が、電子通信学会技術研究報告書、第86巻、報
告番号139、第37頁乃至第42頁に報告されている。この
技術は、第５図（要部断面図）に示すように、表面に半
導体素子が形成された単結晶珪素基板の裏面を研磨して
薄型化した単結晶珪素膜１を形成し、この単結晶珪素膜
１を絶縁性基板２の表面に貼付る技術である。単結晶珪
素基板の表面に形成される半導体素子としてはバイポー
ラトランジスタである。バイポーラトランジスタは、単
結晶珪素膜１の表面から深さ方向に向ってｎ型エミッタ
領域15、ｐ型ベース領域14、ｎ型コレクタ領域13の夫々
を順次配列した、縦型構造のnpn型で構成される。ｎ型
コレクタ領域13はコレクタ電位引上げ用半導体領域13
A、真性コレクタ領域13B及び埋込型コレクタ領域13Cで
構成される。このバイポーラトランジスタは単結晶珪素
基板の表面に選択酸化技術で形成された素子間分離絶縁
膜（フィールド酸化膜）10で周囲を囲まれた活性領域に
形成される。単結晶珪素基板の裏面の研磨は、化学液を
介在させ、ポリエステル製のポリシングパッドで加工す
る、所謂メカニカル・ケミカル研磨で行われる。このメ
カニカル・ケミカル研磨は、酸素珪素の研磨速度が遅い
ので、見かけ上、単結晶珪素のみ選択的に研磨される。
つまり、メカニカル・ケミカル研磨は、素子間分離絶縁
膜10をストッパ層として、バイポーラトランジスタを有
する薄い厚さの単結晶珪素膜１を形成することができ
る。前記絶縁性基板２としては石英ガラス基板が使用さ
れる。単結晶珪素膜１はその研磨された裏面に接着層３
を介在させて石英ガラス基板の表面に接着される。接着
層３にはエポキシ樹脂が使用される。
この技術（選択ポリシング技術を使用したデバイスト
ランスファ法と呼ばれる）は、単結晶珪素基板（半導体
ウエーハ）の表面を利用するので、結晶性が良質な単結
晶珪素膜１を形成できる。また、単結晶珪素基板の裏面
の研磨は、素子間分離絶縁膜10をストッパ層として使用
するので制御性が高く、研磨面が平坦で、しかも均一な
膜厚を有する単結晶珪素膜１を形成できる。
ランスファ法と呼ばれる）は、単結晶珪素基板（半導体
ウエーハ）の表面を利用するので、結晶性が良質な単結
晶珪素膜１を形成できる。また、単結晶珪素基板の裏面
の研磨は、素子間分離絶縁膜10をストッパ層として使用
するので制御性が高く、研磨面が平坦で、しかも均一な
膜厚を有する単結晶珪素膜１を形成できる。
〔発明が解決しようとする課題〕 しかしながら、本発明者は、前述のSOI構造を採用す
る半導体集積回路装置について、次のような問題点が生
じることを見出した。
る半導体集積回路装置について、次のような問題点が生
じることを見出した。
（１）前記単結晶珪素膜１、絶縁性基板２の夫々は接着
層３を介在させて接着してある。この接着層３は、エポ
キシ樹脂で形成され、水等の荷動イオンが含まれる。ま
た、単結晶珪素膜１はバイポーラトランジスタのｎ型コ
レクタ領域13の埋込型コレクタ領域13まで研磨されるの
で、或はその一部が研磨されるので、埋込型コレクタ領
域13Cが露出する。このため、単結晶珪素膜１の研磨さ
れた裏面からバイポーラトラジスタに前記荷動イオンや
重金属汚染物質が侵入するので、バイポーラトランジス
タの経時的な電気的特性が劣化するという問題があっ
た。
層３を介在させて接着してある。この接着層３は、エポ
キシ樹脂で形成され、水等の荷動イオンが含まれる。ま
た、単結晶珪素膜１はバイポーラトランジスタのｎ型コ
レクタ領域13の埋込型コレクタ領域13まで研磨されるの
で、或はその一部が研磨されるので、埋込型コレクタ領
域13Cが露出する。このため、単結晶珪素膜１の研磨さ
れた裏面からバイポーラトラジスタに前記荷動イオンや
重金属汚染物質が侵入するので、バイポーラトランジス
タの経時的な電気的特性が劣化するという問題があっ
た。
（２）また、前記バイポーラトランジスタのｎ型コレク
タ領域13の埋込型コレクタ領域13Cは素子間分離絶縁膜1
0に比べて単結晶珪素膜１の表面から深い位置に形成さ
れる。このため、埋込型コレクタ領域13Cの一部が研磨
され、埋込型コレクタ領域13Cの抵抗値が増大するの
で、バイポーラトランジスタの動作速度が低下するとい
う問題があった。
タ領域13の埋込型コレクタ領域13Cは素子間分離絶縁膜1
0に比べて単結晶珪素膜１の表面から深い位置に形成さ
れる。このため、埋込型コレクタ領域13Cの一部が研磨
され、埋込型コレクタ領域13Cの抵抗値が増大するの
で、バイポーラトランジスタの動作速度が低下するとい
う問題があった。
（３）また、前記バイポーラトランジスタはその動作に
より熱を発生する。この動作で発生した熱は、単結晶珪
素膜１の表面側からは放熱されるが、裏面は熱抵抗が高
い接着層３及び絶縁性基板２が存在し、裏面からの放熱
がほとんどなされない。このため、熱ストレスに基づ
き、バイポーラトランジスタの電気的特性が劣化すると
いう問題があった。
より熱を発生する。この動作で発生した熱は、単結晶珪
素膜１の表面側からは放熱されるが、裏面は熱抵抗が高
い接着層３及び絶縁性基板２が存在し、裏面からの放熱
がほとんどなされない。このため、熱ストレスに基づ
き、バイポーラトランジスタの電気的特性が劣化すると
いう問題があった。
本発明の目的は、単結晶珪素基板の裏面を研磨して形
成された単結晶珪素膜を絶縁性基板に貼付る、SOI構造
を採用する半導体集積回路装置において、半導体素子へ
の荷動イオンや重金属汚染物質の侵入を低減し、電気的
特性を向上することが可能な技術を提供することにあ
る。
成された単結晶珪素膜を絶縁性基板に貼付る、SOI構造
を採用する半導体集積回路装置において、半導体素子へ
の荷動イオンや重金属汚染物質の侵入を低減し、電気的
特性を向上することが可能な技術を提供することにあ
る。
本発明の他の目的は、前記SOI構造を採用する半導体
集積回路装置において、動作速度の高速化を図ることが
可能な技術を提供することにある。
集積回路装置において、動作速度の高速化を図ることが
可能な技術を提供することにある。
本発明の他の目的は、前記SOI構造を採用する半導体
集積回路装置において、半導体素子への熱ストレスを低
減し、電気的特性を向上することが可能な技術を提供す
ることにある。
集積回路装置において、半導体素子への熱ストレスを低
減し、電気的特性を向上することが可能な技術を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
概要を簡単に説明すれば、下記のとおりである。
素子間分離絶縁膜によって区分された活性領域内に半
導体素子を形成した半導体基板を、前記素子間分離絶縁
膜をストッパ層とした研磨加工によって薄型化した半導
体層と、絶縁性基板とを接着層によって貼り合わせたSO
I型の半導体集積回路装置について、前記半導体層の少
なくとも活性領域と前記接着層との間にPSG膜或はBPSG
膜で構成されるパッシベーション膜を設ける。
導体素子を形成した半導体基板を、前記素子間分離絶縁
膜をストッパ層とした研磨加工によって薄型化した半導
体層と、絶縁性基板とを接着層によって貼り合わせたSO
I型の半導体集積回路装置について、前記半導体層の少
なくとも活性領域と前記接着層との間にPSG膜或はBPSG
膜で構成されるパッシベーション膜を設ける。
上述した手段によれば、前記半導体層の裏面側から侵
入する荷動イオンや汚染物質をブロッキングすることが
できるので、半導体素子の電気的特性の劣化、特に経時
的な電気的特性の劣化を低減し、SOI構造を採用する半
導体集積回路装置の電気的信頼性を向上することができ
る。
入する荷動イオンや汚染物質をブロッキングすることが
できるので、半導体素子の電気的特性の劣化、特に経時
的な電気的特性の劣化を低減し、SOI構造を採用する半
導体集積回路装置の電気的信頼性を向上することができ
る。
以下、本発明の構成について、バイポーラトランジス
タを単結晶珪素膜（SOI膜）に形成した、SOI構造を採用
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。
タを単結晶珪素膜（SOI膜）に形成した、SOI構造を採用
する半導体集積回路装置に本発明を適用した一実施例と
ともに説明する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
（実施例Ｉ） 本発明の実施例ＩであるSOI構造を採用する半導体集
積回路装置を第１図（要部断面図）で示す。
積回路装置を第１図（要部断面図）で示す。
第１図に示すように、半導体集積回路装置は絶縁性基
板２の表面上に接着層３を介在させて単結晶珪素膜（SO
I膜）１を貼付けたSOI構造で構成される。
板２の表面上に接着層３を介在させて単結晶珪素膜（SO
I膜）１を貼付けたSOI構造で構成される。
前記単結晶珪素膜１は素子間分離絶縁膜10で周囲を囲
まれた活性領域にバイポーラトランジスタを構成する。
素子間分離絶縁膜10は単結晶珪素膜１（形成時において
は単結晶珪素基板）の表面を周知の選択酸化法により酸
化した酸化珪素膜で形成される。
まれた活性領域にバイポーラトランジスタを構成する。
素子間分離絶縁膜10は単結晶珪素膜１（形成時において
は単結晶珪素基板）の表面を周知の選択酸化法により酸
化した酸化珪素膜で形成される。
バイポーラトランジスタは単結晶珪素膜１の表面側か
らその深さ方向に向ってｎ型エミッタ領域15、ｐ型ベー
ス領域14、ｎ型コレクタ領域13の夫々を順次配列して構
成される。つまり、バイポーラトランジスタは縦型構造
のnpn型で構成される。前記ｎ型コレクタ領域13はコレ
クタ電位引上げ用半導体領域13A、真性コレクタ領域13B
及び埋込型コレクタ領域13Cで構成される。コレクタ電
位引上げ用半導体領域13A、埋込型コレクタ領域13Cの夫
々は真性コレクタ領域13Bに比べて高不純物濃度で構成
される。
らその深さ方向に向ってｎ型エミッタ領域15、ｐ型ベー
ス領域14、ｎ型コレクタ領域13の夫々を順次配列して構
成される。つまり、バイポーラトランジスタは縦型構造
のnpn型で構成される。前記ｎ型コレクタ領域13はコレ
クタ電位引上げ用半導体領域13A、真性コレクタ領域13B
及び埋込型コレクタ領域13Cで構成される。コレクタ電
位引上げ用半導体領域13A、埋込型コレクタ領域13Cの夫
々は真性コレクタ領域13Bに比べて高不純物濃度で構成
される。
前記バイポーラトランジスタのｎ型エミッタ領域15、
ｐ型ベース領域14、ｎ型コレクタ領域13のコレクタ電位
引上げ用半導体領域13Aの夫々の表面には配線16が接続
される。配線16は例えばアルミニウム膜又はアルミニウ
ム合金膜で構成される。
ｐ型ベース領域14、ｎ型コレクタ領域13のコレクタ電位
引上げ用半導体領域13Aの夫々の表面には配線16が接続
される。配線16は例えばアルミニウム膜又はアルミニウ
ム合金膜で構成される。
前記絶縁性基板２は例えば石英ガラス基板で形成され
る。
る。
前記接着層３は例えばエポキシ樹脂で形成される。
前記単結晶珪素膜１のバイポーラトランジスタが設け
られた活性領域の裏面（研磨面）と絶縁性基板１との間
にはパッシベーション膜20が設けられる。本実施例にお
いて、パッシベーション膜20は、単結晶珪素膜１と接着
層３との間に設けられ、単結晶珪素膜１の活性領域、非
活性領域の夫々を含む裏面全面に設けられる。パッシベ
ーション膜20は水等の荷動イオンやNaイオン等の重金属
汚染物質をブロッキングする作用を有する。パッシベー
ション膜20は、素子間リークがないように、例えば絶縁
性を有するPSG膜で形成する。また、パッシベーション
膜20はBPSG膜で形成してもよい。
られた活性領域の裏面（研磨面）と絶縁性基板１との間
にはパッシベーション膜20が設けられる。本実施例にお
いて、パッシベーション膜20は、単結晶珪素膜１と接着
層３との間に設けられ、単結晶珪素膜１の活性領域、非
活性領域の夫々を含む裏面全面に設けられる。パッシベ
ーション膜20は水等の荷動イオンやNaイオン等の重金属
汚染物質をブロッキングする作用を有する。パッシベー
ション膜20は、素子間リークがないように、例えば絶縁
性を有するPSG膜で形成する。また、パッシベーション
膜20はBPSG膜で形成してもよい。
次に、SOI構造を採用する前記半導体集積回路装置の
製造方法について、第2A図乃至第2G図（各製造工程毎に
示す概略断面図）を用いて簡単に説明する。
製造方法について、第2A図乃至第2G図（各製造工程毎に
示す概略断面図）を用いて簡単に説明する。
まず、第2A図に示すように、単結晶珪素基板（半導体
ウエーハ）100の表面（素子形成面）の非活性領域に素
子間分離絶縁膜10、活性領域にバイポーラトランジスタ
Trの夫々を形成する。単結晶珪素基板100は例えば低不
純物濃度で形成される。これに限定されないが、単結晶
珪素基板100の表面の半導体素子形成層となる領域には
エピタキシャル層が形成される。バイポーラトランジス
タTrのｎ型コレクタ領域13の埋込型コレクタ領域13Cは
前記単結晶珪素基板100とエピタキシャル層との間に形
成される。
ウエーハ）100の表面（素子形成面）の非活性領域に素
子間分離絶縁膜10、活性領域にバイポーラトランジスタ
Trの夫々を形成する。単結晶珪素基板100は例えば低不
純物濃度で形成される。これに限定されないが、単結晶
珪素基板100の表面の半導体素子形成層となる領域には
エピタキシャル層が形成される。バイポーラトランジス
タTrのｎ型コレクタ領域13の埋込型コレクタ領域13Cは
前記単結晶珪素基板100とエピタキシャル層との間に形
成される。
次に、第2B図に示すように、前記単結晶珪素基板100
の表面上に接着層30を介在させて支持板40を貼付る。接
着層30は例えば前述の接着層３と同様のエポキシ樹脂を
使用する。支持板40は例えば前記単結晶珪素基板100と
同様の珪素基板を使用する。
の表面上に接着層30を介在させて支持板40を貼付る。接
着層30は例えば前述の接着層３と同様のエポキシ樹脂を
使用する。支持板40は例えば前記単結晶珪素基板100と
同様の珪素基板を使用する。
次に、第2C図に示すように、前記支持板40で支持され
た単結晶珪素基板100の裏面にメカニカル・ケミカル研
磨を施し、単結晶珪素基板100の半導体素子形成層（例
えばエピタキシャル層）のみ残存させ、単結晶珪素膜
（SOI膜）１を形成する。メカニカル・ケミカル研磨
は、例えば回転円板上に設けられたポリエステル製のポ
リシングパッドに単結晶珪素基板100の裏面を押圧し、
化学液を介在させて前記回転円板を回転させることによ
り、単結晶珪素基板100の裏面を研磨する方法である。
前記化学液は例えばエチレンジアミン・ピロカテコール
液及び水の混合液を使用する。エチレンジアミン・ピロ
カテコール液を用いたSiのエッチングは、Si、アミン、
水の夫々を反応させ、Si表面に が形成され、それがピロカテコールとキレートを生成
し、液中に溶解していく２段階の化学作用でSiの除去が
行われる。前記ピロカテコールによる の除去は前記ポリシングパッドにより機械的に行われ
る。このメカニカル・ケミカル研磨は、単結晶珪素基板
100の表面側に形成された素子間分離絶縁膜10がストッ
パ層として作用し、この素子間分離絶縁膜10の下面によ
り制御される。したがって、前記メカニカル・ケミカル
研磨により、単結晶珪素膜１の研磨された裏面にはバイ
ポーラトランジスタTrのｎ型コレクタ領域13の埋込型コ
レクタ領域13Cの表面が一部研磨され露出される。
た単結晶珪素基板100の裏面にメカニカル・ケミカル研
磨を施し、単結晶珪素基板100の半導体素子形成層（例
えばエピタキシャル層）のみ残存させ、単結晶珪素膜
（SOI膜）１を形成する。メカニカル・ケミカル研磨
は、例えば回転円板上に設けられたポリエステル製のポ
リシングパッドに単結晶珪素基板100の裏面を押圧し、
化学液を介在させて前記回転円板を回転させることによ
り、単結晶珪素基板100の裏面を研磨する方法である。
前記化学液は例えばエチレンジアミン・ピロカテコール
液及び水の混合液を使用する。エチレンジアミン・ピロ
カテコール液を用いたSiのエッチングは、Si、アミン、
水の夫々を反応させ、Si表面に が形成され、それがピロカテコールとキレートを生成
し、液中に溶解していく２段階の化学作用でSiの除去が
行われる。前記ピロカテコールによる の除去は前記ポリシングパッドにより機械的に行われ
る。このメカニカル・ケミカル研磨は、単結晶珪素基板
100の表面側に形成された素子間分離絶縁膜10がストッ
パ層として作用し、この素子間分離絶縁膜10の下面によ
り制御される。したがって、前記メカニカル・ケミカル
研磨により、単結晶珪素膜１の研磨された裏面にはバイ
ポーラトランジスタTrのｎ型コレクタ領域13の埋込型コ
レクタ領域13Cの表面が一部研磨され露出される。
次に、第2D図に示すように、単結晶珪素膜１の研磨さ
れた裏面にパッシベーション膜20を堆積する。パッシベ
ーション膜20は例えばプラズマCVD法で堆積したPSG膜で
形成する。このPSG膜は前記接着層30を溶融しないよう
に低温度例えば190〜200［℃］で堆積される。このPSG
膜は、例えば、テトラメトキシフォスフィンガス：酸素
ガスの比を350:400［sccm］とし、約10［torr］の圧力
と300［Ｗ］のパワーで設定されたプラズマCVD装置で生
成することができる。PSG膜は前述のブロッキング作用
を有するように例えば１［μｍ］程度の膜厚で形成され
る。
れた裏面にパッシベーション膜20を堆積する。パッシベ
ーション膜20は例えばプラズマCVD法で堆積したPSG膜で
形成する。このPSG膜は前記接着層30を溶融しないよう
に低温度例えば190〜200［℃］で堆積される。このPSG
膜は、例えば、テトラメトキシフォスフィンガス：酸素
ガスの比を350:400［sccm］とし、約10［torr］の圧力
と300［Ｗ］のパワーで設定されたプラズマCVD装置で生
成することができる。PSG膜は前述のブロッキング作用
を有するように例えば１［μｍ］程度の膜厚で形成され
る。
次に、前記パッシベーション膜20の露出する表面と絶
縁性基板２との間に接着層３を介在させ、第2E図に示す
ように、絶縁性基板２の表面に単結晶珪素膜１を接着す
る（トランスファする）。
縁性基板２との間に接着層３を介在させ、第2E図に示す
ように、絶縁性基板２の表面に単結晶珪素膜１を接着す
る（トランスファする）。
次に、第2F図に示すように、前述のメカニカル・ケミ
カル研磨により支持板40を除去する。この支持板40の除
去の際には接着層30がストッパ層となる。
カル研磨により支持板40を除去する。この支持板40の除
去の際には接着層30がストッパ層となる。
次に、第2G図に示すように、前記接着層40を例えば酸
素プラズマ処理で除去することにより、前記第１図に示
すSOI構造を採用する半導体集積回路装置が完成する。
素プラズマ処理で除去することにより、前記第１図に示
すSOI構造を採用する半導体集積回路装置が完成する。
このように、単結晶珪素基板100の表面の素子間分離
絶縁膜10で周囲を囲まれた活性領域にバイポーラトラン
ジスタTrを形成し、この単結晶珪素基板100の裏面に前
記素子間分離絶縁膜10をストッパ層としてメカニカル・
ケミカル研磨を施して前記バイポーラトランジスタTrを
有する単結晶珪素膜１を形成し、この単結晶珪素膜１の
裏面に絶縁性基板２を貼付るSOI構造を採用する半導体
集積回路装置において、前記単結晶珪素膜１の少なくと
も活性領域と絶縁性基板２との間にパッシベーション膜
20を設ける。この構成により、前記単結晶珪素膜１の裏
面側から侵入する荷動イオンや汚染物質をブロッキング
することができるので、バイポーラトランジスタTrの電
気的特性の劣化、特に経時的な電気的特性の劣化を低減
し、SOI構造を採用する半導体集積回路装置の電気的信
頼性を向上することができる。
絶縁膜10で周囲を囲まれた活性領域にバイポーラトラン
ジスタTrを形成し、この単結晶珪素基板100の裏面に前
記素子間分離絶縁膜10をストッパ層としてメカニカル・
ケミカル研磨を施して前記バイポーラトランジスタTrを
有する単結晶珪素膜１を形成し、この単結晶珪素膜１の
裏面に絶縁性基板２を貼付るSOI構造を採用する半導体
集積回路装置において、前記単結晶珪素膜１の少なくと
も活性領域と絶縁性基板２との間にパッシベーション膜
20を設ける。この構成により、前記単結晶珪素膜１の裏
面側から侵入する荷動イオンや汚染物質をブロッキング
することができるので、バイポーラトランジスタTrの電
気的特性の劣化、特に経時的な電気的特性の劣化を低減
し、SOI構造を採用する半導体集積回路装置の電気的信
頼性を向上することができる。
（実施例II） 本実施例IIは、前記SOI構造を採用する半導体集積回
路装置において、動作速度の高速化を図った、本発明の
第２実施例である。
路装置において、動作速度の高速化を図った、本発明の
第２実施例である。
本発明の実施例IIであるSOI構造を採用する半導体集
積回路装置を第３図（要部断面図）で示す。
積回路装置を第３図（要部断面図）で示す。
本実施例IIのSOI構造を採用する半導体集積回路装置
は、第３図に示すように、バイポーラトランジスタのｎ
型コレクタ領域13の埋込型コレクタ領域13Cに相当する
部分をシリサイド膜13Dで構成する。シリサイド膜13Dは
埋込型コレクタ領域（Si）13Cに比べてシート抵抗値が
小さい。シリサイド膜13Dとしては低温度で形成できるP
tSi2、PdSi2等を使用する。
は、第３図に示すように、バイポーラトランジスタのｎ
型コレクタ領域13の埋込型コレクタ領域13Cに相当する
部分をシリサイド膜13Dで構成する。シリサイド膜13Dは
埋込型コレクタ領域（Si）13Cに比べてシート抵抗値が
小さい。シリサイド膜13Dとしては低温度で形成できるP
tSi2、PdSi2等を使用する。
このシリサイド膜13Dは以下の製造方法で形成され
る。
る。
まず、前記実施例Ｉの第2C図に示す工程の後に、単結
晶珪素膜１の研磨された裏面全面にスパッタ法又は蒸着
法によりPt又はPdを堆積する。
晶珪素膜１の研磨された裏面全面にスパッタ法又は蒸着
法によりPt又はPdを堆積する。
次に、約250〜300［℃］程度の低温度の熱処理を施
し、Pt又はPdと単結晶珪素膜１の活性領域のSiとを選択
的に反応させ、シリサイド膜13Dを形成する。シリサイ
ド化されない非活性領域のPt又はPdは後に王水により除
去される。前記シリサイド膜13Dは、埋込型半導体領域1
3Cに相当する領域例えば0.1［μｍ］程度の厚さで形成
される。
し、Pt又はPdと単結晶珪素膜１の活性領域のSiとを選択
的に反応させ、シリサイド膜13Dを形成する。シリサイ
ド化されない非活性領域のPt又はPdは後に王水により除
去される。前記シリサイド膜13Dは、埋込型半導体領域1
3Cに相当する領域例えば0.1［μｍ］程度の厚さで形成
される。
また、前記シリサイド膜13Dの形成の際の熱処理は、
レーザビーム、電子ビーム、ランプ等を使用すれば低温
度処理ができ、しかも、前記以外の他のシリサイド化の
ための金属を使用することができる。
レーザビーム、電子ビーム、ランプ等を使用すれば低温
度処理ができ、しかも、前記以外の他のシリサイド化の
ための金属を使用することができる。
次に、前記実施例Ｉの第2E図に示す工程及びそれ以後
の工程を施すことにより、本実施例のSOI構造を採用す
る半導体集積回路装置は完成する。
の工程を施すことにより、本実施例のSOI構造を採用す
る半導体集積回路装置は完成する。
このように、SOI構造を採用する半導体集積回路装置
において、前記単結晶珪素膜１の裏面に露出するバイポ
ーラトランジスタの埋込型コレクタ領域13Cに相当する
部分に、前記単結晶珪素膜１に比べてシート抵抗値が低
いシリサイド膜13Dを設ける。この構成により、前記バ
イポーラトランジスタのｎ型コレクタ領域13のシート抵
抗値を低減し、信号伝達速度を速くすることができるの
で、SOI構造を採用する半導体集積回路装置の動作速度
の高速化を図ることができる。
において、前記単結晶珪素膜１の裏面に露出するバイポ
ーラトランジスタの埋込型コレクタ領域13Cに相当する
部分に、前記単結晶珪素膜１に比べてシート抵抗値が低
いシリサイド膜13Dを設ける。この構成により、前記バ
イポーラトランジスタのｎ型コレクタ領域13のシート抵
抗値を低減し、信号伝達速度を速くすることができるの
で、SOI構造を採用する半導体集積回路装置の動作速度
の高速化を図ることができる。
（実施例III） 本実施例IIIは、前記SOI構造を採用する半導体集積回
路装置において、放熱効率を高めた、本発明の第３実施
例である。
路装置において、放熱効率を高めた、本発明の第３実施
例である。
本発明の実施例IIIであるSOI構造を採用する半導体集
積回路装置を第４図（要部断面図）で示す。
積回路装置を第４図（要部断面図）で示す。
本実施例IIIのSOI構造を採用する半導体集積回路装置
は、第４図に示すように、単結晶珪素基板１と絶縁性基
板２との間に熱伝導膜21、22の夫々を設けると共に、一
端が前記熱伝導膜21、22の夫々に接続され他端が単結晶
珪素膜１の表面の非活性領域に達する熱放出経路23が設
けられる。
は、第４図に示すように、単結晶珪素基板１と絶縁性基
板２との間に熱伝導膜21、22の夫々を設けると共に、一
端が前記熱伝導膜21、22の夫々に接続され他端が単結晶
珪素膜１の表面の非活性領域に達する熱放出経路23が設
けられる。
前記熱伝導膜21、22の夫々は、前記実施例Ｉのパッシ
ベーション膜20を形成する工程、前記実施例IIのシリサ
イド膜13Dを形成する工程の夫々と実質的に同一の製造
工程において形成される。熱伝導膜21、22の夫々は、単
結晶珪素膜１に比べて熱抵抗が小さく、かつ素子間リー
クが生じないように、例えば絶縁性を有するAlN膜で形
成する。このAlN膜は例えばプラズマCVD法で堆積する。
基本的には、単結晶珪素膜１と接着層３との間に設けら
れた熱伝導膜21か、接着層３と絶縁性基板２との間に設
けられた熱伝導膜22かのいずれかを設ければよい。前者
の場合は、バイポーラトランジスタの放熱効率は後者の
みを設けた場合に比べて高い。後者の場合は、単結晶珪
素膜１の形成工程と独立のプロセスで形成することがで
きるので、前者のみを設けた場合に比べて歩留りが高
い。
ベーション膜20を形成する工程、前記実施例IIのシリサ
イド膜13Dを形成する工程の夫々と実質的に同一の製造
工程において形成される。熱伝導膜21、22の夫々は、単
結晶珪素膜１に比べて熱抵抗が小さく、かつ素子間リー
クが生じないように、例えば絶縁性を有するAlN膜で形
成する。このAlN膜は例えばプラズマCVD法で堆積する。
基本的には、単結晶珪素膜１と接着層３との間に設けら
れた熱伝導膜21か、接着層３と絶縁性基板２との間に設
けられた熱伝導膜22かのいずれかを設ければよい。前者
の場合は、バイポーラトランジスタの放熱効率は後者の
みを設けた場合に比べて高い。後者の場合は、単結晶珪
素膜１の形成工程と独立のプロセスで形成することがで
きるので、前者のみを設けた場合に比べて歩留りが高
い。
前記熱放出経路23は素子間分離絶縁膜10に形成された
穿孔又は溝に熱伝導性の良い例えばAlNを埋込むことに
より形成される。
穿孔又は溝に熱伝導性の良い例えばAlNを埋込むことに
より形成される。
このように、SOI構造を採用する半導体集積回路装置
において、前記単結晶珪素膜１の少なくとも活性領域と
絶縁性基板２との間に、前記単結晶珪素膜１に比べて熱
伝導性が高くかつ絶縁性を有する熱伝導膜21（又は22）
を設け、この熱伝導膜21から前記単結晶珪素膜１の表面
に達する熱放出経路23を設ける。この構成により、前記
バイポーラトランジスタの動作で発生した熱を前記熱伝
導膜21及び熱放出経路23を通して単結晶珪素膜１の表面
側に放出することができるので、熱ストレスに基づく、
前記バイポーラトランジスタの電気的特性の劣化を低減
し、SOI構造を採用する半導体集積回路装置の電気的信
頼性を向上することができる。
において、前記単結晶珪素膜１の少なくとも活性領域と
絶縁性基板２との間に、前記単結晶珪素膜１に比べて熱
伝導性が高くかつ絶縁性を有する熱伝導膜21（又は22）
を設け、この熱伝導膜21から前記単結晶珪素膜１の表面
に達する熱放出経路23を設ける。この構成により、前記
バイポーラトランジスタの動作で発生した熱を前記熱伝
導膜21及び熱放出経路23を通して単結晶珪素膜１の表面
側に放出することができるので、熱ストレスに基づく、
前記バイポーラトランジスタの電気的特性の劣化を低減
し、SOI構造を採用する半導体集積回路装置の電気的信
頼性を向上することができる。
以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。
例えば、本発明は、前記絶縁性基板２を単結晶珪素基
板の表面上に絶縁膜を設けて構成してもよい。
板の表面上に絶縁膜を設けて構成してもよい。
また、本発明は、前記単結晶珪素膜１にMISFETや相補
型MISFETを設けてもよい。
型MISFETを設けてもよい。
また、本発明は、前記実施例Ｉ乃至実施例IIIの夫々
を組合せて構成してもよい。
を組合せて構成してもよい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
SOI構造を採用する半導体集積回路装置において、半
導体素子への荷動イオンや重金属汚染物質の侵入を低減
し、電気的特性を向上することができる。
導体素子への荷動イオンや重金属汚染物質の侵入を低減
し、電気的特性を向上することができる。
また、SOI構造を採用する半導体集積回路装置におい
て、動作速度の高速化を図ることができる。
て、動作速度の高速化を図ることができる。
また、SOI構造を採用する半導体集積回路装置におい
て、半導体素子への熱ストレスを低減し、電気的特性を
向上することができる。
て、半導体素子への熱ストレスを低減し、電気的特性を
向上することができる。
第１図は、本発明の実施例ＩであるSOI構造を採用する
半導体集積回路装置の要部断面図、 第2A図乃至第2G図は、前記SOI構造を採用する半導体集
積回路装置を各製造工程毎に示す概略断面図、 第３図は、本発明の実施例IIであるSOI構造を採用する
半導体集積回路装置の要部断面図、 第４図は、本発明の実施例IIIであるSOI構造を採用する
半導体集積回路装置の要部断面図、 第５図は、従来のSOI構造を採用する半導体集積回路装
置の要部断面図である。 図中、１……単結晶珪素膜（SOI膜）、２……絶縁性基
板、３……接着層、10……素子間分離絶縁膜、13,14,15
……動作領域、13D……シリサイド膜、20……パッシベ
ーション膜、21,22……熱伝導膜、23……熱放出経路で
ある。
半導体集積回路装置の要部断面図、 第2A図乃至第2G図は、前記SOI構造を採用する半導体集
積回路装置を各製造工程毎に示す概略断面図、 第３図は、本発明の実施例IIであるSOI構造を採用する
半導体集積回路装置の要部断面図、 第４図は、本発明の実施例IIIであるSOI構造を採用する
半導体集積回路装置の要部断面図、 第５図は、従来のSOI構造を採用する半導体集積回路装
置の要部断面図である。 図中、１……単結晶珪素膜（SOI膜）、２……絶縁性基
板、３……接着層、10……素子間分離絶縁膜、13,14,15
……動作領域、13D……シリサイド膜、20……パッシベ
ーション膜、21,22……熱伝導膜、23……熱放出経路で
ある。
Claims (3)
- 【請求項１】素子間分離絶縁膜によって区分された活性
領域内に半導体素子を形成した半導体基板を、前記素子
間分離絶縁膜をストッパ層とした研磨加工によって薄型
化した半導体層と、絶縁性基板とを接着層によって貼り
合わせたSOI型の半導体集積回路装置において、前記半
導体層の少なくとも活性領域と前記接着層との間にPSG
膜或はBPSG膜で構成されるパッシベーション膜を設けた
ことを特徴とする半導体集積回路装置。 - 【請求項２】素子間分離絶縁膜によって区分された活性
領域内に半導体素子を形成した半導体基板を、前記素子
間分離絶縁膜をストッパ層とした研磨加工によって薄型
化した半導体層と、絶縁性基板とを接着層によって貼り
合わせたSOI型の半導体集積回路装置において、前記半
導体層の少なくとも活性領域と前記接着層との間にPSG
膜或はBPSG膜で構成されるパッシベーション膜を設け、
前記半導体層の少なくとも活性領域とパッシベーション
膜との間に、酸化珪素膜に比べて熱伝導性が高くかつ絶
縁性を有する熱伝導膜を設け、該熱伝導膜と一端が接続
し他端が前記半導体層の表面に達する熱放出経路を設け
たことを特徴とする半導体集積回路装置。 - 【請求項３】前記熱伝導膜はAlN膜であることを特徴と
する請求項２に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145716A JP2915433B2 (ja) | 1989-06-08 | 1989-06-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145716A JP2915433B2 (ja) | 1989-06-08 | 1989-06-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0311666A JPH0311666A (ja) | 1991-01-18 |
| JP2915433B2 true JP2915433B2 (ja) | 1999-07-05 |
Family
ID=15391477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145716A Expired - Fee Related JP2915433B2 (ja) | 1989-06-08 | 1989-06-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915433B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726485A (en) | 1996-03-13 | 1998-03-10 | Micron Technology, Inc. | Capacitor for a semiconductor device |
| JP3813079B2 (ja) | 2001-10-11 | 2006-08-23 | 沖電気工業株式会社 | チップサイズパッケージ |
| US9466719B2 (en) | 2009-07-15 | 2016-10-11 | Qualcomm Incorporated | Semiconductor-on-insulator with back side strain topology |
| KR101766907B1 (ko) | 2009-07-15 | 2017-08-09 | 퀄컴 인코포레이티드 | 이면측 지지층을 가진 반도체-온-절연체 |
| US9390974B2 (en) | 2012-12-21 | 2016-07-12 | Qualcomm Incorporated | Back-to-back stacked integrated circuit assembly and method of making |
| KR101818556B1 (ko) | 2009-07-15 | 2018-01-15 | 퀄컴 인코포레이티드 | 이면측 바디 연결을 가진 반도체-온-절연체 |
| JP5801300B2 (ja) | 2009-07-15 | 2015-10-28 | シランナ・セミコンダクター・ユー・エス・エイ・インコーポレイテッドＳｉｌａｎｎａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｕ．Ｓ．Ａ．， Ｉｎｃ． | 背面放熱を伴う絶縁体上半導体 |
| US8921168B2 (en) | 2009-07-15 | 2014-12-30 | Silanna Semiconductor U.S.A., Inc. | Thin integrated circuit chip-on-board assembly and method of making |
| US11069560B2 (en) | 2016-11-01 | 2021-07-20 | Shin-Etsu Chemical Co., Ltd. | Method of transferring device layer to transfer substrate and highly thermal conductive substrate |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01305534A (ja) * | 1988-06-02 | 1989-12-08 | Fujitsu Ltd | 半導体基板の製造方法 |
-
1989
- 1989-06-08 JP JP1145716A patent/JP2915433B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0311666A (ja) | 1991-01-18 |
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Legal Events
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