JP2003197633A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2003197633A JP2003197633A JP2001393723A JP2001393723A JP2003197633A JP 2003197633 A JP2003197633 A JP 2003197633A JP 2001393723 A JP2001393723 A JP 2001393723A JP 2001393723 A JP2001393723 A JP 2001393723A JP 2003197633 A JP2003197633 A JP 2003197633A
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Abstract
(57)【要約】
【課題】 製造効率を低下させることなく低オン電圧特
性を得ることができる半導体装置の製造方法を提供する
こと。 【解決手段】 半導体基板１の裏面側の素子形成を行う
工程と、前記半導体基板１の裏面と保持基板４と接着す
る工程と、前記半導体基板１を表面より薄化する工程
と、前記半導体基板１の表面側の素子形成を行なう工程
と、前記保持基板４を除去する工程とを備える。
性を得ることができる半導体装置の製造方法を提供する
こと。 【解決手段】 半導体基板１の裏面側の素子形成を行う
工程と、前記半導体基板１の裏面と保持基板４と接着す
る工程と、前記半導体基板１を表面より薄化する工程
と、前記半導体基板１の表面側の素子形成を行なう工程
と、前記保持基板４を除去する工程とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体装置
に係り、特に絶縁ゲートバイポーラトランジスタ（Ｉｎ
ｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ 以下ＩＧＢＴと記す）に関する。
に係り、特に絶縁ゲートバイポーラトランジスタ（Ｉｎ
ｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎ
ｓｉｓｔｏｒ 以下ＩＧＢＴと記す）に関する。
【０００２】
【従来の技術】近年、電力用半導体装置として用いられ
ているＩＧＢＴにおいて、さらなる低損失化（低オン電
圧化）の市場要求は高まっている。そのため、活性層
（ウエーハ厚）を薄くして阻止耐圧を保持することが可
能なＰＴ（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）構造で、コレ
クタ層を薄くすることによりライフタイムキラーを行わ
ず活性層内の伝導度変調効果を高める構造が提案されて
いる。
ているＩＧＢＴにおいて、さらなる低損失化（低オン電
圧化）の市場要求は高まっている。そのため、活性層
（ウエーハ厚）を薄くして阻止耐圧を保持することが可
能なＰＴ（Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）構造で、コレ
クタ層を薄くすることによりライフタイムキラーを行わ
ず活性層内の伝導度変調効果を高める構造が提案されて
いる。
【０００３】このような構造は以下のようにして形成さ
れる。すなわち図６に示すように、厚さ約６００μｍの
高抵抗ｎ−Ｓｉ基板１表面に、ＤＳＡ（Ｄｉｆｆｕｓｉ
ｏｎＳｅｌｆ Ａｌｉｇｎ）法を用い、先ず所定の拡散
開孔を有するマスクを形成した後、ｐベース層６を拡散
形成し、そのまま同じ拡散開孔を用いて二重拡散するこ
とにより、ｐベース層６の端部に自己整合的にチャネル
領域を残した状態でｎ＋エミッタ層７を形成する。そし
てチャネル領域上にゲート絶縁膜８を介してゲート電極
９をポリシリコン或いはＡｌ等の金属で形成し、ｐベー
ス層６とｎ＋エミッタ層７に同時にオーミックコンタク
トするエミッタ電極１０を、Ａｌ等の金属を蒸着又はス
パッタリングにより形成し、ＭＯＳＦＥＴ構造が得られ
る。
れる。すなわち図６に示すように、厚さ約６００μｍの
高抵抗ｎ−Ｓｉ基板１表面に、ＤＳＡ（Ｄｉｆｆｕｓｉ
ｏｎＳｅｌｆ Ａｌｉｇｎ）法を用い、先ず所定の拡散
開孔を有するマスクを形成した後、ｐベース層６を拡散
形成し、そのまま同じ拡散開孔を用いて二重拡散するこ
とにより、ｐベース層６の端部に自己整合的にチャネル
領域を残した状態でｎ＋エミッタ層７を形成する。そし
てチャネル領域上にゲート絶縁膜８を介してゲート電極
９をポリシリコン或いはＡｌ等の金属で形成し、ｐベー
ス層６とｎ＋エミッタ層７に同時にオーミックコンタク
トするエミッタ電極１０を、Ａｌ等の金属を蒸着又はス
パッタリングにより形成し、ＭＯＳＦＥＴ構造が得られ
る。
【０００４】次いで、図７に示すように、ｎ−Ｓｉ基板
１の裏面を機械的研削及びケミカルエッチングすること
により、所定の阻止耐圧を得るために必要な厚さまで薄
化する。例えば、１２００Ｖ系素子の場合は１００μｍ
程度、６００Ｖ系素子の場合は６０μｍ程度である。そ
して、薄化したｎ−Ｓｉ基板１の裏面にリン、アンチモ
ン、砒素等をイオン注入し、表面に形成されたＭＯＳＦ
ＥＴ構造に影響を与えないよう、ｎ−Ｓｉ基板１裏面の
表層のみをレーザーアニール若しくはフラッシュアニー
ル（光学的アニール）することにより、深さ約２μｍの
ｎバッファ層２' を形成する。さらにボロンをイオン
注入し、同様にアニールすることにより、深さ約１μｍ
のｐコレクタ層３'を形成し、このｐコレクタ層３'にオ
ーミックコンタクトするコレクタ電極１１を、Ａｌ−Ｖ
−Ｎｉ−Ａｕ等の金属を蒸着或いはスパッタリングによ
り形成して、最終的な素子構造が得られる。
１の裏面を機械的研削及びケミカルエッチングすること
により、所定の阻止耐圧を得るために必要な厚さまで薄
化する。例えば、１２００Ｖ系素子の場合は１００μｍ
程度、６００Ｖ系素子の場合は６０μｍ程度である。そ
して、薄化したｎ−Ｓｉ基板１の裏面にリン、アンチモ
ン、砒素等をイオン注入し、表面に形成されたＭＯＳＦ
ＥＴ構造に影響を与えないよう、ｎ−Ｓｉ基板１裏面の
表層のみをレーザーアニール若しくはフラッシュアニー
ル（光学的アニール）することにより、深さ約２μｍの
ｎバッファ層２' を形成する。さらにボロンをイオン
注入し、同様にアニールすることにより、深さ約１μｍ
のｐコレクタ層３'を形成し、このｐコレクタ層３'にオ
ーミックコンタクトするコレクタ電極１１を、Ａｌ−Ｖ
−Ｎｉ−Ａｕ等の金属を蒸着或いはスパッタリングによ
り形成して、最終的な素子構造が得られる。
【０００５】しかしながら、このような製造工程におい
ては、ｎ−Ｓｉ基板１を１００μｍ以下に薄化した後に
ｎバッファ層２'、ｐコレクタ層３'を形成しており、薄
化して強度の低下したウエーハをイオン注入装置に、通
常行なわれているように機械的に接触搬送すると、ウエ
ーハ割れ等により歩留まりの低下を引き起こしてしま
う。また、先に形成したウエーハ表面のＭＯＳＦＥＴ構
造に影響することなく裏面をアニールするために用いら
れる、レーザーアニール装置やフラッシュアニール装置
等の高額な新規設備の導入も必要となり、製造コストも
増大する、という問題があった。
ては、ｎ−Ｓｉ基板１を１００μｍ以下に薄化した後に
ｎバッファ層２'、ｐコレクタ層３'を形成しており、薄
化して強度の低下したウエーハをイオン注入装置に、通
常行なわれているように機械的に接触搬送すると、ウエ
ーハ割れ等により歩留まりの低下を引き起こしてしま
う。また、先に形成したウエーハ表面のＭＯＳＦＥＴ構
造に影響することなく裏面をアニールするために用いら
れる、レーザーアニール装置やフラッシュアニール装置
等の高額な新規設備の導入も必要となり、製造コストも
増大する、という問題があった。
【０００６】
【発明が解決しようとする課題】このように、従来の半
導体装置の製造方法においては、ウエーハの割れ等によ
る歩留まりの低下や、特殊なプロセスが必要になること
による製造コストの増大という問題があった。
導体装置の製造方法においては、ウエーハの割れ等によ
る歩留まりの低下や、特殊なプロセスが必要になること
による製造コストの増大という問題があった。
【０００７】従って本発明は、従来の半導体装置の製造
方法における欠点を取り除き、簡単且つ効率的に、低オ
ン電圧特性の得られる半導体装置の製造方法を提供する
ことを目的とするものである。
方法における欠点を取り除き、簡単且つ効率的に、低オ
ン電圧特性の得られる半導体装置の製造方法を提供する
ことを目的とするものである。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の裏面側の素子形成を行う工程
と、前記半導体基板の裏面と保持基板と接着する工程
と、前記半導体基板を表面より薄化する工程と、前記半
導体基板の表面側の素子形成を行なう工程と、前記保持
基板を除去する工程とを備えることを特徴とするもので
ある。
造方法は、半導体基板の裏面側の素子形成を行う工程
と、前記半導体基板の裏面と保持基板と接着する工程
と、前記半導体基板を表面より薄化する工程と、前記半
導体基板の表面側の素子形成を行なう工程と、前記保持
基板を除去する工程とを備えることを特徴とするもので
ある。
【０００９】また、本発明の半導体装置の製造方法は、
第１導電型の半導体基板の裏面側に第１導電型のバッフ
ァ層、第２導電型のコレクタ層を順次形成する工程と、
前記半導体基板の裏面と保持基板を接着する工程と、前
記半導体基板を表面より薄化する工程と、前記半導体基
板表面に第１導電型ベース層を形成する工程と、このベ
ース層内に第２導電型のエミッタ層を形成する工程と、
前記半導体基板表面或いは内部において、ゲート絶縁膜
を介して前記ベース層と前記エミッタ層に接するゲート
電極を形成する工程と、前記半導体基板表面において、
前記ベース層と前記エミッタ層に接するエミッタ電極を
形成する工程と、前記保持基板を除去する工程と、前記
半導体基板裏面にコレクタ電極を形成する工程とを備え
ることを特徴とするものである。
第１導電型の半導体基板の裏面側に第１導電型のバッフ
ァ層、第２導電型のコレクタ層を順次形成する工程と、
前記半導体基板の裏面と保持基板を接着する工程と、前
記半導体基板を表面より薄化する工程と、前記半導体基
板表面に第１導電型ベース層を形成する工程と、このベ
ース層内に第２導電型のエミッタ層を形成する工程と、
前記半導体基板表面或いは内部において、ゲート絶縁膜
を介して前記ベース層と前記エミッタ層に接するゲート
電極を形成する工程と、前記半導体基板表面において、
前記ベース層と前記エミッタ層に接するエミッタ電極を
形成する工程と、前記保持基板を除去する工程と、前記
半導体基板裏面にコレクタ電極を形成する工程とを備え
ることを特徴とするものである。
【００１０】さらに、本発明の半導体装置の製造方法に
おいては、前記バッファ層及び／又は前記コレクタ層
は、イオン注入及び拡散により形成されることを特徴と
している。
おいては、前記バッファ層及び／又は前記コレクタ層
は、イオン注入及び拡散により形成されることを特徴と
している。
【００１１】また、本発明の半導体装置の製造方法にお
いては、前記バッファ層及び／又は前記コレクタ層は、
エピタキシャル成長により形成されることを特徴として
いる。
いては、前記バッファ層及び／又は前記コレクタ層は、
エピタキシャル成長により形成されることを特徴として
いる。
【００１２】
【発明の実施の形態】以下本発明の実施形態について、
図１乃至図５を参照して説明する。
図１乃至図５を参照して説明する。
【００１３】図１（ａ）に示すように、厚さ５００μｍ
程度の十分な厚さの高抵抗ｎ−Ｓｉ基板１の裏面に、イ
オン注入法によりリン、アンチモン、砒素等をイオン注
入し、熱拡散によりｎバッファ層２を形成する。次いで
ボロンを同様にイオン注入し、熱拡散によりｐコレクタ
層３形成する。
程度の十分な厚さの高抵抗ｎ−Ｓｉ基板１の裏面に、イ
オン注入法によりリン、アンチモン、砒素等をイオン注
入し、熱拡散によりｎバッファ層２を形成する。次いで
ボロンを同様にイオン注入し、熱拡散によりｐコレクタ
層３形成する。
【００１４】一方、図１（ｂ）に示すように、厚さ５０
０μｍ程度の十分な厚さの保持Ｓｉ基板４表面に、熱酸
化により酸化膜５を約１μｍ形成する。
０μｍ程度の十分な厚さの保持Ｓｉ基板４表面に、熱酸
化により酸化膜５を約１μｍ形成する。
【００１５】そして、図２に示すように、ｎ−Ｓｉ基板
１裏面と、保持Ｓｉ基板４表面を接触させ、酸素雰囲気
にて１１００℃で２時間程度の熱処理により、ｎ−Ｓｉ
基板１と保持Ｓｉ基板４を接着させた後、ｎ−Ｓｉ基板
１表面を機械的研削及びケミカルエッチング等により所
望の阻止耐圧を得るために必要な厚さ（例えば１２００
Ｖ系素子の場合は１００μｍ程度、６００Ｖ系素子の場
合は６０μｍ程度）まで薄化し、表面を鏡面加工して接
着ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）ウエーハを形成する。
１裏面と、保持Ｓｉ基板４表面を接触させ、酸素雰囲気
にて１１００℃で２時間程度の熱処理により、ｎ−Ｓｉ
基板１と保持Ｓｉ基板４を接着させた後、ｎ−Ｓｉ基板
１表面を機械的研削及びケミカルエッチング等により所
望の阻止耐圧を得るために必要な厚さ（例えば１２００
Ｖ系素子の場合は１００μｍ程度、６００Ｖ系素子の場
合は６０μｍ程度）まで薄化し、表面を鏡面加工して接
着ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）ウエーハを形成する。
【００１６】次いで、図３に示すように、ｎ−Ｓｉ基板
１表面に、ＤＳＡ法を用い、先ず所定の拡散開孔を有す
るマスクを形成した後、ｐベース層６を拡散形成し、そ
のまま同じ拡散開孔を用いて二重拡散することにより、
ｐベース層６の端部に自己整合的にチャネル領域を残し
た状態でｎ＋エミッタ層７を形成する。そしてチャネル
領域上にゲート絶縁膜８を介してゲート電極９をポリシ
リコン或いはＡｌ等の金属で形成し、ｐベース層６とｎ
＋エミッタ層７に同時にオーミックコンタクトするエミ
ッタ電極１０を、Ａｌ等の金属を蒸着又はスパッタリン
グにより形成し、ＭＯＳＦＥＴ構造を形成する。
１表面に、ＤＳＡ法を用い、先ず所定の拡散開孔を有す
るマスクを形成した後、ｐベース層６を拡散形成し、そ
のまま同じ拡散開孔を用いて二重拡散することにより、
ｐベース層６の端部に自己整合的にチャネル領域を残し
た状態でｎ＋エミッタ層７を形成する。そしてチャネル
領域上にゲート絶縁膜８を介してゲート電極９をポリシ
リコン或いはＡｌ等の金属で形成し、ｐベース層６とｎ
＋エミッタ層７に同時にオーミックコンタクトするエミ
ッタ電極１０を、Ａｌ等の金属を蒸着又はスパッタリン
グにより形成し、ＭＯＳＦＥＴ構造を形成する。
【００１７】そして、図４に示すように、ＭＯＳＦＥＴ
の形成されたｎ−Ｓｉ基板１表面を耐酸テープで保護
し、保持Ｓｉ基板４の裏面を機械的研削で荒研削した
後、フッ硝酸（混酸）にてケミカルエッチングにより保
持Ｓｉ基板４を完全に除去し、さらにフッ酸により酸化
膜５を完全に除去する。さらに、ｐコレクタ層３にオー
ミックコンタクトするコレクタ電極１１をＡｌ−Ｖ−Ｎ
ｉ−Ａｕ等の金属を蒸着又はスパッタリングにより形成
し、プレーナゲート型ＩＧＢＴが得られる。
の形成されたｎ−Ｓｉ基板１表面を耐酸テープで保護
し、保持Ｓｉ基板４の裏面を機械的研削で荒研削した
後、フッ硝酸（混酸）にてケミカルエッチングにより保
持Ｓｉ基板４を完全に除去し、さらにフッ酸により酸化
膜５を完全に除去する。さらに、ｐコレクタ層３にオー
ミックコンタクトするコレクタ電極１１をＡｌ−Ｖ−Ｎ
ｉ−Ａｕ等の金属を蒸着又はスパッタリングにより形成
し、プレーナゲート型ＩＧＢＴが得られる。
【００１８】また、同様にして図５に示すようなトレン
チゲート型ＩＧＢＴを形成することも可能である。
チゲート型ＩＧＢＴを形成することも可能である。
【００１９】本実施形態においては、ｎバッファ層２、
ｐコレクタ層３をイオン注入と拡散により形成している
が、エピタキシャル成長により形成しても良い。
ｐコレクタ層３をイオン注入と拡散により形成している
が、エピタキシャル成長により形成しても良い。
【００２０】このような半導体装置の製造方法により、
ウエーハ薄化後のイオン注入装置等への搬送を回避する
ことができるため、ウエーハ割れによる歩留まりの低下
を大幅に低減することができ、また、レーザーアニール
装置、フラッシュアニール装置や、否接触搬送機構のイ
オン注入装置といった高額な新規設備導入の必要がない
ため、製造コストを増大させることなく良好な低オン電
圧特性を有する半導体装置を製造することができる。
ウエーハ薄化後のイオン注入装置等への搬送を回避する
ことができるため、ウエーハ割れによる歩留まりの低下
を大幅に低減することができ、また、レーザーアニール
装置、フラッシュアニール装置や、否接触搬送機構のイ
オン注入装置といった高額な新規設備導入の必要がない
ため、製造コストを増大させることなく良好な低オン電
圧特性を有する半導体装置を製造することができる。
【００２１】
【発明の効果】本発明によれば、製造効率を低下させる
ことなく低オン電圧特性を得ることができる半導体装置
の製造方法を提供することができる。
ことなく低オン電圧特性を得ることができる半導体装置
の製造方法を提供することができる。
【図１】 本発明の半導体装置の製造工程を示す図。
【図２】 本発明の半導体装置の製造工程を示す図。
【図３】 本発明の半導体装置の製造工程を示す図。
【図４】 本発明の半導体装置の製造工程を示す図。
【図５】 本発明により形成される半導体装置を示す
図。
図。
【図６】 従来の半導体装置の製造工程を示す図。
【図７】 従来の半導体装置の製造工程を示す図。
１ ｎ−Ｓｉ基板
２、２' ｎバッファ層
３、３' ｐコレクタ層
４ 保持Ｓｉ基板
５ 酸化膜
６ ｐ−ベース層
７ ｎ＋エミッタ層
８ ゲート絶縁膜
９ ゲート電極
１０ エミッタ電極
１１ コレクタ電極
Claims (4)
- 【請求項１】 半導体基板の裏面側の素子形成を行う工
程と、前記半導体基板の裏面と保持基板と接着する工程
と、前記半導体基板を表面より薄化する工程と、前記半
導体基板の表面側の素子形成を行なう工程と、前記保持
基板を除去する工程とを備えることを特徴とする半導体
装置の製造方法。 - 【請求項２】 第１導電型の半導体基板の裏面側に第１
導電型のバッファ層、第２導電型のコレクタ層を順次形
成する工程と、 前記半導体基板の裏面と保持基板を接着する工程と、 前記半導体基板を表面より薄化する工程と、 前記半導体基板表面に第１導電型ベース層を形成する工
程と、 このベース層内に第２導電型のエミッタ層を形成する工
程と、 前記半導体基板表面或いは内部において、ゲート絶縁膜
を介して前記ベース層と前記エミッタ層に接するゲート
電極を形成する工程と、 前記半導体基板表面において、前記ベース層と前記エミ
ッタ層に接するエミッタ電極を形成する工程と、 前記保持基板を除去する工程と、 前記半導体基板裏面にコレクタ電極を形成する工程とを
備えることを特徴とする半導体装置の製造方法。 - 【請求項３】 前記バッファ層及び／又は前記コレクタ
層は、イオン注入及び拡散により形成されることを特徴
とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記バッファ層及び／又は前記コレクタ
層は、エピタキシャル成長により形成されることを特徴
とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393723A JP2003197633A (ja) | 2001-12-26 | 2001-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001393723A JP2003197633A (ja) | 2001-12-26 | 2001-12-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003197633A true JP2003197633A (ja) | 2003-07-11 |
Family
ID=27600643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001393723A Pending JP2003197633A (ja) | 2001-12-26 | 2001-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003197633A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN102486992A (zh) * | 2010-12-01 | 2012-06-06 | 比亚迪股份有限公司 | 一种半导体器件的制造方法 |
| CN103035518A (zh) * | 2012-05-09 | 2013-04-10 | 上海华虹Nec电子有限公司 | 一种绝缘栅双极型晶体管晶片制作方法 |
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| WO2015027948A1 (zh) * | 2013-08-30 | 2015-03-05 | 无锡华润上华半导体有限公司 | 绝缘栅双极型晶体管及其制备方法 |
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| CN110349850A (zh) * | 2019-06-24 | 2019-10-18 | 芯盟科技有限公司 | 半导体器件的制造方法 |
-
2001
- 2001-12-26 JP JP2001393723A patent/JP2003197633A/ja active Pending
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