JP4349798B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4349798B2 JP4349798B2 JP2002376140A JP2002376140A JP4349798B2 JP 4349798 B2 JP4349798 B2 JP 4349798B2 JP 2002376140 A JP2002376140 A JP 2002376140A JP 2002376140 A JP2002376140 A JP 2002376140A JP 4349798 B2 JP4349798 B2 JP 4349798B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- forming
- insulating film
- manufacturing
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の製造方法に関する。
【０００２】
【従来の技術】
近年、パンチスルー型のＩＧＢＴに、ノンパンチスルー型のＩＧＢＴで採用されている低注入のｐ＋型のアノード（ドレイン）構造を採用することにより、オン電圧とターンオフ時間のトレードオフ関係が改善されることが知られるようになってきている。これは、ライフタイム制御を行わずにＩＧＢＴの高速化が図れるためである。
【０００３】
しかしながら、この構造においては、例えば耐圧６００Ｖ系の素子の場合、ＩＧＢＴの総厚は６０μｍ程度と、極めて薄い構造となるために、非常にコストの高い製造方法を必要としている。
【０００４】
図７、図８は、支持基板との接着技術を用いた、薄い構造のＩＧＢＴを製造するための一従来例を、主な工程（１）〜（８）に沿って説明したものである（例えば、特許文献１参照。）。
【０００５】
（１）比較的厚いｎ−型のシリコンウェハを用意し、その一方面からイオン注入及び拡散等により、ｎ型のバッファ層を形成する。
（２）先程のシリコンウェハとは別の支持基板を用意し、表面に酸化膜を形成する。
【０００６】
（３）シリコンウェハのバッファ層形成面を支持基板の酸化膜と貼り合せ、熱処理により両者を接着する。
（４）シリコンウェハの他方面（ｎ−）を研削し、シリコンウェハ部分を耐圧に応じた厚みに形成する。例えば、耐圧が６００ＶのＩＧＢＴの場合、６０μｍ程度の厚さとなる。
【０００７】
（５）研削して得られたシリコンウェハの表面に、ＭＯＳゲート構造を形成する。
（６）支持基板及び酸化膜を除去する。
【０００８】
（７）バッファ層の露出面に、イオン注入及びフラッシュアニール等により、ｐ＋型のドレイン層を形成する。
（８）最後に、ドレイン電極を形成し、ＩＧＢＴを完成させる。
【０００９】
このことから明らかなように、本従来例では、ドレイン層を形成する時点においてウェハの厚みが極めて薄くなっており、ドレイン層形成中のウェハ割れが生じ易い。さらに、イオン注入装置やアニール装置等におけるウェハ搬送系が、薄いウェハに対応したものでなければならない。
【００１０】
しかしながら、通常の半導体製造装置のウェハ搬送系は、このような薄いウェハには対応しておらず、装置の改造には多大なコストがかかる。また、上記従来例では、支持基板を使用するために、製造コストが高くなる。
【００１１】
次に図９、図１０は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｉｄｅ）技術を用いた、薄い構造のＩＧＢＴを製造するための別の従来例である（例えば、特許文献２参照。）。
【００１２】
（１）比較的厚いｎ型のシリコンウェハを用意し、その一方面から酸素をイオン注入し、ウェハの表面から例えば数μｍの深さに酸化膜を形成する。
（２）シリコンウェハの表面にエピタキシャル成長により、耐圧に応じた厚みのｎ−層を形成する。
【００１３】
（３）ｎ−層表面に、ＭＯＳゲート構造を形成する。
（４）シリコンウェハの裏面及び酸化膜を除去する。
【００１４】
（５）シリコンウェハの裏面側に、イオン注入及びフラッシュアニール等により、ｎ型のバッファ層を形成する。
（６）同様にして、ｐ＋型のドレイン層を形成する。
（７）最後に、ドレイン電極を形成し、ＩＧＢＴを完成させる。
【００１５】
本従来例では、支持基板を使用しないため、製造コストを低廉化することができるが、前述の従来例と同様に、ドレイン層を形成する時点ではウェハの厚みが極めて薄くなっており、ドレイン層形成中のウェハ割れが生じ易い。また、イオン注入装置やアニール装置等におけるウェハ搬送系が薄いウェハに対応したものでなければならないことも同様である。
【００１６】
さらに図１１、図１２は、支持基板との接着技術を用いた、薄い構造のＩＧＢＴを製造するためのさらに別の従来例である（例えば、特許文献３参照。）。
【００１７】
（１）比較的厚いｎ−型のシリコンウェハを用意し、その一方面からイオン注入及び拡散等により、ｎ型のバッファ層を形成する。
（２）バッファ層の露出面から、イオン注入及び拡散等により、ｐ＋型のドレイン層を形成する。
【００１８】
（３）先程のシリコンウェハとは別の支持基板を用意し、表面に酸化膜を形成する。
（４）シリコンウェハのドレイン層形成面を支持基板の酸化膜と貼り合せ、熱処理により接着する。
【００１９】
（５）シリコンウェハの他方面を研削し、シリコンウェハ部分を耐圧に応じた厚みに形成する。
（６）研削して得られたシリコンウェハ表面に、ＭＯＳゲート構造を形成する。
【００２０】
（７）支持基板及び酸化膜を除去する。
（８）最後に、ドレイン電極を形成し、ＩＧＢＴを完成させる。
【００２１】
本従来例では、前述の従来例とは異なり、ドレイン層形成用のイオン注入もウェハの厚いときに行われるので、イオン注入装置のウェハ搬送系を薄層ウェハ用に改造する必要はない。しかしながら、支持基板を使用するために、製造コストが高くなる。
【００２２】
さらに、ドレイン層は、ＭＯＳゲート構造形成時の熱処理の影響を受けて拡散が進行するので、最終的にオーミックコンタクトがとれる程度の表面濃度とするためには、イオン注入のドーズ量を高くしておく必要がある。
【００２３】
ところが、高ドーズ量でイオン注入された面は、面荒れのため、支持基板の酸化膜との接着力が弱い。そのため、ＭＯＳゲート構造形成用のウェハプロセスに伴うホトリソ及びエッチング工程において、シリコンウェハ外周部に露出している支持基板の酸化膜が急速にエッチングされる現象を本願発明者らは見出した。その結果、シリコンウェハ外周部が支持基板から浮いた状態となり、この部分からのウェハの欠け、割れが非常に発生し易くなる。
【００２４】
【特許文献１】
特開２００２−２６１２８１号公報（第６頁、図１〜図２）
【特許文献２】
特開２００２−２６１２８２号公報（第１１頁〜第１２頁、図１４〜図１５）
【特許文献３】
特開２００２−２６１２８１号公報（第７頁、図３〜図４）
【００２５】
【発明が解決しようとする課題】
上記のように、薄い構造のＩＧＢＴを製造するための従来方法では、支持基板を用いるためにコスト高であったり、ウェハ割れが生じ易いなどの種々の問題点を有していた。
【００２６】
本発明の目的は、薄い構造のＩＧＢＴが、高歩留り且つ低コストで得られるようにした製造方法を提供するものである。
【００２７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第１導電型の基板の第１の面から第１の深さの位置に絶縁膜を形成する工程と、前記第１の面上に第２導電型のバッファ層を形成する工程と、前記バッファ層上に第２導電型の高抵抗層を形成する工程と、前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記基板の前記第１の面と反対の第２の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、前記第２の面を除去して露出させた前記絶縁膜を除去する工程とを具備している。
【００２８】
さらに、本発明の半導体装置の製造方法は、第２導電型の基板の第１の面から第１の深さの位置に絶縁膜を形成する工程と、前記第１の面に第１導電型の不純物を導入する工程と、前記第１の面上に第２導電型のバッファ層を形成する工程と、前記バッファ層上に第２導電型の高抵抗層を形成する工程と、前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記基板の前記第１の面と反対の第２の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、前記第２の面を除去して露出させた前記絶縁膜を除去する工程とを具備している。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３０】
（第１の実施形態）図１、図２は、本発明の第１の実施形態を示すものであり、ＳＩＭＯＸ構造の基板を用いた製造方法である。
【００３１】
図１（ａ）に示すように、ｐ＋型のシリコンからなる基板１０の一方面に、例えば酸素がイオン注入され、図１（ｂ）に示すように、基板１０の表面から例えば数μｍの深さに酸化膜２０が形成される。
【００３２】
この後、図１（ｃ）に示すように、基板１０の表面に例えばエピタキシャル成長により、ｎバッファ層１２が形成される。このｎバッファ層１２は、酸化膜２０からの厚さが例えば１０μｍとなるように制御される。また、酸化膜２０とｎバッファ層１２に挟まれた領域は、将来的にｐ＋ドレイン層１１として機能するようになる。
【００３３】
次に、図１（ｄ）に示すように、ｎバッファ層１２の表面に例えばエピタキシャル成長により、ｎ−高抵抗層１３が形成される。このｎ−高抵抗層１３は、酸化膜２０からの厚さが例えば６０μｍとなるように制御される。
【００３４】
次いで、図２（ａ）に示すように、基板１０のｎ−高抵抗層１３の表面領域に、ＭＯＳゲート構造が形成される。すなわち、周知のプロセスにより、ゲート絶縁膜２１、ゲート電極３１、ｐ型のベース領域１４、ｎ＋型のソース領域１５、層間絶縁膜２２、ソース電極３２が順次形成される。
【００３５】
この後、図２（ｂ）に示すように、基板１０の裏面の少なくとも一部が、酸化膜２０が露出するまで研削及びエッチング等により除去される。すなわち、基板１０の裏面をある程度全体的に研削した後、例えばＣＶＤ酸化膜（図示せず）を基板１０の裏面に形成し、周知のホトリソ及びエッチング工程により、このＣＶＤ酸化膜をあらかじめ予定された領域に残す。その後、このＣＶＤ酸化膜をマスクとしたシリコンの異方性エッチング等を行うと、酸化膜２０がエッチングストップ層となり基板１０の裏面が除去される。この際、先行する裏面の研削工程には、基板１０を異方性エッチングで除去する工程に要する時間を短縮する効果がある。
【００３６】
次いで、図２（ｃ）に示すように、酸化膜２０がエッチング等により除去された後、ドレイン電極３０が形成され、さらに、薄層化された部分が破線部でダイシング等により切り離されて、ＩＧＢＴが完成する。
【００３７】
上記第１の実施形態によれば、ＳＩＭＯＸ構造を用いた製造により、支持基板を使用する必要がないため、製造コストを低廉化できる。更に、この実施形態では、ドレイン電極３０が形成される直前までは基板全体が厚くなっているため、処理中でのウェハ割れが抑えられ、従って、歩留りの向上が容易に得られる。
【００３８】
（第２の実施形態）図３は、本発明の第２の実施形態を示すものであり、第１の実施形態と同一部分には同一の符号を付している。第２の実施形態は第１の実施形態に対して、ＳＩＭＯＸ構造を基板外周部には形成していない。
【００３９】
図３（ａ）に示すように、ｐ＋型のシリコンからなる基板１０の一方面に、例えばＣＶＤ酸化膜２３を形成し、周知のホトリソ及びエッチング工程により、このＣＶＤ酸化膜２３を基板外周部表面に残す。
【００４０】
この後、基板１０の一方面に、例えば酸素がイオン注入され、次いで、ＣＶＤ酸化膜２３が除去されると、図３（ｂ）に示すように、基板１０の外周部を除く領域に、表面から例えば数μｍの深さに酸化膜２０が形成される。
【００４１】
この後、図３（ｃ）に示すように、上記第１の実施形態の図１（ｃ）以降と同様のプロセスにより、ＩＧＢＴが完成する。
【００４２】
上記第２の実施形態によれば、ＭＯＳゲート構造４０を形成するプロセスの間に、酸化膜２０が基板１０の外周部において露出していないため、この酸化膜２０がエッチングされることはない。このため、ウェハの欠け、割れの原因となる部位が形成されず、歩留りの向上が容易に得られる。
【００４３】
（第３の実施形態）図４は、本発明の第３の実施形態を示すものであり、第１の実施形態と同一部分には同一の符号を付している。第３の実施形態はｐ＋ドレイン層１１の厚みを薄くする工程を有している。
【００４４】
図４（ａ）に示すように、上記第１の実施形態の図１（ａ）乃至図２（ｂ）と同様のプロセスにより、酸化膜２０が基板裏面に露出した状態が得られる。
【００４５】
この後、図４（ｂ）に示すように、酸化膜２０がエッチング等により除去された後、再びシリコンの異方性エッチング等により、基板１０がさらにわずかながら除去される。また、この際のエッチングレートを低く設定することにより、基板１０の追加除去される量は正確にコントロールされる。
【００４６】
次いで、図４（ｃ）に示すように、ドレイン電極３０が形成された後、ダイシング等により破線部で切り離されて、ＩＧＢＴが完成する。
【００４７】
上記第３の実施形態によれば、ｐ＋ドレイン層１１の厚みを精度良く容易に薄くすることができる。このため、ｐ＋ドレイン層１１からのホールの注入量を調整することが可能となり、特にターンオフ時間の短いＩＧＢＴを容易に製造できる利点を有する。また、酸化膜２０に隣接する領域には、ＳＩＭＯＸ構造形成時の欠陥が残存している場合があり、この領域を除去することにより、電気的特性の向上や良好なオーミックコンタクトが可能となり、歩留りの向上が容易に得られる。
【００４８】
（第４の実施形態）図５は、本発明の第４の実施形態を示すものであり、第１の実施形態と同一部分には同一符号を付している。第４の実施形態は、ｐ＋ドレイン層１１の不純物濃度を高くする工程を有している。
【００４９】
図５（ａ）に示すように、上記第１の実施形態の図１（ａ）及び図１（ｂ）と同様のプロセスによって酸化膜２０の形成された基板１０の一方面に、例えばボロンがイオン注入等によりドープされる。
【００５０】
この後、図５（ｂ）に示すように、上記第１の実施形態の図１（ｃ）以降と同様のプロセスにより、ＩＧＢＴが完成する。
【００５１】
上記第４の実施形態によれば、ｐ＋ドレイン層１１の不純物濃度を基板１０の濃度以上に高く設定することができる。このため、ｐ＋ドレイン層１１からのホールの注入量を増すことが可能となり、オン電圧が低いＩＧＢＴを容易に製造できる利点を有する。さらに、第３の実施形態と組合せることにより、種々の特性を有するＩＧＢＴを容易に製造することが可能となる。
【００５２】
（第５の実施形態）図６は、本発明の第５の実施形態を示すものであり、第１の実施形態と同一部分には同一符号を付している。第５の実施形態は第４の実施形態に対して、ｎ型のシリコンからなる基板９を使用することを特徴とする。
【００５３】
図６（ａ）に示すように、上記第１の実施形態の図１（ａ）及び図１（ｂ）と同様のプロセスによって酸化膜２０の形成されたｎ型のシリコンからなる基板９の一方面に、例えばボロンがイオン注入等によりドープされる。
【００５４】
この後、図６（ｂ）に示すように、上記第１の実施形態の図１（ｃ）以降と同様のプロセスにより、ＩＧＢＴが完成する。先に基板９の一方面に導入されたボロンがその後の各種熱処理により拡散されて、ｐ＋ドレイン層１１が形成されている。
【００５５】
上記第５の実施形態によれば、ｎ型の基板も使用することが可能となり、材料の調達が容易になるため、製造コストを低廉化できる。
【００５６】
本発明は、上記実施形態にのみ限定されるものではなく、ｐチャネル型やトレンチ型のＩＧＢＴについても同等の効果が得られることは明らかである。
【００５７】
【発明の効果】
本発明によれば、処理過程でのウェハ割れが抑えられ、しかも支持基板を必要としないために、薄い構造のＩＧＢＴが低コストで容易に製造可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造方法を示す断面図。
【図２】本発明の第１の実施形態に係る製造方法を示す断面図。
【図３】本発明の第２の実施形態に係る製造方法を示す断面図。
【図４】本発明の第３の実施形態に係る製造方法を示す断面図。
【図５】本発明の第４の実施形態に係る製造方法を示す断面図。
【図６】本発明の第５の実施形態に係る製造方法を示す断面図。
【図７】従来の製造方法を示す断面図。
【図８】従来の製造方法を示す断面図。
【図９】別の従来の製造方法を示す断面図。
【図１０】別の従来の製造方法を示す断面図。
【図１１】さらに別の従来の製造方法を示す断面図。
【図１２】さらに別の従来の製造方法を示す断面図。
【符号の説明】
９ ｎ型の基板
１０ ｐ＋型の基板
１１ ｐ＋ドレイン層
１２ ｎバッファ層
１３ ｎ−高抵抗層
１４ ｐ型のベース領域
１５ ｎ＋型のソース領域
２０ 酸化膜
２１ ゲート絶縁膜
２２ 層間絶縁膜
２３ ＣＶＤ酸化膜
３０ ドレイン電極
３１ ゲート電極
３２ ソース電極
【発明の属する技術分野】
本発明は、特に絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の製造方法に関する。
【０００２】
【従来の技術】
近年、パンチスルー型のＩＧＢＴに、ノンパンチスルー型のＩＧＢＴで採用されている低注入のｐ＋型のアノード（ドレイン）構造を採用することにより、オン電圧とターンオフ時間のトレードオフ関係が改善されることが知られるようになってきている。これは、ライフタイム制御を行わずにＩＧＢＴの高速化が図れるためである。
【０００３】
しかしながら、この構造においては、例えば耐圧６００Ｖ系の素子の場合、ＩＧＢＴの総厚は６０μｍ程度と、極めて薄い構造となるために、非常にコストの高い製造方法を必要としている。
【０００４】
図７、図８は、支持基板との接着技術を用いた、薄い構造のＩＧＢＴを製造するための一従来例を、主な工程（１）〜（８）に沿って説明したものである（例えば、特許文献１参照。）。
【０００５】
（１）比較的厚いｎ−型のシリコンウェハを用意し、その一方面からイオン注入及び拡散等により、ｎ型のバッファ層を形成する。
（２）先程のシリコンウェハとは別の支持基板を用意し、表面に酸化膜を形成する。
【０００６】
（３）シリコンウェハのバッファ層形成面を支持基板の酸化膜と貼り合せ、熱処理により両者を接着する。
（４）シリコンウェハの他方面（ｎ−）を研削し、シリコンウェハ部分を耐圧に応じた厚みに形成する。例えば、耐圧が６００ＶのＩＧＢＴの場合、６０μｍ程度の厚さとなる。
【０００７】
（５）研削して得られたシリコンウェハの表面に、ＭＯＳゲート構造を形成する。
（６）支持基板及び酸化膜を除去する。
【０００８】
（７）バッファ層の露出面に、イオン注入及びフラッシュアニール等により、ｐ＋型のドレイン層を形成する。
（８）最後に、ドレイン電極を形成し、ＩＧＢＴを完成させる。
【０００９】
このことから明らかなように、本従来例では、ドレイン層を形成する時点においてウェハの厚みが極めて薄くなっており、ドレイン層形成中のウェハ割れが生じ易い。さらに、イオン注入装置やアニール装置等におけるウェハ搬送系が、薄いウェハに対応したものでなければならない。
【００１０】
しかしながら、通常の半導体製造装置のウェハ搬送系は、このような薄いウェハには対応しておらず、装置の改造には多大なコストがかかる。また、上記従来例では、支持基板を使用するために、製造コストが高くなる。
【００１１】
次に図９、図１０は、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｉｄｅ）技術を用いた、薄い構造のＩＧＢＴを製造するための別の従来例である（例えば、特許文献２参照。）。
【００１２】
（１）比較的厚いｎ型のシリコンウェハを用意し、その一方面から酸素をイオン注入し、ウェハの表面から例えば数μｍの深さに酸化膜を形成する。
（２）シリコンウェハの表面にエピタキシャル成長により、耐圧に応じた厚みのｎ−層を形成する。
【００１３】
（３）ｎ−層表面に、ＭＯＳゲート構造を形成する。
（４）シリコンウェハの裏面及び酸化膜を除去する。
【００１４】
（５）シリコンウェハの裏面側に、イオン注入及びフラッシュアニール等により、ｎ型のバッファ層を形成する。
（６）同様にして、ｐ＋型のドレイン層を形成する。
（７）最後に、ドレイン電極を形成し、ＩＧＢＴを完成させる。
【００１５】
本従来例では、支持基板を使用しないため、製造コストを低廉化することができるが、前述の従来例と同様に、ドレイン層を形成する時点ではウェハの厚みが極めて薄くなっており、ドレイン層形成中のウェハ割れが生じ易い。また、イオン注入装置やアニール装置等におけるウェハ搬送系が薄いウェハに対応したものでなければならないことも同様である。
【００１６】
さらに図１１、図１２は、支持基板との接着技術を用いた、薄い構造のＩＧＢＴを製造するためのさらに別の従来例である（例えば、特許文献３参照。）。
【００１７】
（１）比較的厚いｎ−型のシリコンウェハを用意し、その一方面からイオン注入及び拡散等により、ｎ型のバッファ層を形成する。
（２）バッファ層の露出面から、イオン注入及び拡散等により、ｐ＋型のドレイン層を形成する。
【００１８】
（３）先程のシリコンウェハとは別の支持基板を用意し、表面に酸化膜を形成する。
（４）シリコンウェハのドレイン層形成面を支持基板の酸化膜と貼り合せ、熱処理により接着する。
【００１９】
（５）シリコンウェハの他方面を研削し、シリコンウェハ部分を耐圧に応じた厚みに形成する。
（６）研削して得られたシリコンウェハ表面に、ＭＯＳゲート構造を形成する。
【００２０】
（７）支持基板及び酸化膜を除去する。
（８）最後に、ドレイン電極を形成し、ＩＧＢＴを完成させる。
【００２１】
本従来例では、前述の従来例とは異なり、ドレイン層形成用のイオン注入もウェハの厚いときに行われるので、イオン注入装置のウェハ搬送系を薄層ウェハ用に改造する必要はない。しかしながら、支持基板を使用するために、製造コストが高くなる。
【００２２】
さらに、ドレイン層は、ＭＯＳゲート構造形成時の熱処理の影響を受けて拡散が進行するので、最終的にオーミックコンタクトがとれる程度の表面濃度とするためには、イオン注入のドーズ量を高くしておく必要がある。
【００２３】
ところが、高ドーズ量でイオン注入された面は、面荒れのため、支持基板の酸化膜との接着力が弱い。そのため、ＭＯＳゲート構造形成用のウェハプロセスに伴うホトリソ及びエッチング工程において、シリコンウェハ外周部に露出している支持基板の酸化膜が急速にエッチングされる現象を本願発明者らは見出した。その結果、シリコンウェハ外周部が支持基板から浮いた状態となり、この部分からのウェハの欠け、割れが非常に発生し易くなる。
【００２４】
【特許文献１】
特開２００２−２６１２８１号公報（第６頁、図１〜図２）
【特許文献２】
特開２００２−２６１２８２号公報（第１１頁〜第１２頁、図１４〜図１５）
【特許文献３】
特開２００２−２６１２８１号公報（第７頁、図３〜図４）
【００２５】
【発明が解決しようとする課題】
上記のように、薄い構造のＩＧＢＴを製造するための従来方法では、支持基板を用いるためにコスト高であったり、ウェハ割れが生じ易いなどの種々の問題点を有していた。
【００２６】
本発明の目的は、薄い構造のＩＧＢＴが、高歩留り且つ低コストで得られるようにした製造方法を提供するものである。
【００２７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第１導電型の基板の第１の面から第１の深さの位置に絶縁膜を形成する工程と、前記第１の面上に第２導電型のバッファ層を形成する工程と、前記バッファ層上に第２導電型の高抵抗層を形成する工程と、前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記基板の前記第１の面と反対の第２の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、前記第２の面を除去して露出させた前記絶縁膜を除去する工程とを具備している。
【００２８】
さらに、本発明の半導体装置の製造方法は、第２導電型の基板の第１の面から第１の深さの位置に絶縁膜を形成する工程と、前記第１の面に第１導電型の不純物を導入する工程と、前記第１の面上に第２導電型のバッファ層を形成する工程と、前記バッファ層上に第２導電型の高抵抗層を形成する工程と、前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、前記基板の前記第１の面と反対の第２の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、前記第２の面を除去して露出させた前記絶縁膜を除去する工程とを具備している。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３０】
（第１の実施形態）図１、図２は、本発明の第１の実施形態を示すものであり、ＳＩＭＯＸ構造の基板を用いた製造方法である。
【００３１】
図１（ａ）に示すように、ｐ＋型のシリコンからなる基板１０の一方面に、例えば酸素がイオン注入され、図１（ｂ）に示すように、基板１０の表面から例えば数μｍの深さに酸化膜２０が形成される。
【００３２】
この後、図１（ｃ）に示すように、基板１０の表面に例えばエピタキシャル成長により、ｎバッファ層１２が形成される。このｎバッファ層１２は、酸化膜２０からの厚さが例えば１０μｍとなるように制御される。また、酸化膜２０とｎバッファ層１２に挟まれた領域は、将来的にｐ＋ドレイン層１１として機能するようになる。
【００３３】
次に、図１（ｄ）に示すように、ｎバッファ層１２の表面に例えばエピタキシャル成長により、ｎ−高抵抗層１３が形成される。このｎ−高抵抗層１３は、酸化膜２０からの厚さが例えば６０μｍとなるように制御される。
【００３４】
次いで、図２（ａ）に示すように、基板１０のｎ−高抵抗層１３の表面領域に、ＭＯＳゲート構造が形成される。すなわち、周知のプロセスにより、ゲート絶縁膜２１、ゲート電極３１、ｐ型のベース領域１４、ｎ＋型のソース領域１５、層間絶縁膜２２、ソース電極３２が順次形成される。
【００３５】
この後、図２（ｂ）に示すように、基板１０の裏面の少なくとも一部が、酸化膜２０が露出するまで研削及びエッチング等により除去される。すなわち、基板１０の裏面をある程度全体的に研削した後、例えばＣＶＤ酸化膜（図示せず）を基板１０の裏面に形成し、周知のホトリソ及びエッチング工程により、このＣＶＤ酸化膜をあらかじめ予定された領域に残す。その後、このＣＶＤ酸化膜をマスクとしたシリコンの異方性エッチング等を行うと、酸化膜２０がエッチングストップ層となり基板１０の裏面が除去される。この際、先行する裏面の研削工程には、基板１０を異方性エッチングで除去する工程に要する時間を短縮する効果がある。
【００３６】
次いで、図２（ｃ）に示すように、酸化膜２０がエッチング等により除去された後、ドレイン電極３０が形成され、さらに、薄層化された部分が破線部でダイシング等により切り離されて、ＩＧＢＴが完成する。
【００３７】
上記第１の実施形態によれば、ＳＩＭＯＸ構造を用いた製造により、支持基板を使用する必要がないため、製造コストを低廉化できる。更に、この実施形態では、ドレイン電極３０が形成される直前までは基板全体が厚くなっているため、処理中でのウェハ割れが抑えられ、従って、歩留りの向上が容易に得られる。
【００３８】
（第２の実施形態）図３は、本発明の第２の実施形態を示すものであり、第１の実施形態と同一部分には同一の符号を付している。第２の実施形態は第１の実施形態に対して、ＳＩＭＯＸ構造を基板外周部には形成していない。
【００３９】
図３（ａ）に示すように、ｐ＋型のシリコンからなる基板１０の一方面に、例えばＣＶＤ酸化膜２３を形成し、周知のホトリソ及びエッチング工程により、このＣＶＤ酸化膜２３を基板外周部表面に残す。
【００４０】
この後、基板１０の一方面に、例えば酸素がイオン注入され、次いで、ＣＶＤ酸化膜２３が除去されると、図３（ｂ）に示すように、基板１０の外周部を除く領域に、表面から例えば数μｍの深さに酸化膜２０が形成される。
【００４１】
この後、図３（ｃ）に示すように、上記第１の実施形態の図１（ｃ）以降と同様のプロセスにより、ＩＧＢＴが完成する。
【００４２】
上記第２の実施形態によれば、ＭＯＳゲート構造４０を形成するプロセスの間に、酸化膜２０が基板１０の外周部において露出していないため、この酸化膜２０がエッチングされることはない。このため、ウェハの欠け、割れの原因となる部位が形成されず、歩留りの向上が容易に得られる。
【００４３】
（第３の実施形態）図４は、本発明の第３の実施形態を示すものであり、第１の実施形態と同一部分には同一の符号を付している。第３の実施形態はｐ＋ドレイン層１１の厚みを薄くする工程を有している。
【００４４】
図４（ａ）に示すように、上記第１の実施形態の図１（ａ）乃至図２（ｂ）と同様のプロセスにより、酸化膜２０が基板裏面に露出した状態が得られる。
【００４５】
この後、図４（ｂ）に示すように、酸化膜２０がエッチング等により除去された後、再びシリコンの異方性エッチング等により、基板１０がさらにわずかながら除去される。また、この際のエッチングレートを低く設定することにより、基板１０の追加除去される量は正確にコントロールされる。
【００４６】
次いで、図４（ｃ）に示すように、ドレイン電極３０が形成された後、ダイシング等により破線部で切り離されて、ＩＧＢＴが完成する。
【００４７】
上記第３の実施形態によれば、ｐ＋ドレイン層１１の厚みを精度良く容易に薄くすることができる。このため、ｐ＋ドレイン層１１からのホールの注入量を調整することが可能となり、特にターンオフ時間の短いＩＧＢＴを容易に製造できる利点を有する。また、酸化膜２０に隣接する領域には、ＳＩＭＯＸ構造形成時の欠陥が残存している場合があり、この領域を除去することにより、電気的特性の向上や良好なオーミックコンタクトが可能となり、歩留りの向上が容易に得られる。
【００４８】
（第４の実施形態）図５は、本発明の第４の実施形態を示すものであり、第１の実施形態と同一部分には同一符号を付している。第４の実施形態は、ｐ＋ドレイン層１１の不純物濃度を高くする工程を有している。
【００４９】
図５（ａ）に示すように、上記第１の実施形態の図１（ａ）及び図１（ｂ）と同様のプロセスによって酸化膜２０の形成された基板１０の一方面に、例えばボロンがイオン注入等によりドープされる。
【００５０】
この後、図５（ｂ）に示すように、上記第１の実施形態の図１（ｃ）以降と同様のプロセスにより、ＩＧＢＴが完成する。
【００５１】
上記第４の実施形態によれば、ｐ＋ドレイン層１１の不純物濃度を基板１０の濃度以上に高く設定することができる。このため、ｐ＋ドレイン層１１からのホールの注入量を増すことが可能となり、オン電圧が低いＩＧＢＴを容易に製造できる利点を有する。さらに、第３の実施形態と組合せることにより、種々の特性を有するＩＧＢＴを容易に製造することが可能となる。
【００５２】
（第５の実施形態）図６は、本発明の第５の実施形態を示すものであり、第１の実施形態と同一部分には同一符号を付している。第５の実施形態は第４の実施形態に対して、ｎ型のシリコンからなる基板９を使用することを特徴とする。
【００５３】
図６（ａ）に示すように、上記第１の実施形態の図１（ａ）及び図１（ｂ）と同様のプロセスによって酸化膜２０の形成されたｎ型のシリコンからなる基板９の一方面に、例えばボロンがイオン注入等によりドープされる。
【００５４】
この後、図６（ｂ）に示すように、上記第１の実施形態の図１（ｃ）以降と同様のプロセスにより、ＩＧＢＴが完成する。先に基板９の一方面に導入されたボロンがその後の各種熱処理により拡散されて、ｐ＋ドレイン層１１が形成されている。
【００５５】
上記第５の実施形態によれば、ｎ型の基板も使用することが可能となり、材料の調達が容易になるため、製造コストを低廉化できる。
【００５６】
本発明は、上記実施形態にのみ限定されるものではなく、ｐチャネル型やトレンチ型のＩＧＢＴについても同等の効果が得られることは明らかである。
【００５７】
【発明の効果】
本発明によれば、処理過程でのウェハ割れが抑えられ、しかも支持基板を必要としないために、薄い構造のＩＧＢＴが低コストで容易に製造可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る製造方法を示す断面図。
【図２】本発明の第１の実施形態に係る製造方法を示す断面図。
【図３】本発明の第２の実施形態に係る製造方法を示す断面図。
【図４】本発明の第３の実施形態に係る製造方法を示す断面図。
【図５】本発明の第４の実施形態に係る製造方法を示す断面図。
【図６】本発明の第５の実施形態に係る製造方法を示す断面図。
【図７】従来の製造方法を示す断面図。
【図８】従来の製造方法を示す断面図。
【図９】別の従来の製造方法を示す断面図。
【図１０】別の従来の製造方法を示す断面図。
【図１１】さらに別の従来の製造方法を示す断面図。
【図１２】さらに別の従来の製造方法を示す断面図。
【符号の説明】
９ ｎ型の基板
１０ ｐ＋型の基板
１１ ｐ＋ドレイン層
１２ ｎバッファ層
１３ ｎ−高抵抗層
１４ ｐ型のベース領域
１５ ｎ＋型のソース領域
２０ 酸化膜
２１ ゲート絶縁膜
２２ 層間絶縁膜
２３ ＣＶＤ酸化膜
３０ ドレイン電極
３１ ゲート電極
３２ ソース電極
Claims (5)
- 第１導電型の基板の第１の面から第１の深さの位置に絶縁膜を形成する工程と、
前記第１の面上に第２導電型のバッファ層を形成する工程と、
前記バッファ層上に第２導電型の高抵抗層を形成する工程と、
前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
前記基板の前記第１の面と反対の第２の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、
前記第２の面を除去して露出させた前記絶縁膜を除去する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記絶縁膜は、前記基板の略外周部には形成しないことを特徴とする請求項１記載の半導体装置の製造方法。
- 前記絶縁膜を形成する工程と前記バッファ層を形成する工程の間に、前記基板の前記第１の面に第１導電型の不純物を導入する工程をさらに具備することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 第２導電型の基板の第１の面から第１の深さの位置に絶縁膜を形成する工程と、
前記第１の面に第１導電型の不純物を導入する工程と、
前記第１の面上に第２導電型のバッファ層を形成する工程と、
前記バッファ層上に第２導電型の高抵抗層を形成する工程と、
前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むＭＯＳゲート構造を形成する工程と、
前記基板の前記第１の面と反対の第２の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、
前記第２の面を除去して露出させた前記絶縁膜を除去する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記絶縁膜は、前記基板の略外周部には形成しないことを特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002376140A JP4349798B2 (ja) | 2002-12-26 | 2002-12-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002376140A JP4349798B2 (ja) | 2002-12-26 | 2002-12-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004207567A JP2004207567A (ja) | 2004-07-22 |
| JP4349798B2 true JP4349798B2 (ja) | 2009-10-21 |
Family
ID=32813678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002376140A Expired - Fee Related JP4349798B2 (ja) | 2002-12-26 | 2002-12-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4349798B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009130266A (ja) * | 2007-11-27 | 2009-06-11 | Toshiba Corp | 半導体基板および半導体装置、半導体装置の製造方法 |
| WO2014086016A1 (zh) * | 2012-12-06 | 2014-06-12 | 中国科学院微电子研究所 | Rc-igbt及其制作方法 |
| JP6164026B2 (ja) * | 2013-10-08 | 2017-07-19 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
-
2002
- 2002-12-26 JP JP2002376140A patent/JP4349798B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004207567A (ja) | 2004-07-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2995723B2 (ja) | ウェーハ・ボンディングを利用した縦型電流半導体デバイスおよびその製作方法 | |
| US6043126A (en) | Process for manufacture of MOS gated device with self aligned cells | |
| JP3764343B2 (ja) | 半導体装置の製造方法 | |
| JP4746927B2 (ja) | 半導体装置の製造方法 | |
| JPH09121058A (ja) | 絶縁基板半導体上に製造された半導体素子のスレシホールド電圧を調節する方法 | |
| US9941383B2 (en) | Fast switching IGBT with embedded emitter shorting contacts and method for making same | |
| JP2009105374A (ja) | 半導体装置 | |
| WO2012068777A1 (zh) | 一种用于制造大功率器件的半导体衬底的制造方法 | |
| JP2006019508A (ja) | 半導体装置及びその製造方法 | |
| JP3281844B2 (ja) | 半導体装置の製造方法 | |
| KR20020053713A (ko) | 반도체장치 | |
| WO2023169592A1 (zh) | Mosfet器件及其制造方法 | |
| JP4349798B2 (ja) | 半導体装置の製造方法 | |
| JP3977676B2 (ja) | 半導体装置及びその製造方法 | |
| JP2003197633A (ja) | 半導体装置の製造方法 | |
| JP4676708B2 (ja) | 半導体装置の製造方法 | |
| JPS62113471A (ja) | バイポ−ラトランジスタに浅く、大量にド−プされた外因性ベ−ス領域を形成する方法 | |
| JP2005175174A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| JP2000260778A (ja) | 半導体装置およびその製造方法 | |
| JP2004241534A (ja) | 半導体装置の製造方法 | |
| JPH11145457A (ja) | 縦型電界効果トランジスタ | |
| JP2005135979A (ja) | 絶縁ゲート型バイポーラトランジスタ及びその製造方法 | |
| JP2002190596A (ja) | 半導体装置の製造方法 | |
| JPH065866A (ja) | 半導体デバイス及びその製造方法 | |
| JPH07249636A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050628 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080327 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090318 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090721 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090721 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120731 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130731 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |