JP2004241534A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】良好な電気的特性を有する薄い構造のIGBTが低コストで得られるようにした製造方法を提供する。
【解決手段】シリコンウェハ10を支持基板8と酸化膜20を介して接着する工程と、上記シリコンウェハ10を研削してドレイン層11を形成する工程と、ドレイン層11の上にバッファ層12及び高抵抗層13をエピタキシャル成長で形成する工程と、高抵抗層13の表面にMOSゲート構造を形成する工程とを具備する。その結果、完成したIGBTの耐圧を決定する領域となる高抵抗層13は、比抵抗ばらつきの小さいエピタキシャル成長で形成されるようになるため、所望の比抵抗を有する高コストなシリコンウェハを必要としなくなる。さらに、エピタキシャル成長で形成されるバッファ層12は、高濃度で幅の狭い不純物濃度プロファイルを有するようになる。
【選択図】 図1
【解決手段】シリコンウェハ10を支持基板8と酸化膜20を介して接着する工程と、上記シリコンウェハ10を研削してドレイン層11を形成する工程と、ドレイン層11の上にバッファ層12及び高抵抗層13をエピタキシャル成長で形成する工程と、高抵抗層13の表面にMOSゲート構造を形成する工程とを具備する。その結果、完成したIGBTの耐圧を決定する領域となる高抵抗層13は、比抵抗ばらつきの小さいエピタキシャル成長で形成されるようになるため、所望の比抵抗を有する高コストなシリコンウェハを必要としなくなる。さらに、エピタキシャル成長で形成されるバッファ層12は、高濃度で幅の狭い不純物濃度プロファイルを有するようになる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、特に絶縁ゲートバイポーラトランジスタ(IGBT)の製造方法に関する。
【0002】
【従来の技術】
近年、パンチスルー型のIGBTに、ノンパンチスルー型のIGBTで採用されている、厚みの薄い低注入のp+型のアノード(ドレイン)構造を採用することにより、オン電圧とターンオフ時間のトレードオフ関係が改善されることが知られるようになってきている。これは、ライフタイム制御を行わずにIGBTの高速化が図れるためである。
【0003】
しかしながら、この構造においては、例えば耐圧600V系の素子の場合、IGBTの総厚は60μm程度と、極めて薄い構造となるために、通常の半導体製造装置では処理できなくなってしまう。そこで、厚い構造のまま処理して、製造工程の最終段階で薄くする方法が種々提案されている。
【0004】
図5、図6は、支持基板との接着技術を用いた、薄い構造のIGBTを製造するための一従来例を、主な工程(1)〜(8)に沿って説明したものである(例えば、特許文献1参照。)。
【0005】
(1)比較的厚いn−型のシリコンウェハを用意し、その一方面からイオン注入及び拡散等により、n型のバッファ層を形成する。
(2)バッファ層の露出面から、イオン注入及び拡散等により、p+型のドレイン層を形成する。
【0006】
(3)先程のシリコンウェハとは別の支持基板を用意し、表面に酸化膜を形成する。
(4)シリコンウェハのドレイン層形成面を支持基板の酸化膜と貼り合わせ、熱処理により接着する。
【0007】
(5)シリコンウェハの他方面を研削し、シリコンウェハ部分を耐圧に応じた厚みに形成する。
(6)研削して得られたシリコンウェハ表面に、MOSゲート構造を形成する。
【0008】
(7)支持基板及び酸化膜を除去する。
(8)最後に、ドレイン電極を形成し、IGBTを完成させる。
【0009】
このことから明らかなように、n−型のシリコンウェハは、完成したIGBTの耐圧を決定する領域となるために、その比抵抗が設計値に近いものでなければならない。
【0010】
しかしながら、シリコンウェハとして切り出す前のインゴットの状態において
、CZ単結晶の場合には比抵抗がその成長軸方向に変化しているため、所望の値に近い比抵抗を持つシリコンウェハはインゴットの一部からしか取れず、極めてコストの高いシリコンウェハとなる。
【0011】
一方、FZ単結晶の場合には、比抵抗がインゴットの半径方向に変化しているため、そのままでは切り出されたシリコンウェハの面内における比抵抗ばらつきが大きくなってしまう。そのため、より高比抵抗の結晶に中性子を照射して所望の比抵抗に調整するという手法が取られるが、この場合、原子炉を利用するためにやはりコストが高くなってしまう。
【0012】
さらに、バッファ層については、その不純物濃度プロファイルが高濃度で幅の狭いことがIGBTの電気的特性上好ましいが、上記従来例のように拡散手法で形成した場合には、その濃度プロファイルがダレてしまう。
【0013】
そこで、このバッファ層をエピタキシャル成長で形成すると、今度は、エピタキシャル層表面に特有のマウンドと呼ばれる微小突起により、支持基板との接着が困難になるという問題が生じる。
【0014】
【特許文献1】
特開2002−261281号公報(第7頁、図3〜図4)
【0015】
【発明が解決しようとする課題】
上記のように、薄い構造のIGBTを製造するための従来方法では、所望の比抵抗のシリコンウェハを必要とするためにコスト高であったり、バッファ層の不純物濃度プロファイルがダレるという問題点を有していた。
【0016】
本発明の目的は、良好な電気的特性を有する薄い構造のIGBTが低コストで得られるようにした製造方法を提供するものである。
【0017】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第1の基板の第1の面を、絶縁膜を介して第2の基板の第1の面に接着する工程と、前記第1の基板の前記第1の面と反対の第2の面を研磨し、所定の厚みの第1導電型のドレイン層を形成する工程と、前記ドレイン層上に第2導電型のバッファ層をエピタキシャル成長で形成する工程と、前記バッファ層上に第2導電型の高抵抗層をエピタキシャル成長で形成する工程と、前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むMOSゲート構造を形成する工程と、前記第2の基板の前記第1の面と反対の第2の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、前記第2の基板の前記第2の面を除去して露出させた前記絶縁膜を除去する工程とを具備している。
【0018】
さらに、本発明の半導体装置の製造方法は、第2導電型の第1の基板の第1の面に第1導電型のドレイン層を形成する工程と、前記第1の基板の前記第1の面を、絶縁膜を介して第2の基板の第1の面に接着する工程と、前記第1の基板の前記第1の面と反対の第2の面を研磨し、所定の厚みの第2導電型のバッファ層を形成する工程と、前記バッファ層上に第2導電型の高抵抗層をエピタキシャル成長で形成する工程と、前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むMOSゲート構造を形成する工程と、前記第2の基板の前記第1の面と反対の第2の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、前記第2の基板の前記第2の面を除去して露出させた前記絶縁膜を除去する工程とを具備している。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【0020】
(第1の実施形態)図1、図2は、本発明の第1の実施形態を示すものであり
、支持基板との接着後にnバッファ層12とn−高抵抗層13のエピタキシャル成長を行う製造方法である。
【0021】
図1(a)に示すように、比較的厚いp+型のシリコンウェハ10を用意する。
【0022】
次に、図1(b)に示すように、別に用意した支持基板8の表面に酸化膜20が形成された後、先程のシリコンウェハ10の一方面と貼り合わされ、熱処理により両者が接着される。
【0023】
次いで、図1(c)に示すように、シリコンウェハ10の他方面が研削され、p+ドレイン層11が形成される。このp+ドレイン層11は、酸化膜20から
の厚さが例えば数μmとなるように制御される。
【0024】
また、この段階で、p+ドレイン層11の表面に、ボロンのイオン注入等により、p型の不純物を導入してもよい。又は、図1(a)の段階で、シリコンウェハ10の一方面にp型の不純物を導入してから、支持基板8との接着を行ってもよい。
【0025】
このようにすると、p+ドレイン層11の不純物濃度をシリコンウェハ10の濃度以上に高く設定することができる。このため、p+ドレイン層11からのホールの注入量を増すことが可能となり、オン電圧が低いIGBTを容易に製造できるようになる。更に、このようなp型の不純物を導入する工程を設けることにより、n型のシリコンウェハも使用することが可能となり、材料の調達が容易になるため、製造コストを低廉化できる。
【0026】
続いて、図1(d)に示すように、p+ドレイン層11の表面にエピタキシャル成長により、nバッファ層12が形成され、nバッファ層12の表面に同じくエピタキシャル成長により、n−高抵抗層13が形成される。このnバッファ層12は、酸化膜20からの厚さが例えば10μmとなるように制御され、n−高抵抗層13は、酸化膜20からの厚さが例えば60μmとなるように制御される
。ここで、エピタキシャル成長は支持基板8との接着後に行われるので、エピタキシャル層表面のマウンドがこの接着を困難にすることはない。
【0027】
次いで、図2(a)に示すように、n−高抵抗層13の表面領域に、MOSゲート構造が形成される。すなわち、周知のプロセスにより、ゲート絶縁膜21、ゲート電極31、p型のベース領域14、n+型のソース領域15、層間絶縁膜22、ソース電極32が順次形成される。
【0028】
この後、図2(b)に示すように、支持基板8の裏面の少なくとも一部が、酸化膜20が露出するまで研削及びエッチング等により除去される。すなわち、支持基板8の裏面をある程度全体的に研削した後、例えばCVD酸化膜(図示せず)を支持基板8の裏面に形成し、周知のホトリソ及びエッチング工程により、このCVD酸化膜をあらかじめ予定された領域に残す。その後、このCVD酸化膜をマスクとしたシリコンの異方性エッチング等を行うと、酸化膜20がエッチングストップ層となり支持基板8の裏面が除去される。この際、先行する裏面の研削工程には、支持基板8を異方性エッチングで除去する工程に要する時間を短縮する効果がある。
【0029】
次いで、図2(c)に示すように、露出させた酸化膜20がエッチング等により除去された後、ドレイン電極30が形成され、さらに、破線で示したように薄層化された部分がダイシング等により切り離されて、IGBTが完成する。
【0030】
上記第1の実施形態によれば、n−高抵抗層13は比抵抗ばらつきの小さいエピタキシャル成長によって形成されるため、所望の比抵抗を有する高コストなウェハを用いる必要が無く、製造コストを低廉化できる。更に、MOSゲート構造の形成される領域が、シリコンウェハよりも結晶欠陥の少ないエピタキシャル層となるために、歩留りの向上も得られる。
【0031】
また、nバッファ層12もエピタキシャル成長によって形成されるため、その不純物濃度分布を幅の狭いプロファイルにすることができ、良好な電気的特性を有するIGBTが得られるようになる。
【0032】
(第2の実施形態)図3は、本発明の第2の実施形態を示すものであり、第1の実施形態と同一部分には同一の符号を付している。第2の実施形態は第1の実施形態に対して、nバッファ層12はシリコンウェハで形成している。
【0033】
図3(a)に示すように、比較的厚いn型のシリコンウェハ9を用意し、その一方面に、例えばボロンのイオン注入及び拡散等によりp+ドレイン層11が形成される。なお、この工程ではp型の不純物をドープするだけにして、その後の各種熱処理により拡散されて、最終的にp+ドレイン層11が形成されるようにしてもよい。
【0034】
次に、図3(b)に示すように、別に用意した支持基板8の表面に酸化膜20が形成された後、先程のシリコンウェハ9の一方面と貼り合わされ、熱処理により両者が接着される。
【0035】
次いで、図3(c)に示すように、シリコンウェハ9の他方面が研削され、nバッファ層12が形成される。このnバッファ層12は、酸化膜20からの厚さが例えば10μmとなるように制御される。
【0036】
この後、図3(d)に示すように、nバッファ層12の表面にエピタキシャル成長により、n−高抵抗層13が形成される。このn−高抵抗層13は、酸化膜
20からの厚さが例えば60μmとなるように制御される。
【0037】
この後、上記第1の実施形態の図2(a)乃至図2(c)と同様のプロセスにより、IGBTが完成する。
【0038】
上記第2の実施形態によれば、nバッファ層12のためのエピタキシャル成長が無くなるため、製造コストを低廉化できる。更に、シリコンウェハ9として高不純物濃度のものを用いれば、濃度プロファイルのダレが小さいまま、エピタキシャル成長法での限界値以上にnバッファ層12の不純物濃度を高めることができる。従って、電気的特性が良好なIGBTが得られるようになる。
【0039】
(第3の実施形態)図4は、本発明の第3の実施形態を示すものであり、第1の実施形態と同一部分には同一の符号を付している。第3の実施形態はp+ドレイン層11の厚みを薄くする工程を有している。
【0040】
図4(a)に示すように、上記第1の実施形態の図1(a)乃至図2(b)と同様のプロセスにより、酸化膜20が露出した状態が得られる。
【0041】
この後、図4(b)に示すように、酸化膜20がエッチング等により除去された後、再びシリコンの異方性エッチング等により、p+ドレイン層11がわずかながら除去される。また、この際のエッチングレートを低く設定することにより、p+ドレイン層11の除去される量は正確にコントロールされる。
【0042】
次いで、図4(c)に示すように、ドレイン電極30が形成された後、ダイシング等により破線部で切り離されて、IGBTが完成する。
【0043】
上記第3の実施形態によれば、p+ドレイン層11の厚みを精度良く容易に薄くすることができる。このため、p+ドレイン層11からのホールの注入量を調整することが可能となり、特にターンオフ時間の短いIGBTを容易に製造できる利点を有する。
【0044】
本発明は、上記実施形態にのみ限定されるものではなく、pチャネル型やトレンチ型のIGBTについても同等の効果が得られることは明らかである。
【0045】
【発明の効果】
本発明によれば、高コストなウェハを用いる必要が無く、また、バッファ層の不純物濃度プロファイルもダレが小さい。そのため、良好な電気的特性を有する薄い構造のIGBTが低コストで製造可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る製造方法を示す断面図。
【図2】本発明の第1の実施形態に係る製造方法を示す断面図。
【図3】本発明の第2の実施形態に係る製造方法を示す断面図。
【図4】本発明の第3の実施形態に係る製造方法を示す断面図。
【図5】従来の製造方法を示す断面図。
【図6】従来の製造方法を示す断面図。
【符号の説明】
8 支持基板
9 n型のシリコンウェハ
10 p+型のシリコンウェハ
11 p+ドレイン層
12 nバッファ層
13 n−高抵抗層
14 p型のベース領域
15 n+型のソース領域
20 酸化膜
21 ゲート絶縁膜
22 層間絶縁膜
30 ドレイン電極
31 ゲート電極
32 ソース電極
【発明の属する技術分野】
本発明は、特に絶縁ゲートバイポーラトランジスタ(IGBT)の製造方法に関する。
【0002】
【従来の技術】
近年、パンチスルー型のIGBTに、ノンパンチスルー型のIGBTで採用されている、厚みの薄い低注入のp+型のアノード(ドレイン)構造を採用することにより、オン電圧とターンオフ時間のトレードオフ関係が改善されることが知られるようになってきている。これは、ライフタイム制御を行わずにIGBTの高速化が図れるためである。
【0003】
しかしながら、この構造においては、例えば耐圧600V系の素子の場合、IGBTの総厚は60μm程度と、極めて薄い構造となるために、通常の半導体製造装置では処理できなくなってしまう。そこで、厚い構造のまま処理して、製造工程の最終段階で薄くする方法が種々提案されている。
【0004】
図5、図6は、支持基板との接着技術を用いた、薄い構造のIGBTを製造するための一従来例を、主な工程(1)〜(8)に沿って説明したものである(例えば、特許文献1参照。)。
【0005】
(1)比較的厚いn−型のシリコンウェハを用意し、その一方面からイオン注入及び拡散等により、n型のバッファ層を形成する。
(2)バッファ層の露出面から、イオン注入及び拡散等により、p+型のドレイン層を形成する。
【0006】
(3)先程のシリコンウェハとは別の支持基板を用意し、表面に酸化膜を形成する。
(4)シリコンウェハのドレイン層形成面を支持基板の酸化膜と貼り合わせ、熱処理により接着する。
【0007】
(5)シリコンウェハの他方面を研削し、シリコンウェハ部分を耐圧に応じた厚みに形成する。
(6)研削して得られたシリコンウェハ表面に、MOSゲート構造を形成する。
【0008】
(7)支持基板及び酸化膜を除去する。
(8)最後に、ドレイン電極を形成し、IGBTを完成させる。
【0009】
このことから明らかなように、n−型のシリコンウェハは、完成したIGBTの耐圧を決定する領域となるために、その比抵抗が設計値に近いものでなければならない。
【0010】
しかしながら、シリコンウェハとして切り出す前のインゴットの状態において
、CZ単結晶の場合には比抵抗がその成長軸方向に変化しているため、所望の値に近い比抵抗を持つシリコンウェハはインゴットの一部からしか取れず、極めてコストの高いシリコンウェハとなる。
【0011】
一方、FZ単結晶の場合には、比抵抗がインゴットの半径方向に変化しているため、そのままでは切り出されたシリコンウェハの面内における比抵抗ばらつきが大きくなってしまう。そのため、より高比抵抗の結晶に中性子を照射して所望の比抵抗に調整するという手法が取られるが、この場合、原子炉を利用するためにやはりコストが高くなってしまう。
【0012】
さらに、バッファ層については、その不純物濃度プロファイルが高濃度で幅の狭いことがIGBTの電気的特性上好ましいが、上記従来例のように拡散手法で形成した場合には、その濃度プロファイルがダレてしまう。
【0013】
そこで、このバッファ層をエピタキシャル成長で形成すると、今度は、エピタキシャル層表面に特有のマウンドと呼ばれる微小突起により、支持基板との接着が困難になるという問題が生じる。
【0014】
【特許文献1】
特開2002−261281号公報(第7頁、図3〜図4)
【0015】
【発明が解決しようとする課題】
上記のように、薄い構造のIGBTを製造するための従来方法では、所望の比抵抗のシリコンウェハを必要とするためにコスト高であったり、バッファ層の不純物濃度プロファイルがダレるという問題点を有していた。
【0016】
本発明の目的は、良好な電気的特性を有する薄い構造のIGBTが低コストで得られるようにした製造方法を提供するものである。
【0017】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、第1の基板の第1の面を、絶縁膜を介して第2の基板の第1の面に接着する工程と、前記第1の基板の前記第1の面と反対の第2の面を研磨し、所定の厚みの第1導電型のドレイン層を形成する工程と、前記ドレイン層上に第2導電型のバッファ層をエピタキシャル成長で形成する工程と、前記バッファ層上に第2導電型の高抵抗層をエピタキシャル成長で形成する工程と、前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むMOSゲート構造を形成する工程と、前記第2の基板の前記第1の面と反対の第2の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、前記第2の基板の前記第2の面を除去して露出させた前記絶縁膜を除去する工程とを具備している。
【0018】
さらに、本発明の半導体装置の製造方法は、第2導電型の第1の基板の第1の面に第1導電型のドレイン層を形成する工程と、前記第1の基板の前記第1の面を、絶縁膜を介して第2の基板の第1の面に接着する工程と、前記第1の基板の前記第1の面と反対の第2の面を研磨し、所定の厚みの第2導電型のバッファ層を形成する工程と、前記バッファ層上に第2導電型の高抵抗層をエピタキシャル成長で形成する工程と、前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むMOSゲート構造を形成する工程と、前記第2の基板の前記第1の面と反対の第2の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、前記第2の基板の前記第2の面を除去して露出させた前記絶縁膜を除去する工程とを具備している。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【0020】
(第1の実施形態)図1、図2は、本発明の第1の実施形態を示すものであり
、支持基板との接着後にnバッファ層12とn−高抵抗層13のエピタキシャル成長を行う製造方法である。
【0021】
図1(a)に示すように、比較的厚いp+型のシリコンウェハ10を用意する。
【0022】
次に、図1(b)に示すように、別に用意した支持基板8の表面に酸化膜20が形成された後、先程のシリコンウェハ10の一方面と貼り合わされ、熱処理により両者が接着される。
【0023】
次いで、図1(c)に示すように、シリコンウェハ10の他方面が研削され、p+ドレイン層11が形成される。このp+ドレイン層11は、酸化膜20から
の厚さが例えば数μmとなるように制御される。
【0024】
また、この段階で、p+ドレイン層11の表面に、ボロンのイオン注入等により、p型の不純物を導入してもよい。又は、図1(a)の段階で、シリコンウェハ10の一方面にp型の不純物を導入してから、支持基板8との接着を行ってもよい。
【0025】
このようにすると、p+ドレイン層11の不純物濃度をシリコンウェハ10の濃度以上に高く設定することができる。このため、p+ドレイン層11からのホールの注入量を増すことが可能となり、オン電圧が低いIGBTを容易に製造できるようになる。更に、このようなp型の不純物を導入する工程を設けることにより、n型のシリコンウェハも使用することが可能となり、材料の調達が容易になるため、製造コストを低廉化できる。
【0026】
続いて、図1(d)に示すように、p+ドレイン層11の表面にエピタキシャル成長により、nバッファ層12が形成され、nバッファ層12の表面に同じくエピタキシャル成長により、n−高抵抗層13が形成される。このnバッファ層12は、酸化膜20からの厚さが例えば10μmとなるように制御され、n−高抵抗層13は、酸化膜20からの厚さが例えば60μmとなるように制御される
。ここで、エピタキシャル成長は支持基板8との接着後に行われるので、エピタキシャル層表面のマウンドがこの接着を困難にすることはない。
【0027】
次いで、図2(a)に示すように、n−高抵抗層13の表面領域に、MOSゲート構造が形成される。すなわち、周知のプロセスにより、ゲート絶縁膜21、ゲート電極31、p型のベース領域14、n+型のソース領域15、層間絶縁膜22、ソース電極32が順次形成される。
【0028】
この後、図2(b)に示すように、支持基板8の裏面の少なくとも一部が、酸化膜20が露出するまで研削及びエッチング等により除去される。すなわち、支持基板8の裏面をある程度全体的に研削した後、例えばCVD酸化膜(図示せず)を支持基板8の裏面に形成し、周知のホトリソ及びエッチング工程により、このCVD酸化膜をあらかじめ予定された領域に残す。その後、このCVD酸化膜をマスクとしたシリコンの異方性エッチング等を行うと、酸化膜20がエッチングストップ層となり支持基板8の裏面が除去される。この際、先行する裏面の研削工程には、支持基板8を異方性エッチングで除去する工程に要する時間を短縮する効果がある。
【0029】
次いで、図2(c)に示すように、露出させた酸化膜20がエッチング等により除去された後、ドレイン電極30が形成され、さらに、破線で示したように薄層化された部分がダイシング等により切り離されて、IGBTが完成する。
【0030】
上記第1の実施形態によれば、n−高抵抗層13は比抵抗ばらつきの小さいエピタキシャル成長によって形成されるため、所望の比抵抗を有する高コストなウェハを用いる必要が無く、製造コストを低廉化できる。更に、MOSゲート構造の形成される領域が、シリコンウェハよりも結晶欠陥の少ないエピタキシャル層となるために、歩留りの向上も得られる。
【0031】
また、nバッファ層12もエピタキシャル成長によって形成されるため、その不純物濃度分布を幅の狭いプロファイルにすることができ、良好な電気的特性を有するIGBTが得られるようになる。
【0032】
(第2の実施形態)図3は、本発明の第2の実施形態を示すものであり、第1の実施形態と同一部分には同一の符号を付している。第2の実施形態は第1の実施形態に対して、nバッファ層12はシリコンウェハで形成している。
【0033】
図3(a)に示すように、比較的厚いn型のシリコンウェハ9を用意し、その一方面に、例えばボロンのイオン注入及び拡散等によりp+ドレイン層11が形成される。なお、この工程ではp型の不純物をドープするだけにして、その後の各種熱処理により拡散されて、最終的にp+ドレイン層11が形成されるようにしてもよい。
【0034】
次に、図3(b)に示すように、別に用意した支持基板8の表面に酸化膜20が形成された後、先程のシリコンウェハ9の一方面と貼り合わされ、熱処理により両者が接着される。
【0035】
次いで、図3(c)に示すように、シリコンウェハ9の他方面が研削され、nバッファ層12が形成される。このnバッファ層12は、酸化膜20からの厚さが例えば10μmとなるように制御される。
【0036】
この後、図3(d)に示すように、nバッファ層12の表面にエピタキシャル成長により、n−高抵抗層13が形成される。このn−高抵抗層13は、酸化膜
20からの厚さが例えば60μmとなるように制御される。
【0037】
この後、上記第1の実施形態の図2(a)乃至図2(c)と同様のプロセスにより、IGBTが完成する。
【0038】
上記第2の実施形態によれば、nバッファ層12のためのエピタキシャル成長が無くなるため、製造コストを低廉化できる。更に、シリコンウェハ9として高不純物濃度のものを用いれば、濃度プロファイルのダレが小さいまま、エピタキシャル成長法での限界値以上にnバッファ層12の不純物濃度を高めることができる。従って、電気的特性が良好なIGBTが得られるようになる。
【0039】
(第3の実施形態)図4は、本発明の第3の実施形態を示すものであり、第1の実施形態と同一部分には同一の符号を付している。第3の実施形態はp+ドレイン層11の厚みを薄くする工程を有している。
【0040】
図4(a)に示すように、上記第1の実施形態の図1(a)乃至図2(b)と同様のプロセスにより、酸化膜20が露出した状態が得られる。
【0041】
この後、図4(b)に示すように、酸化膜20がエッチング等により除去された後、再びシリコンの異方性エッチング等により、p+ドレイン層11がわずかながら除去される。また、この際のエッチングレートを低く設定することにより、p+ドレイン層11の除去される量は正確にコントロールされる。
【0042】
次いで、図4(c)に示すように、ドレイン電極30が形成された後、ダイシング等により破線部で切り離されて、IGBTが完成する。
【0043】
上記第3の実施形態によれば、p+ドレイン層11の厚みを精度良く容易に薄くすることができる。このため、p+ドレイン層11からのホールの注入量を調整することが可能となり、特にターンオフ時間の短いIGBTを容易に製造できる利点を有する。
【0044】
本発明は、上記実施形態にのみ限定されるものではなく、pチャネル型やトレンチ型のIGBTについても同等の効果が得られることは明らかである。
【0045】
【発明の効果】
本発明によれば、高コストなウェハを用いる必要が無く、また、バッファ層の不純物濃度プロファイルもダレが小さい。そのため、良好な電気的特性を有する薄い構造のIGBTが低コストで製造可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る製造方法を示す断面図。
【図2】本発明の第1の実施形態に係る製造方法を示す断面図。
【図3】本発明の第2の実施形態に係る製造方法を示す断面図。
【図4】本発明の第3の実施形態に係る製造方法を示す断面図。
【図5】従来の製造方法を示す断面図。
【図6】従来の製造方法を示す断面図。
【符号の説明】
8 支持基板
9 n型のシリコンウェハ
10 p+型のシリコンウェハ
11 p+ドレイン層
12 nバッファ層
13 n−高抵抗層
14 p型のベース領域
15 n+型のソース領域
20 酸化膜
21 ゲート絶縁膜
22 層間絶縁膜
30 ドレイン電極
31 ゲート電極
32 ソース電極
Claims (3)
- 第1の基板の第1の面を、絶縁膜を介して第2の基板の第1の面に接着する工程と、
前記第1の基板の前記第1の面と反対の第2の面を研磨し、所定の厚みの第1導電型のドレイン層を形成する工程と、
前記ドレイン層上に第2導電型のバッファ層をエピタキシャル成長で形成する工程と、
前記バッファ層上に第2導電型の高抵抗層をエピタキシャル成長で形成する工程と、
前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むMOSゲート構造を形成する工程と、
前記第2の基板の前記第1の面と反対の第2の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、
前記第2の基板の前記第2の面を除去して露出させた前記絶縁膜を除去する工程とを具備することを特徴とする半導体装置の製造方法。 - 第2導電型の第1の基板の第1の面に第1導電型のドレイン層を形成する工程と、
前記第1の基板の前記第1の面を、絶縁膜を介して第2の基板の第1の面に接着する工程と、
前記第1の基板の前記第1の面と反対の第2の面を研磨し、所定の厚みの第2導電型のバッファ層を形成する工程と、
前記バッファ層上に第2導電型の高抵抗層をエピタキシャル成長で形成する工程と、
前記高抵抗層の表面領域にベース領域、ソース領域、及びゲート電極を含むMOSゲート構造を形成する工程と、
前記第2の基板の前記第1の面と反対の第2の面の少なくとも一部を前記絶縁膜が露出するまで除去する工程と、
前記第2の基板の前記第2の面を除去して露出させた前記絶縁膜を除去する工程とを具備することを特徴とする半導体装置の製造方法。 - 前記絶縁膜を除去して露出させた前記第1の基板の前記第1の面側から、前記ドレイン層の厚みを薄くする工程をさらに具備することを特徴とする請求項1又は2に記載の半導体装置の製造方法。
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2003
- 2003-02-05 JP JP2003027982A patent/JP2004241534A/ja active Pending
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