CN104425249A - 绝缘栅双极型晶体管及其制备方法 - Google Patents

绝缘栅双极型晶体管及其制备方法 Download PDF

Info

Publication number
CN104425249A
CN104425249A CN201310389136.1A CN201310389136A CN104425249A CN 104425249 A CN104425249 A CN 104425249A CN 201310389136 A CN201310389136 A CN 201310389136A CN 104425249 A CN104425249 A CN 104425249A
Authority
CN
China
Prior art keywords
bipolar transistor
insulated gate
gate bipolar
semiconductor substrate
preparation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310389136.1A
Other languages
English (en)
Inventor
黄璇
王根毅
邓小社
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi CSMC Semiconductor Co Ltd
Original Assignee
Wuxi CSMC Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi CSMC Semiconductor Co Ltd filed Critical Wuxi CSMC Semiconductor Co Ltd
Priority to CN201310389136.1A priority Critical patent/CN104425249A/zh
Priority to PCT/CN2014/085617 priority patent/WO2015027948A1/zh
Publication of CN104425249A publication Critical patent/CN104425249A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种绝缘栅双极型晶体管及其制备方法。该方法包括:提供N型掺杂的半导体衬底,该半导体衬底具有第一表面及与第一表面相对的第二表面;N型掺杂半导体衬底的靠近第一表面的区域,以形成缓冲层;P型掺杂半导体衬底的靠近第一表面的区域,以形成集电极层,其中集电极层的深度小于缓冲层的深度;提供支撑衬底,并在第一表面将支撑衬底键合至半导体衬底;从第二表面减薄半导体衬底;在第二表面制备绝缘栅双极型晶体管的正面结构;去除支撑衬底,以露出集电极层;以及在集电极层上制备绝缘栅双极型晶体管的集电极金属层。根据本发明的绝缘栅双极型晶体管的制备方法能与现有的常规工艺兼容,无需专用的设备,大大降低了成本。

Description

绝缘栅双极型晶体管及其制备方法
技术领域
本发明涉及半导体晶体管及其制备方法,具体地,涉及一种绝缘栅双极型晶体管及其制备方法。
背景技术
绝缘栅双极型晶体管是一种常见的功率型半导体器件,其是大电流开关主流器件之一。绝缘栅双极型晶体管的制备过程包括正面结构的制备和背面结构的制备。通常地,现有的制备方法主要有两种:第一种是先在半导体衬底的背面制备缓冲层再制备正面结构。这种工艺中,半导体衬底一般减薄到200μm以下后再制备正面结构,这对正面结构制备过程中的生产线要求很高,需要专门的薄片流通设备;第二种是先在较厚的半导体衬底上完成正面结构再制备缓冲层以及背面结构,这需要专门的高能离子注入设备或特殊元素注入,注入能量高达1~8MeV。上述两种方法对生产设备要求都很高,制造成本高。
因此,有必要提出一种绝缘栅双极型晶体管及其制备方法,以解决现有技术中存在的问题。
发明内容
为了解决现有技术中存在的问题,根据本发明的一个方面,提供一种绝缘栅双极型晶体管的制备方法。该方法包括:提供N型掺杂的半导体衬底,所述半导体衬底具有第一表面及与所述第一表面相对的第二表面;N型掺杂所述半导体衬底的靠近所述第一表面的区域,以形成缓冲层;P型掺杂所述半导体衬底的靠近所述第一表面的区域,以形成集电极层,其中所述集电极层的深度小于所述缓冲层的深度;提供支撑衬底,并在所述第一表面将所述支撑衬底键合至所述半导体衬底;从所述第二表面减薄所述半导体衬底;在所述第二表面制备所述绝缘栅双极型晶体管的正面结构;去除所述支撑衬底,以露出所述集电极层;以及在所述集电极层上制备所述绝缘栅双极型晶体管的集电极金属层。
优选地,所述支撑衬底的厚度与减薄后的所述半导体衬底厚度之和构造为使其能够在线流通。
优选地,去除所述支撑衬底的步骤还包括去除预定厚度的所述集电极层。
优选地,所述预定厚度为0.2~5μm。
优选地,去除所述支撑衬底的方法为先减薄后刻蚀。
优选地,所述绝缘栅双极型晶体管为平面栅型绝缘栅双极型晶体管或沟槽栅型绝缘栅双极型晶体管。
优选地,所述方法在制备所述正面结构之前还包括对所述第二表面进行表面平坦化处理。
优选地,所述缓冲层厚度为2~100μm。
优选地,所述缓冲层是通过离子注入形成的,注入剂量为1×1012~1×1017离子数/cm2
根据本发明的另一个方面,还提供一种绝缘栅双极型晶体管。所述绝缘栅双极型晶体管为按照上述任一种方法制备形成。
根据本发明的绝缘栅双极型晶体管的制备方法采用键合的方式在制备正面结构之前将支撑衬底键合至半导体衬底的第一表面,因此在随后的制备过程中,即使半导体衬底需要根据工艺要求进行减薄,支撑衬底与半导体衬底构成的整体仍然具有足够的厚度,方便正面结构的制备。该制备方法能够与现有的常规的工艺兼容,工艺简单、效率高、无需专用的设备,大大降低了工艺成本。
在发明内容中引入了一系列简化形式的概念,这将在具体实施方式部分中进一步详细说明。本发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征,更不意味着试图确定所要求保护的技术方案的保护范围。
以下结合附图,详细说明本发明的优点和特征。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施方式及其描述,用来解释本发明的原理。在附图中,
图1为根据本发明一个实施例的绝缘栅双极型晶体管的制备方法的流程示意图;以及
图2-图10是根据图1所示的方法制备绝缘栅双极型晶体管过程中所获得的半导体器件结构的示意图。
具体实施方式
接下来,将结合附图更加完整地描述本发明,附图中示出了本发明的实施例。但是,本发明能够以不同形式实施,而不应当解释为局限于这里提出的实施例。相反地,提供这些实施例将使公开彻底和完全,并且将本发明的范围完全地传递给本领域技术人员。在附图中,为了清楚,层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白,当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其他元件或层时,其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层,或者可以存在居间的元件或层。相反,当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时,则不存在居间的元件或层。在附图中,为了清楚起见,层和区的尺寸以及相对尺寸可能被夸大。并且使用相同的附图标记表示相同的元件。
根据本发明的一个方面,提供一种绝缘栅双极型晶体管的制备方法。图1所示为根据本发明的绝缘栅双极型晶体管的制备方法的流程示意图。图2-图10是根据图1所示的方法制备绝缘栅双极型晶体管过程中所获得的半导体器件结构的示意图。通过图1所示的方法可以最终形成根据本发明一个实施例的绝缘栅双极型晶体管200(如图9所示)或根据本发明的另一个实施例的绝缘栅双极型晶体管200’(如图10所示)。下面将结合图2-图10对图1所示的制备方法进行详细介绍,并同时说明最终形成的绝缘栅双极型晶体管200和200’的结构。
首先,步骤S110,如图2所示,提供N型掺杂的半导体衬底210,该半导体衬底210具有第一表面和与第一表面相对的第二表面。
N型掺杂的半导体衬底210可以为硅。其掺杂浓度由所设计的绝缘栅双极型晶体管的耐压决定。半导体衬底210的掺杂浓度越高,电阻率越低,从而由该半导体衬底210形成的绝缘栅双极型晶体管的耐压越低。一般而言,半导体衬底210的掺杂浓度满足使半导体衬底210的电阻率在5~500ohm·cm范围内。半导体衬底210的部分区域在随后的制备过程中可以用来形成绝缘栅双极型晶体管的其他结构层,例如漂移层270(如图7-图10所示)。此外,半导体衬底210在随后的工艺过程中需要被减薄,以使最终形成的绝缘栅双极型晶体管的厚度符合实际要求。在执行减薄工艺之前,半导体衬底210的主要作用还包括在后续工艺中支撑其上的功能层,因此,厚度以方便在线流通为准。
进一步,步骤S120,如图3所示,N型掺杂半导体衬底210的靠近第一表面的区域,以形成缓冲层220。应当注意,这里所说的第一表面是指半导体衬底210中背面结构相对应的表面,在图中为下表面。此外,这里所说的“第一表面”以及下文中的“第二表面”并不欲指向具体的表面,其只是指明相对位置关系,例如,就图2-10所示的摆放状态而言,在制作绝缘栅双极型晶体管的各个步骤所获得的器件中,第一表面是指器件面向下的表面,而第二表面是指器件面向上的表面。缓冲层220的掺杂浓度高于半导体衬底210中用来形成漂移层270(如图7-图10所示)的部分,按照泊松方程,可以使电场强度在该缓冲层220迅速中止。缓冲层220可以通过在半导体衬底210中的靠近第一表面的区域内进行离子注入或预扩来形成。N型掺杂的掺杂剂可以为P或As。为了使掺杂剂能够在半导体衬底210中形成期望的结深,可以进一步对其进行推阱。推阱温度和时间可以根据缓冲层220的厚度以及浓度确定。优选地,缓冲层220可以通过离子注入来形成,其注入剂量为1×1012~1×1017离子数/cm2。根据待形成的绝缘栅双极型晶体管的具体应用情况,注入剂量可以在上述范围内合理地选择注入剂量。由上所述,缓冲层220具有电场中止的作用,因此缓冲层220不能太薄,太薄会导致电场中止作用不足,同时缓冲层220也不能太厚,太厚会导致导通压降升高。优选地,缓冲层220的厚度可以为2~100μm。缓冲层220的厚度在该范围内既可以满足电场中止作用,又不会导致导通压降过高。同样地,根据待形成的绝缘栅双极型晶体管的具体应用情况,缓冲层220的厚度可以在上述范围内合理地选择注入剂量。
进一步,步骤S130,如图4所示,P型掺杂半导体衬底210靠近第一表面的区域,以形成集电极层230。具体而言,执行P型掺杂的区域位于第一表面与缓冲层220之间,也即形成后的集电极层230的深度小于缓冲层220的深度。P型掺杂在缓冲层220内靠近第一表面的区域进行。P型掺杂同样可以通过离子注入或预扩的方式进行,掺杂元素可以为B。掺杂浓度可以根据待形成的绝缘栅双极型晶体管的具体应用情况进行合理选择。在下文一个优选的实施例中,为了方便正面结构的制备需要在半导体衬底210的第一表面键合支撑衬底。并且正面结构制备完成之后需要将支撑衬底去除,而在去除支撑衬底的过程可能会去除一部分集电极层230,因此在该优选实施例中,集电极层230的最初掺杂厚度可以略大于最终欲形成的集电极层230的厚度,即在最初掺杂的过程中就留出相应的多余部分以使最终形成的绝缘栅双极型晶体管200或200’(参见图9或10)的集电极层230的厚度满足要求。
进一步,步骤S140,如图5所示,提供支撑衬底240,并在第一表面将支撑衬底240键合至半导体衬底210。在半导体衬底210的与第一表面相对的第二表面(图中所示的上表面)上需要形成绝缘栅双极型晶体管的正面结构,并且该正面结构与缓冲层220之间的距离应当在限定的范围内,然而通常可商业获得的半导体衬底210的厚度大于限定的距离范围,因此如下文将要解释的,需要对半导体衬底210进行减薄。但是,过薄的尺寸要求生产线具有薄片通线能力,这将导致生产成本的严重增加。本发明提供的方法通过提供支撑衬底240有效地解决了该问题。支撑衬底240主要起到对薄片的支撑作用,因此,其可以由任何能够支撑较薄的半导体衬底210(参见图6中的减薄后的半导体衬底210)且能够在后续工艺中方便其去除的材料制成,例如硅。优选地,支撑衬底240的厚度与随后减薄后的半导体衬底210的厚度之和构造为使其能够在线流通。也即在随后的制备过程中,由于有支撑衬底240的存在,使得每一步形成的半导体器件的厚度都能够方便在线流通,而无需要求设备具有特殊的薄片通线能力。
支撑衬底240可以通过键合的方式连接至半导体衬底210的第一表面。在一个优选实施例中,可以将支撑衬底240的一个表面抛光之后进行表面清洁处理,并在室温下将其与半导体衬底210进行预键合,再经高温键合使二者成为一个整体。在另一个优选实施例中,还可以先对支撑衬底240表面进行亲水性预处理,然后在室温下对将支撑衬底240与半导体衬底210进行键合。为了达到最终的键合强度,还可以进一步经高温退火。支撑衬底240主要用于支撑半导体衬底210,在随后的制备工艺过程中,即使半导体衬底210按照工艺要求需要被减薄,由于支撑衬底240的存在,半导体衬底210和支撑衬底240的整体结构厚度较厚,因此也能够方便正面结构的制备。
进一步,步骤S150,如图6所示,从与第一表面相对的第二表面对半导体衬底210进行减薄。优选地,减薄之后的半导体衬底210的厚度一般为10~600μm,例如可以为500μm。该第二表面用来形成绝缘栅双极型晶体管的正面结构。减薄的厚度可以根据绝缘栅双极型晶体管的具体设计厚度以及原始半导体衬底210的厚度而定。
优选地,对半导体衬底210进行减薄之后在制备正面结构之前还可以采用例如机械平坦化方法、化学机械抛光等方式对半导体衬底210的第二表面进行平坦化处理。平坦化处理之后,半导体衬底210拥有较平滑的第二表面,使得后续的正面结构的制备更方便,提高产品质量。
进一步,步骤S160,如图7所示,在第二表面制备绝缘栅双极型晶体管的正面结构250。
优选的,正面结构250可以包括P+体区251、N+发射区252、发射极金属层256、栅介电层253、栅极材料层254以及层间介电层255。根据正面结构250的不同结构,绝缘栅双极型晶体管可以包括平面栅型绝缘栅双极型晶体管(如图9所示)和沟槽栅型绝缘栅双极型晶体管(如图10所示)两种结构。下面将分别介绍这两种结构的正面结构250及其制备。
图7示出了根据本发明一个实施例的平面栅型绝缘栅双极型晶体管的正面结构。下面以该实施例为例来说明平面栅型绝缘栅双极型晶体管的详细的正面结构。当然平面栅型绝缘栅双极型晶体管的正面结构不限于图7所示,其还可以具有未示出的其他形式。如图7所示,栅介电层253形成在半导体衬底210的第二表面上,其可以通过氧化生长形成。栅介电层253的上面覆盖有一层栅极材料层254,栅极材料层254可以由诸如多晶硅的材料形成。栅介电层253和栅极材料层254共同形成了该种晶体管的栅极。P+体区251在半导体衬底210内位于栅极的两侧,P+体区251可以通过在半导体衬底210的第二表面构图执行N型掺杂形成。N+发射区252在半导体衬底210内位于栅极两侧,且由P+体区251所包围,其同样可以通过构图执行N型掺杂形成。在其他实施例中,可以仅在栅极的一侧设置P+体区251和N+发射区252。N+发射区252的上表面连接有发射极金属层256,且发射极金属层256与发射区252的上表面全部直接接触,发射极金属层256上偏置的电信号可以输入至发射区252。作为示例,发射极金属层256还可以覆盖整个栅极。发射极金属层256可以由诸如Al的具有较高导电率的金属材料形成。在此情况下,栅极材料层254与发射极金属层256之间设置有层间介电层255,以实现栅极材料层254与发射极金属层256之间的电性隔离。层间介电层255可以采用BPSG(硼磷硅玻璃;boro-phospho-silicate-glass)材料形成。平面栅型绝缘栅双极型晶体管200制备工艺简单,击穿特性好。
图10示出了根据本发明的另一个实施例的沟槽栅型绝缘栅型双极型晶体管的正面结构250。同样,沟槽栅型绝缘栅型双极型晶体管的正面结构不限于图10所示,其还可以具有未示出的其他形式。如图10所示,半导体衬底210中形成有沟槽。沟槽的具体形状及其大小是不受限制性的。沟槽可以通过构图刻蚀形成,在构图刻蚀过程中,可以采用氮化硅层作为掩膜层。包括栅介电层253和栅极材料层254的栅极形成在该沟槽内。P+体区251和N+发射区252形成在沟槽两侧的半导体衬底210中,且P+体区251包围N+发射区252。如上所述地,P+体区251和N+发射区252构图掺杂来形成。该栅介电层253可以通过氧化生长形成。栅极材料层254的高度可以略低于栅极介电层253的高度。栅极材料层254可以通过填充多晶硅形成。N+发射区252上连接有发射极金属层256,且与发射区252的上表面全部直接接触。发射极金属层256可以是诸如Al的具有较高导电率的金属材料形成。作为示例,发射极金属层256还可以覆盖整个栅极。在此情况下,在发射极金属层256与栅极材料层254之间还可以设置层间介电层255。优选地,栅极的高度可以低于半导体衬底210的第二表面,以使沟槽的剩余部分由发射极金属层256来填充,以增大N+发射区252与发射极金属层256的接触面积,进而降低接触电阻。沟槽栅型绝缘栅双极型晶体管200’导通压降相对较低,电流密度高。
需要理解的是,本发明不欲对绝缘栅双极型晶体管的正面结构的具体制作工艺进行限制,其可以采用现有技术中已经公开的任何工艺来形成,甚至可以采用将来改进的制作工艺来形成及其形成的结构。
进一步,步骤S170,返回参照图8,去除支撑衬底240,以露出集电极层230。以下的步骤将仅以制作平面栅型绝缘栅双极型晶体管为例来说明本发明的原理,本领域的技术人员可以理解,将以下步骤应用到沟槽栅型绝缘栅型双极型晶体管无需克服技术障碍。支撑衬底240并不是绝缘栅双极型晶体管的必要结构,只是在正面结构250的制备过程中起到支撑作用。因此,在制备绝缘栅双极型晶体管的背面结构的集电极金属层260之前,需要去除支撑衬底240。
优选地,可以通过先减薄后刻蚀的方式去除支撑衬底240。该方法操作简单,且在刻蚀前先将支撑衬底预先减薄一定厚度可以减小刻蚀的刻蚀量,提高效率。
优选地,去除支撑衬底的步骤还包括去除预定厚度的集电极层230。半导体衬底210与支撑衬底240键合,可能会使半导体衬底210产生沾污,因此通过去除预定厚度的集电极层230可以减小甚至消除键合导致的沾污。同时去除预定厚度的集电极层230还可以保证支撑衬底240全部被去除。
如上文所述的,上述被去除的预定厚度的集电极层230可以在步骤S130中在半导体衬底210靠近第一表面区域执行P型掺杂过程中通过增大掺杂能量而是P型掺杂剂分布在半导体衬底210中相对较深的区域内,这样即使去除预定厚度的集电极层230也不会影响最终形成的绝缘栅双极型晶体管的集电极层230的厚度。优选地,上述的预定厚度可以为0.2~5μm,例如可以为1μm。预定厚度在该范围内可以减小甚至消除键合导致的沾污,同时又不会因为预定厚度过厚而导致刻蚀的量过大。
最后,步骤S180,参见图9,在集电极层230上制备绝缘栅双极型晶体管的集电极金属层260,以形成完整的绝缘栅双极型晶体管200或200’。集电极金属层260覆盖在集电极层230上,集电极金属层260上的偏置的电信号可以输入至集电极层230上。优选地,该金属层260可以通过蒸发或溅射的方法制备形成。通过蒸发或溅射的方式制备金属层可以严格控制金属层的厚度以及各层成分。该金属层可以为Al/Ti/Ni/Ag的复合层结构,其中Al、Ti、Ni、Ag由上至下依次排布设置。此外,该金属层也可以为Ti/Ni/Ag的复合层结构,Ti、Ni、Ag由上至下依次排布设置。另外,该金属层还可以为Al/V/Ni/Ag的复合层结构,其中Al、V、Ni、Ag由上至下依次排布设置。当然,该金属层还可以为其他的金属或者金属复合层结构。
根据本发明的另一个方面,还提供一种绝缘栅双极型晶体管200、200’。其中绝缘栅双极型晶体管200、200’为按照如上所述的方法制备形成。通过上述方法制备的绝缘栅双极型晶体管200、200’制备工艺简单、无需专用的设备、大大降低了工艺成本。
综上所述,本发明提供的绝缘栅双极型晶体管的制备方法采用键合的方式在制备正面结构之前将支撑衬底240键合至半导体衬底210的第一表面,因此在随后的制备过程中,即使半导体衬底210需要根据工艺要求进行减薄,支撑衬底240与半导体衬底210构成的整体仍然具有足够的厚度,方便正面结构的制备。该制备方法能够与现有的常规的工艺兼容,工艺简单、效率高、无需专用的设备,大大降低了工艺成本。
本发明已经通过上述实施例进行了说明,但应当理解的是,上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种绝缘栅双极型晶体管的制备方法,其特征在于,所述方法包括:
提供N型掺杂的半导体衬底,所述半导体衬底具有第一表面及与所述第一表面相对的第二表面;
N型掺杂所述半导体衬底的靠近所述第一表面的区域,以形成缓冲层;
P型掺杂所述半导体衬底的靠近所述第一表面的区域,以形成集电极层,其中所述集电极层的深度小于所述缓冲层的深度;
提供支撑衬底,并在所述第一表面将所述支撑衬底键合至所述半导体衬底;
从所述第二表面减薄所述半导体衬底;
在所述第二表面制备所述绝缘栅双极型晶体管的正面结构;
去除所述支撑衬底,以露出所述集电极层;以及
在所述集电极层上制备所述绝缘栅双极型晶体管的集电极金属层。
2.如权利要求1所述的制备方法,其特征在于,所述支撑衬底的厚度与减薄后的所述半导体衬底厚度之和构造为使其能够在线流通。
3.如权利要求1所述的制备方法,其特征在于,去除所述支撑衬底的步骤还包括去除预定厚度的所述集电极层。
4.如权利要求3所述的制备方法,其特征在于,所述预定厚度为0.2~5μm。
5.如权利要求1所述的制备方法,其特征在于,去除所述支撑衬底的方法为先减薄后刻蚀。
6.如权利要求1所述的制备方法,其特征在于,所述绝缘栅双极型晶体管为平面栅型绝缘栅双极型晶体管或沟槽栅型绝缘栅双极型晶体管。
7.如权利要求1所述的制备方法,其特征在于,所述方法在制备所述正面结构之前还包括对所述第二表面进行表面平坦化处理。
8.如权利要求1所述的制备方法,其特征在于,所述缓冲层厚度为2~100μm。
9.如权利要求1所述的制备方法,其特征在于,所述缓冲层是通过离子注入形成的,注入剂量为1×1012~1×1017离子数/cm2
10.一种绝缘栅双极型晶体管,其特征在于,所述绝缘栅双极型晶体管为按照如权利要求1-9中任一项所述方法制备形成。
CN201310389136.1A 2013-08-30 2013-08-30 绝缘栅双极型晶体管及其制备方法 Pending CN104425249A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310389136.1A CN104425249A (zh) 2013-08-30 2013-08-30 绝缘栅双极型晶体管及其制备方法
PCT/CN2014/085617 WO2015027948A1 (zh) 2013-08-30 2014-08-29 绝缘栅双极型晶体管及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310389136.1A CN104425249A (zh) 2013-08-30 2013-08-30 绝缘栅双极型晶体管及其制备方法

Publications (1)

Publication Number Publication Date
CN104425249A true CN104425249A (zh) 2015-03-18

Family

ID=52585621

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310389136.1A Pending CN104425249A (zh) 2013-08-30 2013-08-30 绝缘栅双极型晶体管及其制备方法

Country Status (2)

Country Link
CN (1) CN104425249A (zh)
WO (1) WO2015027948A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115223869A (zh) * 2022-09-01 2022-10-21 深圳市威兆半导体股份有限公司 绝缘栅双极型晶体管的制作方法及绝缘栅双极型晶体管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261281A (ja) * 2001-03-01 2002-09-13 Hitachi Ltd 絶縁ゲートバイポーラトランジスタの製造方法
JP2004241534A (ja) * 2003-02-05 2004-08-26 Shindengen Electric Mfg Co Ltd 半導体装置の製造方法
JP2011165771A (ja) * 2010-02-05 2011-08-25 Fuji Electric Co Ltd 半導体装置の製造方法
CN103035482A (zh) * 2012-08-15 2013-04-10 上海华虹Nec电子有限公司 硅片的临时键合方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003197633A (ja) * 2001-12-26 2003-07-11 Toshiba Corp 半導体装置の製造方法
US8513090B2 (en) * 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
CN103137474A (zh) * 2011-12-02 2013-06-05 上海华虹Nec电子有限公司 以贴片方式制造场终止型igbt器件的方法
CN103035518A (zh) * 2012-05-09 2013-04-10 上海华虹Nec电子有限公司 一种绝缘栅双极型晶体管晶片制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002261281A (ja) * 2001-03-01 2002-09-13 Hitachi Ltd 絶縁ゲートバイポーラトランジスタの製造方法
JP2004241534A (ja) * 2003-02-05 2004-08-26 Shindengen Electric Mfg Co Ltd 半導体装置の製造方法
JP2011165771A (ja) * 2010-02-05 2011-08-25 Fuji Electric Co Ltd 半導体装置の製造方法
CN103035482A (zh) * 2012-08-15 2013-04-10 上海华虹Nec电子有限公司 硅片的临时键合方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115223869A (zh) * 2022-09-01 2022-10-21 深圳市威兆半导体股份有限公司 绝缘栅双极型晶体管的制作方法及绝缘栅双极型晶体管

Also Published As

Publication number Publication date
WO2015027948A1 (zh) 2015-03-05

Similar Documents

Publication Publication Date Title
US20130234201A1 (en) Field stop structure, reverse conducting igbt semiconductor device and methods for manufacturing the same
CN101794734B (zh) 半导体元件及其制造方法
CN109659351B (zh) 绝缘栅双极晶体管
CN103107194A (zh) 沟槽型功率晶体管组件及其制作方法
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
CN103035720B (zh) 超级结器件及其制作方法
CN103715072B (zh) 用于生产半导体器件的方法和场效应半导体器件
CN203242629U (zh) 电极接触结构
CN103035721B (zh) 超级结器件及其制造方法
CN105632931B (zh) 半导体器件的制造方法及半导体器件
CN114975602A (zh) 一种高可靠性的igbt芯片及其制作方法
JP2023080193A (ja) トレンチ型半導体装置の製造方法
CN111180526B (zh) 瞬态电压抑制器及其制造方法
TW201225257A (en) Power device with low parastitic transistor and method of making the same
CN103855206A (zh) 绝缘栅双极晶体管及其制造方法
CN108630612B (zh) 半导体元件及其制作方法
CN102842502B (zh) 绝缘栅双极晶体管及其制作方法
CN104241363B (zh) 沟渠式mos整流元件及其制造方法
CN104425257A (zh) 绝缘栅双极型晶体管及其制备方法
CN107644903A (zh) 具有高抗短路能力的沟槽栅igbt器件及其制备方法
CN104425249A (zh) 绝缘栅双极型晶体管及其制备方法
CN109830526A (zh) 一种功率半导体器件及其制备方法
CN108369946B (zh) 半导体器件及半导体器件的制备方法
CN104835854A (zh) 半导体器件及其制作方法
CN109830527B (zh) 半导体结构及其制造方法与半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150318

RJ01 Rejection of invention patent application after publication