JP2005056930A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】設備を改造することなく薄型の半導体装置を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】第１の半導体基板に第１導電型の層および第２導電型の層を形成する工程と、第１の半導体基板の第２導電型の層若しくは第２の半導体基板の少なくとも一方に酸化膜を形成し、第１の半導体基板と第２の半導体基板を酸化膜を介して接合する工程と、第１の半導体基板を所定の厚さに研磨する工程と、第１の半導体基板にベース領域とエミッタ領域とゲート電極を形成する工程と、第２の半導体基板の表面に選択的にマスクを形成する工程と、第１の半導体基板のゲート電極およびエミッタ電極側の面に保護膜を塗布する工程と、酸化膜をストップ層として、第２の半導体基板の一部を除去する工程と、封止並びに保護膜を除去する工程と、第２導電型の層の表面に電極を形成する工程とを備えた。
【選択図】 図７
【解決手段】第１の半導体基板に第１導電型の層および第２導電型の層を形成する工程と、第１の半導体基板の第２導電型の層若しくは第２の半導体基板の少なくとも一方に酸化膜を形成し、第１の半導体基板と第２の半導体基板を酸化膜を介して接合する工程と、第１の半導体基板を所定の厚さに研磨する工程と、第１の半導体基板にベース領域とエミッタ領域とゲート電極を形成する工程と、第２の半導体基板の表面に選択的にマスクを形成する工程と、第１の半導体基板のゲート電極およびエミッタ電極側の面に保護膜を塗布する工程と、酸化膜をストップ層として、第２の半導体基板の一部を除去する工程と、封止並びに保護膜を除去する工程と、第２導電型の層の表面に電極を形成する工程とを備えた。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、縦型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、大電流を制御するための半導体素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている。このＩＧＢＴは、電界効果トランジスタ（ＦＥＴ）の高速スイッチング性とバイポーラトランジスタの低インピーダンス特性を兼ね備えているデバイス（素子）である（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特許第２６５７１２９号
【０００４】
近年、電動車両などの発達によって、バッテリやキャパシタなどの比較的低い電圧源からの電力によりモータを駆動しており、そのモータの駆動制御を司るインバータにＩＧＢＴが多く用いられている。このような電動車両では、燃費、効率を向上させる目的で、ＩＧＢＴのスイッチング損失の低減、オン抵抗の低減などが望まれている。
【０００５】
図１１は、従来のＩＧＢＴの製造工程を示すフローチャートである。また、図１２と図１３は従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１００）とデバイス形成工程（ＳＴ１１０）から成っている。
【０００６】
ＩＧＢＴ基板形成工程（ＳＴ１００）では、まず、比較的低抵抗のＰ＋型シリコン基板１００を準備する（図１２（ａ））。このＰ＋型シリコン基板１００上に比較的低抵抗のＮ＋型半導体バッファ層１０１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図１２（ｂ））。このＮ＋型半導体バッファ層１０１上に比較的高抵抗のＮ−型半導体層１０２をエピタキシャル成長させる（図１２（ｃ））。このようにして、ＩＧＢＴ基板を得ることができる。
【０００７】
デバイス形成工程（ＳＴ１１０）では、まず、エピタキシャル成長させたＮ−型半導体層１０２の表面にＰ型の不純物を選択的に添加してＰ型ベース領域１０３を形成する（図１３（ａ））。Ｐ型ベース領域１０３の表面にＮ型の不純物を選択的に添加してＮ＋型エミッタ領域１０４を形成する（図１３（ｂ））。Ｎ＋型エミッタ領域１０４とＮ−型半導体層１０２とによって挟まれるＰ型ベース領域１０３の表面部分がチャネル領域１０５となる。
【０００８】
次に、各チャネル領域１０５上にゲート酸化膜１０６を介してゲート電極１０７を形成し、また、各Ｎ＋型エミッタ領域１０４とＰ型ベース領域１０３との一部にかけてエミッタ電極１０８を形成し（図１３（ｃ））、さらに、Ｐ＋型シリコン基板１００の裏面にコレクタ電極１０９を形成する（図１３（ｄ））。図１４は、上記の製造工程により製造されたＩＧＢＴの断面図である。
【０００９】
上記のようにして製造されたＩＧＢＴの動作を図１４と図１５のコレクタ電圧ＶＣＥとコレクタ電流ＩＣＥの時間変化を表すグラフを用いて説明する。図１５において、横軸は時間を表し、縦軸はコレクタ電圧ＶＣＥとコレクタ電流ＩＣＥを表し、曲線Ｃ１０はコレクタ電圧ＶＣＥの時間変化を示し、曲線Ｃ１１はコレクタ電流ＩＣＥの時間変化を示す。
【００１０】
ＩＧＢＴにおいては、エミッタ電極１０８とコレクタ電極１０９との間にコレクタ電圧を印加する。その状態でエミッタ電極１０８とゲート電極１０７との間に所定のゲート電圧を印加する。それにより、チャネル領域１０５においてチャネルが形成されて、このチャネルを通してエミッタ電極１０８から電子がＮ−型半導体層１０２に注入され、また、コレクタ電極１０９側のＰ＋型シリコン基板１００とＮ−型半導体層１０２間が順バイアスされ、Ｐ＋型シリコン基板１００からは正孔が注入される。注入された正孔のプラス電荷と同じ量の電子がＮ−型半導体層１０２に集まり、Ｎ−型半導体層１０２の抵抗低下が起こり、ＩＧＢＴはオン状態になる。このオン状態までの過渡的現象が図１５の範囲Ｒ１０の曲線Ｃ１０で見られるターンオン時のコレクタ電圧の徐々の減少であり、曲線Ｃ１１に見られるコレクタ電流の徐々の増加である。
【００１１】
図１５の範囲Ｒ１１におけるオン状態において、ゲート電圧の印加を停止すると、チャネル領域１０５を通してのエミッタ電極１０８からＮ−型半導体層１０２への電子の注入がなくなり、また、Ｐ＋型シリコン基板１００からＮ−型半導体層１０２への正孔の注入が停止し、ＩＧＢＴはオフ状態となる。このオフ状態に際しては、すでに注入された正孔も寿命がつきて減少する。Ｎ−型半導体層１０２に残留中の正孔は電子との再結合による消滅とＰ型ベース領域へ直接流出することにより、オフ状態となる。これが図１５の範囲Ｒ１２の曲線Ｃ１１に見られるターンオフ時のテイル電流として現れる。
【００１２】
このように、ＩＧＢＴは、Ｐ＋型シリコン基板１００からＮ−型半導体層１０２に注入される正孔の量により特性が変わるものである。そこで、注入される正孔の量を抑制する層として、Ｎ＋型半導体バッファ層が設けられている。
【００１３】
このＩＧＢＴの電力損失にはスイッチング損失と導通損失がある。スイッチング損失は、図１５の範囲Ｒ１０で示したターンオン時および範囲Ｒ１２で示したターンオフ時の損失である。そこで、ターンオン時間およびターンオフ時間を短くすることにより、スイッチング損失を少なくすることができる。また、導通損失は、図１５の範囲Ｒ１１で示したオン状態の損失である。そこで、オン抵抗を低減することにより、導通損失を少なくすることができる。
【００１４】
ターンオフ時間を短くするには、一つには、正孔の寿命を小さくするために格子欠陥などをＮ−型半導体層１０２に導入することが考えられている。もう一つには、ＩＧＢＴを構成しているＰ＋型シリコン基板１００から成るＰ＋型半導体層（コレクタ層）を薄くすることが考えられており、これにより、Ｎ−型半導体層１０２に入る正孔の量を制限し、ターンオフ時のフォールタイム（テイル電流の流れる時間（図１５の範囲Ｒ１２））を短くでき、スイッチング損失を少なくすることが知られている。また、低オン抵抗を実現するには、Ｎ−型半導体層１０２を主とするＩＧＢＴを薄くする必要がある。
【００１５】
Ｐ＋型半導体層を薄くして製造する方法としては、エピタキシャル成長法やイオン注入法を用いてＰ＋型半導体層を形成する方法、あるいはＰ＋型シリコン基板上にＮ＋型半導体バッファ層、Ｎ−型半導体層を順次形成し、Ｎ−型半導体層上にベース領域、エミッタ領域、ゲート電極、エミッタ電極を形成した後、Ｐ＋型シリコン基板を研削、研磨する方法が考えられる。
【００１６】
また、Ｐ＋型半導体層を薄く形成すると共に、低オン抵抗の特性を得るために半導体装置を薄型に形成する際、第２半導体基板を第１半導体基板に接合し、第１半導体基板に半導体装置を形成した後、第２半導体基板を選択的にエッチングし、半導体装置を薄型に形成すると共に、半導体装置の周囲縁に厚い部分を残存させて、取り扱いや割れ反り等の問題を解決する技術が、本発明者等によって開発されている（特願２００２−１６５２５４号）。
【００１７】
【発明が解決しようとする課題】
しかしながら、エピタキシャル成長法やイオン注入法を用いてＰ＋型半導体層を形成する方法では、Ｐ＋型半導体層の厚みを精度よく薄く形成することが可能であり、厚みの制御性も良く行うことが可能であるが、通常のＩＧＢＴ製造設備では、半導体基板は約５００μｍ以上の厚みが必要なため、耐圧が５００〜１０００Ｖ程度のものに対応する半導体基板の厚さが５０〜１００μｍ程度のものは、通常のＩＧＢＴ製造設備では作ることが困難であるという問題点がある。
【００１８】
また、Ｐ＋型シリコン基板上にＮ＋型半導体バッファ層、Ｎ−型半導体層を順次形成し、Ｎ−型半導体層上にベース領域、エミッタ領域、ゲート電極、エミッタ電極を形成した後、Ｐ＋型シリコン基板を研削、研磨する方法では、Ｐ＋型シリコン基板として、通常のＩＧＢＴ製造設備に通すことが可能な厚みのものを用いて行うことが考えられるが、この方法は、機械加工によるものであるため、Ｐ＋型半導体層を数μｍにするには厚み寸法のばらつきが大きく厚み精度を確保することが困難であり、特性ばらつきの少ないＩＧＢＴを得ることが困難であるという問題点がある。
【００１９】
さらに、Ｐ＋型半導体層を薄く形成することに加え、低オン抵抗の特性を得るため、ＩＧＢＴを薄く、例えば１００μｍ以下に、形成する場合、ウエハの割れや熱処理時の反りなどの問題が発生する。また、一般的に使用されている製造設備では、５００μｍ程度のウエハを取り扱うものが多く、１００μｍ以下のものに対しては、搬送系に係わる部分の改造や熱処理時の反り対策の必要がある。
【００２０】
また、特願２００２−１６５２５４号の技術により半導体装置の製造を行うと、第２の半導体基板をエッチングによって除去する際に、第１半導体基板のゲート電極とエミッタ電極が形成された面を保護するため、保護材（ワックス）を介してガラス基板にホットプレート上で加熱して貼り付けている。しかしながら、この場合、ガラス基板が一度の使用で劣化・汚染されてしまい、再利用ができないという課題があった。さらに、ガラス基板は、その重量のため、取り扱いが不便であり、また、専用の装置を導入する必要があるため、生産性が悪く、コストの上昇を招くという課題があった。
【００２１】
本発明の目的は、上記問題を解決するため、設備を改造することなくＰ＋型半導体層を精度よく薄型に形成するとともに、薄型の半導体装置を形成することが可能な半導体装置の製造方法を提供することにある。
【００２２】
【課題を解決するための手段および作用】
本発明に係る半導体装置の製造方法は、上記の目的を達成するために、次のように構成される。
【００２３】
第１の半導体装置の製造方法（請求項１に対応）は、第１の半導体基板に第１の半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程と、第１の半導体基板の第２導電型の層若しくは第２の半導体基板の少なくとも一方に酸化膜を形成し、第１の半導体基板と第２の半導体基板を酸化膜を介して接合する工程と、第１の半導体基板を所定の厚さに研磨する工程と、第１の半導体基板に第２導電型のベース領域と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、第２の半導体基板の表面に選択的にマスクを形成する工程と、第１の半導体基板のゲート電極およびエミッタ電極側の面に保護膜を塗布する工程と、酸化膜をストップ層として、第２の半導体基板の一部を除去する工程と、封止並びに保護膜を除去する工程と、第２導電型の層の表面に電極を形成する工程とを備えたことで特徴づけられる。
【００２４】
第１の半導体装置の製造方法によれば、第１の半導体基板に第１の半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程と、第１の半導体基板の第２導電型の層若しくは第２の半導体基板の少なくとも一方に酸化膜を形成し、第１の半導体基板と第２の半導体基板を酸化膜を介して接合する工程と、第１の半導体基板を所定の厚さに研磨する工程と、第１の半導体基板に第２導電型のベース領域と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、第２の半導体基板の表面に選択的にマスクを形成する工程と、第１の半導体基板のゲート電極およびエミッタ電極側の面に保護膜を塗布する工程と、酸化膜をストップ層として、第２の半導体基板の一部を除去する工程と、封止並びに保護膜を除去する工程と、第２導電型の層の表面に電極を形成する工程とを備えたため、第２半導体基板を第１半導体基板に接合し、第２半導体基板を選択的にエッチングすることにより周囲縁に厚い部分を残存させたので、エミッタ、ゲート電極面側を製造する設備を改造することなく、第２導電型の層が薄く、かつ、薄型の半導体装置を形成することが可能となるとともに、ウエハが薄くなり取り扱いが困難となることや、割れおよび反りの問題を解決することができる。
【００２５】
第２の半導体装置の製造方法（請求項２に対応）は、上記の方法において、好ましくは保護膜は樹脂膜であることで特徴づけられる。
【００２６】
第２の半導体装置の製造方法によれば、保護膜は樹脂膜であるため、軽量であり、取り扱いが容易であり、また、専用の装置を導入する必要がないので、生産性が良くなり、コストを低減することができる。
【００２７】
第３の半導体装置の製造方法（請求項３に対応）は、上記の方法において、好ましくは第２の半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２の半導体基板を所定の厚さに研磨する工程を有することで特徴づけられる。
【００２８】
第３の半導体装置の製造方法によれば、第２半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有するため、第２半導体基板を薄くするので、マスクを形成する工程の後のエッチング工程におけるエッチング時間を短縮することができる。また、エッチング用のエッチング液を削減することができる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に基づいて説明する。
【００３０】
図１と図２は、本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１０）とエミッタ・ゲート電極面側形成工程（ＳＴ２０）とコレクタ電極面側形成工程（ＳＴ３０）から成っている。
【００３１】
ＩＧＢＴ基板形成工程（ＳＴ１０）は、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程（ＳＴ１１）と第１半導体基板に形成した第２導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（ＳＴ１２）と、第１半導体基板を所定の厚さに研磨する工程（ＳＴ１３）から成っている。
【００３２】
エミッタ・ゲート電極面側形成工程（ＳＴ２０）は、第１半導体基板に絶縁膜を介するゲート電極を形成する工程（ＳＴ２１）と、第１半導体基板に第２導電型のベース領域を形成する工程（ＳＴ２２）と、ベース領域の表面に第１導電型のエミッタ領域を形成する工程（ＳＴ２３）、エミッタ電極を形成する工程（ＳＴ２４）から成っている。
【００３３】
コレクタ電極面側形成工程（ＳＴ３０）は、第２半導体基板の表面に選択的にマスクを形成する工程（ＳＴ３１）と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、酸化膜をストップ層として、第２半導体基板を部分的に除去する工程（ＳＴ３２）と、マスクおよび露出している酸化膜を除去する工程（ＳＴ３３）と、封止を取り除く工程（ＳＴ３４）と、第２導電型の層の表面に電極を形成する工程（ＳＴ３５）とから成っている。
【００３４】
ＩＧＢＴ基板形成工程（ＳＴ１０）は、次のように行われる。図３は、ＩＧＢＴ基板形成工程（ＳＴ１０）の各工程での半導体基板の断面図である。まず、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程（ＳＴ１１）では、図３（ａ）において、第１半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、リン（Ｐ）濃度１０１４ｃｍ−３以下のＮ−型単結晶シリコン基板１０と第２半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、任意の不純物濃度で任意の導電型の単結晶シリコン基板１１をダミー基板として準備する。次に、図３（ｂ）において、Ｎ−型単結晶シリコン基板１０に、Ｎ−型単結晶シリコン基板１０のリン濃度よりも高い濃度、例えば、リン濃度１０１６〜１０１８ｃｍ−３の第１導電型の層であるＮ＋型シリコン層１２をエピタキシャル成長法により５〜２０μｍの厚さに形成する。
【００３５】
エピタキシャル成長法は、例えば、次のようにして行われる。Ｎ−型単結晶シリコン基板をエピタキシャル成長反応炉のサセプタ上に並べる。次に、水素雰囲気中で上記シリコン基板を１１５０℃まで加熱し、その後５リットル／ｍｉｎの流量のトリクロロシランと８０リットル／ｍｉｎの流量の水素に加えて０．２リットル／ｍｉｎの流量の水素希釈のホスフィンを供給し、２．０±０．１μｍ／ｍｉｎの成長速度で５分間堆積させ、層厚１０±１μｍのＮ＋型シリコン層を形成する。
【００３６】
なお、ここでは、Ｎ＋型シリコン層１２は、エピタキシャル成長法により堆積させたが、イオン注入後、熱拡散によりＮ＋型シリコン層１２を形成しても良い。
【００３７】
次に、図３（ｃ）において、エピタキシャル成長したＮ＋型シリコン層１２の表面からイオン注入によりボロン（Ｂ）を注入し、その後、アニールをすることにより、ボロン濃度が１０１８ｃｍ−３以上の第２導電型の層であるＰ＋型シリコン層１３を形成する。
【００３８】
このイオン注入では、イオン注入装置の試料台にＮ＋型シリコン層１２を堆積したＮ−型単結晶シリコン基板１０を設置し、３０〜６０ｋｅＶの加速電圧、５×１０１４ｃｍ−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００３９】
なお、ここでは、Ｐ＋型シリコン層１３は、イオン注入法で形成させたが、エピタキシャル成長法により形成させても良い。
【００４０】
次に、第１半導体基板に形成した第２導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（ＳＴ１２）は、酸化膜を形成する工程と接合する工程から成る。酸化膜を形成する工程は、例えば、図３（ｄ）において、第２半導体基板である単結晶シリコン基板１１の表面に熱酸化により酸化膜１４を形成する。
【００４１】
この熱酸化では、単結晶シリコン基板１１をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を１０００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．３μｍ程度の酸化膜が形成される。
【００４２】
その後、接合する工程では、図３（ｅ）において、Ｎ＋型シリコン層１２とＰ＋型シリコン層１３を形成したＮ−型単結晶シリコン基板１０と酸化膜１４を形成した単結晶シリコン基板１１をＰ＋型シリコン層１３の表面と酸化膜１４の表面で貼り合わせ、その貼り合わせたウエハ（貼り合わせ基板）１５を電気炉内で１０００℃以上に加熱して熱処理する。これにより、貼り合わせシリコン基板が形成される。
【００４３】
なお、この工程（ＳＴ１２）では、酸化膜を単結晶シリコン基板１１の表面に形成したが、酸化膜をＮ−型単結晶シリコン基板１０のＰ＋型シリコン層１３の表面上に形成し、単結晶シリコン基板１１には酸化膜を形成しないでＮ−型単結晶シリコン基板１０と単結晶シリコン基板１１を接合しても良い。また、Ｎ−型単結晶シリコン基板１０と単結晶シリコン基板１１の両方の基板に酸化膜を形成し、酸化膜を形成した表面でＮ−型単結晶シリコン基板１０と単結晶シリコン基板１１を接合しても良い。
【００４４】
第１半導体基板を所定の厚さに研磨する工程（ＳＴ１３）では、図３（ｆ）において、貼り合わせ基板１５の第１半導体基板であるＮ−型単結晶シリコン基板１０を所定の厚さに研磨する。このとき、オン抵抗や耐圧などのデバイス特性を確保するために第１半導体基板であるＮ−型単結晶シリコン基板１０の厚み寸法を決め、研磨する。
【００４５】
この研磨では、例えば、メカノケミカルポリシング法を用い、ポリッシャに粒径０．０１〜０．５μｍの砥粒をアルカリ性研磨液中にコロイド状に分散させたものを介し、Ｎ−型単結晶シリコン基板１０の面を研磨し、Ｎ−型単結晶シリコン基板１０の表面から単結晶シリコン基板１１のＳｉＯ２の界面までの厚さを約５０〜１００μｍになるようにする。このＮ−型単結晶シリコン基板１０の厚さは薄い方がオン電圧が小さいが、あまり薄いと耐圧が保てない。耐圧を５００Ｖ〜１０００Ｖにするには、この程度の厚さが適当である。
【００４６】
エミッタ・ゲート電極面側形成工程（ＳＴ２０）は、次のように行われる。図４と図５は、エミッタ・ゲート電極面側形成工程（ＳＴ２０）の各工程での半導体基板の断面図である。
【００４７】
第１半導体基板に絶縁膜を介するゲート電極を形成する工程（ＳＴ２１）では、図４（ａ）において、まず、Ｎ−型単結晶シリコン基板の表面（研磨面）１６を熱酸化し、酸化膜１７を形成する。
【００４８】
この熱酸化では、貼り合わせ基板１５をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を９００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．１μｍ程度の酸化膜が形成される。
【００４９】
図４（ｂ）において、ゲート電極材の多結晶シリコンを堆積し、フォトレジストにより、ゲート電極を形成する以外の領域を開口とするマスクを形成し、多結晶シリコンをエッチングして、ゲート電極１８を形成する。
【００５０】
第１半導体基板に第２導電型のベース領域を形成する工程（ＳＴ２２）では、図４（ｃ）において、第１半導体基板であるＮ−型単結晶シリコン基板１０の酸化膜１７の下に第２導電型のＰ型導電領域をベース領域１９として、形成する。
【００５１】
例えば、ゲート電極１８が形成されたＮ−型単結晶シリコン基板１０の酸化膜１７の表面からイオン注入法によりボロンを注入し、その後、アニールして拡散することにより、ボロン濃度が１０１８ｃｍ−３以上の第２導電型の領域であるＰ型導電領域（ベース領域）１９を形成する。
【００５２】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、３０〜６０ｋｅＶの加速電圧、５×１０１４ｃｍ−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００５３】
ベース領域の表面に第１導電型のエミッタ領域を形成する工程（ＳＴ２３）は、図４（ｄ）において、ベース領域１９の一部に第１導電型であるＮ＋型の導電領域をエミッタ領域２０として形成する。
【００５４】
例えば、エミッタ領域を形成する領域を開口としてもつようにフォトレジストを塗布し、マスクとしたＮ−型単結晶シリコン基板１０の酸化膜１７の表面からイオン注入法によりヒ素を注入し、その後、アニールをすることにより、ヒ素濃度が１０１８ｃｍ−３以上で厚さ約０．５μｍの第１導電型の領域であるＮ＋型導電領域（エミッタ領域）２０を形成する。
【００５５】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、８０〜１００ｋｅＶの加速電圧、５×１０１４ｃｍ−２以上のドーズ量でヒ素を注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００５６】
エミッタ電極を形成する工程（ＳＴ２４）では、図５（ａ）において、まず、Ｎ−型単結晶シリコン基板上の酸化膜１７とゲート電極１８を覆うように絶縁膜を堆積し層間絶縁膜２１を形成する。この層間絶縁膜２１は、例えば、化学気相堆積法（ＣＶＤ法）やプラズマを利用して堆積したシリコン酸化膜やシリコン窒化膜などの電気的な絶縁性が高いものである。
【００５７】
次に、図５（ｂ）において、フォトレジストにより、ゲート電極周辺の領域以外の部分を開口とするマスクを用い、ドライエッチングにより層間絶縁膜２１と酸化膜１７を部分的に除去する。その後、アルミニウムなどの電極材料を蒸着などして堆積し、エミッタ電極２２を形成する。（図５（ｃ））
【００５８】
コレクタ電極面側形成工程（ＳＴ３０）は、次のように行われる。図６と図７は、コレクタ電極面側形成工程（ＳＴ３０）の各工程での半導体基板の断面図である。
【００５９】
コレクタ電極面側形成工程（ＳＴ３０）では、まず、貼り合わせ基板１５の第２半導体基板である単結晶シリコン基板１１を所定厚に研磨する。これにより、設備のハンドリングが可能な厚さ、熱処理時の反りが少ない厚さを確保し、余分な部分を削り、後工程のエッチング時間削減、エッチング液削減を行うことができる。このとき、単結晶シリコン基板の厚さが１００μｍであり、貼り合わせ基板全体の厚さとして約２００μｍになるようにする。また、図６と図７においては、図５で示したエミッタ・ゲート電極面側の構造は省略して示してある。
【００６０】
第２半導体基板の表面に選択的にマスクを形成する工程（ＳＴ３１）では、マスクとして化学気相堆積法（ＣＶＤ法）による酸化膜や窒化膜があり、ここでは酸化膜を例として用い、まず、図６（ｂ）において、貼り合わせ基板１５の単結晶シリコン基板１１に化学気相堆積法（ＣＶＤ法）により、３０００オングストロームの膜厚のＳｉＯ２膜（ＣＶＤ膜）２３を成膜する。ＣＶＤ法は３００℃程度の温度で行うため、先に形成されたゲート電極側の構造の熱的破壊を起こらないようにすることができる。
【００６１】
次に、図６（ｃ）において、フォトレジストによりＣＶＤ膜をパターニングする。少なくともチップを形成する部分のＣＶＤ膜を除去する。このときのパターンとして、図８で示すようなパターンで形成する。図８の斜線の部分にＣＶＤ膜を残し、斜線のない部分は、ＣＶＤ膜を除去した部分である。複数の正方形はデバイス形成部である。貼り合わせ基板１５の単結晶シリコン基板１１上に堆積したＣＶＤ膜であるＳｉＯ２膜２３の上にレジスト２４をスピンコータなどにより、均一に塗布する。次に、ＣＶＤ膜を除去する部分が光を通すようになっているマスクを貼り合わせ基板１５のＳｉＯ２膜２３上のレジスト２４に密着させ、レジスト２４が反応する波長の光により露光し、その後、現像液に浸けることによりレジストの露光された部分が溶け、開口２５を形成する。そして、リンス液により現像液を洗浄する。
【００６２】
その後、レジスト２４中に存在する現像液あるいはリンス液を除き、レジスト２４とＳｉＯ２膜２３との接着性を増すため、ポストベークを行う。
【００６３】
次に、図６（ｄ）において、反応性イオンエッチング（ＲＩＥ）により、レジスト２４の開口部２５のＳｉＯ２をエッチングし、レジスト２４を剥離する。
【００６４】
なお、パターンとして、図９、図１０で示すようなパターンも考えられる。図中、斜線の部分にＣＶＤ膜を残し、斜線のない部分は、ＣＶＤ膜を除去した部分である。複数の正方形はデバイス形成部である。
【００６５】
次に、第１半導体に形成するゲート電極とエミッタ電極側の面を封止し、ＣＶＤ膜をマスクにするとともに、酸化膜をストップ層として、第２半導体基板を除去する工程（ＳＴ３２）では、図７（ａ）において、貼り合わせ基板１５の第１半導体基板であるＮ−型単結晶シリコン基板１０に形成したゲート電極２１などを有する面にポリマー膜等の樹脂膜、例えば、フロロカーボン系のポリマー膜等の保護膜２７を塗布する。これにより、貼り合わせ基板１５のゲート電極とエミッタ電極側の面が封止され、後工程で用いるエッチング薬液から保護することができる。
【００６６】
図７（ｂ）において、ＣＶＤ膜２３をマスクとして、また、酸化膜１４をストップ層として、エッチング液により第２半導体基板である単結晶シリコン基板１１を部分的に除去する。
【００６７】
その後、ＣＶＤ膜２３および露出している酸化膜１４を除去する工程（ＳＴ３３）では、図７（ｃ）において、フッ酸などに浸けることにより除去する。
【００６８】
封止を取り除く工程（ＳＴ３４）では、図７（ｃ）で示す保護膜付き貼り合わせ基板２８を溶剤に浸し、保護膜を取り去る。
【００６９】
第２導電型の層の表面に電極を形成する工程（ＳＴ３５）では、図７（ｄ）において、第２導電型の層であるＰ＋型シリコン層１３の表面にアルミニウムなどの電極材料をスパッタリングなどにより形成する。
【００７０】
このようにして得られたウエハ２９からダイシングすることにより、チップが形成される（図７（ｅ））。
【００７１】
なお、このコレクタ電極面側形成工程（ＳＴ３０）では、まず、貼り合わせ基板１５の第２半導体基板である単結晶シリコン基板１１を所定厚に研磨してから行ったが、研磨しないでそのまま、この工程を行っても良い。そのときには、後工程でのエッチング時間は長くなり、エッチング液は削減できなくなるが、研磨工程を省略することができる。
【００７２】
以上のように、第２半導体基板を第１半導体基板に接合し、第２半導体基板を選択的にエッチングすることにより周囲縁に厚い部分を残存させたので、ウエハが薄くなり取り扱いが困難となることや、割れおよび反りの問題を解決することができる。その結果、設備を改造することなく、薄型のデバイスを形成することが可能となる。また、この方法では、Ｐ＋型シリコン層を薄くかつ不純物濃度を濃くすることによりスイッチング損失を低減することができる。
【００７３】
なお、本実施形態においては、工程説明中のＰとＮの極性を逆にした逆極性タイプのものでも良い。
【００７４】
【発明の効果】
以上の説明で明らかなように本発明によれば、次の効果を奏する。
【００７５】
Ｐ＋型半導体層を薄く形成すると共に、低オン抵抗の特性を得るために半導体装置を薄型に形成する際、第２半導体基板を第１半導体基板に接合し、第１半導体基板に半導体装置を形成した後、第２半導体基板を選択的にエッチングし、半導体装置を薄型に形成すると共に、半導体装置の周囲縁に厚い部分を残存させたので、薄型ウエハの取り扱いが困難になることや割れおよび反りの問題を解消し、設備を改造することなく、薄型の半導体装置を製造することができる。
【００７６】
また、第２半導体基板を第１半導体基板に接合し、通常の設備を用いて第１半導体基板に半導体装置を形成するので、薄型の半導体装置であっても、Ｐ＋型半導体層をエピタキシャル成長法またはイオン注入法により厚み精度が良く、かつ厚み形成の制御性を良くすることができる。
【００７７】
保護膜は樹脂膜であるため、軽量であり、取り扱いが容易であり、また、専用の装置を導入する必要がないので、生産性が良くなり、コストを低減することができる。
【００７８】
第２半導体基板の表面に選択的にＣＶＤ膜を形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有するため、第２半導体基板を薄くするので、ＣＶＤ膜を形成する工程の後のエッチング工程におけるエッチング時間を短縮することができる。また、エッチング用のエッチング液を削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図２】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図３】ＩＧＢＴ基板形成工程の各工程での半導体基板の断面図である。
【図４】エミッタ・ゲート電極面側形成工程の各工程での半導体基板の断面図である。
【図５】エミッタ・ゲート電極面側形成工程の各工程での半導体基板の断面図である。
【図６】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図７】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図８】ＣＶＤ膜のマスクパターンである。
【図９】ＣＶＤ膜のマスクパターンである。
【図１０】ＣＶＤ膜のマスクパターンである。
【図１１】従来のＩＧＢＴの製造工程を示すフローチャートである。
【図１２】従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。
【図１３】従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。
【図１４】
ＩＧＢＴの断面図である。
【図１５】
コレクタ電圧ＶＣＥとコレクタ電流ＩＣＥの時間変化を表すグラフである。
【符号の説明】
１０ Ｎ−型単結晶シリコン基板
１１ 単結晶シリコン基板
１２ Ｎ＋型シリコン層
１３ Ｐ＋型シリコン層
１４ 酸化膜
１５ 貼り合わせ基板
１７ 酸化膜
１８ ゲート電極
１９ ベース領域
２０ エミッタ領域
２１ 層間絶縁膜
２２ エミッタ電極
２３ ＣＶＤ膜
２７ 保護膜
ＳＴ１０ ＩＧＢＴ基板形成工程
ＳＴ１１ 第１半導体基板および第２半導体基板を準備し
第１半導体基板に第１導電型の層および第２導電型の層を形成する工程
ＳＴ１２ 半導体基板の表面に酸化膜を形成し、接合する工程
ＳＴ１３ 第１半導体基板を研磨する工程
ＳＴ２０ エミッタ・ゲート電極面側形成工程
ＳＴ２１ ゲート電極を形成する工程
ＳＴ２２ ベース領域を形成する工程
ＳＴ２３ エミッタ領域を形成する工程
ＳＴ２４ エミッタ電極を形成する工程
ＳＴ３０ コレクタ電極面側形成工程
ＳＴ３１ マスクを形成する工程
ＳＴ３２ ゲート電極とエミッタ電極側の面を封止し、第２半導体基板を部分的に除去する工程
ＳＴ３３ マスクおよび酸化膜を除去する工程
ＳＴ３４ 封止を取り除く工程
ＳＴ３５ 第２導電型の層の表面に電極を形成する工程
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、縦型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などの半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、大電流を制御するための半導体素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている。このＩＧＢＴは、電界効果トランジスタ（ＦＥＴ）の高速スイッチング性とバイポーラトランジスタの低インピーダンス特性を兼ね備えているデバイス（素子）である（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特許第２６５７１２９号
【０００４】
近年、電動車両などの発達によって、バッテリやキャパシタなどの比較的低い電圧源からの電力によりモータを駆動しており、そのモータの駆動制御を司るインバータにＩＧＢＴが多く用いられている。このような電動車両では、燃費、効率を向上させる目的で、ＩＧＢＴのスイッチング損失の低減、オン抵抗の低減などが望まれている。
【０００５】
図１１は、従来のＩＧＢＴの製造工程を示すフローチャートである。また、図１２と図１３は従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１００）とデバイス形成工程（ＳＴ１１０）から成っている。
【０００６】
ＩＧＢＴ基板形成工程（ＳＴ１００）では、まず、比較的低抵抗のＰ＋型シリコン基板１００を準備する（図１２（ａ））。このＰ＋型シリコン基板１００上に比較的低抵抗のＮ＋型半導体バッファ層１０１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図１２（ｂ））。このＮ＋型半導体バッファ層１０１上に比較的高抵抗のＮ−型半導体層１０２をエピタキシャル成長させる（図１２（ｃ））。このようにして、ＩＧＢＴ基板を得ることができる。
【０００７】
デバイス形成工程（ＳＴ１１０）では、まず、エピタキシャル成長させたＮ−型半導体層１０２の表面にＰ型の不純物を選択的に添加してＰ型ベース領域１０３を形成する（図１３（ａ））。Ｐ型ベース領域１０３の表面にＮ型の不純物を選択的に添加してＮ＋型エミッタ領域１０４を形成する（図１３（ｂ））。Ｎ＋型エミッタ領域１０４とＮ−型半導体層１０２とによって挟まれるＰ型ベース領域１０３の表面部分がチャネル領域１０５となる。
【０００８】
次に、各チャネル領域１０５上にゲート酸化膜１０６を介してゲート電極１０７を形成し、また、各Ｎ＋型エミッタ領域１０４とＰ型ベース領域１０３との一部にかけてエミッタ電極１０８を形成し（図１３（ｃ））、さらに、Ｐ＋型シリコン基板１００の裏面にコレクタ電極１０９を形成する（図１３（ｄ））。図１４は、上記の製造工程により製造されたＩＧＢＴの断面図である。
【０００９】
上記のようにして製造されたＩＧＢＴの動作を図１４と図１５のコレクタ電圧ＶＣＥとコレクタ電流ＩＣＥの時間変化を表すグラフを用いて説明する。図１５において、横軸は時間を表し、縦軸はコレクタ電圧ＶＣＥとコレクタ電流ＩＣＥを表し、曲線Ｃ１０はコレクタ電圧ＶＣＥの時間変化を示し、曲線Ｃ１１はコレクタ電流ＩＣＥの時間変化を示す。
【００１０】
ＩＧＢＴにおいては、エミッタ電極１０８とコレクタ電極１０９との間にコレクタ電圧を印加する。その状態でエミッタ電極１０８とゲート電極１０７との間に所定のゲート電圧を印加する。それにより、チャネル領域１０５においてチャネルが形成されて、このチャネルを通してエミッタ電極１０８から電子がＮ−型半導体層１０２に注入され、また、コレクタ電極１０９側のＰ＋型シリコン基板１００とＮ−型半導体層１０２間が順バイアスされ、Ｐ＋型シリコン基板１００からは正孔が注入される。注入された正孔のプラス電荷と同じ量の電子がＮ−型半導体層１０２に集まり、Ｎ−型半導体層１０２の抵抗低下が起こり、ＩＧＢＴはオン状態になる。このオン状態までの過渡的現象が図１５の範囲Ｒ１０の曲線Ｃ１０で見られるターンオン時のコレクタ電圧の徐々の減少であり、曲線Ｃ１１に見られるコレクタ電流の徐々の増加である。
【００１１】
図１５の範囲Ｒ１１におけるオン状態において、ゲート電圧の印加を停止すると、チャネル領域１０５を通してのエミッタ電極１０８からＮ−型半導体層１０２への電子の注入がなくなり、また、Ｐ＋型シリコン基板１００からＮ−型半導体層１０２への正孔の注入が停止し、ＩＧＢＴはオフ状態となる。このオフ状態に際しては、すでに注入された正孔も寿命がつきて減少する。Ｎ−型半導体層１０２に残留中の正孔は電子との再結合による消滅とＰ型ベース領域へ直接流出することにより、オフ状態となる。これが図１５の範囲Ｒ１２の曲線Ｃ１１に見られるターンオフ時のテイル電流として現れる。
【００１２】
このように、ＩＧＢＴは、Ｐ＋型シリコン基板１００からＮ−型半導体層１０２に注入される正孔の量により特性が変わるものである。そこで、注入される正孔の量を抑制する層として、Ｎ＋型半導体バッファ層が設けられている。
【００１３】
このＩＧＢＴの電力損失にはスイッチング損失と導通損失がある。スイッチング損失は、図１５の範囲Ｒ１０で示したターンオン時および範囲Ｒ１２で示したターンオフ時の損失である。そこで、ターンオン時間およびターンオフ時間を短くすることにより、スイッチング損失を少なくすることができる。また、導通損失は、図１５の範囲Ｒ１１で示したオン状態の損失である。そこで、オン抵抗を低減することにより、導通損失を少なくすることができる。
【００１４】
ターンオフ時間を短くするには、一つには、正孔の寿命を小さくするために格子欠陥などをＮ−型半導体層１０２に導入することが考えられている。もう一つには、ＩＧＢＴを構成しているＰ＋型シリコン基板１００から成るＰ＋型半導体層（コレクタ層）を薄くすることが考えられており、これにより、Ｎ−型半導体層１０２に入る正孔の量を制限し、ターンオフ時のフォールタイム（テイル電流の流れる時間（図１５の範囲Ｒ１２））を短くでき、スイッチング損失を少なくすることが知られている。また、低オン抵抗を実現するには、Ｎ−型半導体層１０２を主とするＩＧＢＴを薄くする必要がある。
【００１５】
Ｐ＋型半導体層を薄くして製造する方法としては、エピタキシャル成長法やイオン注入法を用いてＰ＋型半導体層を形成する方法、あるいはＰ＋型シリコン基板上にＮ＋型半導体バッファ層、Ｎ−型半導体層を順次形成し、Ｎ−型半導体層上にベース領域、エミッタ領域、ゲート電極、エミッタ電極を形成した後、Ｐ＋型シリコン基板を研削、研磨する方法が考えられる。
【００１６】
また、Ｐ＋型半導体層を薄く形成すると共に、低オン抵抗の特性を得るために半導体装置を薄型に形成する際、第２半導体基板を第１半導体基板に接合し、第１半導体基板に半導体装置を形成した後、第２半導体基板を選択的にエッチングし、半導体装置を薄型に形成すると共に、半導体装置の周囲縁に厚い部分を残存させて、取り扱いや割れ反り等の問題を解決する技術が、本発明者等によって開発されている（特願２００２−１６５２５４号）。
【００１７】
【発明が解決しようとする課題】
しかしながら、エピタキシャル成長法やイオン注入法を用いてＰ＋型半導体層を形成する方法では、Ｐ＋型半導体層の厚みを精度よく薄く形成することが可能であり、厚みの制御性も良く行うことが可能であるが、通常のＩＧＢＴ製造設備では、半導体基板は約５００μｍ以上の厚みが必要なため、耐圧が５００〜１０００Ｖ程度のものに対応する半導体基板の厚さが５０〜１００μｍ程度のものは、通常のＩＧＢＴ製造設備では作ることが困難であるという問題点がある。
【００１８】
また、Ｐ＋型シリコン基板上にＮ＋型半導体バッファ層、Ｎ−型半導体層を順次形成し、Ｎ−型半導体層上にベース領域、エミッタ領域、ゲート電極、エミッタ電極を形成した後、Ｐ＋型シリコン基板を研削、研磨する方法では、Ｐ＋型シリコン基板として、通常のＩＧＢＴ製造設備に通すことが可能な厚みのものを用いて行うことが考えられるが、この方法は、機械加工によるものであるため、Ｐ＋型半導体層を数μｍにするには厚み寸法のばらつきが大きく厚み精度を確保することが困難であり、特性ばらつきの少ないＩＧＢＴを得ることが困難であるという問題点がある。
【００１９】
さらに、Ｐ＋型半導体層を薄く形成することに加え、低オン抵抗の特性を得るため、ＩＧＢＴを薄く、例えば１００μｍ以下に、形成する場合、ウエハの割れや熱処理時の反りなどの問題が発生する。また、一般的に使用されている製造設備では、５００μｍ程度のウエハを取り扱うものが多く、１００μｍ以下のものに対しては、搬送系に係わる部分の改造や熱処理時の反り対策の必要がある。
【００２０】
また、特願２００２−１６５２５４号の技術により半導体装置の製造を行うと、第２の半導体基板をエッチングによって除去する際に、第１半導体基板のゲート電極とエミッタ電極が形成された面を保護するため、保護材（ワックス）を介してガラス基板にホットプレート上で加熱して貼り付けている。しかしながら、この場合、ガラス基板が一度の使用で劣化・汚染されてしまい、再利用ができないという課題があった。さらに、ガラス基板は、その重量のため、取り扱いが不便であり、また、専用の装置を導入する必要があるため、生産性が悪く、コストの上昇を招くという課題があった。
【００２１】
本発明の目的は、上記問題を解決するため、設備を改造することなくＰ＋型半導体層を精度よく薄型に形成するとともに、薄型の半導体装置を形成することが可能な半導体装置の製造方法を提供することにある。
【００２２】
【課題を解決するための手段および作用】
本発明に係る半導体装置の製造方法は、上記の目的を達成するために、次のように構成される。
【００２３】
第１の半導体装置の製造方法（請求項１に対応）は、第１の半導体基板に第１の半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程と、第１の半導体基板の第２導電型の層若しくは第２の半導体基板の少なくとも一方に酸化膜を形成し、第１の半導体基板と第２の半導体基板を酸化膜を介して接合する工程と、第１の半導体基板を所定の厚さに研磨する工程と、第１の半導体基板に第２導電型のベース領域と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、第２の半導体基板の表面に選択的にマスクを形成する工程と、第１の半導体基板のゲート電極およびエミッタ電極側の面に保護膜を塗布する工程と、酸化膜をストップ層として、第２の半導体基板の一部を除去する工程と、封止並びに保護膜を除去する工程と、第２導電型の層の表面に電極を形成する工程とを備えたことで特徴づけられる。
【００２４】
第１の半導体装置の製造方法によれば、第１の半導体基板に第１の半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程と、第１の半導体基板の第２導電型の層若しくは第２の半導体基板の少なくとも一方に酸化膜を形成し、第１の半導体基板と第２の半導体基板を酸化膜を介して接合する工程と、第１の半導体基板を所定の厚さに研磨する工程と、第１の半導体基板に第２導電型のベース領域と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、第２の半導体基板の表面に選択的にマスクを形成する工程と、第１の半導体基板のゲート電極およびエミッタ電極側の面に保護膜を塗布する工程と、酸化膜をストップ層として、第２の半導体基板の一部を除去する工程と、封止並びに保護膜を除去する工程と、第２導電型の層の表面に電極を形成する工程とを備えたため、第２半導体基板を第１半導体基板に接合し、第２半導体基板を選択的にエッチングすることにより周囲縁に厚い部分を残存させたので、エミッタ、ゲート電極面側を製造する設備を改造することなく、第２導電型の層が薄く、かつ、薄型の半導体装置を形成することが可能となるとともに、ウエハが薄くなり取り扱いが困難となることや、割れおよび反りの問題を解決することができる。
【００２５】
第２の半導体装置の製造方法（請求項２に対応）は、上記の方法において、好ましくは保護膜は樹脂膜であることで特徴づけられる。
【００２６】
第２の半導体装置の製造方法によれば、保護膜は樹脂膜であるため、軽量であり、取り扱いが容易であり、また、専用の装置を導入する必要がないので、生産性が良くなり、コストを低減することができる。
【００２７】
第３の半導体装置の製造方法（請求項３に対応）は、上記の方法において、好ましくは第２の半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２の半導体基板を所定の厚さに研磨する工程を有することで特徴づけられる。
【００２８】
第３の半導体装置の製造方法によれば、第２半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有するため、第２半導体基板を薄くするので、マスクを形成する工程の後のエッチング工程におけるエッチング時間を短縮することができる。また、エッチング用のエッチング液を削減することができる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施形態を添付図面に基づいて説明する。
【００３０】
図１と図２は、本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１０）とエミッタ・ゲート電極面側形成工程（ＳＴ２０）とコレクタ電極面側形成工程（ＳＴ３０）から成っている。
【００３１】
ＩＧＢＴ基板形成工程（ＳＴ１０）は、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程（ＳＴ１１）と第１半導体基板に形成した第２導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（ＳＴ１２）と、第１半導体基板を所定の厚さに研磨する工程（ＳＴ１３）から成っている。
【００３２】
エミッタ・ゲート電極面側形成工程（ＳＴ２０）は、第１半導体基板に絶縁膜を介するゲート電極を形成する工程（ＳＴ２１）と、第１半導体基板に第２導電型のベース領域を形成する工程（ＳＴ２２）と、ベース領域の表面に第１導電型のエミッタ領域を形成する工程（ＳＴ２３）、エミッタ電極を形成する工程（ＳＴ２４）から成っている。
【００３３】
コレクタ電極面側形成工程（ＳＴ３０）は、第２半導体基板の表面に選択的にマスクを形成する工程（ＳＴ３１）と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、酸化膜をストップ層として、第２半導体基板を部分的に除去する工程（ＳＴ３２）と、マスクおよび露出している酸化膜を除去する工程（ＳＴ３３）と、封止を取り除く工程（ＳＴ３４）と、第２導電型の層の表面に電極を形成する工程（ＳＴ３５）とから成っている。
【００３４】
ＩＧＢＴ基板形成工程（ＳＴ１０）は、次のように行われる。図３は、ＩＧＢＴ基板形成工程（ＳＴ１０）の各工程での半導体基板の断面図である。まず、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程（ＳＴ１１）では、図３（ａ）において、第１半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、リン（Ｐ）濃度１０１４ｃｍ−３以下のＮ−型単結晶シリコン基板１０と第２半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、任意の不純物濃度で任意の導電型の単結晶シリコン基板１１をダミー基板として準備する。次に、図３（ｂ）において、Ｎ−型単結晶シリコン基板１０に、Ｎ−型単結晶シリコン基板１０のリン濃度よりも高い濃度、例えば、リン濃度１０１６〜１０１８ｃｍ−３の第１導電型の層であるＮ＋型シリコン層１２をエピタキシャル成長法により５〜２０μｍの厚さに形成する。
【００３５】
エピタキシャル成長法は、例えば、次のようにして行われる。Ｎ−型単結晶シリコン基板をエピタキシャル成長反応炉のサセプタ上に並べる。次に、水素雰囲気中で上記シリコン基板を１１５０℃まで加熱し、その後５リットル／ｍｉｎの流量のトリクロロシランと８０リットル／ｍｉｎの流量の水素に加えて０．２リットル／ｍｉｎの流量の水素希釈のホスフィンを供給し、２．０±０．１μｍ／ｍｉｎの成長速度で５分間堆積させ、層厚１０±１μｍのＮ＋型シリコン層を形成する。
【００３６】
なお、ここでは、Ｎ＋型シリコン層１２は、エピタキシャル成長法により堆積させたが、イオン注入後、熱拡散によりＮ＋型シリコン層１２を形成しても良い。
【００３７】
次に、図３（ｃ）において、エピタキシャル成長したＮ＋型シリコン層１２の表面からイオン注入によりボロン（Ｂ）を注入し、その後、アニールをすることにより、ボロン濃度が１０１８ｃｍ−３以上の第２導電型の層であるＰ＋型シリコン層１３を形成する。
【００３８】
このイオン注入では、イオン注入装置の試料台にＮ＋型シリコン層１２を堆積したＮ−型単結晶シリコン基板１０を設置し、３０〜６０ｋｅＶの加速電圧、５×１０１４ｃｍ−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００３９】
なお、ここでは、Ｐ＋型シリコン層１３は、イオン注入法で形成させたが、エピタキシャル成長法により形成させても良い。
【００４０】
次に、第１半導体基板に形成した第２導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程（ＳＴ１２）は、酸化膜を形成する工程と接合する工程から成る。酸化膜を形成する工程は、例えば、図３（ｄ）において、第２半導体基板である単結晶シリコン基板１１の表面に熱酸化により酸化膜１４を形成する。
【００４１】
この熱酸化では、単結晶シリコン基板１１をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を１０００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．３μｍ程度の酸化膜が形成される。
【００４２】
その後、接合する工程では、図３（ｅ）において、Ｎ＋型シリコン層１２とＰ＋型シリコン層１３を形成したＮ−型単結晶シリコン基板１０と酸化膜１４を形成した単結晶シリコン基板１１をＰ＋型シリコン層１３の表面と酸化膜１４の表面で貼り合わせ、その貼り合わせたウエハ（貼り合わせ基板）１５を電気炉内で１０００℃以上に加熱して熱処理する。これにより、貼り合わせシリコン基板が形成される。
【００４３】
なお、この工程（ＳＴ１２）では、酸化膜を単結晶シリコン基板１１の表面に形成したが、酸化膜をＮ−型単結晶シリコン基板１０のＰ＋型シリコン層１３の表面上に形成し、単結晶シリコン基板１１には酸化膜を形成しないでＮ−型単結晶シリコン基板１０と単結晶シリコン基板１１を接合しても良い。また、Ｎ−型単結晶シリコン基板１０と単結晶シリコン基板１１の両方の基板に酸化膜を形成し、酸化膜を形成した表面でＮ−型単結晶シリコン基板１０と単結晶シリコン基板１１を接合しても良い。
【００４４】
第１半導体基板を所定の厚さに研磨する工程（ＳＴ１３）では、図３（ｆ）において、貼り合わせ基板１５の第１半導体基板であるＮ−型単結晶シリコン基板１０を所定の厚さに研磨する。このとき、オン抵抗や耐圧などのデバイス特性を確保するために第１半導体基板であるＮ−型単結晶シリコン基板１０の厚み寸法を決め、研磨する。
【００４５】
この研磨では、例えば、メカノケミカルポリシング法を用い、ポリッシャに粒径０．０１〜０．５μｍの砥粒をアルカリ性研磨液中にコロイド状に分散させたものを介し、Ｎ−型単結晶シリコン基板１０の面を研磨し、Ｎ−型単結晶シリコン基板１０の表面から単結晶シリコン基板１１のＳｉＯ２の界面までの厚さを約５０〜１００μｍになるようにする。このＮ−型単結晶シリコン基板１０の厚さは薄い方がオン電圧が小さいが、あまり薄いと耐圧が保てない。耐圧を５００Ｖ〜１０００Ｖにするには、この程度の厚さが適当である。
【００４６】
エミッタ・ゲート電極面側形成工程（ＳＴ２０）は、次のように行われる。図４と図５は、エミッタ・ゲート電極面側形成工程（ＳＴ２０）の各工程での半導体基板の断面図である。
【００４７】
第１半導体基板に絶縁膜を介するゲート電極を形成する工程（ＳＴ２１）では、図４（ａ）において、まず、Ｎ−型単結晶シリコン基板の表面（研磨面）１６を熱酸化し、酸化膜１７を形成する。
【００４８】
この熱酸化では、貼り合わせ基板１５をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を９００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．１μｍ程度の酸化膜が形成される。
【００４９】
図４（ｂ）において、ゲート電極材の多結晶シリコンを堆積し、フォトレジストにより、ゲート電極を形成する以外の領域を開口とするマスクを形成し、多結晶シリコンをエッチングして、ゲート電極１８を形成する。
【００５０】
第１半導体基板に第２導電型のベース領域を形成する工程（ＳＴ２２）では、図４（ｃ）において、第１半導体基板であるＮ−型単結晶シリコン基板１０の酸化膜１７の下に第２導電型のＰ型導電領域をベース領域１９として、形成する。
【００５１】
例えば、ゲート電極１８が形成されたＮ−型単結晶シリコン基板１０の酸化膜１７の表面からイオン注入法によりボロンを注入し、その後、アニールして拡散することにより、ボロン濃度が１０１８ｃｍ−３以上の第２導電型の領域であるＰ型導電領域（ベース領域）１９を形成する。
【００５２】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、３０〜６０ｋｅＶの加速電圧、５×１０１４ｃｍ−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００５３】
ベース領域の表面に第１導電型のエミッタ領域を形成する工程（ＳＴ２３）は、図４（ｄ）において、ベース領域１９の一部に第１導電型であるＮ＋型の導電領域をエミッタ領域２０として形成する。
【００５４】
例えば、エミッタ領域を形成する領域を開口としてもつようにフォトレジストを塗布し、マスクとしたＮ−型単結晶シリコン基板１０の酸化膜１７の表面からイオン注入法によりヒ素を注入し、その後、アニールをすることにより、ヒ素濃度が１０１８ｃｍ−３以上で厚さ約０．５μｍの第１導電型の領域であるＮ＋型導電領域（エミッタ領域）２０を形成する。
【００５５】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、８０〜１００ｋｅＶの加速電圧、５×１０１４ｃｍ−２以上のドーズ量でヒ素を注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００５６】
エミッタ電極を形成する工程（ＳＴ２４）では、図５（ａ）において、まず、Ｎ−型単結晶シリコン基板上の酸化膜１７とゲート電極１８を覆うように絶縁膜を堆積し層間絶縁膜２１を形成する。この層間絶縁膜２１は、例えば、化学気相堆積法（ＣＶＤ法）やプラズマを利用して堆積したシリコン酸化膜やシリコン窒化膜などの電気的な絶縁性が高いものである。
【００５７】
次に、図５（ｂ）において、フォトレジストにより、ゲート電極周辺の領域以外の部分を開口とするマスクを用い、ドライエッチングにより層間絶縁膜２１と酸化膜１７を部分的に除去する。その後、アルミニウムなどの電極材料を蒸着などして堆積し、エミッタ電極２２を形成する。（図５（ｃ））
【００５８】
コレクタ電極面側形成工程（ＳＴ３０）は、次のように行われる。図６と図７は、コレクタ電極面側形成工程（ＳＴ３０）の各工程での半導体基板の断面図である。
【００５９】
コレクタ電極面側形成工程（ＳＴ３０）では、まず、貼り合わせ基板１５の第２半導体基板である単結晶シリコン基板１１を所定厚に研磨する。これにより、設備のハンドリングが可能な厚さ、熱処理時の反りが少ない厚さを確保し、余分な部分を削り、後工程のエッチング時間削減、エッチング液削減を行うことができる。このとき、単結晶シリコン基板の厚さが１００μｍであり、貼り合わせ基板全体の厚さとして約２００μｍになるようにする。また、図６と図７においては、図５で示したエミッタ・ゲート電極面側の構造は省略して示してある。
【００６０】
第２半導体基板の表面に選択的にマスクを形成する工程（ＳＴ３１）では、マスクとして化学気相堆積法（ＣＶＤ法）による酸化膜や窒化膜があり、ここでは酸化膜を例として用い、まず、図６（ｂ）において、貼り合わせ基板１５の単結晶シリコン基板１１に化学気相堆積法（ＣＶＤ法）により、３０００オングストロームの膜厚のＳｉＯ２膜（ＣＶＤ膜）２３を成膜する。ＣＶＤ法は３００℃程度の温度で行うため、先に形成されたゲート電極側の構造の熱的破壊を起こらないようにすることができる。
【００６１】
次に、図６（ｃ）において、フォトレジストによりＣＶＤ膜をパターニングする。少なくともチップを形成する部分のＣＶＤ膜を除去する。このときのパターンとして、図８で示すようなパターンで形成する。図８の斜線の部分にＣＶＤ膜を残し、斜線のない部分は、ＣＶＤ膜を除去した部分である。複数の正方形はデバイス形成部である。貼り合わせ基板１５の単結晶シリコン基板１１上に堆積したＣＶＤ膜であるＳｉＯ２膜２３の上にレジスト２４をスピンコータなどにより、均一に塗布する。次に、ＣＶＤ膜を除去する部分が光を通すようになっているマスクを貼り合わせ基板１５のＳｉＯ２膜２３上のレジスト２４に密着させ、レジスト２４が反応する波長の光により露光し、その後、現像液に浸けることによりレジストの露光された部分が溶け、開口２５を形成する。そして、リンス液により現像液を洗浄する。
【００６２】
その後、レジスト２４中に存在する現像液あるいはリンス液を除き、レジスト２４とＳｉＯ２膜２３との接着性を増すため、ポストベークを行う。
【００６３】
次に、図６（ｄ）において、反応性イオンエッチング（ＲＩＥ）により、レジスト２４の開口部２５のＳｉＯ２をエッチングし、レジスト２４を剥離する。
【００６４】
なお、パターンとして、図９、図１０で示すようなパターンも考えられる。図中、斜線の部分にＣＶＤ膜を残し、斜線のない部分は、ＣＶＤ膜を除去した部分である。複数の正方形はデバイス形成部である。
【００６５】
次に、第１半導体に形成するゲート電極とエミッタ電極側の面を封止し、ＣＶＤ膜をマスクにするとともに、酸化膜をストップ層として、第２半導体基板を除去する工程（ＳＴ３２）では、図７（ａ）において、貼り合わせ基板１５の第１半導体基板であるＮ−型単結晶シリコン基板１０に形成したゲート電極２１などを有する面にポリマー膜等の樹脂膜、例えば、フロロカーボン系のポリマー膜等の保護膜２７を塗布する。これにより、貼り合わせ基板１５のゲート電極とエミッタ電極側の面が封止され、後工程で用いるエッチング薬液から保護することができる。
【００６６】
図７（ｂ）において、ＣＶＤ膜２３をマスクとして、また、酸化膜１４をストップ層として、エッチング液により第２半導体基板である単結晶シリコン基板１１を部分的に除去する。
【００６７】
その後、ＣＶＤ膜２３および露出している酸化膜１４を除去する工程（ＳＴ３３）では、図７（ｃ）において、フッ酸などに浸けることにより除去する。
【００６８】
封止を取り除く工程（ＳＴ３４）では、図７（ｃ）で示す保護膜付き貼り合わせ基板２８を溶剤に浸し、保護膜を取り去る。
【００６９】
第２導電型の層の表面に電極を形成する工程（ＳＴ３５）では、図７（ｄ）において、第２導電型の層であるＰ＋型シリコン層１３の表面にアルミニウムなどの電極材料をスパッタリングなどにより形成する。
【００７０】
このようにして得られたウエハ２９からダイシングすることにより、チップが形成される（図７（ｅ））。
【００７１】
なお、このコレクタ電極面側形成工程（ＳＴ３０）では、まず、貼り合わせ基板１５の第２半導体基板である単結晶シリコン基板１１を所定厚に研磨してから行ったが、研磨しないでそのまま、この工程を行っても良い。そのときには、後工程でのエッチング時間は長くなり、エッチング液は削減できなくなるが、研磨工程を省略することができる。
【００７２】
以上のように、第２半導体基板を第１半導体基板に接合し、第２半導体基板を選択的にエッチングすることにより周囲縁に厚い部分を残存させたので、ウエハが薄くなり取り扱いが困難となることや、割れおよび反りの問題を解決することができる。その結果、設備を改造することなく、薄型のデバイスを形成することが可能となる。また、この方法では、Ｐ＋型シリコン層を薄くかつ不純物濃度を濃くすることによりスイッチング損失を低減することができる。
【００７３】
なお、本実施形態においては、工程説明中のＰとＮの極性を逆にした逆極性タイプのものでも良い。
【００７４】
【発明の効果】
以上の説明で明らかなように本発明によれば、次の効果を奏する。
【００７５】
Ｐ＋型半導体層を薄く形成すると共に、低オン抵抗の特性を得るために半導体装置を薄型に形成する際、第２半導体基板を第１半導体基板に接合し、第１半導体基板に半導体装置を形成した後、第２半導体基板を選択的にエッチングし、半導体装置を薄型に形成すると共に、半導体装置の周囲縁に厚い部分を残存させたので、薄型ウエハの取り扱いが困難になることや割れおよび反りの問題を解消し、設備を改造することなく、薄型の半導体装置を製造することができる。
【００７６】
また、第２半導体基板を第１半導体基板に接合し、通常の設備を用いて第１半導体基板に半導体装置を形成するので、薄型の半導体装置であっても、Ｐ＋型半導体層をエピタキシャル成長法またはイオン注入法により厚み精度が良く、かつ厚み形成の制御性を良くすることができる。
【００７７】
保護膜は樹脂膜であるため、軽量であり、取り扱いが容易であり、また、専用の装置を導入する必要がないので、生産性が良くなり、コストを低減することができる。
【００７８】
第２半導体基板の表面に選択的にＣＶＤ膜を形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有するため、第２半導体基板を薄くするので、ＣＶＤ膜を形成する工程の後のエッチング工程におけるエッチング時間を短縮することができる。また、エッチング用のエッチング液を削減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図２】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図３】ＩＧＢＴ基板形成工程の各工程での半導体基板の断面図である。
【図４】エミッタ・ゲート電極面側形成工程の各工程での半導体基板の断面図である。
【図５】エミッタ・ゲート電極面側形成工程の各工程での半導体基板の断面図である。
【図６】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図７】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図８】ＣＶＤ膜のマスクパターンである。
【図９】ＣＶＤ膜のマスクパターンである。
【図１０】ＣＶＤ膜のマスクパターンである。
【図１１】従来のＩＧＢＴの製造工程を示すフローチャートである。
【図１２】従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。
【図１３】従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。
【図１４】
ＩＧＢＴの断面図である。
【図１５】
コレクタ電圧ＶＣＥとコレクタ電流ＩＣＥの時間変化を表すグラフである。
【符号の説明】
１０ Ｎ−型単結晶シリコン基板
１１ 単結晶シリコン基板
１２ Ｎ＋型シリコン層
１３ Ｐ＋型シリコン層
１４ 酸化膜
１５ 貼り合わせ基板
１７ 酸化膜
１８ ゲート電極
１９ ベース領域
２０ エミッタ領域
２１ 層間絶縁膜
２２ エミッタ電極
２３ ＣＶＤ膜
２７ 保護膜
ＳＴ１０ ＩＧＢＴ基板形成工程
ＳＴ１１ 第１半導体基板および第２半導体基板を準備し
第１半導体基板に第１導電型の層および第２導電型の層を形成する工程
ＳＴ１２ 半導体基板の表面に酸化膜を形成し、接合する工程
ＳＴ１３ 第１半導体基板を研磨する工程
ＳＴ２０ エミッタ・ゲート電極面側形成工程
ＳＴ２１ ゲート電極を形成する工程
ＳＴ２２ ベース領域を形成する工程
ＳＴ２３ エミッタ領域を形成する工程
ＳＴ２４ エミッタ電極を形成する工程
ＳＴ３０ コレクタ電極面側形成工程
ＳＴ３１ マスクを形成する工程
ＳＴ３２ ゲート電極とエミッタ電極側の面を封止し、第２半導体基板を部分的に除去する工程
ＳＴ３３ マスクおよび酸化膜を除去する工程
ＳＴ３４ 封止を取り除く工程
ＳＴ３５ 第２導電型の層の表面に電極を形成する工程
Claims (3)
- 第１の半導体基板に第１の半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層および第２導電型の層を形成する工程と、
前記第１の半導体基板の第２導電型の層若しくは第２の半導体基板の少なくとも一方に酸化膜を形成し、前記第１の半導体基板と前記第２の半導体基板を前記酸化膜を介して接合する工程と、
前記第１の半導体基板を所定の厚さに研磨する工程と、
前記第１の半導体基板に第２導電型のベース領域と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介したゲート電極を形成する工程と、
前記第２の半導体基板の表面に選択的にマスクを形成する工程と、
前記第１の半導体基板のゲート電極およびエミッタ電極側の面に保護膜を塗布する工程と、
前記酸化膜をストップ層として、前記第２の半導体基板の一部を除去する工程と、
前記封止並びに保護膜を除去する工程と、
前記第２導電型の層の表面に電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記保護膜は樹脂膜であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第２の半導体基板の表面に選択的にマスクを形成する工程の前工程として、前記第２の半導体基板を所定の厚さに研磨する工程を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
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