JP4967209B2 - 半導体装置の製造方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に絶縁ゲート型バイポーラトランジスタ(以下、IGBTとする)を構成する半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
図7は、従来のプレナー構造のパンチスルー型IGBT(以下、PT−IGBTとする)を示す縦断面図である。図7に示すように、PT−IGBTは、n-ドリフト層11、n+バッファー層12およびp+コレクタ層13からなるエピタキシャルウェハ10の、n-ドリフト層11の表面にp+ベース領域14、n+エミッタ領域15、ゲート絶縁膜16、ゲート電極17およびエミッタ電極18が形成され、p+コレクタ層13の表面にコレクタ電極19が形成された構成となっている。PT−IGBTでは、オフ時にn-ドリフト層11内が完全に空乏化し、空乏層がn+バッファー層12まで到達する。
【0003】
縦型IGBTでは、オン電圧を低くするため、p+コレクタ層13の濃度を濃くしてできるだけ電気抵抗を小さくする必要がある。その結果、p+コレクタ層13からn-ドリフト層11内に注入されるキャリアが非常に多くなり、スイッチング損失およびスイッチング速度の著しい悪化を招く。そこで、ライフタイムキラーの導入により、デバイス特性を調整する必要がある。
【0004】
図8は、従来のプレナー構造のノンパンチスルー型IGBT(以下、NPT−IGBTとする)を示す縦断面図である。図8に示すように、NPT−IGBTは、n-ドリフト層21を構成するFZウェハの表面にp+ベース領域24、n+エミッタ領域25、ゲート絶縁膜26、ゲート電極27およびエミッタ電極28が形成され、FZウェハの裏面にp+コレクタ層23が低温拡散技術プロセスにより形成され、さらにコレクタ電極29が形成された構成となっている。NPT−IGBTでは、オフ時にn-ドリフト層21内が完全に空乏化せず、空乏層はp+コレクタ層23に到達しない。NPT−IGBTでは、ライフタイムキラーを導入せずに、p+コレクタ層23の濃度および厚さによりデバイス特性が調整される。
【0005】
近時、さらなる低損失化を図るため、PT−IGBTとNPT−IGBTのそれぞれの長所を兼ね備えるフィールドストップ型IGBT(以下、FS−IGBTとする)がLaskaらにより提案されている(ISPSD’00,P.355−358,(2000))。FS−IGBTは、n-ドリフト層、n+フィールドストップ層およびp+コレクタ層からなる。n+フィールドストップ層を設けることにより、必要な耐圧を得るためのn-ドリフト層を薄くすることができるので、オン電圧を低減させることができる。
【0006】
また、n+フィールドストップ層およびp+コレクタ層が非常に薄いので、IEEE’97,P.213−216(1997)の中でPorstらが言及しているTransparency Emitter効果により各層に蓄積しているキャリアが少ないので、スイッチング損失が抑えられる。また、FS−IGBTでは、NPT−IGBTと同様に、p+コレクタ層の濃度でデバイス特性が調整されるため、ライフタイムキラーは導入されない。
【0007】
上述したFS−IGBTまたはそれに類似したデバイスを作製する方法として、つぎの2つが知られている。第1の方法は、FZウェハを研磨して100〜120μm程度の厚さにした後に、イオン注入および熱拡散をおこなってn+フィールドストップ層およびp+コレクタ層を形成する方法である。第2の方法は、従来のn-ドリフト層、n+バッファー層およびp+コレクタ層を構成するエピタキシャルウェハを用い、p+コレクタ層を0.5μm程度の厚さとなるように研磨する方法である。この第2の方法では、n+バッファー層はPT−IGBTと同じである(Matsudaiら、ISPSD’01,P.441−444,(2001))。
【0008】
【発明が解決しようとする課題】
しかしながら、高温状態での漏れ電流の増加を抑制するためにはn+フィールドストップ層は厚いのが好ましいが、上述した第1の方法では、n+フィールドストップ層およびp+コレクタ層を厚く形成することができず、濃度が低くなってしまうので、良好な電気的特性が得られないという問題点がある。また、Transparency Emitter効果を得るためにはp+コレクタ層の厚さは1μm以下であるのが好ましいが、上述した第2の方法では、p+コレクタ層を研磨する際に実際には±3μm程度のばらつきが生じるので、削り代を考慮するとp+コレクタ層の厚さは3μm以上でなければならないという問題点がある。
【0009】
本発明は、上記問題点に鑑みてなされたものであって、電気的特性に優れたIGBTを構成する半導体装置を提供することを目的とする。また、本発明は、電気的特性に優れたIGBTを構成する半導体装置を安定して作製することが可能な半導体装置の製造方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第1導電型のドリフト層の上にドリフト層よりも不純物濃度が高い第1導電型の第1のバッファー層がエピタキシャル成長され、さらに第1のバッファー層の上に第1のバッファー層よりも不純物濃度が低い第1導電型の第2のバッファー層がエピタキシャル成長されてなるエピタキシャルウェハを用いる。このエピタキシャルウェハの、ドリフト層側の面にベース部およびエミッタ部を形成する。また、エピタキシャルウェハの、第2のバッファー層側の面を所定のウェハ厚さになるまで研磨した後に、その研磨面にコレクタ部を形成する。
【0011】
この発明によれば、第2のバッファー層が研磨時のばらつきを吸収するバッファー層となり、ドリフト層の上面にベース部およびエミッタ部を有し、第1および第2のバッファー層を介して第2のバッファー層の下面にコレクタ部を有する半導体装置が得られる。
【0012】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図1は、本発明にかかる半導体装置を構成するプレナー型IGBTの構造の一例を示す縦断面図である。このIGBTは、n-ドリフト層31、第1のバッファー層であるn+バッファー層32、および第2のバッファー層であるn-バックグラインドバッファー層40からなるエピタキシャルウェハ30を用いて作製されている。このエピタキシャルウェハ30の、n-ドリフト層31の表面には、p+ベース領域34、n+エミッタ領域35、ゲート絶縁膜36、ゲート電極37およびエミッタ電極38が形成されている。エピタキシャルウェハ30の、n-バックグラインドバッファー層40の表面には、p+コレクタ層33およびコレクタ電極39が形成されている。
【0013】
以下に耐圧値に対するn-ドリフト層厚の関係を示す。
W=2Ksε0・Vce/qNd
ただし、W=n-ドリフト層厚、Vce=素子耐圧値、Ks=11.7、ε0=8.857×1014、q=1.602×1019である。
【0014】
したがって、n-ドリフト層31の厚さは0.1134×Vce[μm]以下であり、たとえば、1200V耐圧クラス素子(実際には1400Vの耐圧値が必要)に必要なn-ドリフト層31の厚は、W=0.1134・Vce=0.1134×1400=159[μm]となり、最低でも159[μm]以上は必要となる。
【0015】
また、n+バッファー層32の不純物濃度は1×1014cm-3以上で、かつ1×1016cm-3以下である。これは、n+バッファー層32の不純物濃度が1×1014cm-3以下であれば、n+バッファー層32で空乏層をストップできなくなり、耐圧低下を招いてしまうからである。一方、n+バッファー層32の不純物濃度が1×1016cm-3以上であれば、コレクタ層からの正孔の注入を妨げることになってしまい、これによってオン電圧の低下を招き、IGBT動作をしなくなってしまうからである。
【0016】
また、n+バッファー層32の厚さは10μm以下である。これは、n+バッファー層32があまり厚いと、スイッチング動作時(特にターンオフ時)にスイッチング損失の増加を招き、特性が悪くなるからである。したがって、スイッチング損失低減のためには、n+バッファー層32の厚みは10μm以下と薄い方が望ましい。
【0017】
また、n-バックグラインドバッファー層40の不純物濃度はn+バッファー層32の不純物濃度よりも低い。また、n-バックグラインドバッファー層40の厚さは10μm以下である。すなわち、このn-バックグラインドバッファー層40においても上記n+バッファー層32と同様に、スイッチング損失を低減するためには薄い方が望ましい。そして、バックグラインドの制御性から、この層の厚みは10μm以下が望ましい。
【0018】
また、p+コレクタ層33の不純物濃度はn+バッファー層32の平均不純物濃度の10倍以上である。すなわちIGBTのオン電圧を小さくするためには、コレクタ層の不純物濃度はn+バッファー層の不純物濃度の10倍以上が望ましい。また、p+コレクタ層33の厚さは1μm以下である。すなわち、上記Transparency Emitter効果によるスイッチング損失低減のためにはコレクタ層の厚みは1μm以下が望ましい。また、エピタキシャルウェハ30の初期厚さは200μm以上である。
【0019】
図1に示す構成のIGBTの製造プロセスについて図2〜図5を参照しながら説明する。まず、図2に示すように、n-ドリフト層31の上にn+バッファー層32をエピタキシャル成長し、さらにその上にn-バックグラインドバッファー層40をエピタキシャル成長してなるエピタキシャルウェハ30を用意する。そして、図3に示すように、このエピタキシャルウェハ30の、n-ドリフト層31の表面に、p+ベース領域34、n+エミッタ領域35、ゲート絶縁膜36、ゲート電極37およびエミッタ電極38を、フォトリソグラフィ技術、エッチングおよびイオン注入などの周知の方法により形成する。
【0020】
つづいて、図4に示すように、エピタキシャルウェハ30が設定厚さとなるようにn-バックグラインドバッファー層40を研磨(バックグラインド)する。そして、図5に示すように、その研磨面にイオン注入および熱処理によりp+コレクタ層33を形成し、そのp+コレクタ層33の表面にオーミック接触するコレクタ電極39を形成する。最後に、チップサイズにダイシングすることによって、図1に示す構成のIGBTが完成する。
【0021】
(実施例1)
本発明者らが実施例1として実際に作製した図1に示す構成のIGBTの仕様は以下のとおりである。なお、本発明は以下の数値に制限されるものではない。1200V耐圧クラスの場合には、用意したエピタキシャルウェハ30に関して、n-ドリフト層31の比抵抗は63Ωcmであり、その厚さは125μmであった。また、n+バッファー層32の比抵抗は5Ωcmであり、その厚さは5μmであった。また、n-バックグラインドバッファー層40の比抵抗は13Ωcmであり、その厚さは370μmであった。つまり、エピタキシャルウェハ30の初期厚さは500μmであった。このエピタキシャルウェハ30にベース部およびエミッタ部を形成し、エピタキシャルウェハ30の設定厚さを130μmとしてバックグラインドをおこなった後のn-ドリフト層31の厚さは125μmであり、n+バッファー層32の厚さは5μmであり、n-バックグラインドバッファー層40の厚さは2μmであった。また、p+コレクタ層33のピーク濃度は5×1017cm-3程度であり、その深さは0.5μmであった。
【0022】
(実施例2)
また、本発明者らは、実施例2として、図5に示すように表面構造がトレンチ構造のIGBTも作製した。図5に示す構成のIGBTでは、エピタキシャルウェハ30の、n-ドリフト層31の表面に、p+ベース領域44およびn+エミッタ領域45を形成し、トレンチエッチングによりトレンチを形成した後に、そのトレンチ内面にゲート絶縁膜46を形成した。そして、ゲート絶縁膜46の内側をポリシリコンで埋めてゲート電極47とし、さらにエミッタ電極48を形成した。その後、エピタキシャルウェハ30の設定厚さを130μmとしてバックグラインドをおこなった結果、n-ドリフト層31の厚さは125μmであり、n+バッファー層32の厚さは5μmであり、n-バックグラインドバッファー層40の厚さは1μmであった。
【0023】
そして、n-バックグラインドバッファー層40の研磨面にイオン注入および熱処理により、ピーク濃度が5×1017cm-3程度で深さが0.5μmのp+コレクタ層33を形成した。さらに、コレクタ電極39を形成し、その後、チップサイズにダイシングした。このようにして得られた図5に示す構成のIGBTは、図1に示す構成のIGBTと表面構造が異なるだけで、その他の構成は同じである。また、使用したエピタキシャルウェハ30の層構成、各層の比抵抗および厚さ、並びにウェハ全体の初期厚さも図1に示す構成のIGBTの場合と同じである。したがって、図1に示す構成と同様の構成については同じ符号を付して説明を省略する。
【0024】
上述した実施例1のFS−IGBT(プレナー型)、実施例2のFS−IGBT(トレンチ型)、従来のNPT−IGBT(プレナー型、図8参照)および従来のPT−IGBT(プレナー型、図7参照)について、オン電圧とターンオフ損失とのトレードオフ関係を調べた結果を図6に示す。図6より、実施例1および実施例2とも、従来のIGBTよりも非常に良い特性を示すことがわかった。
【0025】
上述した実施の形態によれば、n-ドリフト層31、n+バッファー層32およびn-バックグラインドバッファー層40からなるエピタキシャルウェハ30を用い、n-ドリフト層31の表面にベース部およびエミッタ部を形成した後、n-バックグラインドバッファー層40をバックグラインド時のばらつきを吸収するバッファー層としてバックグラインドをおこない、その研磨面にコレクタ部を形成するため、オン電圧およびスイッチング損失がともに良好なIGBTを構成する半導体装置を安定して得ることができる。
【0026】
以上において本発明は種々変更可能である。たとえば、上述した実施の形態では第1導電型をn型とし、第2導電型をp型としたが、その逆でもよい。また、IGBTを構成する各層の比抵抗、厚さおよび不純物濃度、並びにエピタキシャルウェハ30の初期厚さなどの各数値は一例であり、本発明はこれに制限されるものではない。
【0027】
【発明の効果】
本発明によれば、第2のバッファー層が研磨時のばらつきを吸収するバッファー層となり、ドリフト層の上面にベース部およびエミッタ部を有し、第1および第2のバッファー層を介して第2のバッファー層の下面にコレクタ部を有する半導体装置が得られるので、オン電圧およびスイッチング損失がともに良好なIGBTを構成する半導体装置を安定して得ることができる。
【図面の簡単な説明】
【図1】本発明にかかる半導体装置(プレナー構造)の構造の一例を示す縦断面図である。
【図2】図1に示す半導体装置の製造途中の構造を示す縦断面図である。
【図3】図1に示す半導体装置の製造途中の構造を示す縦断面図である。
【図4】図1に示す半導体装置の製造途中の構造を示す縦断面図である。
【図5】本発明にかかる半導体装置(トレンチ構造)の構造の一例を示す縦断面図である。
【図6】本発明にかかる半導体装置と従来のIGBTについてオン電圧とターンオフ損失とのトレードオフ関係を示す特性図である。
【図7】従来のプレナー構造のPT−IGBTを示す縦断面図である。
【図8】従来のプレナー構造のNPT−IGBTを示す縦断面図である。
【符号の説明】
30 エピタキシャルウェハ
31 ドリフト層
32 バッファー層(第1のバッファー層)
33 コレクタ層
34,44 ベース領域
35,45 エミッタ領域
36,46 ゲート絶縁膜
37,47 ゲート電極
38,48 エミッタ電極
39 コレクタ電極
40 バックグラインドバッファー層(第2のバッファー層)

Claims (3)

  1. 第1導電型のドリフト層の上に前記ドリフト層よりも不純物濃度が高い第1導電型の第1のバッファー層がエピタキシャル成長され、さらに前記第1のバッファー層の上に前記第1のバッファー層よりも不純物濃度が低い第1導電型の第2のバッファー層がエピタキシャル成長されてなるエピタキシャルウェハの、前記ドリフト層の露出面に第2導電型のベース領域、第1導電型のエミッタ領域、ゲート絶縁膜、ゲート電極およびエミッタ電極を形成する工程と、
    所定のウェハ厚さになるまで前記第2のバッファー層の露出面を研磨する工程と、
    前記第2のバッファー層の研磨面に第2導電型のコレクタ層およびコレクタ電極を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記コレクタ層をイオン注入および熱的エネルギー処理によって形成することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記エピタキシャルウェハの初期厚さは200μm以上であることを特徴とする請求項1または2に記載の半導体装置の製造方法。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303218A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置およびその製造方法
JP4878739B2 (ja) * 2004-05-12 2012-02-15 新電元工業株式会社 半導体装置の製造方法
JP5033335B2 (ja) * 2006-02-21 2012-09-26 ルネサスエレクトロニクス株式会社 半導体装置およびそれを用いたインバータ装置
JP5326481B2 (ja) * 2008-10-14 2013-10-30 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP5262552B2 (ja) * 2008-10-14 2013-08-14 富士電機株式会社 半導体装置の製造方法及び半導体装置
JP5639940B2 (ja) * 2011-03-25 2014-12-10 新電元工業株式会社 絶縁ゲート型バイポーラトランジスタ
US20130277793A1 (en) * 2012-04-24 2013-10-24 Fairchild Korea Semiconductor, Ltd. Power device and fabricating method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6445173A (en) * 1987-08-13 1989-02-17 Fuji Electric Co Ltd Conductive modulation type mosfet
US5872028A (en) * 1996-09-05 1999-02-16 Harris Corporation Method of forming power semiconductor devices with controllable integrated buffer
JP2000223705A (ja) * 1999-01-29 2000-08-11 Nissan Motor Co Ltd 半導体装置
JP2000260778A (ja) * 1999-03-11 2000-09-22 Toshiba Corp 半導体装置およびその製造方法
JP2001077357A (ja) * 1999-08-31 2001-03-23 Toshiba Corp 半導体装置
JP3906076B2 (ja) * 2001-01-31 2007-04-18 株式会社東芝 半導体装置

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