TWI459554B - 最小化場闌igbt的緩衝區及發射極電荷差異的方法 - Google Patents
最小化場闌igbt的緩衝區及發射極電荷差異的方法 Download PDFInfo
- Publication number
- TWI459554B TWI459554B TW100118878A TW100118878A TWI459554B TW I459554 B TWI459554 B TW I459554B TW 100118878 A TW100118878 A TW 100118878A TW 100118878 A TW100118878 A TW 100118878A TW I459554 B TWI459554 B TW I459554B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- conductivity type
- type
- bipolar transistor
- lightly doped
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 44
- 239000000758 substrate Substances 0.000 claims description 58
- 239000004065 semiconductor Substances 0.000 claims description 41
- 239000002184 metal Substances 0.000 claims description 11
- 210000000746 body region Anatomy 0.000 claims description 7
- 239000002019 doping agent Substances 0.000 claims description 7
- 238000000227 grinding Methods 0.000 claims description 7
- 238000000407 epitaxy Methods 0.000 claims 1
- 238000000137 annealing Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000007943 implant Substances 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000002360 preparation method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本發明主要涉及半導體功率器件。更確切的說，本發明是涉及製備場闌絕緣柵雙極電晶體（IGBT）的新型結構和方法，從而使緩衝區和發射極的電荷差異最小。
由於配置和製備垂直功率器件，尤其是場闌絕緣柵雙極電晶體（IGBT）的傳統技術在控制背部層的厚度和摻雜濃度方面的不確定性，因此具有很多困難和侷限。
場闌IGBT在漂流區的底部含有一個（n-型）場闌（緩衝）層，在緩衝層下方有一個很薄的植入（p-型）集電極區。與穿通IGBT相比，集電極區的電荷數量很少，因此可以控制少數載流子的注入。緩衝層使電場截止（即作為一個“場闌”）。對於場闌IGBT而言，仔細控制緩衝層以及集電極層中的電荷水準非常重要。
第1圖表示在N-外延層中製成的一種傳統的場闌IGBT，其厚度約為45微米，摻雜濃度約為2E14/cm3 。半導體襯底承載具有背部層的外延層，緩衝層帶有2.5E12/cm2 電荷，P集電極層帶有1E13/cm2 的電荷。漏極/集電極連接在P-集電極層的底面。
為了確保場闌IGBT具有很高的擊穿電壓，就要密切控制背部層的電荷水準。還必須非常精准地控制背部層電荷，以便在傳導損耗()和開關損耗之間取得良好的平衡。
為了製備背部層，傳統製備方法的背部處理步驟如第1A-1圖至第1A-5圖以及第1B-1圖至第1B-5圖所示。第1A-1圖表示N型矽層的初始材料具有2E14/ cm3 的摻雜濃度。初始材料為一個單獨的半導體襯底層，頂部無需額外的外延層。在第1A-2圖中，完成頂端處理步驟，以便在襯底頂端形成IGBT結構。在第1A-3圖中，利用背部研磨，將襯底層減薄至所需的厚度。在第1A-4圖中，利用背部N-型植入，首先在N-外延層的底部構成一個N緩衝層，然後通過P-型植入製備底部P集電極層。在第1A-5圖中，形成一個背部金屬層作為漏極/集電極電極。該工藝需要兩次背部植入和啟動/退火操作。在背部層的退火操作只能在低溫下進行，這是由已經形成的頂部金屬層所帶來的限制——金屬層不能承受很高的退火溫度。然而，該限制會導致N-緩衝層的性能變差並且不穩定，從而阻擋漏電流。所形成的N-緩衝作為一個阻擋結，並且阻擋結要求退火工藝修復全部的晶體損傷，否則器件就會有很高的漏電流，性能很差正是由這個事實所引起的。
第1B-1圖至第1B-5圖表示製備IGBT的一種可選的傳統方法。在第1B-1圖中，所形成的矽襯底的初始材料帶有一個較低的N-襯底層，N-緩衝層承載著它上面的N-外延層，其體積摻雜濃度為2E14/cm3 。在第1B-2圖中，完成頂部處理步驟，以便在襯底頂端形成IGBT結構。在第1B-3圖中，利用背部研磨，將較低的N襯底層減薄至預設的厚度。理想情況下，較低的N襯底層的預設厚度以及體積摻雜濃度，會使N緩衝區達到所需的單位面積上電荷水準（例如2.5E12/cm2 ）。在第1B-4圖中，利用背部P-本體植入，製備底部P型層。在第1A-5圖中，形成背部金屬層，作為漏極電極。由於N緩衝層已經摻雜成為初始的較低的襯底層，因此該方法在背部研磨N緩衝層之後，不需要高溫退火。然而，製備工藝遇到的困難是，不能在嚴格控制的公差範圍內精准地控制背部研磨的厚度。背部研磨厚度的差異將導致N緩衝層的厚度差異，從而改變N緩衝層中的電荷水準。N緩衝層厚度的不確定性會導致這種器件對N-緩衝電荷差異的高度敏感，從而對IGBT器件的性能產生不利的影響。此外，器件阻擋/PNP增益的性能也對N-緩衝電荷非常敏感，背部研磨工藝中厚度控制的不確定性會損害該增益。
因此，有必要提出一種新型的製備方法，以解決上述難題與侷限。更確切的說，還必須要求這種新型的製備方法可以簡化工藝流程，從而在新型改良的場闌IGBT中，實現節省成本，生產良率以及器件性能的可靠性。
場闌IGBT在漂流區的底部含有一個（n-型）場闌（緩衝）層，在緩衝層下方有一個很薄的植入（p-型）集電極區。與穿通IGBT相比，集電極區的電荷數量很少，因此可以控制少數載流子的注入。緩衝層使電場截止（即作為一個“場闌”）。對於場闌IGBT而言，仔細控制緩衝層以及集電極層中的電荷水準非常重要。
第1圖表示在N-外延層中製成的一種傳統的場闌IGBT，其厚度約為45微米，摻雜濃度約為2E14/cm3 。半導體襯底承載具有背部層的外延層，緩衝層帶有2.5E12/cm2 電荷，P集電極層帶有1E13/cm2 的電荷。漏極/集電極連接在P-集電極層的底面。
為了確保場闌IGBT具有很高的擊穿電壓，就要密切控制背部層的電荷水準。還必須非常精准地控制背部層電荷，以便在傳導損耗()和開關損耗之間取得良好的平衡。
為了製備背部層，傳統製備方法的背部處理步驟如第1A-1圖至第1A-5圖以及第1B-1圖至第1B-5圖所示。第1A-1圖表示N型矽層的初始材料具有2E14/ cm3 的摻雜濃度。初始材料為一個單獨的半導體襯底層，頂部無需額外的外延層。在第1A-2圖中，完成頂端處理步驟，以便在襯底頂端形成IGBT結構。在第1A-3圖中，利用背部研磨，將襯底層減薄至所需的厚度。在第1A-4圖中，利用背部N-型植入，首先在N-外延層的底部構成一個N緩衝層，然後通過P-型植入製備底部P集電極層。在第1A-5圖中，形成一個背部金屬層作為漏極/集電極電極。該工藝需要兩次背部植入和啟動/退火操作。在背部層的退火操作只能在低溫下進行，這是由已經形成的頂部金屬層所帶來的限制——金屬層不能承受很高的退火溫度。然而，該限制會導致N-緩衝層的性能變差並且不穩定，從而阻擋漏電流。所形成的N-緩衝作為一個阻擋結，並且阻擋結要求退火工藝修復全部的晶體損傷，否則器件就會有很高的漏電流，性能很差正是由這個事實所引起的。
第1B-1圖至第1B-5圖表示製備IGBT的一種可選的傳統方法。在第1B-1圖中，所形成的矽襯底的初始材料帶有一個較低的N-襯底層，N-緩衝層承載著它上面的N-外延層，其體積摻雜濃度為2E14/cm3 。在第1B-2圖中，完成頂部處理步驟，以便在襯底頂端形成IGBT結構。在第1B-3圖中，利用背部研磨，將較低的N襯底層減薄至預設的厚度。理想情況下，較低的N襯底層的預設厚度以及體積摻雜濃度，會使N緩衝區達到所需的單位面積上電荷水準（例如2.5E12/cm2 ）。在第1B-4圖中，利用背部P-本體植入，製備底部P型層。在第1A-5圖中，形成背部金屬層，作為漏極電極。由於N緩衝層已經摻雜成為初始的較低的襯底層，因此該方法在背部研磨N緩衝層之後，不需要高溫退火。然而，製備工藝遇到的困難是，不能在嚴格控制的公差範圍內精准地控制背部研磨的厚度。背部研磨厚度的差異將導致N緩衝層的厚度差異，從而改變N緩衝層中的電荷水準。N緩衝層厚度的不確定性會導致這種器件對N-緩衝電荷差異的高度敏感，從而對IGBT器件的性能產生不利的影響。此外，器件阻擋/PNP增益的性能也對N-緩衝電荷非常敏感，背部研磨工藝中厚度控制的不確定性會損害該增益。
因此，有必要提出一種新型的製備方法，以解決上述難題與侷限。更確切的說，還必須要求這種新型的製備方法可以簡化工藝流程，從而在新型改良的場闌IGBT中，實現節省成本，生產良率以及器件性能的可靠性。
因此，本發明的一個方面在於，提出了一種新型改良的器件結構，以及製備IGBT等半導體功率器件的方法，由於製備IGBT的方法僅需要在背部進行一次植入操作，從而簡化了背部處理流程。
本發明的另一方面在於，提出了一種新型改良的器件結構，以及製備帶有緩衝區的IGBT等半導體功率器件的方法，從而獲得很好的電荷控制，在形成頂端金屬之前，緩衝區的摻雜物被全部啟動，使所形成的緩衝區作為一個基本沒有缺陷的層，從而大幅提高性能。事實上，所形成的緩衝區作為初始晶圓的一部分，在頂端處理之前就已設置好它的厚度和電荷水準。
本發明的另一方面在於，提出了一種新型改良的器件結構，以及製備IGBT等半導體功率器件的方法，其中輕摻雜層形成在緩衝層下方，使背部掩膜後續工藝的差異對緩衝層電荷水準或集電極層電荷水準，以及對器件集電極-發射極電壓VCE 、sat/BV/Eoff（飽和度/擊穿電壓/關斷損耗）性能產生的影響可忽略不計。
在本發明的較佳實施例中，主要提出了一種形成在半導體襯底中的絕緣柵雙極電晶體（IGBT）。該IGBT含有一個第一導電類型的緩衝層，在一個第一導電類型的外延層下方形成。該外延層具有本體和源極區，並且承載著IGBT的柵極電極。IGBT還含有輕摻雜層和第二導電類型的摻雜層，沉積在緩衝層下方以及所述的IGBT的集電極上方，連接到所述的半導體襯底的底面上，其中第二導電類型的摻雜層的摻雜濃度高於輕摻雜層，其中輕摻雜層沉積在第二導電類型的摻雜層上方。輕摻雜層可以是輕摻雜的N-型或P-型，或者也可以是本征半導體。在底部的第二導電類型的摻雜層可以作為IGBT的集電極區域。
此外，本發明提出了一種用於製備半導體功率器件的方法，包括在第二導電類型的半導體襯底上生長一個第一導電類型的外延層。所形成的外延層的底部具有一個較重摻雜部分，作為緩衝層。因此，該方法在外延層頂部進行工藝流程製備半導體功率器件的頂部之前，將外延層的底部製成緩衝層，可以精確地控制層電荷量。
閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。
本發明的另一方面在於，提出了一種新型改良的器件結構，以及製備帶有緩衝區的IGBT等半導體功率器件的方法，從而獲得很好的電荷控制，在形成頂端金屬之前，緩衝區的摻雜物被全部啟動，使所形成的緩衝區作為一個基本沒有缺陷的層，從而大幅提高性能。事實上，所形成的緩衝區作為初始晶圓的一部分，在頂端處理之前就已設置好它的厚度和電荷水準。
本發明的另一方面在於，提出了一種新型改良的器件結構，以及製備IGBT等半導體功率器件的方法，其中輕摻雜層形成在緩衝層下方，使背部掩膜後續工藝的差異對緩衝層電荷水準或集電極層電荷水準，以及對器件集電極-發射極電壓VCE 、sat/BV/Eoff（飽和度/擊穿電壓/關斷損耗）性能產生的影響可忽略不計。
在本發明的較佳實施例中，主要提出了一種形成在半導體襯底中的絕緣柵雙極電晶體（IGBT）。該IGBT含有一個第一導電類型的緩衝層，在一個第一導電類型的外延層下方形成。該外延層具有本體和源極區，並且承載著IGBT的柵極電極。IGBT還含有輕摻雜層和第二導電類型的摻雜層，沉積在緩衝層下方以及所述的IGBT的集電極上方，連接到所述的半導體襯底的底面上，其中第二導電類型的摻雜層的摻雜濃度高於輕摻雜層，其中輕摻雜層沉積在第二導電類型的摻雜層上方。輕摻雜層可以是輕摻雜的N-型或P-型，或者也可以是本征半導體。在底部的第二導電類型的摻雜層可以作為IGBT的集電極區域。
此外，本發明提出了一種用於製備半導體功率器件的方法，包括在第二導電類型的半導體襯底上生長一個第一導電類型的外延層。所形成的外延層的底部具有一個較重摻雜部分，作為緩衝層。因此，該方法在外延層頂部進行工藝流程製備半導體功率器件的頂部之前，將外延層的底部製成緩衝層，可以精確地控制層電荷量。
閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。
以下結合附圖，通過詳細說明一個較佳的具體實施例，對本發明做進一步闡述。
本發明提出了一種用於製備場闌絕緣柵雙極電晶體（IGBT）的方法，通過改良的背部處理工藝，在背部僅需要一個單獨的植入操作，簡化了製備流程。由於在半導體襯底的頂部進行處理工藝，製備IGBT器件的頂部金屬層之前，通過外延生成，緩衝層已經與它的摻雜物一起形成結晶形狀，因此製備IGBT的這種新方法進一步改善了對緩衝層（即場闌）電荷的控制以及層的品質。後續用於啟動緩衝層摻雜物的退火工藝就不是必需的，這是因為當外延生成緩衝層時，所有的摻雜物都已經被啟動了。通過這種新型改良的結構和製備方法，可以獲得更好的器件性能。
第2A圖至第2E圖表示用於製備本發明所述的場闌IGBT器件工藝的一系列剖面圖。第2A圖表示一個輕摻雜的半導體襯底105，承載著第一（N-）外延層110和第二（N-）外延層115，作為雙（N-型）外延層。所形成的第一外延層110的厚度和摻雜濃度適宜製備（N-型）IGBT緩衝層所需的單位面積上的電荷濃度（例如2.5E12/cm2 ）。第2B圖表示一種作為垂直IGBT的IGBT器件100的正面。該IGBT 100為垂直IGBT器件，源極/發射極電極130沉積在頂面上。柵極135位於柵極絕緣層125（例如柵極氧化物）上方。所形成的（N+）源極區120位於源極/發射極電極130下方，包圍在（P+）本體接觸區145中，並且（P）本體區140從下麵延伸到（N+）源極區120的邊緣，一直到柵極絕緣層125下方的區域。當柵極電壓超過所用的閾值電壓時，MOSFET開啟，然後接通IGBT的（PNP）雙極電晶體。電流從源極區120和P+本體接觸區145開始傳導，穿過P-本體區140，到N-外延層115和（N-型）緩衝層110，到輕摻雜的襯底105-1和P-型層104，然後到達貼裝在底面的集電極101，如第2E圖所示。
完成製備頂端IGBT器件結構的工藝流程之後，第2C圖表示後續的製備工藝，通過背部研磨輕摻雜的襯底層105的背部，向下打磨到具有預設厚度的剩餘輕摻雜的襯底層105-1。輕摻雜的襯底層105（和105-1）可以是極其輕摻雜的P-型或N-型，或者第2A圖至第2C圖中的本征半導體。在第2D圖中，P-型層104在剩餘輕摻雜的襯底層105-1的底面上形成，例如通過背部（P摻雜）植入。在第2E圖中，金屬層101在底面上形成。第一外延層110最初在第2A圖中形成，從而帶有緩衝層所需的厚度和摻雜濃度。緩衝層110無需進行進一步的退火處理。因此，緩衝層的電荷水準的設置，不受背部研磨差異的影響，也不需要任何後續的退火處理。（P-型）集電極區由P-型層104構成。剩餘的襯底層105-1是輕摻雜的，因此它並不能為總體的P集電極區電荷提供很多的電荷。因此，背部研磨的差異不會對P集電極區104或N緩衝層110的電荷水準產生較大的影響。襯底層105/105-1可以是輕摻雜的P-型、輕摻雜的N-型或本征半導體。P型層104將侷限於如上所述的低溫退火工藝。然而，該層並不會構成阻擋結，僅需要中等的摻雜水準，以便限制PNP電晶體控制開關損耗的增益。因此，部分啟動P集電極區，適合在場闌IGBT中的開關和傳導損耗之間實現良好的平衡。雖然集電極區的電荷水準仍然很重要，但是對於高比例地啟動植入摻雜物，或對所有的植入損害退火等並不是非常關鍵。作為示例，集電極層的電荷水準可以約為1E13/cm2 。因此，即使低溫退火僅啟動一小部分的植入摻雜物，但只要控制住啟動摻雜物的總量，器件仍將運行良好。
舉例來說，但不僅限於此例，集電極區的低溫退火可以通過很多技術實現，包括烘箱加熱、鐳射退火或微波退火。集電極區的退火也可以作為集電極金屬退火。
上述工藝流程提出了一種在半導體襯底中形成的絕緣柵雙極電晶體（IGBT）。該IGBT含有一個第一導電類型的緩衝層，在第一導電類型的外延層下方形成，用於製備本體和源極區以及承載IGBT的柵極電極。當然，溝槽柵極可以用於取代平板柵極。該IGBT還含有一個輕摻雜的襯底層以及一個第二導電類型的摻雜層，沉積在緩衝層下方以及IGBT的漏極/集電極上方，貼裝到半導體襯底的底面，其中第二導電類型的摻雜層的摻雜濃度高於輕摻雜的襯底層，其中第二導電類型的輕摻雜襯底層沉積在第二導電類型的摻雜層上方。在一個較佳的實施例中，第一導電類型的緩衝層為N-型緩衝層，沉積在N-型外延層下方。P-型本體區和N-型源極區在N-型外延層中形成。第二導電類型的底部摻雜層含有一個P-型層，P-型層的P濃度高於輕摻雜的襯底層。在一個典型的實施例中，第一導電類型的緩衝層為N-型緩衝層，其摻雜濃度範圍為5e15至1e16 cm-3 ，厚度範圍為5至10μm（如約為2.5e12 cm-2 ）。在另一個典型的實施例中，沉積在緩衝層下方的摻雜層含有一個輕摻雜的襯底層，其P-型或N-型濃度範圍從1e13至1e15 cm-3 （或者小於1e15 cm-3 ）或本征半導體，P-型層具有的P-型電荷濃度範圍從5e16至5e18 cm-3 ，厚度約為0.5μm（例如約為1e13 cm-2 ），沉積在輕摻雜的襯底層下方。作為集電極區的底部P-型層的厚度約為0.5μm。剩餘輕摻雜的襯底層的厚度並不重要——重要的是，對於背部掩膜工藝來說，不能一直接觸到緩衝層。例如，如果背部掩膜技術的變化幅度為+/-2μm，那麼製造時要爭取將輕摻雜的襯底向下背部掩膜到約為4或5微米深。在另一個較佳的實施例中，第一導電類型的緩衝層為N-型緩衝層，沉積在N-型外延層下方，其中形成有一個P-型本體區和一個N-型源極區，其中N-型緩衝層由一個N-型層構成，它具有無缺陷層的特徵或在高溫下啟動的特性。
在另一個實施例中，第一導電類型的緩衝層為P-型緩衝層，沉積在P-型外延層下方，其中具有一個N-型本體區和一個P-型源極區。一個輕摻雜的襯底層可以位於P-型緩衝層下方。一個N-型集電極層可以位於輕摻雜的襯底下方，所述的輕摻雜的襯底層的摻雜濃度小於N-型集電極層。
與傳統的製備方法相比，本發明所提出的工藝優勢在於，僅需要一次單獨的背部植入，而不是像傳統工藝所要求的那樣需要多次背部植入。由於已經在初始的半導體處理中製備了緩衝區，因此不像傳統工藝那樣需要額外的退火處理。此外，在進行背部掩膜時，輕摻雜襯底的厚度差異不會影響緩衝或集電極層的電荷。因此，精確控制背部處理的要求可以輕鬆實現。可以通過簡化的更加可控的工藝流程，製備更加可靠的高性能的IGBT。
事實上，本發明提出了一種用於製備半導體功率器件的方法。該方法包括在一個輕摻雜的半導體襯底上生成一個第一導電類型的外延層。該方法還包括生成外延層，使外延層的底部作為緩衝層，在處理外延層頂部製備半導體功率器件的頂部之前，可以精確地控制層電荷量。然後，背部研磨輕摻雜的半導體襯底底部，但不能一直到緩衝層。接下來，對背部研磨過的襯底底部進行摻雜，例如通過植入，形成第二導電類型的摻雜層，作為集電極區。
儘管本發明已經詳細說明瞭現有的較佳實施例，但應理解不應侷限於這些說明內容。本領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。例如，儘管以上說明所述的是N-通道IGBT器件，但是本發明通過將區域和層的極性反轉，也可輕鬆用於P-通道IGBT。而且，儘管本說明所述的是平板柵極IGBT，但是本發明也可用於溝槽柵極IGBT。因此，所附的申請專利範圍應涵蓋本發明的真實意圖和範圍內的全部變化和修正。
本發明提出了一種用於製備場闌絕緣柵雙極電晶體（IGBT）的方法，通過改良的背部處理工藝，在背部僅需要一個單獨的植入操作，簡化了製備流程。由於在半導體襯底的頂部進行處理工藝，製備IGBT器件的頂部金屬層之前，通過外延生成，緩衝層已經與它的摻雜物一起形成結晶形狀，因此製備IGBT的這種新方法進一步改善了對緩衝層（即場闌）電荷的控制以及層的品質。後續用於啟動緩衝層摻雜物的退火工藝就不是必需的，這是因為當外延生成緩衝層時，所有的摻雜物都已經被啟動了。通過這種新型改良的結構和製備方法，可以獲得更好的器件性能。
第2A圖至第2E圖表示用於製備本發明所述的場闌IGBT器件工藝的一系列剖面圖。第2A圖表示一個輕摻雜的半導體襯底105，承載著第一（N-）外延層110和第二（N-）外延層115，作為雙（N-型）外延層。所形成的第一外延層110的厚度和摻雜濃度適宜製備（N-型）IGBT緩衝層所需的單位面積上的電荷濃度（例如2.5E12/cm2 ）。第2B圖表示一種作為垂直IGBT的IGBT器件100的正面。該IGBT 100為垂直IGBT器件，源極/發射極電極130沉積在頂面上。柵極135位於柵極絕緣層125（例如柵極氧化物）上方。所形成的（N+）源極區120位於源極/發射極電極130下方，包圍在（P+）本體接觸區145中，並且（P）本體區140從下麵延伸到（N+）源極區120的邊緣，一直到柵極絕緣層125下方的區域。當柵極電壓超過所用的閾值電壓時，MOSFET開啟，然後接通IGBT的（PNP）雙極電晶體。電流從源極區120和P+本體接觸區145開始傳導，穿過P-本體區140，到N-外延層115和（N-型）緩衝層110，到輕摻雜的襯底105-1和P-型層104，然後到達貼裝在底面的集電極101，如第2E圖所示。
完成製備頂端IGBT器件結構的工藝流程之後，第2C圖表示後續的製備工藝，通過背部研磨輕摻雜的襯底層105的背部，向下打磨到具有預設厚度的剩餘輕摻雜的襯底層105-1。輕摻雜的襯底層105（和105-1）可以是極其輕摻雜的P-型或N-型，或者第2A圖至第2C圖中的本征半導體。在第2D圖中，P-型層104在剩餘輕摻雜的襯底層105-1的底面上形成，例如通過背部（P摻雜）植入。在第2E圖中，金屬層101在底面上形成。第一外延層110最初在第2A圖中形成，從而帶有緩衝層所需的厚度和摻雜濃度。緩衝層110無需進行進一步的退火處理。因此，緩衝層的電荷水準的設置，不受背部研磨差異的影響，也不需要任何後續的退火處理。（P-型）集電極區由P-型層104構成。剩餘的襯底層105-1是輕摻雜的，因此它並不能為總體的P集電極區電荷提供很多的電荷。因此，背部研磨的差異不會對P集電極區104或N緩衝層110的電荷水準產生較大的影響。襯底層105/105-1可以是輕摻雜的P-型、輕摻雜的N-型或本征半導體。P型層104將侷限於如上所述的低溫退火工藝。然而，該層並不會構成阻擋結，僅需要中等的摻雜水準，以便限制PNP電晶體控制開關損耗的增益。因此，部分啟動P集電極區，適合在場闌IGBT中的開關和傳導損耗之間實現良好的平衡。雖然集電極區的電荷水準仍然很重要，但是對於高比例地啟動植入摻雜物，或對所有的植入損害退火等並不是非常關鍵。作為示例，集電極層的電荷水準可以約為1E13/cm2 。因此，即使低溫退火僅啟動一小部分的植入摻雜物，但只要控制住啟動摻雜物的總量，器件仍將運行良好。
舉例來說，但不僅限於此例，集電極區的低溫退火可以通過很多技術實現，包括烘箱加熱、鐳射退火或微波退火。集電極區的退火也可以作為集電極金屬退火。
上述工藝流程提出了一種在半導體襯底中形成的絕緣柵雙極電晶體（IGBT）。該IGBT含有一個第一導電類型的緩衝層，在第一導電類型的外延層下方形成，用於製備本體和源極區以及承載IGBT的柵極電極。當然，溝槽柵極可以用於取代平板柵極。該IGBT還含有一個輕摻雜的襯底層以及一個第二導電類型的摻雜層，沉積在緩衝層下方以及IGBT的漏極/集電極上方，貼裝到半導體襯底的底面，其中第二導電類型的摻雜層的摻雜濃度高於輕摻雜的襯底層，其中第二導電類型的輕摻雜襯底層沉積在第二導電類型的摻雜層上方。在一個較佳的實施例中，第一導電類型的緩衝層為N-型緩衝層，沉積在N-型外延層下方。P-型本體區和N-型源極區在N-型外延層中形成。第二導電類型的底部摻雜層含有一個P-型層，P-型層的P濃度高於輕摻雜的襯底層。在一個典型的實施例中，第一導電類型的緩衝層為N-型緩衝層，其摻雜濃度範圍為5e15至1e16 cm-3 ，厚度範圍為5至10μm（如約為2.5e12 cm-2 ）。在另一個典型的實施例中，沉積在緩衝層下方的摻雜層含有一個輕摻雜的襯底層，其P-型或N-型濃度範圍從1e13至1e15 cm-3 （或者小於1e15 cm-3 ）或本征半導體，P-型層具有的P-型電荷濃度範圍從5e16至5e18 cm-3 ，厚度約為0.5μm（例如約為1e13 cm-2 ），沉積在輕摻雜的襯底層下方。作為集電極區的底部P-型層的厚度約為0.5μm。剩餘輕摻雜的襯底層的厚度並不重要——重要的是，對於背部掩膜工藝來說，不能一直接觸到緩衝層。例如，如果背部掩膜技術的變化幅度為+/-2μm，那麼製造時要爭取將輕摻雜的襯底向下背部掩膜到約為4或5微米深。在另一個較佳的實施例中，第一導電類型的緩衝層為N-型緩衝層，沉積在N-型外延層下方，其中形成有一個P-型本體區和一個N-型源極區，其中N-型緩衝層由一個N-型層構成，它具有無缺陷層的特徵或在高溫下啟動的特性。
在另一個實施例中，第一導電類型的緩衝層為P-型緩衝層，沉積在P-型外延層下方，其中具有一個N-型本體區和一個P-型源極區。一個輕摻雜的襯底層可以位於P-型緩衝層下方。一個N-型集電極層可以位於輕摻雜的襯底下方，所述的輕摻雜的襯底層的摻雜濃度小於N-型集電極層。
與傳統的製備方法相比，本發明所提出的工藝優勢在於，僅需要一次單獨的背部植入，而不是像傳統工藝所要求的那樣需要多次背部植入。由於已經在初始的半導體處理中製備了緩衝區，因此不像傳統工藝那樣需要額外的退火處理。此外，在進行背部掩膜時，輕摻雜襯底的厚度差異不會影響緩衝或集電極層的電荷。因此，精確控制背部處理的要求可以輕鬆實現。可以通過簡化的更加可控的工藝流程，製備更加可靠的高性能的IGBT。
事實上，本發明提出了一種用於製備半導體功率器件的方法。該方法包括在一個輕摻雜的半導體襯底上生成一個第一導電類型的外延層。該方法還包括生成外延層，使外延層的底部作為緩衝層，在處理外延層頂部製備半導體功率器件的頂部之前，可以精確地控制層電荷量。然後，背部研磨輕摻雜的半導體襯底底部，但不能一直到緩衝層。接下來，對背部研磨過的襯底底部進行摻雜，例如通過植入，形成第二導電類型的摻雜層，作為集電極區。
儘管本發明已經詳細說明瞭現有的較佳實施例，但應理解不應侷限於這些說明內容。本領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。例如，儘管以上說明所述的是N-通道IGBT器件，但是本發明通過將區域和層的極性反轉，也可輕鬆用於P-通道IGBT。而且，儘管本說明所述的是平板柵極IGBT，但是本發明也可用於溝槽柵極IGBT。因此，所附的申請專利範圍應涵蓋本發明的真實意圖和範圍內的全部變化和修正。
101．．．集電極、金屬層
104．．．P-型層
105．．．襯底層
105-1．．．襯底層
110．．．第一(N-型)外延層、N緩衝層
115．．．第二(N-)外延層
120．．．(N+)源極區
125．．．柵極絕緣層
130．．．源極/發射極電極
135．．．柵極
140．．．P-本體區
145．．．P+本體接觸區
第1圖表示一種傳統的IGBT的剖面圖。
第1A-1圖至第1A-5圖和第1B-1圖至第1B-5圖表示用於製備第1圖所示的傳統IGBT的工藝流程的兩個剖面圖。
第2A圖至第2E圖表示用於製備本發明所述的IGBT的工藝流程的一系列剖面圖。
第1A-1圖至第1A-5圖和第1B-1圖至第1B-5圖表示用於製備第1圖所示的傳統IGBT的工藝流程的兩個剖面圖。
第2A圖至第2E圖表示用於製備本發明所述的IGBT的工藝流程的一系列剖面圖。
101．．．集電極、金屬層
104．．．P-型層
105-1．．．襯底層
110．．．第一(N-型)外延層、N緩衝層
115．．．第二(N-)外延層
120．．．(N+)源極區
125．．．柵極絕緣層
130．．．源極/發射極電極
135．．．柵極
140．．．P-本體區
145．．．P+本體接觸區
Claims (20)
- 一種在半導體襯底中形成的絕緣柵雙極電晶體，其特徵在於，包括：
一個第一導電類型的緩衝層，在一個第一導電類型的外延層下方形成，所述的外延層具有一個本體區和一個源極區；
一個輕摻雜層沉積在緩衝層下方；以及
一個第二導電類型的集電極層，沉積在輕摻雜層的下方以及集電極上方，所述的集電極貼裝到所述的半導體襯底的底面，其中集電極層的摻雜濃度高於所述的輕摻雜層。 - 如申請專利範圍第1項所述的絕緣柵雙極電晶體，其特徵在於，所述的輕摻雜層為P-型、N-型或本征半導體。
- 如申請專利範圍第1項所述的絕緣柵雙極電晶體，其特徵在於，所述的絕緣柵雙極電晶體是一個場闌絕緣柵雙極電晶體。
- 如申請專利範圍第1項所述的絕緣柵雙極電晶體，其特徵在於，所述的第一導電類型為N導電類型，第二導電類型為P導電類型。
- 如申請專利範圍第1項所述的絕緣柵雙極電晶體，其特徵在於，所述的第一導電類型的緩衝層的摻雜濃度範圍為5e15至1e16 cm-3 ，厚度範圍為5至10μm。
- 如申請專利範圍第5項所述的絕緣柵雙極電晶體，其特徵在於，沉積在緩衝層下方的所述輕摻雜層的摻雜濃度小於1e15 cm-3 ，沉積在緩衝層下方的第二導電類型的集電極層的電荷濃度範圍為5e16至5e18 cm-3 。
- 如申請專利範圍第1項所述的絕緣柵雙極電晶體，其特徵在於，所述的第一導電類型的緩衝層為N-型緩衝層，沉積在N-型外延層下方，構成P-型本體區和N-型源極區，其中所述的N-型緩衝層由一個N-型層構成，具有無缺陷層的特點或在高溫下啟動的特性。
- 如申請專利範圍第1項所述的絕緣柵雙極電晶體，其特徵在於，所述的第一導電類型為P型，所述的第二導電類型為N型。
- 一種在半導體襯底中形成的垂直絕緣柵雙極電晶體，其特徵在於，包括：
一個第一導電類型的緩衝層，在第一導電類型的頂部半導體層下方形成，第二導電類型的本體區和第一導電類型的源極區在所述的頂部半導體層中形成；
一個輕摻雜的襯底層，沉積在緩衝層下方；以及
一個第二導電類型的集電極層，沉積在輕摻雜的襯底層下方以及所述的絕緣柵雙極電晶體的集電極上方，貼裝到所述的半導體襯底的底面，其中第二導電類型的集電極層的摻雜濃度大於所述的輕摻雜的襯底層，其中所述的輕摻雜的襯底層的摻雜濃度小於1e15 cm-3 。 - 如申請專利範圍第9項所述的絕緣柵雙極電晶體，其特徵在於，所述的集電極層的電荷濃度範圍為5e16至5e18 cm-3 。
- 一種用於製備垂直絕緣柵雙極電晶體的方法，其特徵在於，包括：
在輕摻雜的半導體襯底上方，生長一個第一導電類型的第一外延層；
在第一外延層上方，生長一個第一導電類型的第二外延層；並且
退火並處理該半導體，將第一外延層作為絕緣柵雙極電晶體的緩衝層，可以精確地控制層的電荷量。 - 如申請專利範圍第11項所述的方法，其特徵在於，還包括：
在第二外延層的頂部進行處理工藝，以製備一個第二導電類型的本體區，包圍著第一導電類型的源極區；
從底面開始背部研磨輕摻雜的半導體襯底，將襯底研磨至可控的背部厚度，其中背部研磨不能觸及第一外延層。 - 如申請專利範圍第12項所述的方法，其特徵在於，還包括：
用第二導電類型的摻雜物，摻雜背部研磨後的輕摻雜的半導體襯底的底部，以製備第二導電類型的底部半導體層，其摻雜濃度高於輕摻雜的半導體襯底的摻雜濃度。 - 如申請專利範圍第13項所述的方法，其特徵在於，還包括：
在第二導電類型的底部半導體層下方的底面上製備一個底部金屬層，作為所述的絕緣柵雙極電晶體的集電極。 - 如申請專利範圍第11項所述的方法，其特徵在於，所述的生成第一和第二外延層的步驟是指：在輕摻雜襯底上，生成第一和第二N-型外延層。
- 如申請專利範圍第11項所述的方法，其特徵在於，所述的生成第一外延層的步驟是指：生成摻雜濃度範圍為5e15至1e16 cm-3 、厚度範圍為5至10μm的第一外延層。
- 如申請專利範圍第11項所述的方法，其特徵在於，所述的生成第一導電類型的第一外延層的步驟是指：生成第一外延層，作為N型外延層。
- 如申請專利範圍第11項所述的方法，其特徵在於，所述的生成第一導電類型的第一外延層的步驟是指：生成第一外延層，作為P型外延層。
- 如申請專利範圍第11項所述的方法，其特徵在於，在輕摻雜的半導體襯底上方，生成第一導電類型的第一外延層的步驟是指：在半導體襯底上方，生成具有電荷濃度範圍為1e13至1e15 cm-3 或本征半導體的第一導電類型的第一外延層。
- 如申請專利範圍第19項所述的方法，其特徵在於，所述的生成第一外延層的步驟是指：生成具有摻雜濃度範圍為5e15至1e16 cm-3 、厚度範圍為5至10μm的第一外延層。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/804,838 US8283213B2 (en) | 2010-07-30 | 2010-07-30 | Method of minimizing field stop insulated gate bipolar transistor (IGBT) buffer and emitter charge variation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201205805A TW201205805A (en) | 2012-02-01 |
| TWI459554B true TWI459554B (zh) | 2014-11-01 |
Family
ID=45525836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100118878A TWI459554B (zh) | 2010-07-30 | 2011-05-30 | 最小化場闌igbt的緩衝區及發射極電荷差異的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8283213B2 (zh) |
| CN (1) | CN102347355B (zh) |
| TW (1) | TWI459554B (zh) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9666666B2 (en) | 2015-05-14 | 2017-05-30 | Alpha And Omega Semiconductor Incorporated | Dual-gate trench IGBT with buried floating P-type shield |
| JP2012253155A (ja) * | 2011-06-01 | 2012-12-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US9478646B2 (en) | 2011-07-27 | 2016-10-25 | Alpha And Omega Semiconductor Incorporated | Methods for fabricating anode shorted field stop insulated gate bipolar transistor |
| KR102070959B1 (ko) * | 2012-04-24 | 2020-01-30 | 온세미컨덕터코리아 주식회사 | 파워 소자 및 그 제조방법 |
| US20130277793A1 (en) | 2012-04-24 | 2013-10-24 | Fairchild Korea Semiconductor, Ltd. | Power device and fabricating method thereof |
| CN103578982A (zh) * | 2012-08-01 | 2014-02-12 | 无锡华润上华半导体有限公司 | 场中止型绝缘栅型双极晶体管及其制造方法 |
| CN102800591A (zh) * | 2012-08-31 | 2012-11-28 | 电子科技大学 | 一种fs-igbt器件的制备方法 |
| KR101876579B1 (ko) * | 2012-09-13 | 2018-07-10 | 매그나칩 반도체 유한회사 | 전력용 반도체 소자 및 그 소자의 제조 방법 |
| CN103035693B (zh) * | 2012-11-06 | 2016-02-10 | 上海华虹宏力半导体制造有限公司 | 场截止型绝缘栅双极晶体管及其制造方法 |
| CN103839804B (zh) * | 2012-11-23 | 2019-01-11 | 中国科学院微电子研究所 | 一种电场阻断型igbt结构的制备方法 |
| CN104078354B (zh) * | 2013-03-26 | 2015-09-16 | 杭州士兰集成电路有限公司 | 功率半导体器件及其制造方法 |
| CN104269357A (zh) * | 2013-03-26 | 2015-01-07 | 杭州士兰集成电路有限公司 | 功率半导体器件及其制造方法 |
| CN104517835A (zh) * | 2013-09-26 | 2015-04-15 | 无锡华润上华半导体有限公司 | 一种场截止型绝缘栅双极型晶体管的背面工艺 |
| CN104599965A (zh) * | 2013-10-31 | 2015-05-06 | 无锡华润上华半导体有限公司 | 场截止绝缘栅双极晶体管的制备方法 |
| US9318587B2 (en) | 2014-05-30 | 2016-04-19 | Alpha And Omega Semiconductor Incorporated | Injection control in semiconductor power devices |
| JPWO2016194116A1 (ja) * | 2015-06-01 | 2018-03-29 | 株式会社日立製作所 | 半導体装置、基板および電力変換装置 |
| TWI563571B (en) | 2015-11-30 | 2016-12-21 | Pfc Device Holdings Ltd | Low-temperature epitaxial method for manufacturing backside field stop layer of insulated gate bipolar transistor (IGBT) |
| US10388781B2 (en) | 2016-05-20 | 2019-08-20 | Alpha And Omega Semiconductor Incorporated | Device structure having inter-digitated back to back MOSFETs |
| CN106683989A (zh) * | 2016-12-29 | 2017-05-17 | 江苏中科君芯科技有限公司 | 沟槽igbt器件及其制造方法 |
| CN109243975B (zh) * | 2017-07-10 | 2020-10-30 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| US10714574B2 (en) | 2018-05-08 | 2020-07-14 | Ipower Semiconductor | Shielded trench devices |
| US11538911B2 (en) | 2018-05-08 | 2022-12-27 | Ipower Semiconductor | Shielded trench devices |
| US20200105874A1 (en) | 2018-10-01 | 2020-04-02 | Ipower Semiconductor | Back side dopant activation in field stop igbt |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885063B2 (en) * | 2002-05-21 | 2005-04-26 | Fuji Electric Co., Ltd. | Semiconductor device having an SEB voltage suitable for use in space |
| TW200721484A (en) * | 2005-10-18 | 2007-06-01 | Int Rectifier Corp | Trench IGBT for highly capacitive loads |
| TW200738920A (en) * | 2006-02-21 | 2007-10-16 | Sumco Corp | Silicon single crystal wafer for IGBT and method for manufacturing silicon single crystal wafer for IGBT |
| CN101336480A (zh) * | 2006-02-03 | 2008-12-31 | 飞兆半导体公司 | 电荷平衡的绝缘栅双极晶体管 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4093042B2 (ja) * | 2002-12-09 | 2008-05-28 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| US7897452B2 (en) * | 2005-06-20 | 2011-03-01 | Fuji Electric Systems Co., Ltd. | Method of producing a semiconductor device with an aluminum or aluminum alloy rear electrode |
| CN101752415A (zh) * | 2008-12-03 | 2010-06-23 | 上海芯能电子科技有限公司 | 一种绝缘栅双极晶体管及其制造方法 |
-
2010
- 2010-07-30 US US12/804,838 patent/US8283213B2/en active Active
-
2011
- 2011-05-30 CN CN201110156814.0A patent/CN102347355B/zh active Active
- 2011-05-30 TW TW100118878A patent/TWI459554B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6885063B2 (en) * | 2002-05-21 | 2005-04-26 | Fuji Electric Co., Ltd. | Semiconductor device having an SEB voltage suitable for use in space |
| TW200721484A (en) * | 2005-10-18 | 2007-06-01 | Int Rectifier Corp | Trench IGBT for highly capacitive loads |
| CN101336480A (zh) * | 2006-02-03 | 2008-12-31 | 飞兆半导体公司 | 电荷平衡的绝缘栅双极晶体管 |
| TW200738920A (en) * | 2006-02-21 | 2007-10-16 | Sumco Corp | Silicon single crystal wafer for IGBT and method for manufacturing silicon single crystal wafer for IGBT |
Also Published As
| Publication number | Publication date |
|---|---|
| US20120025261A1 (en) | 2012-02-02 |
| TW201205805A (en) | 2012-02-01 |
| CN102347355B (zh) | 2014-08-06 |
| US8283213B2 (en) | 2012-10-09 |
| CN102347355A (zh) | 2012-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI459554B (zh) | 最小化場闌igbt的緩衝區及發射極電荷差異的方法 | |
| TWI553857B (zh) | 半導體基板結構、半導體功率元件及改善半導體功率元件中之注入控制方法 | |
| CN107251205B (zh) | 半导体装置和半导体装置的制造方法 | |
| CN107731897B (zh) | 一种沟槽栅电荷存储型igbt及其制造方法 | |
| JP5089284B2 (ja) | 省スペース型のエッジ構造を有する半導体素子 | |
| US9941383B2 (en) | Fast switching IGBT with embedded emitter shorting contacts and method for making same | |
| CN109244125B (zh) | 引入外延层场阑区的反向传导igbt及其制备方法 | |
| TWI575736B (zh) | 雙溝槽閘極絕緣閘雙極電晶體結構 | |
| KR20160064194A (ko) | 절연 게이트 바이폴러 트랜지스터 및 그 제조 방법 | |
| KR20010007600A (ko) | 두꺼운 접합 산화물을 구비한 접합형 웨이퍼 상에 확산배면 층을 제조하는 방법 | |
| JP2007129231A (ja) | 空乏ストップ層を有するトレンチ絶縁ゲートバイポーラトランジスタ（ｉｇｂｔ） | |
| TWI673798B (zh) | 引入外延層場闌區的半導體元件 | |
| KR20140031893A (ko) | 바이폴라 펀치 쓰루 반도체 디바이스 및 그러한 반도체 디바이스의 제조 방법 | |
| CN110419111B (zh) | 自对准且稳健的绝缘栅双极晶体管器件 | |
| WO2018000223A1 (zh) | 一种绝缘栅双极型晶体管结构及其制造方法 | |
| JP2015037188A (ja) | 電力半導体素子及びその製造方法 | |
| JP2002261281A (ja) | 絶縁ゲートバイポーラトランジスタの製造方法 | |
| JP4967209B2 (ja) | 半導体装置の製造方法 | |
| JP6130695B2 (ja) | Ｉｇｂｔ及びｉｇｂｔの製造方法 | |
| JP3969256B2 (ja) | 半導体装置の製造方法 | |
| WO2014019536A1 (zh) | Fs型igbt及其制造方法 | |
| CN103839804B (zh) | 一种电场阻断型igbt结构的制备方法 | |
| JPH0982955A (ja) | 半導体装置の製法 | |
| WO2024052952A1 (ja) | 半導体装置、半導体装置の制御方法、および半導体装置の製造方法 | |
| CN117613092A (zh) | 一种集成肖特基结构的sgt-mos器件及其制备方法 |