CN117613092A - 一种集成肖特基结构的sgt-mos器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种集成肖特基结构的SGT‑MOS器件及其制备方法，该器件包括由下至上依次设置的背面金属、衬底、两层外延层、SiO2氧化层、正面金属，两层外延层分别为第一外延层和第二外延层，器件还包括屏蔽栅沟槽，屏蔽栅沟槽内被HDP氧化层分割成屏蔽栅和控制栅，控制栅位于屏蔽栅的上方，第二外延层内设置有SGT部分的P阱区和MPS部分中PiN结构的P区，P阱区内设置有源区，SGT部分的正面金属与MPS部分的正面金属相间隔设置，SGT部分形成有第一接触孔，MPS部分形成有第二接触孔，正面金属填充满第一接触孔和第二接触孔。该器件在处于正向截止态时，具有较好的击穿电压，且该器件在开关过程中显著缩短了米勒平台，提高了开关速度，降低了开关损耗。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种集成肖特基结构的SGT-MOS器件及其制备方法。
背景技术
SGT MOSFET是一种新型的功率半导体器件，具有传统深沟槽MOSFET的低导通损耗的优点，同时具有更加低的开关损耗。SGT MOSFET作为开关器件应用于新能源电动车、新型光伏发电、节能家电等领域的电机驱动系统、逆变器系统及电源管理系统，是核心功率控制部件。
如何提高器件正向截止态时的击穿电压，同时还能降低栅漏电容和栅漏电荷，在开关过程中缩短了米勒平台，提高了开关速度，降低开关损耗是本领域技术人员致力于研究的方向。
发明内容
本发明的目的在于提供一种集成肖特基结构的SGT-MOS器件的制备方法。
为达此目的，本发明采用以下技术方案：
一种集成肖特基结构的SGT-MOS器件的制备方法，包括以下步骤：
步骤1）准备衬底，在其上表面依次生长两层外延层，分别为第一外延层和第二外延层；
步骤2）在第二外延层的上表面经热氧化形成SiO2垫氧层，而后在SiO2垫氧层上表面淀积SiN形成硬掩模，经过光刻、显影、刻蚀硬掩模，为屏蔽栅沟槽制作刻蚀窗口，而后沿窗口向下刻蚀至第一外延层，形成屏蔽栅沟槽；
步骤3）制作氧化层，在步骤2）的基础上通过热氧化和淀积在硬掩模的表面及屏蔽栅沟槽的槽内壁形成屏蔽栅氧化层，再在硬掩模的表面和屏蔽栅沟槽内淀积屏蔽栅多晶硅；
步骤4）刻蚀屏蔽栅多晶硅至预定深度，而后淀积一层HDP氧化层，作为屏蔽栅和控制栅的隔离，再对HDP氧化层刻蚀至预定深度；
步骤5）对屏蔽栅沟槽的槽内壁进行热氧化，形成控制栅CG氧化层，而后在HDP氧化层上方淀积控制栅，并使用化学机械抛光法将器件磨平至第二外延层表面；
步骤6）在第二外延层表面通过阱光刻、显影后注入P离子，同步形成SGT部分的P阱区和MPS部分中PiN结构的P区，P阱区内还掺杂有磷元素，在P阱区注入磷元素并形成源区；
步骤7）在第二外延层上淀积一层SiO2氧化层，通过孔板沿SiO2氧化层刻蚀至P阱区以形成SGT部分的第一接触孔，第一接触孔内注入硼，而后快速退火；通过对MPS部分的SiO2氧化层进行刻蚀，刻蚀至第二外延层表面，形成MPS部分的第二接触孔；
步骤8）在步骤7）得到的器件上表面进行正面金属淀积，对SGT器件部分和MPS器件部分的连接处的正面金属进行刻蚀，而后对器件的背面淀积、减薄背面金属即可。
作为一种具体的实施方式，所述衬底掺杂有磷，掺杂浓度为1×1019cm-3，第一外延层、第二外延层均掺杂有磷，两者的电阻率分别为0.25Ωcm/4μm、0.4Ωcm/3μm。
作为一种具体的实施方式，步骤3）中所淀积的屏蔽栅氧化层的厚度为0.1μm，屏蔽栅多晶硅掺杂P元素，掺杂浓度为4.5×1018cm-3。
作为一种具体的实施方式，步骤5）中，热氧化的温度为1000℃，控制栅CG氧化层的厚度为60-70nm；控制栅掺杂有P元素，掺杂浓度为1.7×1018cm-3。
作为一种具体的实施方式，步骤6）中，硼离子的注入剂量为1×1014cm-3，能量为15keV或注入剂量为5×1013cm-3，能量为40keV。
作为一种具体的实施方式，步骤6）中，源区所注入的磷元素的剂量为1×1015cm-3，能量为50keV。
作为一种具体的实施方式，步骤7）中，所述第一接触孔在P阱区的孔深为0.32μm，孔内所注入的硼离子的剂量为1×1014cm-3，能量为15keV或剂量为5×1013cm-3，能量为40keV。
本发明的另一个目的是提供一种集成肖特基结构的SGT-MOS器件，采用了上述制备方法制备得到，所述SGT-MOS器件包括由下至上依次设置的背面金属、衬底、两层外延层、SiO2氧化层、正面金属，两层外延层分别为第一外延层和第二外延层，所述SGT-MOS器件还包括设置在两层外延层中的屏蔽栅沟槽，所述屏蔽栅沟槽内被HDP氧化层分割成屏蔽栅和控制栅，所述控制栅位于屏蔽栅的上方，第二外延层内设置有SGT部分的P阱区和MPS部分中PiN结构的P区，P阱区内设置有源区，SGT部分的正面金属与MPS部分的正面金属相间隔设置，SGT部分形成有第一接触孔，MPS部分形成有第二接触孔，正面金属填充满第一接触孔和第二接触孔。
与现有技术相比，本发明的技术方案具有以下优点：本发明制备得到了一种集成肖特基结构的SGT-MOS器件，其通过在控制栅下方增加一个电势和源极短接的屏蔽栅，一方面，在器件处于正向截止态时，屏蔽栅起体内场版作用，辅助漂移区的耗尽，优化电场分布，有效的提高了器件的击穿电压；另一方面，屏蔽栅隔离了控制栅和漂移区，极大的减小了栅极和漏极的交叠面积，降低了栅漏电容和栅漏电荷，在开关过程中显著缩短了米勒平台，提高了开关速度，降低了开关损耗。
附图说明
图1为本发明所述的集成肖特基结构的SGT-MOS器件制备工艺流程图；
其中：1、衬底；2、第一外延层；3、第二外延层；4、SiO2垫氧层；5、硬掩模；6、屏蔽栅沟槽；7、屏蔽栅氧化层；8、屏蔽栅多晶硅；9、CG氧化层；10、HDP氧化层；11、屏蔽栅；12、控制栅；13、P阱区；14、P区；15、源区；16、SiO2氧化层；17、第一接触孔；18、第二接触孔；19、正面金属；20、背面金属。
具体实施方式
下面结合附图并通过具体实施例来进一步说明本发明的技术方案。
本发明提供了一种集成肖特基结构的SGT-MOS器件，包括由下至上依次设置的背面金属20、衬底1、两层外延层、SiO2氧化层16及正面金属19，两层外延层分别为第一外延层2和第二外延层3，该SGT-MOS器件还包括设置在两层外延层中的屏蔽栅沟槽6，该屏蔽栅沟槽内被HDP氧化层10分割成屏蔽栅11和控制栅12，控制栅12位于屏蔽栅13的上方，第二外延层3内设置有SGT部分的P阱区13和MPS部分中PiN结构的P区14，P阱区内设置有源区15，SGT部分的正面金属与MPS部分的正面金属相间隔设置，SGT部分形成有第一接触孔17，MPS部分形成有第二接触孔18，正面金属20填充满第一接触孔17和第二接触孔18。
具体的，该SGT-MOS器件的制备方法，参见图1所示，包括以下步骤：
步骤1）准备衬底1，该衬底1掺杂有磷元素，掺杂浓度为1×1019cm-3，在其上表面依次生长两层外延层，分别为第一外延层2和第二外延层3，第一外延层2、第二外延层3均掺杂有磷，两者的电阻率分别为0.25Ωcm/4μm、0.4Ωcm/3μm，通过衬底和两层外延层所形成的结构用作SGT部分和部分MPS部分的共同材料；
步骤2）在第二外延层3的上表面经热氧化形成SiO2垫氧层4，而后在SiO2垫氧层4上表面淀积SiN形成硬掩模5，经过光刻、显影、刻蚀硬掩模，为屏蔽栅沟槽制作刻蚀窗口，而后沿窗口向下刻蚀至第一外延层，形成屏蔽栅沟槽6，同时保护MPS部分不被刻蚀；
步骤3）制作氧化层，在步骤2）的基础上通过热氧化和淀积在硬掩模的表面及屏蔽栅沟槽的槽内壁形成屏蔽栅氧化层7，这里，屏蔽栅氧化层的厚度为0.1μm，再在硬掩模的表面和屏蔽栅沟槽内淀积屏蔽栅多晶硅8，该屏蔽栅多晶硅掺杂有P元素，掺杂浓度为4.5×1018cm-3；
步骤4）刻蚀屏蔽栅多晶硅至预定深度，而后淀积一层HDP氧化层10，作为屏蔽栅11和控制栅12的隔离，再对HDP氧化层刻蚀至预定深度，保留HDP氧化层厚度在0.3μm；
步骤5）对屏蔽栅沟槽的槽内壁在1000℃下热氧化，形成65nm的控制栅CG氧化层9，而后在HDP氧化层上方淀积控制栅12，该控制栅掺杂有P元素，掺杂浓度为1.7×1018cm-3，并使用化学机械抛光CMP法将器件磨平至第二外延层表面；
步骤6）在第二外延层表面通过阱光刻、显影后注入P离子，硼离子的注入剂量为1×1014cm-3，能量为15keV或注入剂量为5×1013cm-3，能量为40keV，以同步形成SGT部分的P阱区13和MPS部分中PiN结构的P区14，P阱区内还掺杂有磷元素，在P阱区注入磷元素并形成源区15，这里，磷离子的注入剂量为1×1015cm-3，能量为50keV；
步骤7）在第二外延层上淀积一层SiO2氧化层16，通过孔板沿SiO2氧化层刻蚀至P阱区以形成SGT部分的第一接触孔17，第一接触孔在P阱区的孔深为0.32μm，第一接触孔内注入硼，注入剂量为1×1014cm-3，能量为15keV或剂量为5×1013cm-3，能量为40keV，而后快速退火；通过对MPS部分的SiO2氧化层进行刻蚀，刻蚀至第二外延层表面，形成MPS部分的第二接触孔18；
步骤8）在步骤7）得到的器件上表面进行正面金属19淀积，对SGT器件部分和MPS器件部分的连接处的正面金属进行刻蚀，而后对器件的背面淀积、减薄背面金属20即可。
本发明的SGT-MOS器件，通过在控制栅下方增加一个电势和源极短接的屏蔽栅，一方面，在器件处于正向截止态时，屏蔽栅起体内场版作用，辅助漂移区的耗尽，优化电场分布，有效的提高了器件的击穿电压；另一方面，屏蔽栅隔离了控制栅和漂移区，极大的减小了栅极和漏极的交叠面积，降低了栅漏电容和栅漏电荷，在开关过程中显著缩短了米勒平台，提高了开关速度，降低了开关损耗。
以上内容仅为本发明的较佳实施例，对于本领域的普通技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，本说明书内容不应理解为对本发明的限制。
Claims (8)
1.一种集成肖特基结构的SGT-MOS器件的制备方法，其特征在于，包括以下步骤：
步骤1）准备衬底，在其上表面依次生长两层外延层，分别为第一外延层和第二外延层；
步骤2）在第二外延层的上表面经热氧化形成SiO2垫氧层，而后在SiO2垫氧层上表面淀积SiN形成硬掩模，经过光刻、显影、刻蚀硬掩模，为屏蔽栅沟槽制作刻蚀窗口，而后沿窗口向下刻蚀至第一外延层，形成屏蔽栅沟槽；
步骤3）制作氧化层，在步骤2）的基础上通过热氧化和淀积在硬掩模的表面及屏蔽栅沟槽的槽内壁形成屏蔽栅氧化层，再在硬掩模的表面和屏蔽栅沟槽内淀积屏蔽栅多晶硅；
步骤4）刻蚀屏蔽栅多晶硅至预定深度，而后淀积一层HDP氧化层，作为屏蔽栅和控制栅的隔离，再对HDP氧化层刻蚀至预定深度；
步骤5）对屏蔽栅沟槽的槽内壁进行热氧化，形成控制栅CG氧化层，而后在HDP氧化层上方淀积控制栅，并使用化学机械抛光法将器件磨平至第二外延层表面；
步骤6）在第二外延层表面通过阱光刻、显影后注入P离子，同步形成SGT部分的P阱区和MPS部分中PiN结构的P区，P阱区内还掺杂有磷元素，在P阱区注入磷元素并形成源区；
步骤7）在第二外延层上淀积一层SiO2氧化层，通过孔板沿SiO2氧化层刻蚀至P阱区以形成SGT部分的第一接触孔，第一接触孔内注入硼，而后快速退火；通过对MPS部分的SiO2氧化层进行刻蚀，刻蚀至第二外延层表面，形成MPS部分的第二接触孔；
步骤8）在步骤7）得到的器件上表面进行正面金属淀积，对SGT器件部分和MPS器件部分的连接处的正面金属进行刻蚀，而后对器件的背面淀积、减薄背面金属即可。
2.根据权利要求1所述的一种集成肖特基结构的SGT-MOS器件的制备方法，其特征在于，所述衬底掺杂有磷，掺杂浓度为1×1019cm-3，第一外延层、第二外延层均掺杂有磷，两者的电阻率分别为0.25Ωcm/4μm、0.4Ωcm/3μm。
3.根据权利要求1所述的一种集成肖特基结构的SGT-MOS器件的制备方法，其特征在于，步骤3）中所淀积的屏蔽栅氧化层的厚度为0.1μm，屏蔽栅多晶硅掺杂P元素，掺杂浓度为4.5×1018cm-3。
4.根据权利要求1所述的一种集成肖特基结构的SGT-MOS器件的制备方法，其特征在于，步骤5）中，热氧化的温度为1000℃，控制栅CG氧化层的厚度为60-70nm；控制栅掺杂有P元素，掺杂浓度为1.7×1018cm-3。
5.根据权利要求1所述的一种集成肖特基结构的SGT-MOS器件的制备方法，其特征在于，步骤6）中，硼离子的注入剂量为1×1014cm-3，能量为15keV或注入剂量为5×1013cm-3，能量为40keV。
6.根据权利要求1所述的一种集成肖特基结构的SGT-MOS器件的制备方法，其特征在于，步骤6）中，源区所注入的磷元素的剂量为1×1015cm-3，能量为50keV。
7.根据权利要求1所述的一种集成肖特基结构的SGT-MOS器件的制备方法，其特征在于，步骤7）中，所述第一接触孔在P阱区的孔深为0.32μm，孔内所注入的硼离子的剂量为1×1014cm-3，能量为15keV或剂量为5×1013cm-3，能量为40keV。
8.一种集成肖特基结构的SGT-MOS器件，其特征在于，采用了如权利要求1所述的一种集成肖特基结构的SGT-MOS器件的制备方法制备得到，所述SGT-MOS器件包括由下至上依次设置的背面金属、衬底、两层外延层、SiO2氧化层、正面金属，两层外延层分别为第一外延层和第二外延层，所述SGT-MOS器件还包括设置在两层外延层中的屏蔽栅沟槽，所述屏蔽栅沟槽内被HDP氧化层分割成屏蔽栅和控制栅，所述控制栅位于屏蔽栅的上方，第二外延层内设置有SGT部分的P阱区和MPS部分中PiN结构的P区，P阱区内设置有源区，SGT部分的正面金属与MPS部分的正面金属相间隔设置，SGT部分形成有第一接触孔，MPS部分形成有第二接触孔，正面金属填充满第一接触孔和第二接触孔。
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