CN116110785B - 一种绝缘栅双极型晶体管及其制备方法 - Google Patents
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Abstract
本发明公开了一种绝缘栅双极型晶体管及其制备方法，该方法包括：在衬底第一表面形成图形化掩膜层，露出衬底的部分第一表面；采用高温氧化工艺，在衬底第一表面形成场氧化层，场氧化层覆盖所述掩膜层露出的衬底部分第一表面且延伸至氮化硅掩膜层下方与衬底第一表面之间；去除掩膜层，形成栅氧化层、体区、源区、栅电极、发射极以及集电极。通过实施本发明，在衬底第一表面形成图形化的掩膜层，然后采用高温氧化工艺形成场氧化层，由此形成了尖角结构的场氧化层，实现了场氧化层的斜面与水平面的夹角降低，避免了电场集中的现象。同时，在去除掩膜层后形成栅氧化层、体区、源区、栅电极、发射极以及集电极；构成了完整的绝缘栅双极型晶体管结构。
Description
技术领域
本发明涉及高压功率器件技术领域，具体涉及一种绝缘栅双极型晶体管及其制备方法。
背景技术
绝缘栅双极型晶体管(IGBT)作为一种新型电力电子器件，由于它具有输入阻抗高、驱动电路简单、通态压降低、安全工作区宽、电流处理能力强、热稳定性强等优点，且具有简洁、低成本、栅驱动电路易于集成的优势。
IGBT器件是在功率MOSFET结构的基础上发展起来，相比之下，其具有更大的电流密度，更低的功率损耗，并且IGBT内部没有寄生的反向二极管，这使得IGBT的效率更高，应用更灵活。
目前高压IGBT器件不断向高电压大电流的领域发展，器件的可靠性研究变得越来越重要。提高器件的可靠性通常从两方面入手，一是提高单芯片的可靠性，二是通过改良封装形式提高器件的整体可靠性。在平面IGBT芯片设计中，场氧的结构设计同时关乎单芯片的可靠性和压接封装的可靠性。然后，在现有的IGBT器件结构中。场氧结构采用光刻和湿法腐蚀形成，导致场氧腐蚀角较大，容易发生电场集中的现象。
发明内容
有鉴于此，本发明实施例提供一种绝缘栅双极型晶体管及其制备方法，以解决现有技术中采用光刻和湿法腐蚀形成场氧结构容易发生电场集中现象的技术问题。
本发明实施例提供的技术方案如下：
本发明实施例第一方面提供一种绝缘栅双极型晶体管的制备方法，包括：在衬底第一表面形成图形化掩膜层，露出所述衬底的部分第一表面；采用高温氧化工艺，在所述衬底第一表面形成场氧化层，所述场氧化层覆盖所述掩膜层露出的所述衬底第一表面且延伸至所述掩膜层与所述衬底第一表面之间；去除所述掩膜层，形成栅氧化层、体区、源区、栅电极、发射极以及集电极。
可选地，所述场氧化层包括覆盖所述掩膜层露出的所述衬底第一表面的第一子氧化层，以及延伸至所述掩膜层与所述衬底第一表面之间的第二子氧化层；其中，所述第一子氧化层的厚度大于所述第二子氧化层的厚度，所述第一子氧化层和所述第二子氧化层之间形成一倾斜面。
可选地，所述倾斜面和所述衬底第一表面的夹角小于15度。
可选地，在衬底第一表面形成图形化掩膜层，包括：在所述衬底第一表面形成第一预设厚度的氮化硅层；采用光刻和刻蚀工艺对形成的氮化硅层进行图形化，露出部分第一表面。
可选地，在所述衬底第一表面形成图形化掩膜层，露出所述衬底的部分第一表面之前，包括：在所述衬底第一表面内形成载流子存储层；其中，形成所述场氧化层后，所述第二子氧化层还覆盖所述载流子存储层。
可选地，去除所述掩膜层，形成栅氧化层、体区、源区、栅电极、发射极以及集电极，包括：去除所述掩膜层和部分第二子氧化层，露出部分载流子存储层；形成覆盖在所述第二子氧化层露出的载流子存储层上的栅氧化层；在所述场氧化层和所述栅氧化层表面形成栅电极；图形化所述栅电极和所述栅氧化层，露出部分载流子存储层；在所述栅氧化层露出的载流子存储层表面内通过自对准注入工艺形成体区和源区；在所述栅电极表面形成绝缘介质层；在所述绝缘介质层表面形成发射极；在所述衬底第二表面形成集电极。
可选地，在所述衬底第二表面形成集电极之前，还包括：在所述衬底第二表面形成透明电极。
可选地，在所述衬底第一表面形成图形化掩膜层之前，还包括：在所述衬底第二表面形成场截止层。
本发明实施例第二方面提供一种绝缘栅双极型晶体管，所述绝缘栅双极型晶体管采用本发明实施例第一方面及第一方面任一项所述的绝缘栅双极型晶体管的制备方法制备得到。
可选地，所述绝缘栅双极型晶体管采用压接封装。
本发明技术方案，具有如下优点：
本发明实施例提供的绝缘栅双极型晶体管及其制备方法，在衬底第一表面形成图形化的掩膜层，然后采用高温氧化工艺形成场氧化层，由此形成了尖角结构的场氧化层，实现了场氧化层的斜面与水平面的夹角降低，避免了电场集中的现象。同时，在去除掩膜层后形成栅氧化层、体区、源区、栅电极、发射极以及集电极；构成了完整的绝缘栅双极型晶体管结构。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为场氧腐蚀角度与局部电场强度关系示意图；
图2为场氧腐蚀角度与压接剪切应力之间的关系示意图；
图3为本发明实施例中绝缘栅双极型晶体管制备方法的流程图；
图4为本发明另一实施例中绝缘栅双极型晶体管制备方法的流程图；
图5至图13为本发明实施例的绝缘栅双极型晶体管制备方法对应的结构框图。
具体实施方式
正如在背景技术中所述，在现有的IGBT器件结构中。场氧结构采用光刻和湿法腐蚀形成，导致场氧腐蚀角较大，容易发生电场集中的现象。具体地，场氧制备时，在芯片正面要进行图形化操作，场氧的图形化要经过光刻和湿法腐蚀完成。在湿法腐蚀前通过注入特定离子，可以控制各向同性的湿法腐蚀，尽量形成较小的腐蚀角(场氧的斜面与硅平面的夹角)。原因是场氧较小的腐蚀角可以降低局部电场，如图1是IGBT阻断状态下不同场氧腐蚀角局部电场(场氧腐蚀角底部)对比图，从图中可以看出场氧腐蚀角度小的IGBT场氧尖角处的电场长度最小。另外，小的腐蚀角，在压接封装中剪切应力力最小。图2是IGBT压接封装中，不同场氧腐蚀角度下的剪切力仿真图，从图中可以看出场氧腐蚀角度越小，剪切应力越小。
虽然仿真证明场氧腐蚀角度越小，IGBT芯片的局部场强越小芯片可靠性越高，压接封装的剪切应力也越小，封装可靠性也越高，但是在芯片制作工艺中实现小的场氧腐蚀角并不容易。目前通过湿法腐蚀前特定离子注入可以把场氧的湿法腐蚀角降到20°以下，最低可到18°左右，再低就很难。
有鉴于此，本发明实施例提供一种绝缘栅双极型晶体管的制备方法，通过采用高温氧化形成场氧化层，同时通过形成场氧化层之前的氮化硅层，能够实现场氧化层与水平面的夹角降低。解决采用湿法腐蚀无法降低腐蚀角，易发生电场集中的问题。
下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本发明实施例提供一种绝缘栅双极型晶体管的制备方法，如图3所示，包括如下步骤：
步骤S101：在衬底第一表面形成图形化掩膜层，露出部分第一表面；具体地，衬底可以选择低掺杂浓度的N型硅作为衬底。该衬底的掺杂浓度范围为1E11cm-3至1E15cm-3。掩膜层可以采用氮化硅结构形成，形成图形化掩膜层时，先在衬底第一表面淀积一定厚度的氮化硅，然后通过光刻和刻蚀工艺完成氮化硅的图形化，便于后续在刻蚀窗口位置形成场氧化层。
步骤S102：采用高温氧化工艺，在所述衬底第一表面形成场氧化层，所述场氧化层覆盖所述掩膜层露出的所述衬底第一表面且延伸至所述掩膜层和衬底第一表面之间；具体地，通过对衬底进行高温氧化，能够在氮化硅层的刻蚀窗口处形成一定厚度的场氧化层。同时，在高温氧化时，氮化硅和衬底第一表面之间的部分衬底也会被氧化，形成较薄的场氧化层。即，所述场氧化层包括覆盖所述掩膜层露出的所述衬底第一表面的第一子氧化层，以及延伸至所述掩膜层与所述衬底第一表面之间的第二子氧化层；其中，所述第一子氧化层的厚度大于所述第二子氧化层的厚度，所述第一子氧化层和所述第二子氧化层之间形成一倾斜面。由此，通过高温氧化工艺以及预先形成的氮化硅层，氧化形成的场氧化层构成了鸟嘴的结构，或者说尖角的结构；从而实现了场氧化层的斜面与水平面的夹角降低，避免了电场集中的现象。
步骤S103：去除所述掩膜层，形成栅氧化层、体区、源区、栅电极、发射极以及集电极。具体地，形成的掩膜层作为暂时掩蔽层，在形成场氧化层后，将掩膜层去除，然后通过后续工艺形成栅氧化层、体区、源区、栅电极、发射极以及集电极，从而形成完整的绝缘栅双极型晶体管结构。
本发明实施例提供的绝缘栅双极型晶体管的制备方法，在衬底第一表面形成图形化的掩膜层，然后采用高温氧化工艺形成场氧化层，由此形成了尖角结构的场氧化层，实现了场氧化层的斜面与水平面的夹角降低，避免了电场集中的现象。同时，在去除掩膜层后形成栅氧化层、体区、源区、栅电极、发射极以及集电极；构成了完整的绝缘栅双极型晶体管结构。
在一实施方式中，在衬底第一表面形成图形化掩膜层，包括：在所述衬底第一表面形成第一预设厚度的氮化硅层，所述第一预设厚度为0.1μm-0.2μm；采用光刻和刻蚀工艺对形成的氮化硅层进行图形化，露出部分第一表面。
在一实施方式中，倾斜面和衬底第一表面的夹角小于15度。此外，控制所述高温氧化的氧化时间和氧气流量形成第二预设厚度的所述场氧化层。
具体地，场氧化层与水平面的夹角与氮化硅的厚度有关，通常情况下，场氧化层越厚，SiN越薄，场氧化层与水平面的夹角越小。通过控制高温氧化的氧化时间和氧气流量能够控制场氧化层的厚度，例如，调整氧化时间和氧气流量使场氧化层厚度在1μm-2μm；当氮化硅层的厚度和场氧化层的厚度同时满足要求时，能够使得场氧化层和水平面的夹角满足要求。在一较佳实施例中，设置场氧化层生长厚度为1.5μm，氮化硅淀积厚度为0.1μm。
在一实施方式中，在衬底第一表面形成图形化掩膜层之前，还包括：在衬底第一表面内形成载流子存储层，其中，形成所述场氧化层后，所述第二子氧化层还覆盖所述载流子存储层。具体地，在形成载流子存储层之前，可以在衬底的第二表面进行磷离子注入，经高温推结后形成n型场截止层。通过设置场截止层，当IGBT处于关闭状态时，电场在截止层内迅速降低到0，达到终止的目的，由此可以进一步降低N-drift厚度。
在形成载流子存储层时，先在衬底第一表面通过光刻形成载流子存储层(EP)注入窗口；在所述载流子存储层注入窗口进行注入和扩散，形成载流子存储层，所述载流子存储层的杂质浓度大于所述衬底的浓度。载流子存储层的结深为4μm-6μm。通过设置载流子存储层,其在正向导通时起阻挡空穴的作用,使界面附近的空穴浓度增大,根据电中性原理,更多的电子注入漂移区,电导调制效应增强,进而降低器件的正向导通压降。
在一实施方式中，去除所述掩膜层，形成栅氧化层、体区、源区、栅电极、发射极以及集电极，包括如下步骤：
步骤S201：去除所述掩膜层和部分第二子氧化层，露出部分载流子存储层；具体地，将作为掩蔽层的氮化硅层去掉；然后对氮化硅下方的部分场氧化层通过光刻和图形化去掉，这样修成的窗口需要与后续形成的体区扩散后的边缘相接触。
步骤S202：形成覆盖在所述第二子氧化层露出的载流子存储层上的栅氧化层；具体地，栅氧化层厚度可以根据阈值电压需要进行调整。
步骤S203：在所述场氧化层和所述栅氧化层表面形成栅电极。
步骤S204：图形化所述栅电极和所述栅氧化层，露出部分载流子存储层；具体地，在场氧化层和栅氧化层表面淀积poly，并进行图形化，从而形成栅电极。同时，在栅电极图形化之后，将栅电极以外露出来的氧化层进行刻蚀，便于后续形成体区和源区。
步骤S205：在所述栅氧化层露出的载流子存储层表面内通过自对准注入工艺形成体区和源区；具体地，形成体区和源区时，以栅电极为阻挡介质在载流子存储层表面内自对准分别注入p型杂质硼和n型杂质砷或磷，并通过热扩散形成p型体区和n型源区。p型体区的结深小于载流子存储层(EP)，n型源区8结深小于p型体区，包含在p型体区之内。在硅衬底与栅氧化层的交界面上，n型源区到p型体区边界的最小距离为IGBT的沟道长度。
步骤S206：在所述栅电极表面形成绝缘介质层；具体地，形成绝缘介质层后，对绝缘截止层进行光刻和腐蚀完成图形化，从而形成发射极接触窗口。
步骤S207：在所述绝缘介质层表面形成发射极；具体地，通过淀积金属Al、AlSiCu或AlSi形成发射极。
步骤S208：在所述衬底第二表面形成集电极。其中，第二表面为第一表面相对的表面，即第一表面为衬底的正面，第二表面为衬底的背面。在第二表面形成集电极之前，先在第二表面进行p型杂质硼注入，注入剂量为1e13 cm-3-3e13cm-3，注入能量为30KeV-50KeV，形成背面透明电极。然后通过淀积金属TiNiAu或TiNiAg，形成集电极。具体地，形成的背面透明电极为透明集电区，该透明集电区具有电压正温度系数、开关速度快和可靠性高的优良性能。
在一实施方式中，如图4所示，该绝缘栅双极型晶体管的制备方法采用如下流程实现：
S1.选取低掺杂浓度的N型硅作为衬底1，衬底掺杂浓度范围为1E11cm-3至1E15cm-3，并在N型硅衬底的背面进行磷离子注入，经过高温推结后形成n型场截止层2，如图5。
S2.在衬底正面通过光刻形成载流子存储层(EP)注入窗口，注入n型杂质磷，并经过高温扩散形成载流子存储层3，如图6。载流子存储层的杂质浓度大于n型衬底的浓度，结深在4μm-6μm之间。
S3.在衬底正面淀积0.1μm-0.2μm厚度的SiN层，并通过光刻和刻蚀工艺完成SiN层的图形化，SiN的刻蚀窗口位置将在后续工艺中生长场氧化层，其刻蚀窗口大小设计要比场氧化层宽度略小。例如窗口可对应为0.1μm-0.5μm，如图7。
S4.将上述结构进行高温氧化，控制氧化时间和氧气流量，形成SiN层外的场氧化层4，厚度约在1μm-2μm，SiN层下面的硅同时会被氧化，生长出较薄的场氧化层如图8。场氧化层的斜面与水平面的夹角不仅与SiN的厚度有关，也与场氧化层生长厚度有关，通常情况下，场氧化层越厚，SiN越薄，场氧化层与水平面的夹角越小。例如，场氧化层生长厚度为1.5μm，SiN淀积厚度为0.1μm的情况下，可以使场氧化层与硅平面的夹角小于15°。
S5.将形成的SiN层去掉，并通过光刻和图形化去掉部分SiN下面的氧化层，保留的场氧化层窗口要尽量与后步p型体区5扩散后的边缘相接触，如图9。
S6.将上述结构正面通过热氧化形成栅氧化层5，栅氧化层厚度可根据阈值电压需要进行调整，如图10。
S7.在上述结构上表面淀积Ploy，并进行图形化制作栅电极6，随后以栅电极为阻挡介质在芯片上表面自对准分别注入p型杂质硼和n型杂质砷或磷，并通过热扩散形成p型体区7和n型源区8。p型体区7的结深小于载流子存储层(EP)3，n型源区8结深小于p型体区7，包含在p型体区之内。在硅衬底1与栅氧化层5的交界面上，n型源区8到p型体区边界的最小距离为IGBT的沟道长度，如图11。
S8.在上述结构的上表面淀积绝缘介质层，并通过光刻和腐蚀进行图形化，形成与p型体区7和n型源区8接触的发射极接触窗口，然后在芯片上表面淀积金属Al、AlSiCu或AlSi，优选AlSiCu，形成发射极金属10，如图12，以使得发射极金属10与p型体区7和n型源区8连接。
S9.在衬底背面进行p型杂质硼注入，注入剂量参考1e13cm-3-3e13cm-3，注入能量为30KeV-50KeV，形成背面透明电极11。最后在芯片背面淀积金属TiNiAu或TiNiAg，形成集电极12，得到如图13所示的结构。
本发明实施例还提供一种绝缘栅双极型晶体管，所述绝缘栅双极型晶体管采用上述实施例所述的绝缘栅双极型晶体管的制备方法制备得到。
本发明实施例提供的绝缘栅双极型晶体管，在衬底第一表面形成图形化的掩膜层，然后采用高温氧化工艺形成场氧化层，由此形成了尖角结构的场氧化层，实现了场氧化层的斜面与水平面的夹角降低，避免了电场集中的现象。同时，在去除掩膜层后形成栅氧化层、体区、源区、栅电极、发射极以及集电极；构成了完整的绝缘栅双极型晶体管结构。
在一实施方式中，所述绝缘栅双极型晶体管采用压接封装。具体地，采用压接封装，能够提高其均流效果。同时，形成的场氧化层，作为绝缘介质，在其进行压接封装时，作为芯片的主要承受结构，能够保护其避免发生龟裂。而采用上述方式形成的场氧化层，还能够降低压接封装的剪应力。提高封装的可靠性。
此外，对于场氧化层还可以隔离栅电极和衬底，在有源区避免集-栅短路，在终端区作为场板一端的搁置点；在有源区，减小栅电容。而且大功率平面IGBT芯片中的场氧比同芯片中其他绝缘介质层厚度都高，即设置1um-2um厚的场氧化层可以减小栅电容，避免IGBT在开关时放生震荡。
虽然关于示例实施例及其优点已经详细说明，但是本领域技术人员可以在不脱离本发明的精神和所附权利要求限定的保护范围的情况下对这些实施例进行各种变化、替换和修改，这样的修改和变型均落入由所附权利要求所限定的范围之内。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (6)
1.一种绝缘栅双极型晶体管的制备方法，其特征在于，包括：
在衬底第一表面内形成载流子存储层；
在衬底第一表面形成图形化掩膜层：在所述衬底第一表面形成第一预设厚度的氮化硅层，采用光刻和刻蚀工艺对形成的氮化硅层进行图形化，露出部分第一表面；
采用高温氧化工艺，在所述衬底第一表面形成场氧化层，所述场氧化层覆盖所述掩膜层露出的所述衬底第一表面且延伸至所述掩膜层与所述衬底第一表面之间；所述场氧化层包括覆盖所述掩膜层露出的所述衬底第一表面的第一子氧化层，以及延伸至所述掩膜层与所述衬底第一表面之间的第二子氧化层；其中，所述第一子氧化层的厚度大于所述第二子氧化层的厚度，所述第一子氧化层和所述第二子氧化层之间形成一倾斜面，所述第二子氧化层覆盖所述载流子存储层；
去除所述掩膜层，形成栅氧化层、体区、源区、栅电极、发射极以及集电极：去除所述掩膜层和部分第二子氧化层，露出部分载流子存储层；
形成覆盖在所述第二子氧化层露出的载流子存储层上的栅氧化层；
在所述场氧化层和所述栅氧化层表面形成栅电极；
图形化所述栅电极和所述栅氧化层，露出部分载流子存储层；
在所述栅氧化层露出的载流子存储层表面内通过自对准注入工艺形成体区和源区；
在所述栅电极表面形成绝缘介质层；
在所述绝缘介质层表面形成发射极；
在所述衬底第二表面形成集电极。
2.根据权利要求1所述的绝缘栅双极型晶体管的制备方法，其特征在于，所述倾斜面和所述衬底第一表面的夹角小于15度。
3.根据权利要求1所述的绝缘栅双极型晶体管的制备方法，其特征在于，在所述衬底第二表面形成集电极之前，还包括：
在所述衬底第二表面形成透明电极。
4.根据权利要求1所述的绝缘栅双极型晶体管的制备方法，其特征在于，在所述衬底第一表面形成图形化掩膜层之前，还包括：
在所述衬底第二表面形成场截止层。
5.一种绝缘栅双极型晶体管，其特征在于，所述绝缘栅双极型晶体管采用权利要求1-4任一项所述的绝缘栅双极型晶体管的制备方法制备得到。
6.根据权利要求5所述的绝缘栅双极型晶体管，其特征在于，所述绝缘栅双极型晶体管采用压接封装。
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Citations (2)
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|---|---|---|---|---|
| US5849613A (en) * | 1997-10-23 | 1998-12-15 | Chartered Semiconductor Manufacturing Ltd. | Method and mask structure for self-aligning ion implanting to form various device structures |
| CN104810283A (zh) * | 2015-05-13 | 2015-07-29 | 国网智能电网研究院 | 一种适用于压接式封装的igbt芯片制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6825543B2 (en) * | 2000-12-28 | 2004-11-30 | Canon Kabushiki Kaisha | Semiconductor device, method for manufacturing the same, and liquid jet apparatus |
| TW200614373A (en) * | 2004-10-28 | 2006-05-01 | Mosel Vitelic Inc | Method for forming field oxide |
-
2022
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5849613A (en) * | 1997-10-23 | 1998-12-15 | Chartered Semiconductor Manufacturing Ltd. | Method and mask structure for self-aligning ion implanting to form various device structures |
| CN104810283A (zh) * | 2015-05-13 | 2015-07-29 | 国网智能电网研究院 | 一种适用于压接式封装的igbt芯片制造方法 |
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