CN102347355A - 最小化场阑igbt的缓冲区及发射极电荷差异的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 52
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 239000004065 semiconductor Substances 0.000 claims abstract description 43
- 239000011248 coating agent Substances 0.000 claims description 53
- 238000000576 coating method Methods 0.000 claims description 53
- 230000008569 process Effects 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 17
- 238000002360 preparation method Methods 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 9
- 229910045601 alloy Inorganic materials 0.000 claims description 6
- 239000000956 alloy Substances 0.000 claims description 6
- 230000007547 defect Effects 0.000 claims description 2
- 230000003139 buffering effect Effects 0.000 description 10
- 239000007943 implant Substances 0.000 description 9
- 238000002513 implantation Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000003902 lesion Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0839—Cathode regions of thyristors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提出了一种在半导体衬底中形成的绝缘栅双极晶体管(IGBT)。该IGBT含有一个第一导电类型的缓冲层，在第一导电类型的外延层下方形成，具有本体和源极区。该IGBT还包括一个在缓冲层下方的轻掺杂的衬底层，以及一个第二导电类型的掺杂层，沉积在轻掺杂的衬底层下方以及所述的IGBT的漏极电极上方，贴装到所述的半导体衬底的底面上，其中第二导电类型的掺杂层的掺杂浓度高于轻掺杂的衬底层。
Description
技术领域
本发明主要涉及半导体功率器件。更确切的说，本发明是涉及制备场阑绝缘栅双极晶体管(IGBT)的新型结构和方法，从而使缓冲区和发射极的电荷差异最小。
背景技术
由于配置和制备垂直功率器件，尤其是场阑绝缘栅双极晶体管(IGBT)的传统技术在控制背部层的厚度和掺杂浓度方面的不确定性，因此具有很多困难和局限。
场阑IGBT在漂流区的底部含有一个(n-型)场阑(缓冲)层，在缓冲层下方有一个很薄的植入(p-型)集电极区。与穿通IGBT相比，集电极区的电荷数量很少，因此可以控制少数载流子的注入。缓冲层使电场截止(即作为一个“场阑”)。对于场阑IGBT而言，仔细控制缓冲层以及集电极层中的电荷水平非常重要。
图1表示在N-外延层中制成的一种传统的场阑IGBT，其厚度约为45微米，掺杂浓度约为2E14/cm3。半导体衬底承载具有背部层的外延层，缓冲层带有2.5E12/cm2电荷，P集电极层带有1E13/cm2的电荷。漏极/集电极连接在P-集电极层的底面。
为了确保场阑IGBT具有很高的击穿电压，就要密切控制背部层的电荷水平。还必须非常精准地控制背部层电荷，以便在传导损耗(VCE，sat)和开关损耗之间取得良好的平衡。
为了制备背部层，传统制备方法的背部处理步骤如图1A-1至1A-5以及图1B-1至1B-5所示。图1A-1表示N型硅层的初始材料具有2E14/cm3的掺杂浓度。初始材料为一个单独的半导体衬底层，顶部无需额外的外延层。在图1A-2中，完成顶端处理步骤，以便在衬底顶端形成IGBT结构。在图1A-3中，利用背部研磨，将衬底层减薄至所需的厚度。在图1A-4中，利用背部N-型植入，首先在N-外延层的底部构成一个N缓冲层，然后通过P-型植入制备底部P集电极层。在图1A-5中，形成一个背部金属层作为漏极/集电极电极。该工艺需要两次背部植入和激活/退火操作。在背部层的退火操作只能在低温下进行，这是由已经形成的顶部金属层所带来的限制——金属层不能承受很高的退火温度。然而，该限制会导致N-缓冲层的性能变差并且不稳定，从而阻挡漏电流。所形成的N-缓冲作为一个阻挡结，并且阻挡结要求退火工艺修复全部的晶体损伤，否则器件就会有很高的漏电流，性能很差正是由这个事实所引起的。
图1B-1至1B-5表示制备IGBT的一种可选的传统方法。在图1B-1中，所形成的硅衬底的初始材料带有一个较低的N-衬底层，N-缓冲层承载着它上面的N-外延层，其体积掺杂浓度为2E14/cm3。在图1B-2中，完成顶部处理步骤，以便在衬底顶端形成IGBT结构。在图1B-3中，利用背部研磨，将较低的N衬底层减薄至预设的厚度。理想情况下，较低的N衬底层的预设厚度以及体积掺杂浓度，会使N缓冲区达到所需的单位面积上电荷水平(例如2.5E12/cm2)。在图1B-4中，利用背部P-本体植入，制备底部P型层。在图1A-5中，形成背部金属层，作为漏极电极。由于N缓冲层已经掺杂成为初始的较低的衬底层，因此该方法在背部研磨N缓冲层之后，不需要高温退火。然而，制备工艺遇到的困难是，不能在严格控制的公差范围内精准地控制背部研磨的厚度。背部研磨厚度的差异将导致N缓冲层的厚度差异，从而改变N缓冲层中的电荷水平。N缓冲层厚度的不确定性会导致这种器件对N-缓冲电荷差异的高度敏感，从而对IGBT器件的性能产生不利的影响。此外，器件阻挡/PNP增益的性能也对N-缓冲电荷非常敏感，背部研磨工艺中厚度控制的不确定性会损害该增益。
因此，有必要提出一种新型的制备方法，以解决上述难题与局限。更确切的说，还必须要求这种新型的制备方法可以简化工艺流程，从而在新型改良的场阑IGBT中，实现节省成本，生产良率以及器件性能的可靠性。
发明内容
因此，本发明的一个方面在于，提出了一种新型改良的器件结构，以及制备IGBT等半导体功率器件的方法，由于制备IGBT的方法仅需要在背部进行一次植入操作，从而简化了背部处理流程。
本发明的另一方面在于，提出了一种新型改良的器件结构，以及制备带有缓冲区的IGBT等半导体功率器件的方法，从而获得很好的电荷控制，在形成顶端金属之前，缓冲区的掺杂物被全部激活，使所形成的缓冲区作为一个基本没有缺陷的层，从而大幅提高性能。事实上，所形成的缓冲区作为初始晶圆的一部分，在顶端处理之前就已设置好它的厚度和电荷水平。
本发明的另一方面在于，提出了一种新型改良的器件结构，以及制备IGBT等半导体功率器件的方法，其中轻掺杂层形成在缓冲层下方，使背部掩膜后续工艺的差异对缓冲层电荷水平或集电极层电荷水平，以及对器件集电极-发射极电压VCE、sat/BV/Eoff(饱和度/击穿电压/关断损耗)性能产生的影响可忽略不计。
在本发明的较佳实施例中，主要提出了一种形成在半导体衬底中的绝缘栅双极晶体管(IGBT)。该IGBT含有一个第一导电类型的缓冲层，在一个第一导电类型的外延层下方形成。该外延层具有本体和源极区，并且承载着IGBT的栅极电极。IGBT还含有轻掺杂层和第二导电类型的掺杂层，沉积在缓冲层下方以及所述的IGBT的集电极上方，连接到所述的半导体衬底的底面上，其中第二导电类型的掺杂层的掺杂浓度高于轻掺杂层，其中轻掺杂层沉积在第二导电类型的掺杂层上方。轻掺杂层可以是轻掺杂的N-型或P-型，或者也可以是本征半导体。在底部的第二导电类型的掺杂层可以作为IGBT的集电极区域。
此外，本发明提出了一种用于制备半导体功率器件的方法，包括在第二导电类型的半导体衬底上生长一个第一导电类型的外延层。所形成的外延层的底部具有一个较重掺杂部分，作为缓冲层。因此，该方法在外延层顶部进行工艺流程制备半导体功率器件的顶部之前，将外延层的底部制成缓冲层，可以精确地控制层电荷量。
阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
附图说明
图1表示一种传统的IGBT的剖面图。
图1A-1至1A-5和1B-1至1B-5表示用于制备图1所示的传统IGBT的工艺流程的两个剖面图。
图2A至2E表示用于制备本发明所述的IGBT的工艺流程的一系列剖面图。
具体实施方式
以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。
本发明提出了一种用于制备场阑绝缘栅双极晶体管(IGBT)的方法，通过改良的背部处理工艺，在背部仅需要一个单独的植入操作，简化了制备流程。由于在半导体衬底的顶部进行处理工艺，制备IGBT器件的顶部金属层之前，通过外延生成，缓冲层已经与它的掺杂物一起形成结晶形状，因此制备IGBT的这种新方法进一步改善了对缓冲层(即场阑)电荷的控制以及层的质量。后续用于激活缓冲层掺杂物的退火工艺就不是必需的，这是因为当外延生成缓冲层时，所有的掺杂物都已经被激活了。通过这种新型改良的结构和制备方法，可以获得更好的器件性能。
图2A至2E表示用于制备本发明所述的场阑IGBT器件工艺的一系列剖面图。图2A表示一个轻掺杂的半导体衬底105，承载着第一(N-)外延层110和第二(N-)外延层115，作为双(N-型)外延层。所形成的第一外延层110的厚度和掺杂浓度适宜制备(N-型)IGBT缓冲层所需的单位面积上的电荷浓度(例如2.5E12/cm2)。图2B表示一种作为垂直IGBT的IGBT器件100的正面。该IGBT 100为垂直IGBT器件，源极/发射极电极130沉积在顶面上。栅极135位于栅极绝缘层125(例如栅极氧化物)上方。所形成的(N+)源极区120位于源极/发射极电极130下方，包围在(P+)本体接触区145中，并且(P)本体区140从下面延伸到(N+)源极区120的边缘，一直到栅极绝缘层125下方的区域。当栅极电压超过所用的阈值电压时，MOSFET开启，然后接通IGBT的(PNP)双极晶体管。电流从源极区120和P+本体接触区145开始传导，穿过P-本体区140，到N-外延层115和(N-型)缓冲层110，到轻掺杂的衬底105-1和P-型层104，然后到达贴装在底面的集电极101，如图2E所示。
完成制备顶端IGBT器件结构的工艺流程之后，图2C表示后续的制备工艺，通过背部研磨轻掺杂的衬底层105的背部，向下打磨到具有预设厚度的剩余轻掺杂的衬底层105-1。轻掺杂的衬底层105(和105-1)可以是极其轻掺杂的P-型或N-型，或者图2A至2C中的本征半导体。在图2D中，P-型层104在剩余轻掺杂的衬底层105-1的底面上形成，例如通过背部(P掺杂)植入。在图2E中，金属层101在底面上形成。第一外延层110最初在图2A中形成，从而带有缓冲层所需的厚度和掺杂浓度。缓冲层110无需进行进一步的退火处理。因此，缓冲层的电荷水平的设置，不受背部研磨差异的影响，也不需要任何后续的退火处理。(P-型)集电极区由P-型层104构成。剩余的衬底层105-1是轻掺杂的，因此它并不能为总体的P集电极区电荷提供很多的电荷。因此，背部研磨的差异不会对P集电极区104或N缓冲层110的电荷水平产生较大的影响。衬底层105/105-1可以是轻掺杂的P-型、轻掺杂的N-型或本征半导体。P型层104将局限于如上所述的低温退火工艺。然而，该层并不会构成阻挡结，仅需要中等的掺杂水平，以便限制PNP晶体管控制开关损耗的增益。因此，部分激活P集电极区，适合在场阑IGBT中的开关和传导损耗之间实现良好的平衡。虽然集电极区的电荷水平仍然很重要，但是对于高比例地激活植入掺杂物，或对所有的植入损害退火等并不是非常关键。作为示例，集电极层的电荷水平可以约为1E13/cm2。因此，即使低温退火仅激活一小部分的植入掺杂物，但只要控制住激活掺杂物的总量，器件仍将运行良好。
举例来说，但不仅限于此例，集电极区的低温退火可以通过很多技术实现，包括烘箱加热、激光退火或微波退火。集电极区的退火也可以作为集电极金属退火。
上述工艺流程提出了一种在半导体衬底中形成的绝缘栅双极晶体管(IGBT)。该IGBT含有一个第一导电类型的缓冲层，在第一导电类型的外延层下方形成，用于制备本体和源极区以及承载IGBT的栅极电极。当然，沟槽栅极可以用于取代平板栅极。该IGBT还含有一个轻掺杂的衬底层以及一个第二导电类型的掺杂层，沉积在缓冲层下方以及IGBT的漏极/集电极上方，贴装到半导体衬底的底面，其中第二导电类型的掺杂层的掺杂浓度高于轻掺杂的衬底层，其中第二导电类型的轻掺杂衬底层沉积在第二导电类型的掺杂层上方。在一个较佳的实施例中，第一导电类型的缓冲层为N-型缓冲层，沉积在N-型外延层下方。P-型本体区和N-型源极区在N-型外延层中形成。第二导电类型的底部掺杂层含有一个P-型层，P-型层的P浓度高于轻掺杂的衬底层。在一个典型的实施例中，第一导电类型的缓冲层为N-型缓冲层，其掺杂浓度范围为5e15至1e16cm-3，厚度范围为5至10μm(如约为2.5e12cm-2)。在另一个典型的实施例中，沉积在缓冲层下方的掺杂层含有一个轻掺杂的衬底层，其P-型或N-型浓度范围从1e13至1e15cm-3(或者小于1e15cm-3)或本征半导体，P-型层具有的P-型电荷浓度范围从5e16至5e18cm-3，厚度约为0.5μm(例如约为1e13cm-2)，沉积在轻掺杂的衬底层下方。作为集电极区的底部P-型层的厚度约为0.5μm。剩余轻掺杂的衬底层的厚度并不重要——重要的是，对于背部掩膜工艺来说，不能一直接触到缓冲层。例如，如果背部掩膜技术的变化幅度为+/-2μm，那么制造时要争取将轻掺杂的衬底向下背部掩膜到约为4或5微米深。在另一个较佳的实施例中，第一导电类型的缓冲层为N-型缓冲层，沉积在N-型外延层下方，其中形成有一个P-型本体区和一个N-型源极区，其中N-型缓冲层由一个N-型层构成，它具有无缺陷层的特征或在高温下激活的特性。
在另一个实施例中，第一导电类型的缓冲层为P-型缓冲层，沉积在P-型外延层下方，其中具有一个N-型本体区和一个P-型源极区。一个轻掺杂的衬底层可以位于P-型缓冲层下方。一个N-型集电极层可以位于轻掺杂的衬底下方，所述的轻掺杂的衬底层的掺杂浓度小于N-型集电极层。
与传统的制备方法相比，本发明所提出的工艺优势在于，仅需要一次单独的背部植入，而不是像传统工艺所要求的那样需要多次背部植入。由于已经在初始的半导体处理中制备了缓冲区，因此不像传统工艺那样需要额外的退火处理。此外，在进行背部掩膜时，轻掺杂衬底的厚度差异不会影响缓冲或集电极层的电荷。因此，精确控制背部处理的要求可以轻松实现。可以通过简化的更加可控的工艺流程，制备更加可靠的高性能的IGBT。
事实上，本发明提出了一种用于制备半导体功率器件的方法。该方法包括在一个轻掺杂的半导体衬底上生成一个第一导电类型的外延层。该方法还包括生成外延层，使外延层的底部作为缓冲层，在处理外延层顶部制备半导体功率器件的顶部之前，可以精确地控制层电荷量。然后，背部研磨轻掺杂的半导体衬底底部，但不能一直到缓冲层。接下来，对背部研磨过的衬底底部进行掺杂，例如通过植入，形成第二导电类型的掺杂层，作为集电极区。
尽管本发明已经详细说明了现有的较佳实施例，但应理解不应局限于这些说明内容。本领域的技术人员阅读上述详细说明后，各种变化和修正无疑将显而易见。例如，尽管以上说明所述的是N-通道IGBT器件，但是本发明通过将区域和层的极性反转，也可轻松用于P-通道IGBT。而且，尽管本说明所述的是平板栅极IGBT，但是本发明也可用于沟槽栅极IGBT。因此，所附的权利要求书应涵盖本发明的真实意图和范围内的全部变化和修正。
Claims (20)
1.一种在半导体衬底中形成的绝缘栅双极晶体管，其特征在于，包括：
一个第一导电类型的缓冲层，在一个第一导电类型的外延层下方形成，所述的外延层具有一个本体区和一个源极区；
一个轻掺杂层沉积在缓冲层下方；以及
一个第二导电类型的集电极层，沉积在轻掺杂层的下方以及集电极上方，所述的集电极贴装到所述的半导体衬底的底面，其中集电极层的掺杂浓度高于所述的轻掺杂层。
2.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述的轻掺杂层为P-型、N-型或本征半导体。
3.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述的绝缘栅双极晶体管是一个场阑绝缘栅双极晶体管。
4.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述的第一导电类型为N导电类型，第二导电类型为P导电类型。
5.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述的第一导电类型的缓冲层的掺杂浓度范围为5e15至1e16cm-3，厚度范围为5至10μm。
6.如权利要求5所述的绝缘栅双极晶体管，其特征在于，沉积在缓冲层下方的所述轻掺杂层的掺杂浓度小于1e15cm-3，沉积在缓冲层下方的第二导电类型的集电极层的电荷浓度范围为5e16至5e18cm-3。
7.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述的第一导电类型的缓冲层为N-型缓冲层，沉积在N-型外延层下方，构成P-型本体区和N-型源极区，其中所述的N-型缓冲层由一个N-型层构成，具有无缺陷层的特点或在高温下激活的特性。
8.如权利要求1所述的绝缘栅双极晶体管，其特征在于，所述的第一导电类型为P型，所述的第二导电类型为N型。
9.一种在半导体衬底中形成的垂直绝缘栅双极晶体管，其特征在于，包括：
一个第一导电类型的缓冲层，在第一导电类型的顶部半导体层下方形成，第二导电类型的本体区和第一导电类型的源极区在所述的顶部半导体层中形成；
一个轻掺杂的衬底层，沉积在缓冲层下方；以及
一个第二导电类型的集电极层，沉积在轻掺杂的衬底层下方以及所述的绝缘栅双极晶体管的集电极上方，贴装到所述的半导体衬底的底面，其中第二导电类型的集电极层的掺杂浓度大于所述的轻掺杂的衬底层，其中所述的轻掺杂的衬底层的掺杂浓度小于1e15cm-3。
10.如权利要求9所述的绝缘栅双极晶体管，其特征在于，所述的集电极层的电荷浓度范围为5e16至5e18cm-3。
11.一种用于制备垂直绝缘栅双极晶体管的方法，其特征在于，包括：
在轻掺杂的半导体衬底上方，生长一个第一导电类型的第一外延层；
在第一外延层上方，生长一个第一导电类型的第二外延层；并且
退火并处理该半导体，将第一外延层作为绝缘栅双极晶体管的缓冲层，可以精确地控制层的电荷量。
12.如权利要求11所述的方法，其特征在于，还包括：
在第二外延层的顶部进行处理工艺，以制备一个第二导电类型的本体区，包围着第一导电类型的源极区；
从底面开始背部研磨轻掺杂的半导体衬底，将衬底研磨至可控的背部厚度，其中背部研磨不能触及第一外延层。
13.如权利要求12所述的方法，其特征在于，还包括：
用第二导电类型的掺杂物，掺杂背部研磨后的轻掺杂的半导体衬底的底部，以制备第二导电类型的底部半导体层，其掺杂浓度高于轻掺杂的半导体衬底的掺杂浓度。
14.如权利要求13所述的方法，其特征在于，还包括：
在第二导电类型的底部半导体层下方的底面上制备一个底部金属层，作为所述的绝缘栅双极晶体管的集电极。
15.如权利要求11所述的方法，其特征在于，所述的生成第一和第二外延层的步骤是指：在轻掺杂衬底上，生成第一和第二N-型外延层。
16.如权利要求11所述的方法，其特征在于，所述的生成第一外延层的步骤是指：生成掺杂浓度范围为5e15至1e16cm-3、厚度范围为5至10μm的第一外延层。
17.如权利要求11所述的方法，其特征在于，所述的生成第一导电类型的第一外延层的步骤是指：生成第一外延层，作为N型外延层。
18.如权利要求11所述的方法，其特征在于，所述的生成第一导电类型的第一外延层的步骤是指：生成第一外延层，作为P型外延层。
19.如权利要求11所述的方法，其特征在于，在轻掺杂的半导体衬底上方，生成第一导电类型的第一外延层的步骤是指：在半导体衬底上方，生成具有电荷浓度范围为1e13至1e15cm-3或本征半导体的第一导电类型的第一外延层。
20.如权利要求19所述的方法，其特征在于，所述的生成第一外延层的步骤是指：生成具有掺杂浓度范围为5e15至1e16cm-3、厚度范围为5至10μm的第一外延层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/804,838 | 2010-07-30 | ||
| US12/804,838 US8283213B2 (en) | 2010-07-30 | 2010-07-30 | Method of minimizing field stop insulated gate bipolar transistor (IGBT) buffer and emitter charge variation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102347355A true CN102347355A (zh) | 2012-02-08 |
| CN102347355B CN102347355B (zh) | 2014-08-06 |
Family
ID=45525836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110156814.0A Active CN102347355B (zh) | 2010-07-30 | 2011-05-30 | 最小化场阑igbt的缓冲区及发射极电荷差异的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8283213B2 (zh) |
| CN (1) | CN102347355B (zh) |
| TW (1) | TWI459554B (zh) |
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|---|---|
| US20120025261A1 (en) | 2012-02-02 |
| CN102347355B (zh) | 2014-08-06 |
| TWI459554B (zh) | 2014-11-01 |
| TW201205805A (en) | 2012-02-01 |
| US8283213B2 (en) | 2012-10-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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|
| TR01 | Transfer of patent right |