JP3969256B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に絶縁ゲート型バイポーラトランジスタ(以下、IGBTとする)を構成する半導体装置の製造方法に関する。
【0002】
【従来の技術】
図7は、従来のプレーナ構造のパンチスルー型IGBT(以下、PT−IGBTとする)を示す縦断面図である。図7に示すように、PT−IGBTは、n-ドリフト層11、n+バッファー層12およびp+コレクタ層13からなるエピタキシャルウェハ10の、n-ドリフト層11の表面(ウェハ表面)にp+ベース領域14、n+エミッタ領域15、ゲート絶縁膜16、ゲート電極17およびエミッタ電極18が形成され、p+コレクタ層13の表面(ウェハ裏面)にコレクタ電極19が形成された構成となっている。PT−IGBTでは、オフ時にn-ドリフト層11内が完全に空乏化し、空乏層がn+バッファー層12まで到達する。
【0003】
縦型IGBTでは、オン電圧を低くするため、p+コレクタ層13の濃度を濃くしてできるだけ電気抵抗を小さくする必要がある。その結果、p+コレクタ層13からn-ドリフト層11内に注入されるキャリアが非常に多くなり、スイッチング損失およびスイッチング速度の著しい悪化を招く。そこで、ライフタイムキラーの導入により、デバイス特性を調整する必要がある。
【0004】
図8は、従来のプレーナ構造のノンパンチスルー型IGBT(以下、NPT−IGBTとする)を示す縦断面図である。図8に示すように、NPT−IGBTは、n-ドリフト層21を構成するFZウェハの表面にp+ベース領域24、n+エミッタ領域25、ゲート絶縁膜26、ゲート電極27およびエミッタ電極28が形成されている。また、FZウェハの裏面にp+コレクタ層23が低温拡散技術プロセスにより形成され、さらにp+コレクタ層23の表面(ウェハ裏面)にコレクタ電極29が形成されている。
【0005】
NPT−IGBTでは、オフ時にn-ドリフト層21内が完全に空乏化せず、空乏層はp+コレクタ層23に到達しない。NPT−IGBTでは、ライフタイムキラーを導入せずに、p+コレクタ層23の濃度および厚さにより、デバイス特性のオン電圧やスイッチング特性が調整される。
【0006】
近時、さらなる低損失化を図るため、PT−IGBTとNPT−IGBTのそれぞれの長所を兼ね備えるフィールドストップ型IGBT(以下、FS−IGBTとする)がLaskaらにより提案されている(たとえば、非特許文献1を参照。)。FS−IGBTは、n-ドリフト層、n+フィールドストップ層およびp+コレクタ層からなる。n+フィールドストップ層を設けることにより、必要な耐圧を得るためのn-ドリフト層を薄くすることができるので、オン電圧を低減させることができる。また、FS−IGBTでは、そのデバイス特性がコレクタ側からのキャリア注入効率で決まり、p+コレクタ層およびn+フィールドストップ層の濃度や厚さにより調整されるため、NPT−IGBTと同様に、ライフタイムキラーは導入されない。
【0007】
上述したFS−IGBTまたはそれに類似したデバイスを作製する方法として、つぎの2つが知られている。第1の方法は、FZウェハを研磨して薄くした後に、イオン注入および熱拡散をおこなってn+フィールドストップ層およびp+コレクタ層を形成する方法である。第2の方法は、従来のn-ドリフト層、n+バッファー層およびp+コレクタ層を構成するエピタキシャルウェハを用い、p+コレクタ層を0.5μm程度の厚さとなるように研磨する方法である。この第2の方法では、n+バッファー層はPT−IGBTと同じである(たとえば、非特許文献2を参照。)。
【0008】
ところで、縦型パワーデバイスであるIGBTでは、総合損失を低減するため、ウェハを薄く削り、デバイス厚をできるだけ薄くする試みがなされている。現段階において想定される厚さは、たとえば、1200Vの耐圧クラスのデバイスでは、PT−IGBTで350μm程度であり、NPT−IGBTで200μm程度である。FS−IGBTではさらに薄く、その厚さは150μm程度である。また、600Vの耐圧クラスでは、PT−IGBTの厚さは350μm程度であるが、NPT−IGBTおよびFS−IGBTの厚さはそれぞれ100μmおよび75μm程度と、1200Vクラスに比べて薄くなる。耐圧クラスが低くなるとさらに薄くなる。
【0009】
【非特許文献1】
T.Laska.Mmunzer,F.Pfirsch,C.Schaeffer,T.Schmidt,ISPSD’00,P.355−358,(2000)
【0010】
【非特許文献2】
T.Matsudai,H.Nozaki,S.Umekawa,M.Tanaka,M.Kobayashi,H.Hattori,and,A.Nakagawa,ISPSD’01,P.441−444,(2001)
【0011】
【発明が解決しようとする課題】
デバイス厚を薄くするためにウェハを削る工程は、IGBTの製造プロセスに限らず、たとえばカード型ICの製造プロセスにも用いられている。しかしながら、IGBTでは、ウェハ裏面を研削して所望の厚さにした後に、たとえばフィールドストップ層やコレクタ層を、それらの厚みを含めたドーピング・プ口ファイルを制御しつつ、作製し、さらにコレクタ層にオーミック接触する電極を形成する必要があるため、カード型ICのようにウェハを単純に削ることはできない。つまり、カード型ICを製造する際にウェハを薄く削る技術を、そのままIGBTの製造プロセスに適用することはできない。
【0012】
本発明は、上記事情に鑑みてなされたものであって、薄いデバイス厚のIGBTを、フィールドストップ層やコレクタ層のドーピング・プ口ファイルを制御しつつ作製することができる半導体装置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、第1導電型のシリコン半導体ウェハの裏面に、第1導電型の不純物をイオン注入する工程と、前記半導体ウェハの裏面に、表面が絶縁性の支持基板を貼り付ける工程と、前記半導体ウェハの表面を切削する工程と、前記半導体ウェハの表面に半導体素子の表面構造を作製する工程と、前記支持基板を取り除く工程と、前記半導体ウェハの裏面に第2導電型の不純物をイオン注入する工程と、前記第2導電型の不純物を熱処理により拡散させる工程と、前記半導体ウェハの裏面にオーミック電極を形成する工程と、を順におこなうことを特徴とする。
【0014】
また、上記目的を達成するため、本発明にかかる半導体装置の製造方法は、第1導電型のシリコン半導体ウェハの裏面に、表面が絶縁性の支持基板を貼り付ける工程と、前記半導体ウェハの表面を切削する工程と、前記半導体ウェハの表面に半導体素子の表面構造を作製する工程と、前記支持基板を取り除く工程と、前記半導体ウェハの裏面に第1導電型の不純物および第2導電型の不純物をイオン注入する工程と、前記第1導電型の不純物および前記第2導電型の不純物を熱処理により拡散させる工程と、前記半導体ウェハの裏面にオーミック電極を形成する工程と、を順におこなうことを特徴とする。
【0015】
これらの発明において、前記半導体素子の表面構造はトレンチ構造であってもよいし、プレーナ構造であってもよい。また、前記半導体素子が絶縁ゲート型バイポーラトランジスタである場合には、そのドリフト層の厚さは、素子耐圧値をVceとすると、0.077×Vce[μm]以下であり、またドリフト層の比抵抗は400[Ωcm]以下であるとよい。
【0016】
この発明によれば、絶縁性の支持基板上に半導体ウェハを貼り付けたSOI(シリコン・オン・インシュレーター)ウェハの状態で、半導体ウェハの切削および半導体素子の表面構造の作製がおこなわれる。さらに支持基板を貼り付ける前にイオン注入をおこなう場合には、そのイオン注入もSOIウェハの状態でおこなわれる。
【0017】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
実施の形態1.
図1は、本発明の実施の形態1にかかる半導体装置の製造方法を示す工程図である。図1に示すように、まず、比抵抗が400[Ωcm]以下である高比抵抗のn型FZウェハ41を用意する[同図(a)]。そして、用意したFZウェハ41の裏面、すなわち後の工程で支持基板42に接合される面に、n型の不純物をイオン注入する[図1(b)]。注入されたn型の不純物は、後の表面構造の作製工程における熱履歴により自然と拡散し、数μm以上の深さのフィールドストップ層を形成する。
【0018】
ついで、FZウェハ41を、表面が酸化膜等の絶縁膜で被覆された支持基板42に、ダイレクト・ボンディングにより貼り合わせ、SOIウェハ43とする[図1(c)]。その後、SOIウェハ43の状態のまま、FZウェハ41の表面を切削し、所望の厚さとする[図1(d)]。つづいて、FZウェハ41の切削した面に、IGBTなどの半導体素子の表面構造44、たとえばp+ベース層、トレンチ、ゲート絶縁膜、ゲート電極、n+エミッタ領域およびエミッタ電極などを作製する[図1(e)]。なお、図1では、表面構造44が形成された層は太線で示されている。
【0019】
ついで、SOIウェハ43の支持基板42をバックグラインドおよびウェット・エッチングにより除去し、FZウェハ41のみを残す[図1(f)]。そして、FZウェハ41の裏面、すなわち半導体素子の表面構造44が形成されていない面に、p型の不純物をイオン注入する[図1(g)]。その後、熱処理をおこない、注入されたp型不純物を活性化させてコレクタ層(図示せず)を形成する[図1(h)]。最後に、コレクタ層の表面、すなわちFZウェハ41の裏面に、コレクタ層にオーミック接触するコレクタ電極(オーミック電極45)を形成する[図1(i)]。なお、図1では、コレクタ電極(オーミック電極45)は、半導体素子の表面構造44とは反対の面に、太線で示されている。
【0020】
上述した実施の形態1によれば、SOIウェハ43の状態で、ウェハの貼り合わせ前のイオン注入や、FZウェハ41の切削や、半導体素子の表面構造44の作製をおこなうので、デバイス厚みの制御性がよいという効果が得られる。また、フィールドストップ層およびコレクタ層のドーピング・プロファイルの制御性がよいという効果が得られる。また、SOIウェハの厚さは、たとえば600[μm]程度と厚いので、製造段階におけるFZウェハ41の割れ不良が殆どなく、良品率が大幅に向上するという効果が得られる。
【0021】
また、実施の形態1によれば、たとえばFS−IGBTにおいてドリフト層となるFZウェハ41が高比抵抗であることによって、ドリフト層内を空乏層が速く伸びて、キャリアを速く吐き出すことができるので、ターンオフ損失を低減することができる。ところで、高比抵抗のドリフト層を有するFS−IGBTでは、従来の比抵抗(40[Ωcm]程度)のドリフト層を有する素子よりもターンオフ速度が速いので、振動波形を抑制するために深いフィールドストップ層が必要となる。実施の形態1によれば、ウェハの貼り合わせの前に、フィールドストップ層を形成するためのイオン注入をおこなっておき、IGBTの表面構造44を作製する際の熱履歴を経ることによって、より深いフィールドストップ層を形成することができる。したがって、ターンオフ時の振動波形を抑制することができる。
【0022】
実施の形態2.
図2は、本発明の実施の形態2にかかる半導体装置の製造方法を示す工程図である。図2に示すように、まず、従来同様の比抵抗(40[Ωcm]程度)のn型FZウェハ51を用意し[同図(a)]、それを、表面が酸化膜等の絶縁膜で被覆された支持基板52に、ダイレクト・ボンディングにより貼り合わせて、SOIウェハ53とする[図2(b)]。そして、実施の形態1と同様に、SOIウェハ53の状態のまま、FZウェハ51の表面を切削し[図2(c)]、半導体素子の表面構造54(図2に太線で示す)を作製する[図2(d)]。
【0023】
ついで、実施の形態1と同様にしてSOIウェハ53の支持基板52を除去する[図2(e)]。そして、残ったFZウェハ51の裏面に、n型の不純物およびp型の不純物をイオン注入する[図2(f)]。その後、熱処理をおこない、注入されたn型不純物およびp型不純物を活性化させてフィールドストップ層およびコレクタ層(図示せず)を形成する[図2(g)]。最後に、FZウェハ51の裏面にコレクタ電極(オーミック電極55(図2に太線で示す))を形成する[図2(h)]。
【0024】
上述した実施の形態2によれば、実施の形態1と同様に、デバイス厚みの制御性がよい、フィールドストップ層およびコレクタ層のドーピング・プロファイルの制御性がよい、良品率が大幅に向上するという効果が得られる。
【0025】
【実施例】
図6は、(a)PT−IGBT、(b)NPT−IGBTおよび(c)FS−IGBTについて、素子耐圧印加時の素子内部の電界強度を模式的に示す図である。素子の耐圧値は、図6中の電界強度とデバイス厚の積分値となる。また、電界強度のピーク値はエミッタ側のアバランシェにより決まるので、材料固有と考えることができる。つまり、各耐圧クラスに最低限必要な耐圧が得られ、かつ最も特性がよくなる、すなわちウェハ厚を最も薄くすることができる電界分布は、図6(d)に「理想の電界分布」として示す真四角の電界分布である。この真四角の電界分布を得るためには、ドリフト層の比抵抗を非常に高くする必要がある。そこで、以下の実施例1では、高比抵抗のFZウェハを用いている。
【0026】
(実施例1)
上述した実施の形態1にしたがって、耐圧クラス600Vのトレンチ構造を有するFS−IGBTを作製した。図3に、作製したFS−IGBTの構造を示す。図3に示すように、n-ドリフト層31を構成するFZウェハの表面に、p+ベース層34が形成されている。トレンチは、p+ベース層34を貫通してn-ドリフト層31に達している。このトレンチの内側には、ゲート絶縁膜36が形成されており、その内側はゲート電極37で埋められている。また、p+ベース層34においてトレンチの側部には、n+エミッタ領域35が形成されている。さらに、ウェハ表面には、n+エミッタ領域35およびp+ベース層34に接触するエミッタ電極38が形成されている。一方、FZウェハの裏面には、n+フィールドストップ層32およびp+コレクタ層33が形成されている。p+コレクタ層33の表面(ウェハ裏面)には、コレクタ電極39が形成されている。
【0027】
ここで、比抵抗ρが200[Ωcm]のFZウェハを用いた。また、フィールドストップ層を形成するためのイオン注入では、n型の不純物としてリンを用い、その表面濃度が1×1016[cm-2]程度になるようにした。また、ウェハ厚が55[μm]となるようにFSウェハの表面を切削した。FS−IGBTの表面構造を作製している間に、フィールドストップ層の拡散厚さは5[μm]となった。また、表面構造を作製した結果、表面の電極などの厚さは5[μm]であり、したがってSOIの支持基板を除去した後の厚さは60[μm]であった。また、コレクタ層を形成するためのイオン注入では、p型の不純物としてボロンを用い、そのピーク濃度が5×1017[cm-2]になるようにした。
【0028】
(実施例2)
上述した実施の形態2にしたがって、耐圧クラス600Vのトレンチ構造を有するFS−IGBTを作製した。作製されたFS−IGBTの構造は、図3に示す構造と同じである。FZウェハの比抵抗ρは40[Ωcm]であった。また、ウェハ表面の切削により、ウェハ厚を70[μm]とした。また、表面の電極などの厚さが5[μm]であるため、SOIの支持基板を除去した後の厚さは75[μm]であった。また、フィールドストップ層を形成するためのイオン注入では、n型の不純物としてリンを用い、そのピーク濃度を5×1016[cm-2]とした。一方、コレクタ層を形成するためのイオン注入では、p型の不純物としてボロンを用い、そのピーク濃度を5×1017[cm-2]とした。
【0029】
図4に、実施例1および実施例2で作製したFS−IGBTと、従来のNPT−IGBTについて、オン電圧とスイッチング・オフ損失とのトレードオフ関係を示す。図4より、実施例1および実施例2とも、従来のNPT−IGBTよりも良好なトレードオフを示していることがわかる。また、図4より、実施例2よりもデバイス厚の薄い実施例1の方が、オン電圧が低減していることがわかる。また、図4より、実施例1は、実施例2よりもドリフト層の比抵抗が高いため、実施例2よりもターンオフ損失が低減していることがわかる。また、図5に、実施例1のFS−IGBTについて、コレクタ電流Icを定格電流の1/10とし、素子耐圧値Vceを定格とし、Tjを室温としたときのターンオフ波形を示す。図5より、ターンオフ時の振動波形のない良好な結果が得られたことがわかる。
【0030】
(実施例3)
実施の形態1にしたがって、耐圧クラス1200VのFS−IGBTを作製した。作製されたFS−IGBTの構造は、図3に示す構造と同じである。また、主な仕様は、実施例1と同じである。ただし、ドリフト層の厚さを85[μm]とした。特に図示しないが、実施例3のFS−IGBTの素子特性は、実施例1の耐圧クラス600VのFS−IGBTと同様に、従来同様の比抵抗を有するFZウェハを用いて作製したFS−IGBTよりも優れたトレードオフを示した。
【0031】
以上において本発明は、FS−IGBTに限らないし、また半導体素子の表面構造をプレーナ型としてもよい。また、IGBTを構成する各層の比抵抗、厚さおよび不純物濃度などの各数値は一例であり、本発明はこれに制限されるものではない。また、上述した説明では、第1導電型をn型とし、第2導電型をp型としたが、その逆でもよい。また、前記半導体素子が絶縁ゲート型バイポーラトランジスタである場合には、そのドリフト層の厚さは、素子耐圧値をVceとすると、0.077×Vce[μm]以下であり、またドリフト層の比抵抗は400[Ωcm]以下であるとよい。また、バッファー層の不純物濃度は、5×1015[cm-3]から1×1017[cm-3]の範囲であるとよい。
【0032】
【発明の効果】
本発明によれば、絶縁性の支持基板上に半導体ウェハを貼り付けたSOIウェハの状態で、ウェハの貼り合わせ前のイオン注入、半導体ウェハの切削および半導体素子の表面構造の作製をおこなうので、デバイス厚みの制御性がよく、またフィールドストップ層およびコレクタ層を、それらのドーピング・プロファイルを制御しつつ、作製することができる。また、SOIウェハが厚いので、製造段階におけるウェハの割れ不良が殆どなく、良品率が大幅に向上するという効果が得られる。
【図面の簡単な説明】
【図1】本発明の実施の形態1にかかる半導体装置の製造方法を示す工程図である。
【図2】本発明の実施の形態2にかかる半導体装置の製造方法を示す工程図である。
【図3】本発明方法により製造されたトレンチ構造のFS−IGBTを示す断面図である。
【図4】実施の形態1および実施の形態2にしたがって作製したFS−IGBTと、従来のNPT−IGBTについて、オン電圧とスイッチング・オフ損失とのトレードオフ関係を示す特性図である。
【図5】実施の形態1にしたがって作製したFS−IGBTのターンオフ波形を示す波形図である。
【図6】各種IGBTについて、素子耐圧印加時の素子内部の電界強度を模式的に示す図である。
【図7】従来のプレーナ構造のPT−IGBTを示す縦断面図である。
【図8】従来のプレーナ構造のNPT−IGBTを示す縦断面図である。
【符号の説明】
31 ドリフト層
32 バッファー層(フィールドストップ層)
33 コレクタ層
34 ベース層
35 エミッタ領域
36 ゲート絶縁膜
37 ゲート電極
38 エミッタ電極
39 コレクタ電極
41,51 シリコン半導体ウェハ(FZウェハ)
42,52 支持基板
44,54 半導体素子の表面構造
45,55 オーミック電極
Claims (4)
- 第1導電型のシリコン半導体ウェハの裏面に、第1導電型の不純物をイオン注入する工程と、
前記半導体ウェハの裏面に、表面が絶縁性の支持基板を貼り付ける工程と、
前記半導体ウェハの表面を切削する工程と、
前記半導体ウェハの表面に半導体素子の表面構造を作製する工程と、
前記支持基板を取り除く工程と、
前記半導体ウェハの裏面に第2導電型の不純物をイオン注入する工程と、
前記第2導電型の不純物を熱処理により拡散させる工程と、
前記半導体ウェハの裏面にオーミック電極を形成する工程と、
を順におこなうことを特徴とする半導体装置の製造方法。 - 第1導電型のシリコン半導体ウェハの裏面に、表面が絶縁性の支持基板を貼り付ける工程と、
前記半導体ウェハの表面を切削する工程と、
前記半導体ウェハの表面に半導体素子の表面構造を作製する工程と、
前記支持基板を取り除く工程と、
前記半導体ウェハの裏面に第1導電型の不純物および第2導電型の不純物をイオン注入する工程と、
前記第1導電型の不純物および前記第2導電型の不純物を熱処理により拡散させる工程と、
前記半導体ウェハの裏面にオーミック電極を形成する工程と、
を順におこなうことを特徴とする半導体装置の製造方法。 - 前記半導体素子は、第1導電型の低不純物濃度のドリフト層の表面側に、第2導電型の高不純物濃度のベース層が形成され、前記ベース層内に第1導電型のエミッタ領域が形成され、前記ドリフト層と前記エミッタ領域との間のチャネル電流路に沿って、ゲート絶縁膜を介してゲート電極が形成され、前記エミッタ領域と前記ベース層の両方にエミッタ電極が接触し、前記ドリフト層の裏面側に、第1導電型のバッファー層および第2導電型の高不純物濃度のコレクタ層が形成され、さらに前記コレクタ層にオーミック接触するコレクタ電極が形成された構成の絶縁ゲート型バイポーラトランジスタであり、
前記ドリフト層の厚さは、素子耐圧値をVceとすると、0.077×Vce[μm]以下であることを特徴とする請求項1または2に記載の半導体装置の製造方法。 - 前記ドリフト層の比抵抗は、400[Ωcm]以下であることを特徴とする請求項3に記載の半導体装置の製造方法。
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