JP5262552B2 - 半導体装置の製造方法及び半導体装置 - Google Patents
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Description
本発明は半導体装置の製造方法及び半導体装置に関し、特に複数の半導体素子を搭載したマルチチップモジュール型の半導体装置の製造方法及び半導体装置に関する。
薄型テレビや携帯電話の小型・軽量化を実現させている要素技術の一つとして、マルチチップモジュールがある。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
マルチチップモジュールは、複数の半導体素子を１つのパッケージ内に封入し、夫々の半導体素子間を配線により接続した構成をなし、システム性能の向上を図ることを特徴としている。
中でも、パワー半導体素子、制御用ＩＣ素子を、同じ支持基板上に２次元的に配置し、これらの素子間をボンディングワイヤで配線したマルチチップパワーデバイスが注目されている（例えば、特許文献１参照）。
特開２００３−２１８３０９号公報
しかし、上記の先行例で開示されたデバイスに於いては、複数の素子間、或いは素子と配線間を多数のボンディングワイヤにて配線している。
このようなボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
このようなボンディングワイヤ形成には、多大な時間を要し、当該デバイスの生産性が向上しないという問題点があった。
本発明はこのような点に鑑みてなされたものであり、生産性の高い半導体装置の製造方法及び半導体装置を提供することを目的とする。
上記課題を解決するために、配線支持基材に選択的に配置された配線パターンに、少なくとも一つの第１の半導体素子の第１の電極並びに前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子の第２の電極を電気的に接続する工程と、前記第１の半導体素子及び前記第２の半導体素子を搭載した前記配線支持基材上に樹脂を配置し、前記第１の半導体素子及び前記第２の半導体素子を前記樹脂により封止した成形体を形成する工程と、前記成形体を研磨して、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置されている前記第１の半導体素子の第３の電極を前記樹脂から表出させる工程と、前記配線支持基材を前記成形体から離し、前記配線パターンが前記第１の電極並びに前記第２の電極と接続している主面とは反対側の前記配線パターンの主面を前記成形体から表出させる工程と、前記成形体から表出させた前記配線パターンに導通する配線層を、印刷、乾燥及び硬化させることにより、前記成形体に積層する工程と、前記樹脂から表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続する工程と、を有し、複数の前記第１の半導体素子を前記配線支持基材上に搭載する場合に、全ての前記第１の半導体素子の前記第３の電極の厚みを、前記配線支持基材の主面からの前記第３の電極の高さのばらつきより厚く形成する、ことを特徴とする半導体装置の製造方法が提供される。
また、配線支持基材に選択的に配置された配線パターンに、少なくとも一つの第１の半導体素子の第１の電極並びに前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子の第２の電極を電気的に接続する工程と、前記第１の半導体素子及び前記第２の半導体素子を搭載した前記配線支持基材上に樹脂を配置し、前記第１の半導体素子及び前記第２の半導体素子を前記樹脂により封止した成形体を形成する工程と、前記成形体を研磨して、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置されている前記第１の半導体素子の第３の電極を前記樹脂から表出させる工程と、前記配線支持基材を前記成形体から離し、前記配線パターンが前記第１の電極並びに前記第２の電極と接続している主面とは反対側の前記配線パターンの主面を前記成形体から表出させる工程と、前記成形体から表出させた前記配線パターンに導通する配線層を、印刷、乾燥及び硬化させることにより、前記成形体に積層する工程と、前記樹脂から表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続する工程と、を有し、前記配線支持基材からの高さが最も高い前記第３の電極が前記第１の半導体素子に残存するように前記樹脂及び前記第３の電極を研磨する、ことを特徴とする半導体装置の製造方法が提供される。
また、配線支持基材に選択的に配置された配線パターンに、少なくとも一つの第１の半導体素子の第１の電極並びに前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子の第２の電極を電気的に接続する工程と、前記第１の半導体素子及び前記第２の半導体素子を搭載した前記配線支持基材上に樹脂を配置し、前記第１の半導体素子及び前記第２の半導体素子を前記樹脂により封止した成形体を形成する工程と、前記成形体を研磨して、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面を前記樹脂から表出させる工程と、表出させた前記反対側の主面に不純物を注入し、前記第１の半導体素子をアニールする工程と、前記反対側の主面に第３の電極を形成する工程と、前記配線支持基材を前記成形体から離し、前記配線パターンが前記第１の電極並びに前記第２の電極と接続している主面とは反対側の前記配線パターンの主面を前記成形体から表出させる工程と、前記成形体から表出させた前記配線パターンに導通する配線層を、印刷、乾燥及び硬化させることにより、前記成形体に積層する工程と、前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
また、複数の第１の半導体素子と、前記第１の半導体素子を制御する第２の半導体素子と、前記第１の半導体素子の第１の電極に接続する第１の配線パターンと、前記第２の半導体素子の第２の電極に接続する第２の配線パターンと、を樹脂により封止した成形体から、前記第１の配線パターン及び前記第２の配線パターンの主面を表出させ、前記第１の配線パターン及び前記第２の配線パターンに導通する、それぞれの配線層を、印刷、乾燥及び硬化させて積層し、前記成形体を研磨して、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置され、全ての厚さが配線支持基材の主面からの高さのばらつきよりも厚く形成された前記第１の半導体素子の第３の電極を表出させ、表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続したことを特徴とする半導体装置が提供される。
また、第１の半導体素子と、前記第１の半導体素子を制御する第２の半導体素子と、前記第１の半導体素子の第１の電極に接続する第１の配線パターンと、前記第２の半導体素子の第２の電極に接続する第２の配線パターンと、を樹脂により封止した成形体から、前記第１の配線パターン及び前記第２の配線パターンの主面を表出させ、前記第１の配線パターン及び前記第２の配線パターンに導通する、それぞれの配線層を、印刷、乾燥及び硬化させて積層し、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置され、配線支持基材からの高さが最も高い、前記第１の半導体素子の第３の電極を、前記第１の半導体素子に残存するように、前記樹脂から表出させ、前記樹脂から表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続した半導体装置が提供される。
また、第１の半導体素子と、前記第１の半導体素子を制御する第２の半導体素子と、前記第１の半導体素子の第１の電極に接続する第１の配線パターンと、前記第２の半導体素子の第２の電極に接続する第２の配線パターンと、を樹脂により封止した成形体から、前記第１の配線パターン及び前記第２の配線パターンの主面を表出させ、前記第１の配線パターン及び前記第２の配線パターンに導通する、それぞれの配線層を、印刷、乾燥及び硬化させて積層し、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置され、配線支持基材からの高さが最も高い、前記第１の半導体素子の第３の電極を、前記第１の半導体素子に残存するように、前記樹脂から表出させ、前記樹脂から表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続した半導体装置が提供される。
上記手段によれば、半導体装置の生産性が向上する。
以下、本実施の形態に係る半導体装置の製造方法を、図面を参照しながら詳細に説明する。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の製造工程のフローを説明する図である。
＜第１の実施の形態＞
図１は第１の実施の形態に係る半導体装置の製造工程のフローを説明する図である。
先ず、配線支持基材に選択的に配置された配線パターンに、少なくとも一つのパワー半導体素子の電極（例えば、主電極、制御用電極）、並びにパワー半導体素子を制御する少なくとも一つの制御用ＩＣ素子の電極を電気的に接続する（ステップＳ１）。
次に、パワー半導体素子及び制御用ＩＣ素子を搭載した配線支持基材上に樹脂を配置し、パワー半導体素子及び制御用ＩＣ素子を樹脂により封止した成形体を形成する（ステップＳ２）。
次に、配線支持基材を成形体から離し、配線パターンが上記の電極と接続している主面とは反対側の配線パターンの主面を成形体から表出させる（ステップＳ３）。
成形体から表出させた配線パターンに導通する配線層を、印刷、乾燥及び硬化させることにより、成形体に積層する（ステップＳ４）。
成形体から表出させた配線パターンに導通する配線層を、印刷、乾燥及び硬化させることにより、成形体に積層する（ステップＳ４）。
このような半導体装置の製造方法であれば、半導体装置の生産性が向上する。
次に、図１に例示した製造工程フローによって製造された半導体装置について説明する。
次に、図１に例示した製造工程フローによって製造された半導体装置について説明する。
図２は第１の実施の形態に係る半導体装置の要部断面図である。
半導体装置１にあっては、金属箔１０ｍａ，１０ｍｂ上に半導体素子２０ｐｃを実装し、金属箔１０ｍｃ，１０ｍｄ上に半導体素子２２ｃｃを実装し、金属箔１０ｍｅ，１０ｍｆ上に半導体素子２１ｐｃを実装している。
半導体装置１にあっては、金属箔１０ｍａ，１０ｍｂ上に半導体素子２０ｐｃを実装し、金属箔１０ｍｃ，１０ｍｄ上に半導体素子２２ｃｃを実装し、金属箔１０ｍｅ，１０ｍｆ上に半導体素子２１ｐｃを実装している。
これらの半導体素子２０ｐｃ，２１ｐｃは、例えば、縦型のパワー半導体素子であり、一方の主面に、主電極（例えば、エミッタ電極）と制御電極（ゲート電極）を配設し、他方の主面に別の主電極（例えば、コレクタ電極）を配設したＩＧＢＴ（Insulated Gate Bipolar Transistor）素子が該当する。
具体的には、半導体素子２０ｐｃは、主面にパッド状のエミッタ電極２０ｅとゲート電極２０ｇを配置している。そして、エミッタ電極２０ｅ、ゲート電極２０ｇは、夫々、金属箔１０ｍａ、金属箔１０ｍｂに半田付けされている。
また、半導体素子２１ｐｃは、主面にパッド状のエミッタ電極２１ｅとゲート電極２１ｇを配置している。そして、エミッタ電極２１ｅ、ゲート電極２１ｇは、夫々、金属箔１０ｍｆ、金属箔１０ｍｅに半田付けされている。
また、半導体素子２２ｃｃは、半導体素子２０ｐｃ，２１ｐｃを制御する制御用ＩＣ素子であり、主面にパッド状の電極２２ｐを複数個配置している。そして、これらの電極２２ｐが金属箔１０ｍｃまたは金属箔１０ｍｄに半田付けされている。
尚、夫々の上記電極とパターニングされた上記金属箔とを接合する接合材には、鉛フリーの半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）が用いられている（図示しない）。
そして、半導体装置１にあっては、これらの半導体素子２０ｐｃ，２２ｃｃ，２１ｐｃが封止用樹脂３０ｒｅにより封止されている。但し、金属箔１０ｍａ〜１０ｍｆの下面は、封止用樹脂３０ｒｅから表出させている。
そして、半導体装置１にあっては、これらの半導体素子２０ｐｃ，２２ｃｃ，２１ｐｃが封止用樹脂３０ｒｅにより封止されている。但し、金属箔１０ｍａ〜１０ｍｆの下面は、封止用樹脂３０ｒｅから表出させている。
また、半導体装置１にあっては、金属箔１０ｍａ〜１０ｍｆに、夫々、パターニングされた導電層（再配線層）１１ｓａ〜１１ｓｆを電気的に接続させている。そして、これらの導電層１１ｓａ〜１１ｓｆの側面及び主面の一部を絶縁層１１ｉにより被覆している。
また、導電層１１ｓａ〜１１ｓｆには、夫々、パターニングされた導電層（再配線層）１２ｓａ〜１２ｓｆを電気的に接続させている。そして、これらの導電層１２ｓａ〜１２ｓｆの側面及び主面の一部を絶縁層１２ｓｒにより被覆している。
更に、半導体装置１の下面側には、導電層１２ｓａ〜１２ｓｆに電気的に接続された外部接続用端子（半田ボール）１３ｂａ〜１３ｂｆを配設している。即ち、半導体装置１は、ＢＧＡ（Ball Grid Array）構造を備えている。
また、半導体装置１にあっては、半導体素子２０ｐｃ，２１ｐｃのエミッタ電極２０ｅ，２１ｅが配置されている主面とは反対側の主面に配置された、夫々のコレクタ電極から、別の配線を引き回し、当該配線に導通する外部接続用端子を設けている（後述）。
尚、上述したエミッタ電極２０ｅ，２１ｅ、ゲート電極２０ｇ，２１ｇ、コレクタ電極の材質は、アルミニウム（Ａｌ）または銅（Ｃｕ）を主成分としている。また、コレクタ電極（裏面電極）においては、下層から、クロム（Ｃｒ）／銅（Ｃｕ）、チタン（Ｔｉ）／銅（Ｃｕ）、ニッケル（Ｎｉ）／銅（Ｃｕ）の２層構造であってもよい。
そして、これらの電極表面には、下層から、ニッケル（Ｎｉ）／金（Ａｕ）鍍金、クロム（Ｃｒ）／銅（Ｃｕ）鍍金、ニッケル（Ｎｉ）／銅（Ｃｕ）鍍金、バナジウム（Ｖ）／銅（Ｃｕ）鍍金、チタン（Ｔｉ）／銅（Ｃｕ）鍍金、或いはクロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）の少なくとも２つを主成分とする合金／銅（Ｃｕ）鍍金が施されている。
このようなクロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）膜は、所謂、易酸化性金属膜であり、酸化され易い性質を有している。従って、電極に自然酸化膜が形成されていたとしても、易酸化性金属が酸化物と結合し易いことから、当該鍍金膜と電極とを強固に密着させることができる。
また、鍍金膜表面を銅（Ｃｕ）とした場合は、金（Ａｕ）よりも安価であることから、半導体装置１のコストダウンを図ることができる。
尚、上記鍍金膜の表面酸化を抑制するために、鍍金膜を形成した直後に、耐熱性フラックス被膜で、当該表面を被覆してもよい。耐熱性フラックス被膜の材質としては、例えば、イミダゾール化合物が適用される。
尚、上記鍍金膜の表面酸化を抑制するために、鍍金膜を形成した直後に、耐熱性フラックス被膜で、当該表面を被覆してもよい。耐熱性フラックス被膜の材質としては、例えば、イミダゾール化合物が適用される。
また、金属箔１０ｍａ〜１０ｍｆの材質は、例えば、銅（Ｃｕ）を主成分としている。
また、導電層１１ｓａ〜１１ｓｆ、導電層１２ｓａ〜１２ｓｆ、外部接続用端子１３ｂａ〜１３ｂｆの材質は、鉛フリーの半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）を主成分としている。そして、導電層１１ｓａ〜１１ｓｆ、導電層１２ｓａ〜１２ｓｆに於いては、ペースト状の半田を硬化させることにより簡便且つ低コストに形成される（後述）。
また、導電層１１ｓａ〜１１ｓｆ、導電層１２ｓａ〜１２ｓｆ、外部接続用端子１３ｂａ〜１３ｂｆの材質は、鉛フリーの半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）を主成分としている。そして、導電層１１ｓａ〜１１ｓｆ、導電層１２ｓａ〜１２ｓｆに於いては、ペースト状の半田を硬化させることにより簡便且つ低コストに形成される（後述）。
また、絶縁層１１ｉの材質は、エポキシ樹脂（ＥＰ）、ポリイミド樹脂（ＰＩ）、ポリフェニレンエーテル樹脂（ＰＰＥ）、ベンゾシクロブテン樹脂（ＢＣＢ）、フルオレン樹脂の何れかを主成分としている。また、絶縁層１２ｓｒは、所謂ソルダレジストであり、その材質はエポキシ樹脂、アクリル樹脂、或いはポリイミド樹脂を主成分としている。
また、封止用樹脂３０ｒｅの材質は、例えば、エポキシ樹脂を主成分としている。更に、封止用樹脂３０ｒｅ中には、アルミナ（Ａｌ2Ｏ3）、酸化ケイ素（ＳｉＯ2）で構成された無機フィラーを含浸させてもよい。
このように、半導体装置１は、パワー半導体素子、制御用ＩＣ素子を備え、制御用ＩＣ素子がパワー半導体素子を制御している。そして、夫々の素子の電極に導通する金属箔１０ｍａ〜１０ｍｆ、導電層１１ｓａ〜１１ｓｆ及び導電層１２ｓａ〜１２ｓｆにより、半導体装置１の主回路、信号回路、或いは電源用回路等を構成している。
尚、上記ＩＧＢＴ素子に代わる素子として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）素子を用いてもよい。
また、半導体装置１に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではなく、少なくとも一つのパワー半導体素子と、当該パワー半導体素子を制御する少なくとも一つの制御用ＩＣ素子を備えていればよい。
また、半導体装置１に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではなく、少なくとも一つのパワー半導体素子と、当該パワー半導体素子を制御する少なくとも一つの制御用ＩＣ素子を備えていればよい。
次に、半導体装置１の製造方法について説明する。尚、以下に例示する図に於いては、同一の部材には同一の符号を付し、その説明の詳細については省略する。
図３乃至図１３は第１の実施の形態に係る半導体装置の製造工程を説明するための要部図である。
図３乃至図１３は第１の実施の形態に係る半導体装置の製造工程を説明するための要部図である。
先ず、図３には、ベタ状の金属箔１０ｍが例示されている。ここで、図３（ａ）には、金属箔１０ｍの平面が例示され、図３（ｂ）には、図３（ａ）のＸ−Ｙ断面が例示されている。
上述したように、金属箔１０ｍは、ベタ状の金属箔であり（図３（ａ）参照）、その主面に、接着部材１０ａｄを介しフレキシブル形状の配線支持基材１０ｆｌを固着・配置している（図３（ｂ）参照）。
ここで、金属箔１０ｍの材質は、銅（Ｃｕ）を主成分としている。
また、配線支持基材１０ｆｌは、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂を主成分としている。
また、配線支持基材１０ｆｌは、ポリイミド樹脂（ＰＩ）、液晶ポリマ樹脂（ＬＣＰ）、エポキシ樹脂（ＥＰ）、ポリエチレンテレフタレート樹脂（ＰＥＴ）、ポリフェニレンエーテル樹脂（ＰＰＥ）の少なくとも一つを含む樹脂を主成分としている。
尚、配線支持基材１０ｆｌは、フレキシブル形状とは限らず、リジッド型基板であってもよい。
また、図３（ａ）に示す金属箔１０ｍ内の破線は、ダイシングラインＤＬであり、当該ダイシングラインＤＬで画定される領域内に半導体装置１が形成される。
また、図３（ａ）に示す金属箔１０ｍ内の破線は、ダイシングラインＤＬであり、当該ダイシングラインＤＬで画定される領域内に半導体装置１が形成される。
次に、このような金属箔１０ｍがパターニングされ、半導体素子２０ｐｃ，２１ｐｃ，２２ｃｃがパターニングされた金属箔１０ｍ上に実装される工程について説明する。尚、ここから例示する図では、半導体チップ１個当たりの領域を示す。
図４には、パターニングされた金属箔１０ｍが例示されている。ここで、図４（ａ）には、金属箔１０ｍ等の平面が例示され、図４（ｂ）には、図４（ａ）のＸ−Ｙ断面が例示されている。
即ち、上述したベタ状の金属箔１０ｍに、レジスト塗布処理、露光処理、現像処理、エッチング処理及びレジスト除去処理を施し、図４（ａ）に示すような配線パターンを形成する。
これにより、上記金属箔１０ｍａ〜１０ｍｆに対応する配線パターンが配線支持基材１０ｆｌ上に形成する（図４（ｂ）参照）。
図５には、金属箔１０ｍａ〜１０ｍｆ上に半導体素子２０ｐｃ，２１ｐｃ、半導体素子２２ｃｃが実装された状態が例示されている。ここで、図５（ａ）には、半導体素子２０ｐｃ，２１ｐｃ、半導体素子２２ｃｃ等の平面が例示され、図５（ｂ）には、図５（ａ）のＸ−Ｙ断面が例示されている。
図５には、金属箔１０ｍａ〜１０ｍｆ上に半導体素子２０ｐｃ，２１ｐｃ、半導体素子２２ｃｃが実装された状態が例示されている。ここで、図５（ａ）には、半導体素子２０ｐｃ，２１ｐｃ、半導体素子２２ｃｃ等の平面が例示され、図５（ｂ）には、図５（ａ）のＸ−Ｙ断面が例示されている。
即ち、リフロー処理を施し、半田付けによって、パターニングされた金属箔１０ｍａ〜１０ｍｆ上に、半導体素子２０ｐｃ，２１ｐｃのエミッタ電極２０ｅ，２１ｅ、半導体素子２０ｐｃ，２１ｐｃのゲート電極２０ｇ，２１ｇ、及び半導体素子２２ｃｃの電極２２ｐを一括で接合させる。
これにより、半導体素子２０ｐｃのエミッタ電極２０ｅ、ゲート電極２０ｇは、夫々、金属箔１０ｍａ、金属箔１０ｍｂに電気的に接続される。
また、半導体素子２１ｐｃのエミッタ電極２１ｅ、ゲート電極２１ｇは、夫々、金属箔１０ｍｆ、金属箔１０ｍｅに電気的に接続される。
また、半導体素子２１ｐｃのエミッタ電極２１ｅ、ゲート電極２１ｇは、夫々、金属箔１０ｍｆ、金属箔１０ｍｅに電気的に接続される。
また、半導体素子２２ｃｃの電極２２ｐは、金属箔１０ｍｃまたは金属箔１０ｍｄに電気的に接続される。
尚、半田付けで用いられる半田材は、実装前にエミッタ電極２０ｅ，２１ｅ、ゲート電極２０ｇ，２１ｇに印刷法、ディスペンス法等により塗布しておく。或いは、このような方法で半田材を金属箔１０ｍａ〜１０ｍｆ上に塗布してもよい。
尚、半田付けで用いられる半田材は、実装前にエミッタ電極２０ｅ，２１ｅ、ゲート電極２０ｇ，２１ｇに印刷法、ディスペンス法等により塗布しておく。或いは、このような方法で半田材を金属箔１０ｍａ〜１０ｍｆ上に塗布してもよい。
また、このような半田材は、ペースト状のものであってもよく、シート状のものを用いてもよい。
また、半田材は、鉛フリーの半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）が用いられる。
また、半田材は、鉛フリーの半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）が用いられる。
これにより、ボンディングワイヤによらず、半導体素子２０ｐｃ，２１ｐｃのエミッタ電極２０ｅ，２１ｅ、半導体素子２０ｐｃ，２１ｐｃのゲート電極２０ｇ，２１ｇ、及び半導体素子２２ｃｃの電極２２ｐから配線を引き回すことができる。
次に、図６に示すように、半導体素子２０ｐｃ，２１ｐｃ，２２ｃｃ等を封止用樹脂３０ｒｅで封止する。
例えば、配線支持基材１０ｆｌの上面側に封止用樹脂３０ｒｅを配置し、半導体素子２０ｐｃ，２１ｐｃ，２２ｃｃ、金属箔１０ｍａ〜１０ｍｆの上面及び側面等を封止用樹脂３０ｒｅで封止して、成形体３０ｍｄを形成する。
例えば、配線支持基材１０ｆｌの上面側に封止用樹脂３０ｒｅを配置し、半導体素子２０ｐｃ，２１ｐｃ，２２ｃｃ、金属箔１０ｍａ〜１０ｍｆの上面及び側面等を封止用樹脂３０ｒｅで封止して、成形体３０ｍｄを形成する。
尚、このような樹脂封止は、トランスファモールド法により実施する。また、トランスファモールド法以外にも、印刷モールド法、圧縮成形法により封止用樹脂３０ｒｅを形成してもよい。
次に、図７に示すように、配線支持基材１０ｆｌを成形体３０ｍｄから除去する。
例えば、成形体３０ｍｄと接着部材１０ａｄの界面から、配線支持基材１０ｆｌを成形体３０ｍｄから剥がし、配線支持基材１０ｆｌ及び接着部材１０ａｄを成形体３０ｍｄから除去する。
例えば、成形体３０ｍｄと接着部材１０ａｄの界面から、配線支持基材１０ｆｌを成形体３０ｍｄから剥がし、配線支持基材１０ｆｌ及び接着部材１０ａｄを成形体３０ｍｄから除去する。
これにより、金属箔１０ｍａ〜１０ｍｆの裏面側（半導体素子２０ｐｃ，２１ｐｃ，２２ｃｃが金属箔１０ｍａ〜１０ｍｆに実装されている金属箔１０ｍａ〜１０ｍｆの主面とは反対側の主面）が封止用樹脂３０ｒｅから表出した成形体３０ｍｄを得る。
ここで、配線支持基材１０ｆｌを成形体３０ｍｄから除去した後の剥離面の状態を、図８に示す。
図示するように、パターニングされた金属箔１０ｍの裏面側が封止用樹脂３０ｒｅから表出している。
図示するように、パターニングされた金属箔１０ｍの裏面側が封止用樹脂３０ｒｅから表出している。
続いて、パターニングされた金属箔１０ｍに導通する導電層（再配線層）を成形体３０ｍｄの主面に積層する工程について詳細に説明する。
尚、ここからは、成形体３０ｍｄの主面を上下に反転させて、成形体３０ｍｄに処理を施す。
尚、ここからは、成形体３０ｍｄの主面を上下に反転させて、成形体３０ｍｄに処理を施す。
図９に示すように、夫々の金属箔１０ｍａ〜１０ｍｆに導通する導電層１１ｓａ〜１１ｓｆを成形体３０ｍｄの主面に選択的に形成する。
例えば、導電層１１ｓａ〜１１ｓｆのパターン形状に対応したマスク部材を用いて、スクリーン印刷により、導電性ペーストを成形体３０ｍｄの主面に塗布する（図示しない）。次いで、パターン配置された導電性ペーストを乾燥させる（図示しない）。そして、加熱処理を施すことによりパターン配置された導電性ペーストを硬化させる（図示しない）。
例えば、導電層１１ｓａ〜１１ｓｆのパターン形状に対応したマスク部材を用いて、スクリーン印刷により、導電性ペーストを成形体３０ｍｄの主面に塗布する（図示しない）。次いで、パターン配置された導電性ペーストを乾燥させる（図示しない）。そして、加熱処理を施すことによりパターン配置された導電性ペーストを硬化させる（図示しない）。
このような手順により、夫々の金属箔１０ｍａ〜１０ｍｆに導通する導電層１１ｓａ〜１１ｓｆが成形体３０ｍｄの主面に形成される。
尚、導電性ペーストとしては、半田粒とフラックス材とを混錬させたペースト状の半田ペーストを用いる。
尚、導電性ペーストとしては、半田粒とフラックス材とを混錬させたペースト状の半田ペーストを用いる。
また、金属箔１０ｍａ〜１０ｍｆの表面には、その表面酸化を抑制するために、予め鍍金膜が形成されている。例えば、下層から、ニッケル（Ｎｉ）／金（Ａｕ）鍍金が施されている。
また、鍍金膜の代わりに、上記耐熱性フラックス被膜を用いてもよい。例えば、金属箔１０ｍａ〜１０ｍｆの自然酸化膜を除去した後に、上記耐熱性フラックス被膜で、金属箔１０ｍａ〜１０ｍｆ表面を被覆してもよい。これにより、金属箔１０ｍａ〜１０ｍｆの表面酸化が抑制される。
次に、図１０に示すように、絶縁層１１ｉを成形体３０ｍｄの主面に選択的に形成する。
例えば、図示する絶縁層１１ｉのパターン形状に対応したマスク部材を用いて、スクリーン印刷によりペースト状の樹脂を成形体３０ｍｄの主面及び導電層１１ｓａ〜１１ｓｆの表面の一部に塗布する（図示しない）。次いで、パターン配置されたペースト状の樹脂を乾燥させる（図示しない）。そして、加熱処理を施すことによりパターン配置されたペースト状の樹脂を硬化させる（図示しない）。
例えば、図示する絶縁層１１ｉのパターン形状に対応したマスク部材を用いて、スクリーン印刷によりペースト状の樹脂を成形体３０ｍｄの主面及び導電層１１ｓａ〜１１ｓｆの表面の一部に塗布する（図示しない）。次いで、パターン配置されたペースト状の樹脂を乾燥させる（図示しない）。そして、加熱処理を施すことによりパターン配置されたペースト状の樹脂を硬化させる（図示しない）。
このような手順により、成形体３０ｍｄの主面及び導電層１１ｓａ〜１１ｓｆの表面の一部が絶縁層１１ｉで被覆される。
次に、図１１に示すように、夫々の導電層１１ｓａ〜１１ｓｆに導通する導電層１２ｓａ〜１２ｓｆを成形体３０ｍｄ上に選択的に形成する。
次に、図１１に示すように、夫々の導電層１１ｓａ〜１１ｓｆに導通する導電層１２ｓａ〜１２ｓｆを成形体３０ｍｄ上に選択的に形成する。
例えば、導電層１２ｓａ〜１２ｓｆのパターン形状に対応したマスク部材を用いて、スクリーン印刷により、上記導電性ペーストを導電層１１ｓａ〜１１ｓｆ上及び絶縁層１１ｉ上に塗布する（図示しない）。次いで、パターン配置された導電性ペーストを乾燥させる（図示しない）。そして、加熱処理を施すことによりパターン配置された導電性ペーストを硬化させる（図示しない）。
このような手順により、夫々の導電層１１ｓａ〜１１ｓｆに導通する導電層１２ｓａ〜１２ｓｆが成形体３０ｍｄ上に形成される。
次に、図１２に示すように、絶縁層１２ｓｒを成形体３０ｍｄ上に選択的に形成する。
次に、図１２に示すように、絶縁層１２ｓｒを成形体３０ｍｄ上に選択的に形成する。
例えば、図示する絶縁層１２ｓｒのパターン形状に対応したマスク部材を用いて、スクリーン印刷によりペースト状の樹脂を絶縁層１１ｉの表面及び導電層１２ｓａ〜１２ｓｆの表面の一部に塗布する（図示しない）。次いで、パターン配置されたペースト状の樹脂を乾燥させる（図示しない）。そして、加熱処理を施すことによりパターン配置されたペースト状の樹脂を硬化させる（図示しない）。
このような手順により、絶縁層１１ｉの表面及び導電層１２ｓａ〜１２ｓｆの表面の一部が絶縁層１２ｓｒで被覆される。
尚、導電層１１ｓａ〜１１ｓｆ、導電層１２ｓａ〜１２ｓｆの硬化条件は、温度が１００℃〜２００℃で、３０分〜２時間の範囲で硬化させている。絶縁層１１ｉ、絶縁層１２ｓｒも同じ条件で形成している。
尚、導電層１１ｓａ〜１１ｓｆ、導電層１２ｓａ〜１２ｓｆの硬化条件は、温度が１００℃〜２００℃で、３０分〜２時間の範囲で硬化させている。絶縁層１１ｉ、絶縁層１２ｓｒも同じ条件で形成している。
また、積層される導電層、絶縁層の層数については、図示する層数に限らず、更に多層に積層させた構造としてもよい。この場合も、各層がスクリーン印刷、乾燥、硬化の手順で作製される。
次に、図１３に示すように、夫々の導電層１２ｓａ〜１２ｓｆに導通する外部接続用端子１３ｂａ〜１３ｂｆをリフロー処理により成形体３０ｍｄの主面に配設する。
そして、この後に於いては、ダイサーを用い、ダイシングラインＤＬに沿って、成形体３０ｍｄ等を分断する。これにより、図２に例示する半導体装置１が形成する。
そして、この後に於いては、ダイサーを用い、ダイシングラインＤＬに沿って、成形体３０ｍｄ等を分断する。これにより、図２に例示する半導体装置１が形成する。
このように、半導体装置１は、ボンディングワイヤレス構造のマルチチップパワーデバイスである。このような半導体装置１であれば、複数の素子間、或いは素子と配線間とを多数のボンディングワイヤにて配線する必要がない。これにより、半導体装置としての生産性が向上する。
また、金属箔１０ｍａ〜１０ｍｆに導通する導電層１１ｓａ〜１１ｓｆ及び導電層１２ｓａ〜１２ｓｆ、並びにこれらの導電層の層間絶縁膜となる絶縁層１１ｉ，１２ｓｒを、スクリーン印刷、乾燥、硬化という手順で形成している。
このような手順は、各層毎をリソグラフィ処理（例えば、レジスト塗布、露光、現像、エッチング、成膜、レジスト除去等）を施して形成する方法に比べ工程数が減少し、作業効率が向上する。その結果、半導体装置の低コスト化を図ることができる。
尚、絶縁層１１ｉ、１２ｓｒに於いては、スクリーン印刷、グラビア印刷、スピンコート、ダイコート、カーテンコートによりベタ状の樹脂膜を形成した後、マスク部材を用いて、露光、現像を施すことによっても形成することができる。
次に、半導体素子２０ｐｃ，２１ｐｃのコレクタ電極から外部接続端子に導通する配線を半導体装置１内に引き回す工程について詳細に説明する。
＜第２の実施の形態＞
図１４乃至図１６は第２の実施の形態に係る半導体装置の製造工程を説明するための要部図である。
＜第２の実施の形態＞
図１４乃至図１６は第２の実施の形態に係る半導体装置の製造工程を説明するための要部図である。
図１４に示すように、金属箔１０ｍａ〜１０ｍｆ上には、半導体素子２０ｐｃ，２１ｐｃが実装されている。そして、半導体素子２０ｐｃ，２１ｐｃのエミッタ電極２０ｅ，２１ｅ及びゲート電極２０ｇ，２１ｇが配置されている主面とは反対側にコレクタ電極２０ｃ，２１ｃが配置されている。
尚、コレクタ電極２０ｃ，２１ｃ上には、半田部材が配置されいる（図示しない）。
そして、半導体素子２０ｐｃ，２１ｐｃの上方には、支持基板４０ｓに選択的に配置された金属箔（配線パターン）４０ｍａ，４０ｍｂを対向させている。また、金属箔４０ｍａ，４０ｍｂには、半田ボール１４ｂａ，１４ｂｂが電気的に接続されている。
そして、半導体素子２０ｐｃ，２１ｐｃの上方には、支持基板４０ｓに選択的に配置された金属箔（配線パターン）４０ｍａ，４０ｍｂを対向させている。また、金属箔４０ｍａ，４０ｍｂには、半田ボール１４ｂａ，１４ｂｂが電気的に接続されている。
ここで、コレクタ電極２０ｃ，２１ｃには、その表面酸化を抑制するために、下層から、ニッケル（Ｎｉ）／金（Ａｕ）鍍金、クロム（Ｃｒ）／銅（Ｃｕ）鍍金、ニッケル（Ｎｉ）／銅（Ｃｕ）鍍金、バナジウム（Ｖ）／銅（Ｃｕ）鍍金、チタン（Ｔｉ）／銅（Ｃｕ）鍍金、或いはクロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）の少なくとも２つを主成分とする合金／銅（Ｃｕ）鍍金が施されている。
このようなクロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）膜は、所謂、易酸化性金属膜であり、酸化され易い性質を有している。従って、電極に自然酸化膜が形成されていたとしても、易酸化性金属が酸化物と結合し易いことから、当該鍍金膜と電極とを強固に密着させることができる。
また、鍍金膜表面を銅（Ｃｕ）とした場合は、金（Ａｕ）よりも安価であることから、半導体装置のコストダウンを図ることができる。
尚、上記鍍金膜の表面酸化を抑制するために、鍍金膜を形成した直後に、耐熱性フラックス被膜で、当該表面を被覆してもよい。耐熱性フラックス被膜の材質としては、例えば、イミダゾール化合物が適用される。
尚、上記鍍金膜の表面酸化を抑制するために、鍍金膜を形成した直後に、耐熱性フラックス被膜で、当該表面を被覆してもよい。耐熱性フラックス被膜の材質としては、例えば、イミダゾール化合物が適用される。
また、支持基板４０ｓの材質は、上述した配線支持基材１０ｆｌと同じ材質でもよく、他の有機樹脂であってもよい。他の有機樹脂としては、ガラス−エポキシ樹脂、ガラス−ビスマレイミドトリアジン、或いはポリイミド等の有機材絶縁性樹脂が挙げられる。
また、他の有機樹脂に代えて、例えば、アルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）、酸化シリコン（ＳｉＯ2）、酸化マグネシウム（ＭｇＯ）、酸化カルシウム（ＣａＯ）、或いは、これらの混合物等を主たる成分とするセラミック配線板を用いてもよい。
次に、支持基板４０ｓ、金属箔４０ｍａ，４０ｍｂ及び半田ボール１４ｂａ，１４ｂｂを矢印の方向に降下させて、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂ、或いは半田ボール１４ｂａ，１４ｂｂと金属箔１０ｍｇ，１０ｍｈとを接触させる。そして、リフロー処理を施す。
リフロー処理を施した後の状態を、図１５に示す。
図１５に示すように、夫々のコレクタ電極２０ｃ，２１ｃには、半田部材（図示しない）を介し、金属箔４０ｍａ，４０ｍｂが接合している。また、半田ボール１４ｂａ，１４ｂｂと金属箔１０ｍｇ，１０ｍｈとが接合している。
図１５に示すように、夫々のコレクタ電極２０ｃ，２１ｃには、半田部材（図示しない）を介し、金属箔４０ｍａ，４０ｍｂが接合している。また、半田ボール１４ｂａ，１４ｂｂと金属箔１０ｍｇ，１０ｍｈとが接合している。
即ち、リフロー処理によって、半導体素子２０ｐｃ，２１ｐｃのコレクタ電極２０ｃ，２１ｃが金属箔４０ｍａ，４０ｍｂ及び半田ボール１４ｂａ，１４ｂｂを通じて、金属箔１０ｍｇ，１０ｍｈに電気的に接続される。
次に、図１６に示すように、半導体素子２０ｐｃ，２１ｐｃ，２２ｃｃ等を封止用樹脂３０ｒｅで封止する。
例えば、支持基板４０ｓ、半導体素子２０ｐｃ，２１ｐｃ，２２ｃｃ、金属箔１０ｍａ〜１０ｍｈの上面及び側面、金属箔４０ｍａ，４０ｍｂの下面及び側面、及び半田ボール１４ｂａ，１４ｂｂ等を封止用樹脂３０ｒｅで封止して、成形体３０ｍｄを形成する。
例えば、支持基板４０ｓ、半導体素子２０ｐｃ，２１ｐｃ，２２ｃｃ、金属箔１０ｍａ〜１０ｍｈの上面及び側面、金属箔４０ｍａ，４０ｍｂの下面及び側面、及び半田ボール１４ｂａ，１４ｂｂ等を封止用樹脂３０ｒｅで封止して、成形体３０ｍｄを形成する。
そして、この後に於いては、成形体３０ｍｄと接着部材１０ａｄの界面から、配線支持基材１０ｆｌを成形体３０ｍｄから剥離させ、配線支持基材１０ｆｌ及び接着部材１０ａｄを成形体３０ｍｄから除去する。
更に、第１の実施の形態で説明した手順と同様に、夫々の金属箔１０ｍａ〜１０ｍｈに導通する導電層を多層に配設し、当該導電層の層間に絶縁層を配置する。そして、前記導電層に導通する外部接続用端子（半田ボール）を成形体３０ｍｄの主面に配設する。
このような手順により、半導体素子２０ｐｃ，２１ｐｃのコレクタ電極２０ｃ，２１ｃから配線が引き回される。更に、半導体装置１には、当該配線に電気的に接続された外部接続端子が配設される。
ところで、配線支持基材１０ｆｌに対する半導体素子２０ｐｃ，２１ｐｃの実装高さのばらつき、或いは傾きにより、配線支持基材１０ｆｌの主面からのコレクタ電極２０ｃ，２１ｃの高さにばらつきが生じる場合がある。
このような状態で、支持基板４０ｓとして剛性の高い材質（例えば、ガラス−エポキシ樹脂、セラミック配線板等）を用いると、支持基板４０ｓが配線支持基材１０ｆｌに対し傾いた状態でリフロー処理が完了してしまう。
そして、閾値を超えた場合には、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に隙間が形成して、これらの間の接触不良を招来してしまう。
このような不具合を回避するために、本発明では、次に例示する実施の形態が提供される。
このような不具合を回避するために、本発明では、次に例示する実施の形態が提供される。
＜第３の実施の形態＞
図１７乃至図２２は第３の実施の形態に係る半導体装置の製造工程を説明するための要部図である。当該半導体装置の製造工程によれば、上述した不具合を回避することができる。
図１７乃至図２２は第３の実施の形態に係る半導体装置の製造工程を説明するための要部図である。当該半導体装置の製造工程によれば、上述した不具合を回避することができる。
先ず、第１の実施の形態で説明した手順と同様に、図１７に示す半導体装置を予め準備する。
例えば、半導体素子２０ｐｃ，２１ｐｃのエミッタ電極２０ｅ，２１ｅ及びゲート電極２０ｇ，２１ｇが配置されている主面とは反対側の主面側には、予め、コレクタ電極２０ｃ，２１ｃが配置されている。
例えば、半導体素子２０ｐｃ，２１ｐｃのエミッタ電極２０ｅ，２１ｅ及びゲート電極２０ｇ，２１ｇが配置されている主面とは反対側の主面側には、予め、コレクタ電極２０ｃ，２１ｃが配置されている。
但し、当該図１７には、コレクタ電極２０ｃ，２１ｃの厚みが同じであり、コレクタ電極２０ｃがコレクタ電極２１ｃよりも、配線支持基材１０ｆｌから高く実装された状態が例示されている。
但し、夫々のコレクタ電極２０ｃ，２１ｃは、上記ばらつき以上の肉厚を備えている。また、コレクタ電極２０ｃ，２１ｃの肉厚は、封止用樹脂３０ｒｅから突出しない程度に調節されている。
例えば、一例として、膜厚が５ｍｍ以下のコレクタ電極２０ｃ，２１ｃが半導体素子２０ｐｃ，２１ｐｃに配置されている。
尚、コレクタ電極２０ｃ，２１ｃの高さの差（ばらつき）を“Ｄ”とする。
尚、コレクタ電極２０ｃ，２１ｃの高さの差（ばらつき）を“Ｄ”とする。
次に、図１８に示すように、回転式の研磨治具５０を成形体３０ｍｄに接触させ、研磨治具５０を配線支持基材１０ｆｌに対し水平方向に移動させることにより、成形体３０ｍｄの上面側を研磨する。
そして、この段階での研磨では、高さの高い方のコレクタ電極２０ｃが残存し、コレクタ電極２０ｃ，２１ｃの研磨面が封止用樹脂３０ｒｅから完全に表出するように研磨する。
研磨後の状態を、図１９に例示する。
図示するように、コレクタ電極２０ｃ，２１ｃの研磨面が封止用樹脂３０ｒｅから完全に表出している。また、配線支持基材１０ｆｌからの成形体３０ｍｄの高さ、コレクタ電極２０ｃ，２１ｃの高さが均一に構成され、成形体３０ｍｄの研磨面及びコレクタ電極２０ｃ，２１ｃにより平坦面を形成している。
図示するように、コレクタ電極２０ｃ，２１ｃの研磨面が封止用樹脂３０ｒｅから完全に表出している。また、配線支持基材１０ｆｌからの成形体３０ｍｄの高さ、コレクタ電極２０ｃ，２１ｃの高さが均一に構成され、成形体３０ｍｄの研磨面及びコレクタ電極２０ｃ，２１ｃにより平坦面を形成している。
そして、研磨前に於いては、コレクタ電極２０ｃ，２１ｃは、互いに“Ｄ”以上の肉厚を有していたことから、残存したコレクタ電極２０ｃの厚みを“ｄ”とすると、研磨後のコレクタ電極２１ｃの厚みは、“ｄ＋Ｄ”になる。
即ち、コレクタ電極２０ｃ，２１ｃの高さにばらつきがあっても、高さの高い方のコレクタ電極２０ｃが残存するように、当該コレクタ電極２０ｃを封止用樹脂３０ｒｅから表出させることにより、高さの低い方のコレクタ電極２１ｃの研磨面に於いても、確実に封止用樹脂３０ｒｅから表出させることができる。そして、研磨治具５０を配線支持基材１０ｆｌに対し平行に移動させることから、配線支持基材１０ｆｌの主面から均一な高さのコレクタ電極２０ｃ，２１ｃを形成することができる。
尚、２個以上の半導体素子を配線支持基材１０ｆｌ上に搭載した場合は、最も高さの高い方のコレクタ電極が残存するように、当該コレクタ電極を封止用樹脂３０ｒｅから表出させることにより、全てのコレクタ電極の研磨面が確実に封止用樹脂３０ｒｅから表出する。
また、半導体素子２０ｐｃ，２１ｐｃの実装高さに傾きが生じても、同様の方法により均一な高さのコレクタ電極２０ｃ，２１ｃを形成することができる。
そして、コレクタ電極２０ｃ，２１ｃを研磨した後に於いては、その表面酸化を抑制するために、下層から、ニッケル（Ｎｉ）／金（Ａｕ）鍍金、クロム（Ｃｒ）／銅（Ｃｕ）鍍金、ニッケル（Ｎｉ）／銅（Ｃｕ）鍍金、バナジウム（Ｖ）／銅（Ｃｕ）鍍金、チタン（Ｔｉ）／銅（Ｃｕ）鍍金、或いはクロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）の少なくとも２つを主成分とする合金／銅（Ｃｕ）鍍金が施されている。
そして、コレクタ電極２０ｃ，２１ｃを研磨した後に於いては、その表面酸化を抑制するために、下層から、ニッケル（Ｎｉ）／金（Ａｕ）鍍金、クロム（Ｃｒ）／銅（Ｃｕ）鍍金、ニッケル（Ｎｉ）／銅（Ｃｕ）鍍金、バナジウム（Ｖ）／銅（Ｃｕ）鍍金、チタン（Ｔｉ）／銅（Ｃｕ）鍍金、或いはクロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）の少なくとも２つを主成分とする合金／銅（Ｃｕ）鍍金が施されている。
このようなクロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）膜は、所謂、易酸化性金属膜であり、酸化され易い性質を有している。従って、電極に自然酸化膜が形成されていたとしても、易酸化性金属が酸化物と結合し易いことから、当該鍍金膜と電極とを強固に密着させることができる。
また、鍍金膜表面を銅（Ｃｕ）とした場合は、金（Ａｕ）よりも安価であることから、半導体装置のコストダウンを図ることができる。
尚、上記鍍金膜の表面酸化を抑制するために、鍍金膜を形成した直後に、耐熱性フラックス被膜で、当該表面を被覆してもよい。耐熱性フラックス被膜の材質としては、例えば、イミダゾール化合物が適用される。
尚、上記鍍金膜の表面酸化を抑制するために、鍍金膜を形成した直後に、耐熱性フラックス被膜で、当該表面を被覆してもよい。耐熱性フラックス被膜の材質としては、例えば、イミダゾール化合物が適用される。
次に、図２０に示すように、第１の実施の形態で説明した手順と同様に、夫々の金属箔１０ｍａ〜１０ｍｆに導通する導電層１１ｓａ〜１１ｓｆを形成し、夫々の導電層１１ｓａ〜１１ｓｆに導通する導電層１２ｓａ〜１２ｓｆを形成する。そして、これらの導電層１１ｓａ〜１１ｓｆ、導電層１２ｓａ〜１２ｓｆの層間に、絶縁層１１ｉ、１２ｓｒを配置する。
更に、夫々の導電層１２ｓａ〜１２ｓｆに導通する外部接続用端子１３ｂａ〜１３ｂｆを成形体３０ｍｄの主面に配設する。
そして、ダイシングラインＤＬに沿って、成形体３０ｍｄを分断する。
そして、ダイシングラインＤＬに沿って、成形体３０ｍｄを分断する。
次に、図２１に示すように、夫々のコレクタ電極２０ｃ，２１ｃ上に、接合材である導電層４１ｓａ，４１ｓｂを配置する。ここで、導電層４１ｓａ，４１ｓｂの材質は、鉛フリーの半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）を主成分としている。また、導電層４１ｓａ，４１ｓｂは、ペースト状のものであってもよく、シート状のものであってもよい。
次に、図２２に示すように、支持基板４０ｓに選択的に配置された金属箔４０ｍａ，４０ｍｂを導電層４１ｓａ，４１ｓｂに接触させて、リフロー処理を施す。
上述したように、配線支持基材１０ｆｌの主面からのコレクタ電極２０ｃ，２１ｃの高さが均一であるので、当該リフロー処理後に於いて、支持基板４０ｓと配線支持基材１０ｆｌとが平行な状態を維持する。従って、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に隙間が生じることはない。その結果、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に接触不良は生じない。
上述したように、配線支持基材１０ｆｌの主面からのコレクタ電極２０ｃ，２１ｃの高さが均一であるので、当該リフロー処理後に於いて、支持基板４０ｓと配線支持基材１０ｆｌとが平行な状態を維持する。従って、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に隙間が生じることはない。その結果、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に接触不良は生じない。
尚、金属箔４０ｍａ，４０ｍｂには、予め、外部接続端子となる半田ボール１４ｂａ，１４ｂｂが電気的に接続されている。
このような手順により、半導体素子２０ｐｃ，２１ｐｃのコレクタ電極２０ｃ，２１ｃから配線が引き回される。更に、当該配線に電気的に接続された外部接続端子が配設される。
このような手順により、半導体素子２０ｐｃ，２１ｐｃのコレクタ電極２０ｃ，２１ｃから配線が引き回される。更に、当該配線に電気的に接続された外部接続端子が配設される。
＜第４の実施の形態＞
図２３乃至図２６は第４の実施の形態に係る半導体装置の製造工程を説明するための要部図である。当該半導体装置の製造工程によっても、上述した不具合を回避することができる。
図２３乃至図２６は第４の実施の形態に係る半導体装置の製造工程を説明するための要部図である。当該半導体装置の製造工程によっても、上述した不具合を回避することができる。
先ず、第１の実施の形態で説明した手順と同様に、図２３に示す半導体装置を予め準備する。
例えば、図２３に示すように、半導体素子２０ｐｃ，２１ｐｃが予め、封止用樹脂３０ｒｅにより封止されている。
例えば、図２３に示すように、半導体素子２０ｐｃ，２１ｐｃが予め、封止用樹脂３０ｒｅにより封止されている。
但し、当該図２３に示す半導体素子２０ｐｃ，２１ｐｃの裏面側（エミッタ電極２０ｅ，２１ｅ及びゲート電極２０ｇ，２１ｇが配置されている主面とは反対側の主面側）には、ＩＧＢＴ素子のｎ＋型層及びｐ型層が形成されていない（図示しない）。
即ち、半導体素子２０ｐｃ，２１ｐｃの裏面側は、不純物イオンが未注入の状態にあり、半導体素子２０ｐｃ，２１ｐｃの裏面側は無垢のｎ型ベース層となっている。
そして、回転式の研磨治具５０を成形体３０ｍｄに接触させ、研磨治具５０を配線支持基材１０ｆｌに対し水平方向に移動させることにより、成形体３０ｍｄの上面側を研磨する。
そして、回転式の研磨治具５０を成形体３０ｍｄに接触させ、研磨治具５０を配線支持基材１０ｆｌに対し水平方向に移動させることにより、成形体３０ｍｄの上面側を研磨する。
この場合、半導体素子２０ｐｃ，２１ｐｃの双方のｎ型ベース層が封止用樹脂３０ｒｅから完全に表出するように研磨する。
研磨後の状態を、図２４に例示する。
研磨後の状態を、図２４に例示する。
図示するように、半導体素子２０ｐｃ，２１ｐｃの裏面側が研磨されて、夫々の研磨面が封止用樹脂３０ｒｅから完全に表出している。即ち、双方の半導体素子２０ｐｃ，２１ｐｃのｎ型ベース層が封止用樹脂３０ｒｅから完全に表出している。また、配線支持基材１０ｆｌからの成形体３０ｍｄの高さ、半導体素子２０ｐｃ，２１ｐｃの裏面側の高さが均一に構成され、成形体３０ｍｄの研磨面及び半導体素子２０ｐｃ，２１ｐｃの裏面により平坦面を形成している。
次に、図２５に示すように、マスク部材５０ｍｓを用いて、封止用樹脂３０ｒｅの主面を遮蔽する。そして、半導体素子２０ｐｃ，２１ｐｃの研磨面にｎ型不純物、ｐ型不純物の順にイオン注入を施す。更に、不純物を拡散させるために、成形体３０ｍｄのアニール処理（３７０℃、９０分）を施す。このような処理により、半導体素子２０ｐｃ，２１ｐｃの研磨面側から、ｐ型層／ｎ＋型層が形成する。即ち、半導体素子２０ｐｃ，２１ｐｃは、この段階に於いて、ＩＧＢＴ素子として機能させることができ、更に、配線支持基材１０ｆｌの主面からの半導体素子２０ｐｃ，２１ｐｃの裏面の高さが均一に構成されている。
次に、図２６に示すように、夫々の半導体素子２０ｐｃ，２１ｐｃのｐ型層上に、厚みが均一なコレクタ電極２０ｃ，２１ｃを形成する。
そして、この後に於いては、図２０乃至図２２を用いて説明した手順と同様に、夫々の金属箔１０ｍａ〜１０ｍｆに導通する導電層１１ｓａ〜１１ｓｆを形成し、夫々の導電層１１ｓａ〜１１ｓｆに導通する導電層１２ｓａ〜１２ｓｆを形成する。更に、夫々の導電層１２ｓａ〜１２ｓｆに導通する外部接続用端子１３ｂａ〜１３ｂｆを成形体３０ｍｄの主面に配設する。
そして、この後に於いては、図２０乃至図２２を用いて説明した手順と同様に、夫々の金属箔１０ｍａ〜１０ｍｆに導通する導電層１１ｓａ〜１１ｓｆを形成し、夫々の導電層１１ｓａ〜１１ｓｆに導通する導電層１２ｓａ〜１２ｓｆを形成する。更に、夫々の導電層１２ｓａ〜１２ｓｆに導通する外部接続用端子１３ｂａ〜１３ｂｆを成形体３０ｍｄの主面に配設する。
そして、ダイシングラインＤＬに沿って、成形体３０ｍｄを分断する。
次に、夫々のコレクタ電極２０ｃ，２１ｃ上に、接合材である導電層４１ｓａ，４１ｓｂを配置する。
次に、夫々のコレクタ電極２０ｃ，２１ｃ上に、接合材である導電層４１ｓａ，４１ｓｂを配置する。
次に、支持基板４０ｓに選択的に配置された金属箔４０ｍａ，４０ｍｂを導電層４１ｓａ，４１ｓｂに接触させて、リフロー処理を施す。
この段階では、上述したように、配線支持基材１０ｆｌの主面からのコレクタ電極２０ｃ，２１ｃの高さが均一であり、リフロー処理後に於いて、支持基板４０ｓと配線支持基材１０ｆｌとが平行な状態を維持する。従って、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に隙間が生じることはない。その結果、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に接触不良は生じない。
この段階では、上述したように、配線支持基材１０ｆｌの主面からのコレクタ電極２０ｃ，２１ｃの高さが均一であり、リフロー処理後に於いて、支持基板４０ｓと配線支持基材１０ｆｌとが平行な状態を維持する。従って、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に隙間が生じることはない。その結果、コレクタ電極２０ｃ，２１ｃと金属箔４０ｍａ，４０ｍｂとの間に接触不良は生じない。
尚、金属箔４０ｍａ，４０ｍｂには、予め、外部接続用端子である半田ボール１４ｂａ，１４ｂｂが電気的に接続されている。
このような手順によっても、半導体素子２０ｐｃ，２１ｐｃのコレクタ電極２０ｃ，２１ｃから配線が引き回され、更に、当該配線に電気的に接続された外部接続端子が形成される。
このような手順によっても、半導体素子２０ｐｃ，２１ｐｃのコレクタ電極２０ｃ，２１ｃから配線が引き回され、更に、当該配線に電気的に接続された外部接続端子が形成される。
＜第５の実施の形態＞
図２７は第５の実施の形態に係る半導体装置の要部断面図である。
半導体装置２にあっては、金属箔１０ｍａ，１０ｍｂ上に半導体素子２０ｐｃを実装し、金属箔１０ｍｃ，１０ｍｄ上に半導体素子２２ｃｃを実装し、金属箔１０ｍｅ，１０ｍｆ上に半導体素子２１ｐｃを実装している。
図２７は第５の実施の形態に係る半導体装置の要部断面図である。
半導体装置２にあっては、金属箔１０ｍａ，１０ｍｂ上に半導体素子２０ｐｃを実装し、金属箔１０ｍｃ，１０ｍｄ上に半導体素子２２ｃｃを実装し、金属箔１０ｍｅ，１０ｍｆ上に半導体素子２１ｐｃを実装している。
半導体素子２０ｐｃは、主面にパッド状のエミッタ電極２０ｅとゲート電極２０ｇを配置している。そして、エミッタ電極２０ｅ、ゲート電極２０ｇは、夫々、金属箔１０ｍａ、金属箔１０ｍｂに半田付けされている。
また、半導体素子２１ｐｃは、主面にパッド状のエミッタ電極２１ｅとゲート電極２１ｇを配置している。そして、エミッタ電極２１ｅ、ゲート電極２１ｇは、夫々、金属箔１０ｍｆ、金属箔１０ｍｅに半田付けされている。
また、半導体素子２２ｃｃは、半導体素子２０ｐｃ，２１ｐｃを制御する制御用ＩＣ素子であり、主面にパッド状の電極２２ｐを複数個配置している。そして、これらの電極２２ｐが金属箔１０ｍｃまたは金属箔１０ｍｄに半田付けされている。
尚、夫々の上記電極とパターニングされた上記金属箔とを接合する接合材には、鉛フリーの半田（例えば、錫（Ｓｎ）−銀（Ａｇ）系半田）が用いられている（図示しない）。
そして、半導体装置２にあっては、これらの半導体素子２０ｐｃ，２２ｃｃ，２１ｐｃが封止用樹脂３０ｒｅにより封止されている。但し、金属箔１０ｍａ〜１０ｍｆの下面は、封止用樹脂３０ｒｅから表出させている。
そして、半導体装置２にあっては、これらの半導体素子２０ｐｃ，２２ｃｃ，２１ｐｃが封止用樹脂３０ｒｅにより封止されている。但し、金属箔１０ｍａ〜１０ｍｆの下面は、封止用樹脂３０ｒｅから表出させている。
また、半導体装置２にあっては、金属箔１０ｍｂ〜１０ｍｅに、夫々、パターニングされた導電層（再配線層）１１ｓｂ〜１１ｓｅを電気的に接続させている。そして、これらの導電層１１ｓｂ〜１１ｓｅの側面及び主面の一部を絶縁層１１ｉにより被覆している。
更に、半導体装置２の下面側には、導電層１１ｓｂ〜１１ｓｅに電気的に接続された外部接続用端子（半田ボール）１３ｂｂ〜１３ｂｅを配設している。そして、金属箔１０ｍａには、外部接続用端子１３ｂａを直接的に接合し、金属箔１０ｍｆには、外部接続用端子１３ｂｆを直接的に接合している。
このような構成であれば、エミッタ電極２０ｅ，２１ｅには、外部接続用端子１３ｂａ，１３ｂｆを介して大電流を安定して通電させることができる。
また、半導体装置２にあっては、半導体素子２０ｐｃ，２１ｐｃのエミッタ電極２０ｅ，２１ｅが配置されている主面とは反対側の主面に配置された、夫々のコレクタ電極から、別の配線を引き回し、当該配線に導通する外部接続用端子を設けている。
また、半導体装置２にあっては、半導体素子２０ｐｃ，２１ｐｃのエミッタ電極２０ｅ，２１ｅが配置されている主面とは反対側の主面に配置された、夫々のコレクタ電極から、別の配線を引き回し、当該配線に導通する外部接続用端子を設けている。
このように、半導体装置２は、パワー半導体素子、制御用ＩＣ素子を備え、制御用ＩＣ素子がパワー半導体素子を制御している。そして、夫々の素子の電極に導通する金属箔１０ｍａ〜１０ｍｆ、導電層１１ｓｂ〜１１ｓｅにより、半導体装置２の主回路、信号回路、或いは電源用回路等を構成している。
尚、上記ＩＧＢＴ素子に代わる素子として、パワーＭＯＳＦＥＴ素子を用いてもよい。
また、半導体装置２に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではなく、少なくとも一つのパワー半導体素子と、当該パワー半導体素子を制御する少なくとも一つの制御用ＩＣ素子を備えていればよい。
また、半導体装置２に搭載する半導体素子の数に於いては、特に上記の数に限定されているものではなく、少なくとも一つのパワー半導体素子と、当該パワー半導体素子を制御する少なくとも一つの制御用ＩＣ素子を備えていればよい。
このような半導体装置２を形成してもよい。
尚、上述した第１乃至第５の実施の形態は、独立した実施の形態とは限らず、これらの実施の形態の中、少なくとも２つの実施の形態を複合させてもよい。
尚、上述した第１乃至第５の実施の形態は、独立した実施の形態とは限らず、これらの実施の形態の中、少なくとも２つの実施の形態を複合させてもよい。
１ 半導体装置
１０ａｄ 接着部材
１０ｍ，１０ｍａ，１０ｍｂ，１０ｍｃ，１０ｍｄ，１０ｍｅ，１０ｍｆ，１０ｍｇ，１０ｍｈ，４０ｍａ，４０ｍｂ 金属箔
１０ｆｌ 配線支持基材
１１ｉ，１２ｓｒ 絶縁層
１１ｓａ，１１ｓｂ，１１ｓｃ，１１ｓｄ，１１ｓｅ，１１ｓｆ，１２ｓａ，１２ｓｂ，１２ｓｃ，１２ｓｄ，１２ｓｅ，１２ｓｆ，４１ｓａ，４１ｓｂ 導電層
１３ｂａ，１３ｂｂ，１３ｂｃ，１３ｂｄ，１３ｂｅ，１３ｂｆ 外部接続用端子
１４ｂａ，１４ｂｂ 半田ボール
２０ｅ，２１ｅ エミッタ電極
２０ｇ，２１ｇ ゲート電極
２０ｃ，２１ｃ コレクタ電極
２０ｐｃ，２１ｐｃ，２２ｃｃ 半導体素子
２２ｐ 電極
３０ｍｄ 成形体
３０ｒｅ 封止用樹脂
４０ｓ 支持基板
５０ 研磨治具
５０ｍｓ マスク部材
ＤＬ ダイシングライン
１０ａｄ 接着部材
１０ｍ，１０ｍａ，１０ｍｂ，１０ｍｃ，１０ｍｄ，１０ｍｅ，１０ｍｆ，１０ｍｇ，１０ｍｈ，４０ｍａ，４０ｍｂ 金属箔
１０ｆｌ 配線支持基材
１１ｉ，１２ｓｒ 絶縁層
１１ｓａ，１１ｓｂ，１１ｓｃ，１１ｓｄ，１１ｓｅ，１１ｓｆ，１２ｓａ，１２ｓｂ，１２ｓｃ，１２ｓｄ，１２ｓｅ，１２ｓｆ，４１ｓａ，４１ｓｂ 導電層
１３ｂａ，１３ｂｂ，１３ｂｃ，１３ｂｄ，１３ｂｅ，１３ｂｆ 外部接続用端子
１４ｂａ，１４ｂｂ 半田ボール
２０ｅ，２１ｅ エミッタ電極
２０ｇ，２１ｇ ゲート電極
２０ｃ，２１ｃ コレクタ電極
２０ｐｃ，２１ｐｃ，２２ｃｃ 半導体素子
２２ｐ 電極
３０ｍｄ 成形体
３０ｒｅ 封止用樹脂
４０ｓ 支持基板
５０ 研磨治具
５０ｍｓ マスク部材
ＤＬ ダイシングライン
Claims (13)
- 配線支持基材に選択的に配置された配線パターンに、少なくとも一つの第１の半導体素子の第１の電極並びに前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子の第２の電極を電気的に接続する工程と、
前記第１の半導体素子及び前記第２の半導体素子を搭載した前記配線支持基材上に樹脂を配置し、前記第１の半導体素子及び前記第２の半導体素子を前記樹脂により封止した成形体を形成する工程と、
前記成形体を研磨して、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置されている前記第１の半導体素子の第３の電極を前記樹脂から表出させる工程と、
前記配線支持基材を前記成形体から離し、前記配線パターンが前記第１の電極並びに前記第２の電極と接続している主面とは反対側の前記配線パターンの主面を前記成形体から表出させる工程と、
前記成形体から表出させた前記配線パターンに導通する配線層を、印刷、乾燥及び硬化させることにより、前記成形体に積層する工程と、
前記樹脂から表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続する工程と、
を有し、複数の前記第１の半導体素子を前記配線支持基材上に搭載する場合に、全ての前記第１の半導体素子の前記第３の電極の厚みを、前記配線支持基材の主面からの前記第３の電極の高さのばらつきより厚く形成する、
ことを特徴とする半導体装置の製造方法。 - 配線支持基材に選択的に配置された配線パターンに、少なくとも一つの第１の半導体素子の第１の電極並びに前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子の第２の電極を電気的に接続する工程と、
前記第１の半導体素子及び前記第２の半導体素子を搭載した前記配線支持基材上に樹脂を配置し、前記第１の半導体素子及び前記第２の半導体素子を前記樹脂により封止した成形体を形成する工程と、
前記成形体を研磨して、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置されている前記第１の半導体素子の第３の電極を前記樹脂から表出させる工程と、
前記配線支持基材を前記成形体から離し、前記配線パターンが前記第１の電極並びに前記第２の電極と接続している主面とは反対側の前記配線パターンの主面を前記成形体から表出させる工程と、
前記成形体から表出させた前記配線パターンに導通する配線層を、印刷、乾燥及び硬化させることにより、前記成形体に積層する工程と、
前記樹脂から表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続する工程と、
を有し、前記配線支持基材からの高さが最も高い前記第３の電極が前記第１の半導体素子に残存するように前記樹脂及び前記第３の電極を研磨する、
ことを特徴とする半導体装置の製造方法。 - 前記成形体に導電ペーストを選択的に印刷して、前記導電ペーストを乾燥及び硬化させることにより前記配線層を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 積層される前記配線層間に絶縁層を印刷、乾燥及び硬化、またはリソグラフィにより配置することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 最表面に積層された前記配線層に外部接続用端子を電気的に接続することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記別の配線パターンに別の外部接続用端子を電気的に接続することを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 配線支持基材に選択的に配置された配線パターンに、少なくとも一つの第１の半導体素子の第１の電極並びに前記第１の半導体素子を制御する少なくとも一つの第２の半導体素子の第２の電極を電気的に接続する工程と、
前記第１の半導体素子及び前記第２の半導体素子を搭載した前記配線支持基材上に樹脂を配置し、前記第１の半導体素子及び前記第２の半導体素子を前記樹脂により封止した成形体を形成する工程と、
前記成形体を研磨して、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面を前記樹脂から表出させる工程と、
表出させた前記反対側の主面に不純物を注入し、前記第１の半導体素子をアニールする工程と、
前記反対側の主面に第３の電極を形成する工程と、
前記配線支持基材を前記成形体から離し、前記配線パターンが前記第１の電極並びに前記第２の電極と接続している主面とは反対側の前記配線パターンの主面を前記成形体から表出させる工程と、
前記成形体から表出させた前記配線パターンに導通する配線層を、印刷、乾燥及び硬化させることにより、前記成形体に積層する工程と、
前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記成形体に導電ペーストを選択的に印刷して、前記導電ペーストを乾燥及び硬化させることにより前記配線層を形成することを特徴とする請求項７記載の半導体装置の製造方法。
- 積層される前記配線層間に絶縁層を印刷、乾燥及び硬化、またはリソグラフィにより配置することを特徴とする請求項７記載の半導体装置の製造方法。
- 最表面に積層された前記配線層に外部接続用端子を電気的に接続することを特徴とする請求項７記載の半導体装置の製造方法。
- 前記別の配線パターンに別の外部接続用端子を電気的に接続することを特徴とする請求項７記載の半導体装置の製造方法。
- 複数の第１の半導体素子と、前記第１の半導体素子を制御する第２の半導体素子と、前記第１の半導体素子の第１の電極に接続する第１の配線パターンと、前記第２の半導体素子の第２の電極に接続する第２の配線パターンと、を樹脂により封止した成形体から、前記第１の配線パターン及び前記第２の配線パターンの主面を表出させ、前記第１の配線パターン及び前記第２の配線パターンに導通する、それぞれの配線層を、印刷、乾燥及び硬化させて積層し、前記成形体を研磨して、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置され、全ての厚さが配線支持基材の主面からの高さのばらつきよりも厚く形成された前記第１の半導体素子の第３の電極を表出させ、表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続したことを特徴とする半導体装置。
- 第１の半導体素子と、前記第１の半導体素子を制御する第２の半導体素子と、前記第１の半導体素子の第１の電極に接続する第１の配線パターンと、前記第２の半導体素子の第２の電極に接続する第２の配線パターンと、を樹脂により封止した成形体から、前記第１の配線パターン及び前記第２の配線パターンの主面を表出させ、前記第１の配線パターン及び前記第２の配線パターンに導通する、それぞれの配線層を、印刷、乾燥及び硬化させて積層し、前記第１の電極が配置されている前記第１の半導体素子の主面とは反対側の主面に配置され、配線支持基材からの高さが最も高い、前記第１の半導体素子の第３の電極を、前記第１の半導体素子に残存するように、前記樹脂から表出させ、前記樹脂から表出させた前記第３の電極に接合材を介し、支持基板に選択的に配置された別の配線パターンを電気的に接続した半導体装置。
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