KR102126586B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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야오지안 린
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스태츠 칩팩 피티이. 엘티디.
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Abstract

반도체 디바이스는 기판의 제 1 및 제 2 양표면 상에 형성된 제 1 및 제 2 전도성 층을 포함하는 기판을 갖는다. 다수의 와이어 스터드 또는 스터드 범프가 기판 상에 형성된다. 반도체 다이는 와이어 스터드 사이의 기판에 장착된다. 제 1 밀봉재가 반도체 다이 주위에 증착된다. 제 1 상호접속 구조체가 반도체 다이 및 제 1 밀봉재 상에 형성된다. 제 2 밀봉재가 기판, 반도체 다이 및 제 1 상호접속 구조체 상에 증착된다. 제 2 밀봉재가 반도체 다이 일부와 기판의 측면 상에 형성될 수 있다. 제 2 밀봉재의 일부가 기판과 제 1 상호접속 구조체를 노출시키도록 제거된다. 제 2 상호접속 구조체가 제 2 밀봉재 및 제 1 상호접속 구조체 상에 형성되고, 와이어 스터드에 전기적으로 연결된다. 개별 반도체 디바이스가 상호접속 구조체에 형성될 수 있다.

Description

반도체 디바이스 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MAKING A SEMICONDUCTOR DEVICE}
본 출원은 이곳에 참조된 2012년 9월 14일 출원된 미합중국 가출원 제 61/701,366호에 대한 우선권을 주장한다.
본 출원은 발명의 명칭이 "중간 단계에서의 테스트를 위한 캐리어 상에 빌드-업 상호접속 구조체가 형성된 반도체 디바이스 및 그 형성 방법"인, 미합중국 특허 출원 제 13/832,118호와 관련된다. 또한, 본 출원은 발명의 명칭이 "FO-WLCSP에 듀얼-사이드 상호접속 구조체가 형성된 반도체 디바이스 및 그 형성 방법"인 미합중국 특허 출원 제 13/832,205 및 서류 번호 제 2515.0408호와 관련된다.
본 발명은 일반적으로 반도체 디바이스, 특히 Fo-WLCSP에 듀얼-사이드 상호접속 구조체가 형성된 반도체 디바이스 및 그 형성 방법에 관한 것이다.
반도체 디바이스는 일반적으로 현대의 전자 제품에서 공통적으로 발견된다. 반도체 디바이스는 전기 부품의 숫자와 밀도에 따라 다양하다. 개별 반도체 디바이스는 일반적으로 전기 부품, 예를 들어, 발광 다이오드 (LED), 작은 신호 트랜지스터, 레지스터, 커패시터, 인덕터 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)중 한 종류를 포함한다. 집적 반도체 디바이스는 일반적으로 수백에서 수백만의 전기 부품이 포함된다. 집적 반도체 디바이스의 예로는 마이크로 컨트롤러, 마이크로 프로세서, 부하 연결 장치 (CCDs), 태양 전지, 및 디지털 마이크로-미러 장치(DMDs)를 포함한다.
반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송신 및 수신, 전자 장치 제어, 태양 광의 전기 변환, 텔레비젼 디스플레이를 위한 영상 프로젝션 생성과 같은 다양한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터 및 소비자 제품 분야에서 발견된다. 반도체 디바이스는 또한 군사 응용 프로그램, 항공, 자동차, 산업 컨트롤러, 및 사무 장비에서 찾아 볼 수 있다.
반도체 디바이스는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 구조는 전기장 또는 베이스 전류를 인가하거나 또는 도핑 과정을 통해 그 전기 전도성이 조작될 수 있게 한다. 도핑은 반도체 재료에 불순물을 도입하여 반도체 디바이스의 전도성을 조절하거나 제어한다.
반도체 디바이스는 능동(active) 및 수동(passive) 전기 구조물을 포함하고 있다. 양극성 및 전계 효과 트랜지스터를 포함하는 능동 구조물은 전기 전류의 흐름을 제어한다. 전기장 또는 베이스 전류의 도핑 및 인가 레벨을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 증진하거나 제한한다. 레지스터, 커패시터, 및 인덕터를 포함하는 수동 구조물은 다양한 전기적 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 형성한다. 수동 및 능동 구조물은 전기적으로 연결되어 회로를 형성하고, 이 회로는 반도체 디바이스가 고속 작동 및 기타 유용한 기능을 수행할 수 있도록 한다.
반도체 디바이스는 일반적으로 두 개의 복잡한 제조 공정, 즉 프런트 엔드 제조공정(front-end manufacturing)및 백 엔드 제조공정(back-end manufacturing)을 사용하여 제조되며, 각 공정은 잠재적으로 수백 개의 공정을 포함한다. 프런트 엔드 제조공정은 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 각 반도체 다이는 일반적으로 동일하며, 전기적으로 연결되는 능동 및 수동 부품에 의해 형성된 회로를 포함한다. 백 엔드 제조공정은 구조적 지지와 주변 절연을 제공하기 위해 완성된 웨이퍼로부터 개별 반도체 다이를 분리하고 이 다이를 패키징하는 것을 포함한다. 여기서 사용되는 용어 "반도체 다이"는 단어의 단수형과 복수형 모두를 의미하며, 따라서, 하나의 반도체 디바이스 및 여러 반도체 디바이스 모두를 지칭할 수 있다.
반도체 제조의 하나의 목표는 더 작은 반도체 디바이스를 생산하는 것이다. 더 작은 장치는 일반적으로 적은 전력을 소비하고, 고성능을 가지며, 보다 효율적으로 생산될 수 있다. 또한, 더 작은 반도체 디바이스는 더 작은 풋 프린트(smaller footprint)를 갖추고 있어, 더 작은 최종 제품에 대해 바람직하다. 더 작은 반도체 다이 크기는 프런트 엔드 공정의 개선에 의해 성취될 수 있어, 작고, 높은 밀도의 능동 및 수동 부품을 갖는 반도체 다이를 얻을 수 있게 한다. 백 엔드 공정은 전기적 상호연결 및 패키징 재료의 개선에 의해 더 작은 풋 프린트를 갖는 반도체 디바이스 패키지가 될 수 있게 한다.
반도체 다이는 반도체 패키지, 즉 팬-아웃 웨이퍼 레벨 칩 스케일 패키지 (Fo-WLCSP)에 장착되기 전 공지된 굿 다이(KGD)가 되기 위해 테스트 될 수 있다. 반도체 패키지가 또한 빌드-업 상호접속 구조체의 결함으로 인해 불량 일 수 있는데, 이것은 KGD의 손실을 초래 한다. 10 x 10 mm 보다 크고 미세 라인 스패이싱과 다층 구조를 갖는 반도체 패키지는 특히 빌드-업 상호접속 구조체의 결함에 취약하다. 보다 큰 Fo-WLCSP 또한 뒤틀림(warpage) 결함이 생긴다.
Fo-WLCSP에서 단순하고 비용 절감적인 듀얼-사이드 상호접속 구조체에 대한 필요성이 존재 한다. 따라서, 일 실시예에서, 본 발명은 반도체 디바이스 제조 방법에 관한 것으로, 그 방법은, 기판의 제 1 및 제 2 양면 상에 형성된 제 1 및 제 2 전도성 층을 포함하는 기판을 제공하고, 기판 상에 다수의 와이어 스터드를 형성하고, 반도체 다이를 와이어 스터드 사이의 기판에 장착시키고, 반도체 다이 상에 제 1 상호접속 구조체를 형성하고, 제 1 봉지재를 기판, 반도체 다이 및 제 1 상호접속 구조체 상에 증착시키고, 그리고 제 1 봉지재 및 제 1 상호접속 구조체 상에 제 2 상호접속 구조체를 형성하고 와이어 스터드에 전기적으로 접속시키는 것을 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 디바이스 제조 방법에 관한 것으로서, 그 방법은, 기판을 제공하고, 기판 상에 수직 상호접속 구조체를 형성하고, 반도체 다이를 기판에 장착시키고, 제 1 상호접속 구조체를 반도체 다이 상에 형성하고, 제 1 봉지재를 기판 및 반도체 다이 상에 증착시키고, 그리고 제 1 봉지재 및 제 1 상호접속 구조체 상에 제 2 상호접속 구조체를 형성하는 것을 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 디바이스 제조 방법에 관한 것으로서, 그 방법은, 제 1 상호접속 구조체를 제공하고, 반도체 다이를 제공하고, 반도체 다이 상에 보호층을 형성하고, 반도체 다이를 제 1 상호접속 구조체에 장착시키고, 제 1 상호접속 구조체 상에 다수 스터드 범프를 형성하고, 제 1 상호접속 구조체 및 반도체 다이 상에 봉지재를 증착시키고, 반도체 다이를 노출시키도록 보호층을 제거하고, 그리고 봉지재 및 반도체 다이 상에 제 2 상호접속 구조체를 형성하는 것을 포함한다.
다른 하나의 실시예에서, 본 발명은 기판 및 기판 상에 형성된 수직 상호접속 구조체를 포함한다. 반도체 다이는 기판에 장착된다. 제 1 상호접속 구조체가 반도체 다이 상에 형성된다. 제 1 봉지재가 기판 및 반도체 다이 상에 증착된다. 제 2 봉지재가 제 1 봉지재 및 제 1 상호접속 구조체 상에 형성된다.
도 1은 표면에 상이한 형태의 패키지가 장착된 프린트 회로 기판(PCB)을 도시하는 도면.
도 2a-2c는 상기 프린트 회로 기판에 장착된 대표적인 반도체 패키지의 다른 상세 사항을 도시하는 도면.
도 3a-3e는 쏘우(saw) 스트리트에 의해 분리된 다수 반도체 다이를 갖는 반도체 웨이퍼를 도시하는 도면.
도 4a-4g는 반도체 다이가 장착된 인터포저 기판을 형성하는 공정을 도시하는 도면.
도 5a-5h는 듀얼-사이드 상호접속 구조체로서 Fo-WLCSP에 빌드-업 상호접속 구조체 및 인퍼토저 기판을 형성하는 공정을 도시하는 도면.
도 6은 도 5a-5h에 따른 듀얼-사이드 상호접속 구조체를 구비한 Fo-WLCSP를 도시하는 도면.
도 7a-7d는 듀얼-사이드 상호접속 구조체로서 Fo-WLCSP에 빌드-업 상호접속 구조체 및 인퍼토저 기판을 형성하는 다른 하나의 공정을 도시하는 도면.
도 8은 도 7a-7d에 따른 듀얼-사이드 상호접속 구조체를 구비한 Fo-WLCSP를 도시하는 도면.
도 9a-9d는 듀얼-사이드 상호접속 구조체로서 Fo-WLCSP에 빌드-업 상호접속 구조체 및 인퍼토저 기판을 형성하는 또 다른 하나의 공정을 도시하는 도면.
도 10은 도 9a-9d에 따른 듀얼-사이드 상호접속 구조체를 구비한 Fo-WLCSP를 도시하는 도면.
도 11은 듀얼-사이드 상호접속 구조체 사이에 스터드 범프를 구비한 Fo-WLCSP를 도시하는 도면.
도 12는 인터포저 기판 사이드를 따라서 연장되는 봉지재를 구비한 Fo-WLCSP를 도시하는 도면.
도 13은 반도체 다이 활성 표면의 일부 상에 위치된 봉지재를 구비한 Fo-WLCSP를 도시하는 도면.
도 14는 상호접속 구조체 상에 마스킹 층을 구비한 Fo-WLCSP를 도시하는 도면.
도 15는 상호접속 구조체로서 리드프래임을 구비한 Fo-WLCSP를 도시하는 도면.
도 16a 내지 도 16f는 Fo-WLCSP에 상하 빌드-업 상호접속 구조체를 형성하는 공정을 도시하는 도면.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예를 기술하고, 여기서 같은 참조부호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 발명의 목적 달성을 위한 최선의 모드를 기준으로 설명되었지만, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는, 그 대안, 수정 및 등가물등이 첨부된 청구 범위에 의해 한정되고, 그 등가물 등이 다음의 설명과 도면에 의해 지지되는 본 발명의 사상 및 범주 내에 포함될 수 있다는 것을 의도한다는 것을 이해할 것이다.
반도체 디바이스는 일반적으로 두 개의 복잡한 제조 공정, 즉 프런트 엔드 제조공정 및 백 엔드 제조공정을 사용하여 제조된다. 프런트 엔드 제조공정은 반도체 웨이퍼의 표면에 복 수개의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동의 전기 부품을 포함한다. 트랜지스터 및 다이오드 등의 능동 전기 부품은 전기 전류의 흐름을 제어할 수 있다. 커패시터, 인덕터, 레지스터, 및 변압기 등의 수동 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 형성한다.
수동 및 능동 부품은 도핑, 증착, 포토리소그래피(photolithography), 에칭, 그리고 평탄화(planarization)를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산 등의 기술에 의해 반도체 물질 내에 불순물을 유입시킨다. 이 도핑 공정은, 전기장 또는 베이스 전류에 응답하여 반도체 물질의 전도성을 다이나믹하게 변경시킴에 의해 능동 장치에서 반도체 물질의 전기 전도성을 수정한다. 트랜지스터는 전기장 또는 베이스 전류의 적용에 따라 트랜지스터가 전기 전류의 흐름을 향상시키거나 제한하는데 필요하도록 배열된 도핑의 형태 및 정도를 변화시키는 영역을 포함한다.
능동 및 수동 부품은 서로 다른 전기적 특성을 갖는 물질의 층으로 형성된다. 이 층들은 증착되는 물질의 종류에 따라 부분적으로 결정된 다양한 증착 기술에 의해 형성될 수 있다. 예를 들어, 박막 증착은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 전해 도금(electrolytic plating), 무전해 도금 공정(electroless plating processes)을 포함할 수 있다. 각 층은 일반적으로 능동 부품, 수동 부품, 또는 부품들 사이의 전기적 연결의 부분들을 형성하도록 패턴화된다.
백 엔드 제조공정은 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 분할하고, 구조적 지지와 외부 절연을 위한 반도체 다이로 패키징하는 것을 의미한다. 반도체 다이를 분할하기 위해, 웨이퍼가 쏘우 스트리트 또는 스크라이브로 불리는 웨이퍼의 비기능적 지역을 따라 계산되어 절단된다. 웨이퍼는 레이저 절단 공구 또는 쏘우 블레이드를 사용하여 분할된다. 분할 후, 개별 반도체 다이는 다른 시스템 부품과 상호연결되기 위한 핀이나 접촉 패드를 포함하는 패키지 기판에 장착된다. 그리고 반도체 다이 상에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기적 연결은 납땜 범프, 스터드 범프, 전도성 페이스트, 또는 와이어본드(wirebonds)로 만들 수 있다. 봉지제 또는 다른 몰딩 재료는 물리적 지지와 전기 절연을 제공하기 위해 패키지 위에 증착된다. 그리고, 완성된 패키지는 전기적 시스템에 삽입되고 반도체 디바이스의 기능이 다른 시스템 부품에 사용할 수 있게 제조된다.
도 1은 전자 장치(50)를 도시하며, 이 전자 장치는 그 표면에 장착된 복수의 반도체 패키지를 갖는 칩 캐리어 기판 또는 인쇄 회로 기판(PCB)(52)을 갖는다. 전자 장치(50)는 적용에 따라, 한 형태의 반도체 패키지 또는 여러 형태의 반도체 패키지를 가질 수 있다. 다른 형태의 반도체 패키지가 설명을 목적으로 도 2에 도시된다.
전자 장치(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템(stand-alone system)이 될 수 있다. 선택적으로, 전자 장치(50)는 더 큰 시스템의 하위 부품이 될 수 있다. 예를 들어, 전자 장치(50)는 휴대 전화, 개인 디지털 보조장치(PDA), 디지털 비디오 카메라(DVC), 또는 기타 전자 통신 장치의 일부가 될 수 있다. 선택적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드가 될 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, 응용 프로그램 특정 집적 회로 (ASIC), 논리 회로, 아날로그 회로, RF 회로, 개별 장치, 또는 기타 반도체 다이 또는 전기 부품을 포함할 수 있다. 소형화 및 중량 감소는 시장에서 인정될 제품에 대하여 필수적이다. 반도체 디바이스들 사이의 거리는 더 높은 밀도를 달성하기 위해 감소 되어야만 한다.
도 1에서, PCB(52)는 PCB에 장착된 반도체 패키지의 구조적 지지와 전기적 상호연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB(52)의 표면상에 또는 PCB(52)의 층 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착 부품, 및 다른 외부 시스템 부품 간의 전기적 통신을 위하여 제공된다. 트레이스(54)는 또한 각각의 반도체 패키지에 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 두 개의 패키지 레벨(packaging levels)을 갖는다. 제 1 패키지 레벨은 반도체 다이를 중간 캐리어에 기계적 및 전기적으로 부착하기 위한 기술이다. 제 2 패키지 레벨은 중간 캐리어를 PCB에 기계적 및 전기적으로 부착하기 위한 기술을 포함한다. 다른 실시예들에서, 반도체 디바이스는 다이가 PCB에 기계적 및 전기적으로 직접 장착되는 제 1 패키지 레벨만을 가질 수 있다.
설명을 위해, 본드 와이어 패키지(56) 및 플립 칩(58)을 포함하는 제 1 레벨 패키지의 여러 형태가 PCB(52) 상에 도시된다. 또한, 볼 그리드 어레이 (BGA) (60), 범프 칩 캐리어 (BCC)(62), 듀얼 인-라인 패키지 (DIP)(64), 랜드 그리드 어레이 (LGA)(66), 멀티 칩 모듈 (MCM)(68), 쿼드 플랫 무연 패키지 (QFN)(70), 및 쿼드 플랫 패키지(72)를 포함하는, 제 2 레벨 패키지의 여러 형태가 PCB(52) 상에 장착되어 도시된다. 시스템의 요구 사항에 따라, 제 1 및 제 2 레벨의 패키지 형태의 임의의 조합뿐만 아니라 다른 전자 부품의 조합으로 구성된 반도체 패키지의 조합이 PCB(52)에 연결될 수 있다. 다른 실시예에서, 전자 장치(50)는 여러 상호연결된 패키지를 포함할 수 있으나, 일부 실시예에서는, 하나의 연결된 반도체 패키지를 포함한다. 하나의 기판 위에 하나 이상의 반도체 패키지를 결합하여, 제조업자는 미리 만든 부품을 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능성을 포함하기 때문에, 전자 장치는 저렴한 부품 및 현대화된 제조 공정을 사용하여 제조될 수 있다. 그 결과 장치는 실패할 가능성이 줄고 제조 비용이 적어져 소비자들에게 낮은 비용으로 제공할 수 있다.
도 2a-2c는 예시적인 반도체 패키지를 보여준다. 도 3a는 PCB (52)에 장착된 DIP (64)를 더 자세히 보여준다. 반도체 다이(74)는 다이 내에 형성되어 다이의 전기적 설계에 따라 전기적으로 상호연결되는, 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 능동 영역을 포함한다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 반도체 다이(74)의 능동 영역 내에 형성된 다른 회로 요소를 포함할 수 있다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 또는 은(Ag)과 같은 전도성 물질의 하나 이상의 층이고, 반도체 다이 (74) 내에 형성된 회로 요소에 전기적으로 연결된다. DIP(64)의 조립 동안, 반도체 다이(74)는 금 -실리콘 공정 층, 또는 열 에폭시 또는 에폭시 수지와 같은 접착 물질을 사용하여 중간 캐리어(78)에 장착된다. 패키지 몸체는 중합체나 세라믹 등의 절연성의 패키지 물질을 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74)와 PCB (52) 사이의 전기적 상호연결을 제공한다. 봉지제(84)는 수분과 입자가 패키지에 들어가는 것과 반도체 다이(74) 또는 본드 와이어(82)가 오염되는 것을 방지함으로써 주위 환경 보호를 위해 패키지 위에 증착된다.
도 2b는 PCB (52)에 장착된 BCC(62)를 더 자세히 보여준다. 반도체 다이(88)는 언더필(underfill) 또는 에폭시-수지 접착 물질(92)을 사용하여 캐리어 (90)에 장착된다. 본드 와이어(94)는 접촉 패드(96 와 98) 사이의 제 1 레벨 패키지 상호연결을 제공한다. 성형 화합물 또는 봉지제(100)는 장치에 대한 물리적 지지와 전기 절연을 제공하기 위해 반도체 다이(88)와 본드 와이어(94) 위에 증착된다. 접촉 패드(102)는 산화를 방지하기 위해 전해 도금 또는 무전해 도금과 같은 적합한 금속 증착 프로세스를 사용하여 PCB (52)의 표면상에 형성된다. 접촉 패드(102)는 PCB(52)에서 하나 이상의 전도성 신호 트레이스(54)에 전기적으로 연결된다. 범프(104)는 BCC (62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 2c에서, 반도체 다이(58)는 플립 칩 형태의 제 1 레벨 패키지를 갖는 중간 캐리어(106)를 향해 아래로 장착된다. 반도체 다이(58)의 능동 영역(108)은 다이의 전기적 설계에 따라 형성된 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 능동 영역 (108) 내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해 전기적 및 기계적으로 캐리어(106)에 연결된다.
BGA(60)는 범프(112)를 사용하여 BGA 형태의 제 2 레벨 패키지를 갖는 PCB(52)에 전기적 및 기계적으로 연결된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해 PCB(52)에서 전도성 신호 트레이스(54)에 전기적으로 연결된다. 몰딩 화합물 또는 봉지제(116)는 장치에 대한 물리적 지지와 전기 절연을 제공하기 위에 반도체 다이(58)와 캐리어(106) 상에 증착된다. 플립 칩 반도체 디바이스는 신호 전파 거리를 줄이고, 낮은 커패시턴스, 및 전체 회로 성능을 향상시키기 위해, 반도체 다이(58) 상의 능동 장치로부터 PCB(52) 상의 전도성 트랙을 향해 짧은 전기 전도성 통로를 제공한다. 다른 실시예에서, 반도체 다이(58)는 중간 캐리어(106)가 없는 플립 칩 형태의 제 1 레벨 패키지를 사용하여 PCB(52)에 기계적 및 전기적으로 직접 연결될 수 있다.
도 3a는 구조적 지지를 위한, 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물, 또는 탄화 규소 등의 베이스 기판 물질(122)을 갖는 반도체 웨이퍼(120)를 보여준다. 복수의 반도체 다이 또는 부품(124)은 비-능동, 다이 사이의 웨이퍼 지역(inter-die wafer area), 또는 상술한 바와 같은 쏘우 스트리트(126)에 의해 분할된 웨이퍼(120) 상에 형성된다. 쏘우 스트리트(126)는 반도체 웨이퍼(120)를 개별 반도체 다이(124)로 분할하는 커팅 영역을 제공한다.
도 3b는 반도체 웨이퍼(120)의 일부 단면도를 보여준다. 각 반도체 다이(124)는, 다이 내에 형성되어 다이의 전기적 설계 및 기능에 따라 전기적으로 상호연결된 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 후방 표면(128) 및 능동 표면(130)을 포함한다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), ASIC, 메모리 또는 기타 신호 처리 회로 등의 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(130) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(124)는 RF 신호 처리를 위한, 인덕터, 커패시터 및 레지스터 등의 집적 수동 장치(IPDs)를 포함할 수 있다.
전기 전도성 층(132)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 프로세스를 사용하여 능동 표면(130) 상에 형성된다. 전도성 층 (132)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 물질 중 하나 이상의 층이 될 수 있다. 전도성 층(132)은 능동 표면(130) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다. 전도성 층(132)은 도 4b에 도시된 바와 같이, 접촉 패드로서 반도체 다이(124)의 가장자리로부터 나란하게 제 1 거리에 배치될 수 있다. 선택적으로, 전도성 층(132)은, 접촉 패드의 제 1 행이 다이의 가장자리로부터 제 1 거리에 배치되고 접촉 패드의 제 2 행이 다이의 가장자리로부터 제 2 거리에 배치되는 방식으로, 여러 행으로 옵셋 되는 접촉 패드로서 형성될 수 있다.
절연 또는 패시베이션 층(134)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 신터링, 또는 열적 산화를 사용하여 반도체 다이(124)의 활성 표면(130)과 전도성 층(132) 상에 형성된다. 절연 층(134)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈 펜톡시드(Ta2O5), 산화 알루미늄(Al2O3), 또는 이와 유사한 구조 및 절연 특성을 갖는 다른 물질을 포함한다. 절연층(134)의 일부는 전도성 층(132)을 노출시키도록 패턴화된 포토레지스트층을 통해 레이저 다이렉트 어블레이션(LDA)에 의해 제거된다. 선택적으로, 절연층(134)의 일부는 전도성 층(132)을 노출시키도록 패턴화된 포토레지스트층을 통해 에칭 공정에 의해 제거된다.
도 3c에서, 반도체 웨이퍼(120)의 백면(128)은 그라인더(137)를 사용하여 백그라인딩 작업과 이어서 웨이퍼의 두께를 감소시키도록 폴리싱 단계를 거친다. 도 3d에서, 다이 부착 접착 필름 또는 테이프(138)가 분할 전에 폴이싱된 백면(128)에 적층된다.
도 3e에서, 반도체 웨이퍼(120)는 쏘우 블레이드 또는 레이저 절단 공구(139)를 사용하여 쏘우 스트리트(126)를 통하여 개별 반도체 다이(124)로 분할된다.
도 4a-4g는 그곳에 장착된 반도체 다이를 구비한 인터포저(interposer) 기판의 형성을 도시하고 있다. 도 4a는, 폴리테트라플로르에틸렌 프리-임프래그네이티드(pre-impregnated)(prepreg), FR-4, FR-1, CEM-1, 또는 페놀 코튼 페이퍼, 에폭시, 레진, 직물 글래스, 무광(matte) 글래스, 폴리에스터 및 다른 강화 화이버 또는 패브릭과 조합된 CEM-3로 구성된 하나 이상의 층을 포함하는 코어 기판(140)을 도시하고 있다. 선택적으로, 코어 기판(140)은 하나 이성의 절연층 또는 유전층을 포함한다.
다수 관통 비어가 레이저 드릴링, 기계적 드릴링, 또는 딥(deep) 반응 이온 에칭(DRIE)을 사용하여 코어 기판(140)을 관통하여 형성된다. 비어는 전해 도금, 무전해 도금 또는 다른 적절한 증착 공정을 사용하여 Al, Cu, Sn, Ni, Au, Ag, 티타늄(Ti), 텅스텐(W), 또는 다른 적절한 전기 도전성 재료로 충진되어 z- 방향 수직 상호접속 전도성 비어(144)를 형성한다. 일 실시예에서, Cu는 무전해 및 전해 Cu 금에 의해 관통 비어의 측벽에 증착된다. 비어는 필러를 갖는 전도성 페이스트 또는 플러깅 레진으로 충진된다.
전기 전도성 층 또는 재분배 층(RDL)(146)가 인쇄, PVD, CVD, 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 코어 기판(140)의 제 1 표면 및 전도성 비어(144) 상에 형성된다. 전도성 층(146)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적합한 전기 전도성 물질의 하나 이상의 층을 포함한다. 전도성 층(146)은 전도성 비어(144)에 전기적으로 연결된다.
절연 또는 패시배이션 층(148)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 코어 기판(140)의 제 1 표면 및 전도성 층(146) 상에 형성된다. 절연층(148)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 하프늄 옥사이드(HfO2), 벤조사이클로뷰텐(BCB), 폴리이마이드(PI), 폴레벤족사졸(PBO), 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 구조적 및 절연 특징들을 갖는 다른 재료를 포함한다. 다른 하나의 실시예에서, 절연층(148)은 마스킹 층이다.
전기 전도성 층 또는 RDL(150)이 인쇄, PVD, CVD, 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 코어 기판(140)의 제 1 표면 맞은 편의 제 2 표면 및 전도성 비어(144) 상에 형성된다. 전도성 층(150)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적합한 전기 전도성 물질의 하나 이상의 층을 포함한다. 전도성 층(146)은 전도성 비어(144) 및 전도성 층(146)에 전기적으로 연결된다. 다른 하나의 실시예에서, 전도성 비어(144)가 전도성 층(146) 및/또는 전도성 층(150)을 형성한 후에 코어 기판(140)을 관통하여 형성된다.
절연 또는 패시배이션 층(152)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 코어 기판(140)의 제 2 표면 및 전도성 층(150) 상에 형성된다. 절연층(152)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 하프늄 옥사이드(HfO2), 벤조사이클로뷰텐(BCB), 폴리이마이드(PI), 폴레벤족사졸(PBO), 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 구조적 및 절연 특징들을 갖는 다른 재료를 포함한다. 일 실시예에서, 절연층(148, 152)은 벤딩 강도 강화를 위해 실리카, Al2O3와 같은 필러 또는 화이버, 또는 글래스 화이버를 포함한다. 절연층(152)의 일부가 전도성 층(150)이 노출하도록 레이저(154)를 이용하는 LDA에 의해 제거된다. 다른 하나의 실시예에서, 절연층(152)은 마스킹 층이다.
결과적인 인터포저 기판(155)은 반도체 다이(124)의 전기적 기능에 따라서 전도성 층(146, 150)과 전도성 비어(144)를 통하여 기판을 종횡으로 가로지르는 전기적 상호접속을 제공한다. 기판(155)은 중간 단계, 즉, 반도체 다이(124)에 장착하기 전에, 양호한지 알기 위해 오픈/쇼트 프로브 또는 오토-스코프 검사에 의해 검사되고 테스트된다. 전도성 층(146, 150) 및 전도성 비어(144)의 부분들은 반도체 다이(124)의 설계 및 기능에 따라서 전기적으로 공통되거나 또는 분리된다.
기판(155)은 또한 하나 이상의 트랜지스터, 다이오드 및 아날로그 회로 또는 디지털 회로를 구현하는 다른 회로 소자들을 포함하는 활성 표면을 갖는, 멀티-층 플랙서블 라미내이트, 세라믹, 구리 포일, 글래스, 또는 반도체 웨이퍼일 수 있다.
도 4b에서, 와이어 스터드(156)가 압축 본딩, 스티치 본딩, 볼 본딩 또는 웨지 본딩에 의해 기판(155)의 전도성 층(146)에 부착된다. 와이어 스터드(156)는 베이스부(156a)로 도시된 전도성 층(146)과 접촉하면서 압축된다. 스템(156b)이 절절한 길이, 즉, 250-500㎛의 길이로 잘라진다. 일 실시예에서, 와이어 스터드(156)는 Cu, Al 또는 금속 합금을 포함한다. 와이어 스터드(156)는 3D 수직 상호접속 구조체를 제공한다.
도 4c는 절연층(152)에 의해 커버된 전도성 층(150), 즉, LDA 또는 에칭 공정에 의해 노출되지 않은 전도성 층(150)을 구비한 기판(155)에 대한 일 실시예를 도시하고 있다.
도 4d에서, 도 3c로부터의 반도체 다이(124)가 백면(128)이 기판을 향한 상태에서 예를 들면, 픽 앤 플래이스 작업으로 인터포저 기판(155)에 장착된다. 반도체 다이(124)는 다이 부착 접착재 또는 필름(138)으로 기판(155)의 절연층(148)에 고정된다. 도 4e는 재구성된 웨이퍼(158)로서 기판(155)에 장착된 반도체 다이(124)를 도시하고 있다. 반도체 다이(124)는 기판(155)에 장착되기 전에 이미 테스트된 공지된 양호한 다이(KGD)이다. 기판(155)은 멀티플 반도체 다이를 수용할 수 있도록 충분한 크기를 갖는다.
다른 하나의 실시예에서, 릴리즈 드라이 필름, 절연 레지스트 또는 포토레지스트와 같은 보호 층(160)이 도 4f에 도시된 바와 같이, 절연층(134) 및 전도성 층(132) 상에 형성된다.
다른 하나의 실시예에서, 봉지재(encapsulant, 162)가 반도체 다이 (124) 주변에 증착된다. 빌드-업 상호접속 구조체(164)가 절연층(134), 전도성 층(132) 및 봉지재(162) 상에 형성된다. 빌드-업 상호접속 구조체(164)는 절연층(166), 전도성 층(168), 절연층(170), 전도성 층(172) 및 절연층(174)을 포함한다. 상호접속 구조체(164)는 중간 단계, 즉, 분할 전에 양호한지 알기 위해 오픈/쇼트 브로브 또는 오토-스코프 검사에 의해 검사되고 테스트된다. 재구성된 웨이퍼(158)는 쏘오 블래이드 또는 레이저 절삭 공구(176)를 사용하여 기판(155)을 통하여 분할되어 반도체 다이(124)를 분리시킨다.
도 5a-5h는, 도 1 및 도 2a-2c와 관련하여, 듀얼-사이드 상호접속 구조체 로서 Fo-WLCSP에 빌드-업 상호접속 구조체 및 인터포저 기판을 형성하는 공정을 도시하고 있다. 도 5a는 실리콘, 폴리머, 베릴늄 옥사이드, 글래스, 철 합금과 같은 희생 또는 재사용 베이스 재료, 또는 구조적 지지를 위한 다른 적절한 저비용 강성 재료를 포함하는 캐리어 또는 임시 기판(180)을 도시하고 있다. 캐리어(180)는 둥글거나 직사각형일 수 있다. 압축성 부착 릴리징 필름(184)을 포함하는 인퍼페이스 층 또는 더불-사이드 테이프(182)가, 임시 부착 본딩 필름, 에칭-정지 층, 또는 열 릴리즈 층으로서 캐리어(180)상에 형성된다. 기판(140)에 장착된 것으로서 반도체 다이(124)는 빌드-업 상호접속 구조체(164)가 캐리어를 향한 상태에서 캐리어(180) 상의 압축성 부착 릴리징 필름(184)에 접합된다. 도 5b는 캐리어(180)상의 압축성 릴리징 필름184 내에 내장된 전도성 층(172) 및 절연층(174)을 구비한 캐리어(180)에 장착된 반도체 다이(124) 및 기판(140)을 도시하고 있다. 캐리어(180)는 멀피플 반도체 다이(124)를 수용할 수 있도록 충분한 크기를 갖는다.
도 5c에서, 봉지재 또는 몰딩 화합물(188)은 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 캐리어(180), 기판(155), 반도체 다이(124) 및 와이어 스터드(156) 상에 그리고 주위에 증착된다. 봉지재(188)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(188)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다.
도 5d에서, 캐리어(180), 인터페이스 층(182) 및 압축성 릴리징 필름(184)가 화학적 에칭, 기계적 필링, 화학 기계적 평탄화(CMP), 기계적 그라인딩, 열적 베이크, 자외선 레이저 스캐닝, 또는 습식 스트라이핑에 의해 제거된다. 뒤틀림을 제어하기 위해서 추가적인 백그라인딩이 적용될 수 있다. 봉지재(188)의 일부가 빌드-업 상호접속 구조체(164)의 와이어 스터드(156), 도전성 층(172) 및 절연층(174)을 노출시키기 위해 레이저(190)를 사용하는 LDA에 의해 제거된다.
도 5e에서, 절연 또는 패시배이션 층(196)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 봉지재(188), 빌드-업 상호접속 구조체(164) 및 노출된 와이어 스터드(156) 상에 형성된다. 절연층(196)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 구조적 및 절연 특징들을 갖는 다른 재료를 포함한다.
전기 전도성 층 또는 RDL(198)이 인쇄, PVD, CVD, 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 절연층(196), 빌드-업 상호접속 구조체(164) 및 노출된 와이어 스터드(156) 상에 형성된다. 전도성 층(198)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적합한 전기 전도성 물질의 하나 이상의 층을 포함한다. 전도성 층(198)의 일부는 빌드-업 상호접속 구조체(164)의 전도성 층(172)에 전기적으로 연결된다. 전도성 층(198)의 다른 일부는 와이어 스터드(156)에 전기적으로 연결된다. 전도성 층(198)의 다른 부분들은 반도체 다이(124)의 설계 및 기능에 따라서 전기적으로 공통되거나 또는 전기적으로 분리된다.
절연 또는 패시배이션 층(200)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 절연층(196) 및 전도성 층(198) 상에 형성된다. 절연층(200)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 구조적 및 절연 특징들을 갖는 다른 재료를 포함한다. 절연층(200)의 일부가 전도성 층(198)이 노출되도록 LDA 또는 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해 제거된다.
전기 전도성 범프 재료는 증발, 전기 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 전도성 층(198) 상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(198)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(202)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow) 된다. 일부 적용에서, 범프(202)는 전도성 층(198)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우 된다. 일 실시예에서, 범프(202)는 습식 층, 장벽 층, 및 점착 층을 갖는 UBM 상에 형성된다. 범프는 또한 전도성 층(146)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프는 전도성 층(198) 상에 형성될 수 있는 상호접속 구조체의 한 유형을 나타낸다. 상호접속 구조체는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호접속을 사용할 수 있다.
절연층(196, 200), 전도성 층(198) 및 범프(202)의 조합은 빌드-업 상호접속 구조체(204)를 구성한다. 빌드-업 상호접속 구조체(204)는 추가적인 디바이스 집적 전에 양호한지 알기 위해 검사되고 테스트 된다.
도 5f에서, 백그라인딩 또는 지지 테이프(194)가 빌드-업 상호접속 구조체(204) 상에 인가된다. 봉지재(188)의 일 부분은 봉지재의 표면을 평탄화시키고 기판(155)의 절연층(152)을 노출시키도록 그라인더(192)의 그라인딩 작업으로 제거된다. 봉지재(188)의 그라인딩 작업 및 평탄화로 초래되는 기계적 손상을 제거하기 위해 화학적 에칭 또는 CMP 공정이 사용될 수도 있다. 도 5g는 그라인딩 작업 후에 레이저(193) 및/또는 스트라이핑 및 클리닝 공정에 의해 전도성 층(150) 및 절연층(152)로 부터 제거된 어떤 잔류 봉지재를 갖는 기판(155)을 도시하고 있다.
도 5h에서, 백그라인딩 또는 지지 테이프(194)가 제거되고 반도체 다이(124)는 쏘우 블래이드 또는 레이저 절삭 공구(208)을 사용하여 봉지재(188) 및 빌드-업 상호접속 구조체(204)를 통해서 개별적인 듀얼-사이드 Fo-WLCSP(210)으로 분할된다. 도 6은 분할 후의 Fo-WLCSP(210)를 도시하고 있다. 반도체 다이(124)는 외부 디바이스와의 접속을 위해 빌드-업 상호접속 구조체(164,204) 및 와이어 스터드(156)를 통해 기판(155)에 전기적으로 연결된다. 기판(155) 및 빌드-업 상호접속 구조체(164, 204)는 Fo-WLCSP(210)의 양측(듀얼 사이드)상에서 반도체 다이(204)에 대해서 종횡의 상호접속을 제공한다. 기판(155)은 상이한 때에 형성되고 빌드-업 상호접속 구조체(164,204)와 분리된다. 다이 장착전에 기판(155)의 형성 및 테스팅은 제조 공정을 단순화시키고 비용을 절감한다. 기판(155) 및 빌드-업 상호접속 구조체(164, 204) 사이의 수직적 상호접속을 제공하는 와이어 스터드(156)를 구비하는 빌드-업 상호접속 구조체(164, 204)의 추후 형성은 Fo-WLCSP(210) 양측에서 반도체 다이(124)에 대해서 종횡 상호 접속을 완성시킨다.
다른 하나의 실시예에서, 도 4g로 부터 연속하여, 도 7a에 도시된 바와 같이, 기판(140)의 절연층(152)가 캐리어를 향한 상태로 반도체 다이(124)가 캐리어(220)에 장착된다. 전도성 층(150)이 절연층(152)에 의해 완전히 커버될 수 있다. 고온(200℃ 보다 큰) 릴리저블(releasable) 본딩 테이프(222)가 캐리어(222) 상에 인가된다. 선택적으로, 선택적인 필러 또는 화이버를 구비하는 영구 절연 본딩 층(222)이 캐리어(222) 상에 인가된다. 기판(140)의 전도성 층(146) 및 절연층(148)이 캐리어(220) 상의 릴리저블 본딩 테이프(222) 내로 압착된다. 도 4f의 보호층(160)과 유사한 보호층이 빌드-업 상호접속 구조체(164)의 절연층(174) 상에 형성될 수 있다. 선택적으로, 절연층(174)은 필러를 구비하고 25㎛ 보다 큰 두께를 갖는 절연 재료일 수 있다.
봉지재 또는 몰딩 화합물(226)은 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 캐리어(220), 기판(155), 반도체 다이(124) 및 와이어 스터드(156) 상에 증착된다. 봉지재(226)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(226)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다.
도 7b에서, 봉지재(226)의 일 부분은 와이어 스터드(156)와 빌드-업 상호접속 구조체(164)의 전도성 층(172) 및 절연층(174)을 노출시키도록 레이저(228)를 사용하여 LDA에 의해 제거된다.
도 7c에서, 절연 또는 패시배이션 층(230)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 봉지재(226), 빌드-업 상호접속 구조체(164) 및 노출된 와이어 스터드(156) 상에 형성된다. 절연층(230)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다.
전기 도전성 층 또는 RDL(232)이 인쇄, PVD, CVD, 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 절연층(230), 빌드-업 상호접속 구조체(164) 및 노출된 와이어 스터드(156) 상에 형성된다. 전도성 층(232)은 Al, Cu, Ti, TiW, Sn, Ni, Au, Ag의 하나 이상의 층 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도성 층(232)의 일부는 빌드-업 상호접속 구조체(164)의 전도성 층(172)에 전기적으로 연결된다. 전도성 층(232)의 다른 한 부분은 와이어 스터드(156)에 전기적으로 연결된다. 전도성 층(232)의 다른 부분들은 반도체 다이(124)의 설계 및 기능에 따라서 전기적으로 공통되거나 전기적으로 분리된다.
절연 또는 패시배이션 층(234)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 절연층(230) 및 전도성 층(232) 상에 형성된다. 절연층(234)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 절연층(234)의 일부가 전도성 층(232)을 노출시키도록 패턴화된 포토레지스트 층을 통하여 LDA 또는 에칭 공정에 의해 제거된다.
전기 도전성 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도성 층(232)상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(232)에 접합된다. 일 실시예에서, 범프 재료는 볼 또는 범프(236)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow) 된다. 일부 적용에서, 범프(236)는 전도성 층(232)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우 된다. 일 실시예에서, 범프(236)는 습식 층, 장벽 층, 및 점착 층을 갖는 UBM 상에 형성된다. 범프는 또한 전도성 층(146)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프는 또한 압착 또는 열압착되어 전도성 층(232)에 접합된다. 범프(236)는 전도성 층(232) 상에 형성될 수 있는 상호접속 구조체의 한 유형을 나타낸다. 상호접속 구조체는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호접속을 사용할 수 있다.
절연층(230, 234), 전도성 층(232) 및 범프(236)는 빌드-업 상호접속 구조체(238)를 형성한다. 빌드-업 상호접속 구조체(238)는 추가적인 디바이스 집적 전에 양호한지 알기 위해 검사되고 테스트된다.
도 7d에서, 캐리어(220) 및 압축성 릴리징 필름(222)가 화학적 에칭, 기계적 필링, 화학 기계적 평탄화(CMP), 기계적 그라인딩, 열적 베이크, 자외선 레이저 스캐닝, 또는 습식 스트라이핑에 의해 제거된다. 영구 본딩 재료(222)의 경우에는 캐리어(220)가 부분적으로 제거될 수 있다. 반도체 다이(124)는 쏘우 블래이드 또는 레이저 절삭 공구(239)를 상용하여 봉지재(226) 및 빌드-업 상호접속 구조체(238)를 통하여 개별적인 듀얼-사이드 Fo-WLCSP(240)으로 분할된다. 도 8은 분할 후의 Fo-WLCSP(240)를 도시하고 있다. 반도체 다이(124)는 외부 디바이스와의 접속을 위해 빌드-업 상호접속 구조체(164,238) 및 와이어 스터드(156)를 통해서 전기적으로 연결된다. 기판(155) 및 빌드-업 상호접속 구조체(164, 238)는 Fo-WLCSP(240)의 양측(듀얼 사이드)에서 반도체 다이(124)에 대해서 종횡의 상호접속을 제공한다. 기판(155)은 상이한 때에 형성되고 빌드-업 상호접속 구조체(164,238)와 분리된다. 다이 장착전에 기판(155)의 형성 및 테스팅은 제조 공정을 단순화시키고 비용을 절감한다. 기판(155) 및 빌드-업 상호접속 구조체(164, 238) 사이의 수직적 상호접속을 제공하는 와이어 스터드(156)를 구비하는 빌드-업 상호접속 구조체(164, 238)의 추후 형성은 Fo-WLCSP(240) 양측에서 반도체 다이(124)에 대해서 종횡 상호 접속을 완성시킨다.
다른 하나의 실시예에서, 도 4g로 부터 연속하여, 도 9a에 도시된 바와 같이, 반도체 다이(124)가 기판에 장착된 상태에서 기판(155)은 분할되지 않은 상태로 잔류한다(도 4c 참조). 봉지재 또는 몰딩 화합물(242)이 기판(155), 반도체 다이(124) 및 와이어 스터드(156) 상에 증착된다.
도 9b에서, 봉지재(242)의 일부가 와이어 스터드(156) 및 빌드-업 상호접속 구조체(164)의 전도성 층(172)와 절연층(174)을 노출시키도록 레이저(243)를 사용하여 LDA에 의해 제거된다.
도 9c에서, 절연 또는 패시배이션 층(244)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 봉지재(242), 빌드-업 상호접속 구조체(164) 및 노출된 와이어 스터드(156) 상에 형성된다. 절연층(244)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다.
전기 도전성 층 또는 RDL(246)이 인쇄, PVD, CVD, 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 절연층(244), 빌드-업 상호접속 구조체(164) 및 노출된 와이어 스터드(156) 상에 형성된다. 전도성 층(246)은 Al, Cu, Ti, TiW, Sn, Ni, Au, Ag의 하나 이상의 층 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도성 층(246)의 일부는 빌드-업 상호접속 구조체(164)의 전도성 층(172)에 전기적으로 연결된다. 전도성 층(246)의 다른 한 부분은 와이어 스터드(156)에 전기적으로 연결된다. 전도성 층(246)의 다른 부분들은 반도체 다이(124)의 설계 및 기능에 따라서 전기적으로 공통되거나 전기적으로 분리된다.
절연 또는 패시배이션 층(248)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 절연층(244) 및 전도성 층(246) 상에 형성된다. 절연층(248)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 절연층(248)의 일부가 전도성 층(246)을 노출시키도록 패턴화된 포토레지스트 층을 통하여 LDA 또는 에칭 공정에 의해 제거된다.
전기 도전성 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도성 층(246)상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(246)에 접합된다. 일 실시예에서, 범프 재료는 볼 또는 범프(250)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow) 된다. 일부 적용에서, 범프(250)는 전도성 층(246)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우 된다. 일 실시예에서, 범프(250)는 습식 층, 장벽 층, 및 점착 층을 갖는 UBM 상에 형성된다. 범프는 또한 전도성 층(246)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프는 또한 압착 또는 열압착되어 전도성 층(232)에 접합된다. 범프(250)는 전도성 층(246) 상에 형성될 수 있는 상호접속 구조체의 한 유형을 나타낸다. 상호접속 구조체는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호접속을 사용할 수 있다.
절연층(244, 248), 전도성 층(246) 및 범프(250)의 조합은 빌드-업 상호접속 구조체(252)를 구성한다. 빌드-업 상호접속 구조체(252)는 추가적인 디바이스 집적 전에 양호한지 알기 위해 검사되고 테스트 된다.
도 9d에서, 절연층(152)의 일부가 전도성 층(150)을 노출시키도록 레이저(254)를 이용하는 LDA에 의해 제거된다. 반도체 다이(242)는 쏘우 블래이드 또는 레이저 절삭 공구(255)를 사용하여 기판(155), 봉지재(242) 및 빌드-업 상호접속 구조체(252)를 통해서 개별적인 듀얼-사이드 Fo-WLCSP(256)으로 분할된다. 도 10은 분할 후의 Fo-WLCSP(256)를 도시하고 있다. 반도체 다이(124)는 외부 디바이스와의 접속을 위해 빌드-업 상호접속 구조체(164,252) 및 와이어 스터드(156)를 통해 기판(155)에 전기적으로 연결된다. 기판(155) 및 빌드-업 상호접속 구조체(164, 252)는 Fo-WLCSP(256)의 양측(듀얼 사이드)상에서 반도체 다이(124)에 대해서 종횡의 상호접속을 제공한다. 기판(155)은 상이한 때에 형성되고 빌드-업 상호접속 구조체(164,252)와 분리된다. 다이 장착전에 기판(155)의 형성 및 테스팅은 제조 공정을 단순화시키고 비용을 절감한다. 기판(155) 및 빌드-업 상호접속 구조체(164, 204) 사이의 수직적 상호접속을 제공하는 와이어 스터드(156)를 구비하는 빌드-업 상호접속 구조체(164, 252)의 추후 형성은 Fo-WLCSP(256) 양측에서 반도체 다이(124)에 대해서 종횡 상호 접속을 완성시킨다.
도 11은 기판(155) 및 빌드-업 상호접속 구조체(252) 사이에 위치된 스터드 범프(262)를 구비한, 도 10과 유사한, Fo-WLCSP(260)에 대한 일 실시예를 도시하고 있다. 스터드 범프(262)는 기판(155)의 전도성 층(146)을 빌드-업 상호접속 구조체(252)의 전도성 층(246)에 전기적으로 연결시킨다. 빌드-업 상호접속 구조체(164)는 적어도 하나의 RDL 층, 즉, 전도성 층(168)을 포함한다.
도 12는 기판(155) 및 빌드-업 상호접속 구조체(202) 사이에 위치된 스터드 범프(272)를 구비한, 도 5a-5h와 유사한, Fo-WLCSP(270)에 대한 일 실시예를 도시하고 있다. 스터드 범프(272)는 기판(155)의 전도성 층(146)을 빌드-업 상호접속 구조체(204)의 전도성 층(198)에 전기적으로 연결시킨다. 봉지재(188)는 기판(155)의 측면을 따라서 절연층(152)의 상부 표면까지 연장된다. 빌드-업 상호접속 구조체(164)는 적어도 하나의 RDL 층, 즉, 전도성 층(168)을 포함한다.
도 13은 기판(155) 및 빌드-업 상호접속 구조체(204) 사이에 위치된 스터드 범프(282)를 구비한, 도 5a-5h와 유사한, Fo-WLCSP(270)에 대한 일 실시예를 도시하고 있다. 스터드 범프(282)는 기판(155)의 전도성 층(146)을 빌드-업 상호접속 구조체(204)의 전도성 층(198)에 전기적으로 연결시킨다.
도 14는 기판(155) 및 빌드-업 상호접속 구조체(204) 사이에 위치된 스터드 범프(292)를 구비한, 도 5a-5h와 유사한, Fo-WLCSP(290)에 대한 일 실시예를 도시하고 있다. 스터드 범프(292)는 기판(155)의 전도성 층(146)을 빌드-업 상호접속 구조체(204)의 전도성 층(198)에 전기적으로 연결시킨다. 봉지재(188)는 기판(155)의 측면을 따라서 절연층(152)의 상부 표면까지 연장된다. 봉지재(188)는 반도체 다이(124)의 측면과 반도체 다이의 활성 표면(130)의 일부를 커버한다. 기판(155)은 제거되고 마스킹 층(294)로 대체 된다. 마스킹 층(294)의 일부는 전도성 층(146)을 노출시키도록 패턴화된 포토레지스트 층을 통한 LDA 또는 에칭 공정에 의해 제거된다.
도 15는 봉지재(304)에 내장된 리드프래임(302)을 구비한, 도 5a-5h와 유사한, Fo-WLCSP(300)에 대한 일 실시예를 도시하고 있다. 스터드 범프(306)는 리드프래임(302) 및 빌드-업 상호접속 구조체(204) 사이에 위치된다. 봉지재(188)는 반도체 다이(124)의 측면과 반도체 다이의 활성 표면(130)의 일부를 커버한다. 기판(155)은 제거되고 마스킹 층(294)로 대체 된다. 봉지재(304)의 일부는 리드프래임(302)을 노출시키도록 패턴화된 포토레지스트 층을 통한 LDA 또는 에칭 공정에 의해 제거된다.
도 16a-16f는, 도 1 및 도 2a-2c와 관련하여, Fo-WLCSP에 상하 빌드-업 상호접속 구조체를 형성하는 공정을 도시하고 있다. 도 16a는 실리콘, 폴리머, 베릴늄 옥사이드, 글래스와 같은 희생 또는 재사용 베이스 재료, 또는 구조적 지지를 위한 다른 적절한 저비용 강성 재료를 포함하는 캐리어 또는 임시 기판(310)을 도시하고 있다.
절연 또는 패시배이션 층(312)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 캐리어(310)상에 형성된다. 절연층(312)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 일 실시예에서, 절연층(312)은 벤딩 강도 강화를 위해서 글래스 직물, 글래스 크로스, 실리카, Al2O3와 같은 필러 또는 화이버, 또는 글래스 화이버를 포함한다.
전기 도전성 층 또는 RDL(314)이 Cu 포일 라미내이션, 인쇄, PVD, CVD, 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 절연층(312) 상에 형성된다. 전도성 층(314)은 Al, Cu, Ti, TiW, Sn, Ni, Au, Ag의 하나 이상의 층 또는 다른 적절한 전기 전도성 재료를 포함한다. 일 실시예에서, 전도성 층(314)은 포토 레지스트 또는 잉크 인쇄로 패턴화된 Cu 포일이다. 선택적으로, 전도성 층(314)은 Ti(TiW)/Cu 시드 층과 이어서 리소그래피 및 선택(selecting) 도금을 포함한다. 전도성 층(314)의 일부는 반도체 다이의 설계 및 기능에 따라서 전기적으로 공통되거나 분리될 수 있다.
도 16b에서, 절연 또는 패시배이션 층(316)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 절연층(312) 및 전도성 층(314) 상에 형성된다. 절연층(316)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 일 실시예에서, 절연층(316)은 벤딩 강도 강화를 위해서 글래스 직물, 글래스 크로스, 실리카, Al2O3와 같은 필러 또는 화이버, 또는 글래스 화이버를 포함한다. 절연층(316)의 일부는 전도성 층(314)의 노출을 위해 레이저(318)를 사용하는 LDA에 의해 제거된다. 선택적으로, 절연층(316)의 일부는 전도성 층(314)의 노출을 위해 포토레지스트 층을 통한 에칭 공정에 의해 제거된다. 전도성 층(314) 및 절연층(316)은 중간 단계, 즉, 반도체 다이(320)에 장착되기 전에, 양호한지 알기 위해 오픈/쇼트 프로브 또는 오토-스코프 검사에 의해 검사되고 테스트 된다.
도 16c는, 다이 내에 형성되고 다이의 전기적 설계 및 기능에 따라서 전기적으로 상호접속된 능동 소자, 수동 소자, 전도성 층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 백면(322) 및 활성 표면(324)을 구비하는, 도 3a와 유사한 반도체 웨이퍼로부터의 반도체 다이(320)를 도시하고 있다. 예를 들면, 회로는 DSP, ASIC, 메모리와 같은 아날로그 회로 또는 디지털 회로, 또는 기타 신호 처리 회로를 구현하기 위해. 활성 표면(210) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 소자를 포함할 수 있다. 반도체 다이(320)는 RF RF 신호 처리를 위해 인덕터, 커패시터 및 저항기와 같은 IPDs를 포함할 수 있다.
전기 도전성 층(326)이 PVD, CVD, 전해 도금 및 무전해 도금 공정을 이용하여 활성 표면(324) 상에 형성된다. 전도성 층(326)은 Al, Cu, Sn, Ni, Au, Ag의 하나 이상의 층 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도성 층(326)은 활성 표면(324) 상의 회로에 전기적으로 연결된 접촉 패드로서 작용한다.
절연 또는 패시배이션 층(328)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 활성 표면(324) 및 전도성 층(326) 상에 형성된다. 절연층(328)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 절연층(328)의 일부가 전도성 층(326)을 노출시키도록 패턴화된 포토레지스트 층을 통하여 LDA 또는 에칭 공정에 의해 제거된다.
절연 또는 패시배이션 층(330)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 절연층(328) 및 전도성 층(326) 상에 형성된다. 절연층(330)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 절연층(330)의 일부가 전도성 층(326)을 노출시키도록 패턴화된 포토레지스트 층을 통하여 LDA 또는 에칭 공정에 의해 제거된다.
보호층(332)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 절연층(330) 및 전도성 층(326) 상에 형성된다. 보호층(332)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다.
반도체 다이(320)는 에폭시 수지와 같은 다이 부착 접작재(334)로 절연층(316)에 장착된다. 스터드 범프(336)가 전도성 층(314) 상에 형성된다. 개별 반도체 디바이스(338)가 전도성 페이스트(340)를 이용하여 전도성 층(314)에 금속학적으로 그리고 전기적으로 접속된다. 개별 반도체 디바이스는 인덕터, 캐패시터, 저항기, 트랜지스터, 또는 다이오드일 수 있다.
도 16d에서, 봉지재 또는 몰딩 화합물(342)은 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 절연층(316), 반도체 다이(320), 스터드 범프(336) 및 개별 반도체 디바이스(338) 상에 그리고 그 주위에 증착된다. 봉지재(342)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(342)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다.
도 16e에서, 보호층(332)이 봉지재(342)의 얕은 캐버티에서 절연층(330) 및 전도성 층(326)을 노출시키도록 제거된다. 절연 또는 패시배이션 층(350)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 반도체 다이(320), 봉지재(342) 및 스터드 범프(336) 상에 형성된다. 절연층(350)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 절연층(350)의 일부가 전도성 층(326) 및 스터브 범프(336)를 노출시키도록 패턴화된 포토레지스트 층을 통하여 LDA 또는 에칭 공정에 의해 제거된다.
전기 도전성 층 또는 RDL(352)이 인쇄, PVD, CVD, 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 절연층(350) 및 스터드 범프(336) 상에 형성된다. 전도성 층(352)은 Al, Cu, Ti, TiW, Sn, Ni, Au, Ag의 하나 이상의 층 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도성 층(352)의 일부는 반도체 다이(320)의 전도성 층(326)에 전기적으로 연결된다. 전도성 층(352)의 다른 한 부분은 스터드 범프(336)에 전기적으로 연결된다. 전도성 층(352)의 다른 부분들은 반도체 다이(320)의 설계 및 기능에 따라서 전기적으로 공통되거나 전기적으로 분리될 수 있다.
절연 또는 패시배이션 층(354)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 절연층(350) 및 전도성 층(352) 상에 형성된다. 절연층(354)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 절연층(354)의 일부가 전도성 층(326) 및 스터드 범프(352)를 노출시키도록 패턴화된 포토레지스트 층을 통하여 LDA 또는 에칭 공정에 의해 제거된다.
전기 도전성 층 또는 RDL(356)이 인쇄, PVD, CVD, 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 절연층(354) 및 전도성 층(352) 상에 형성된다. 전도성 층(356)은 Al, Cu, Ti, TiW, Sn, Ni, Au, Ag의 하나 이상의 층 또는 다른 적절한 전기 전도성 재료를 포함한다. 전도성 층(356)의 일부는 전도성 층(352)에 전기적으로 연결된다. 전도성 층(356)의 다른 부분들은 반도체 다이(320)의 설계 및 기능에 따라서 전기적으로 공통되거나 전기적으로 분리될 수 있다.
절연 또는 패시배이션 층(358)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 슬릿 코팅, 롤 코팅, 라미내이션, 신터링 또는 열적 산화를 이용하여 절연층(354) 및 전도성 층(356) 상에 형성된다. 절연층(358)은, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 필러 또는 화이버를 갖는 또는 갖지 않는 폴리머 절연 레지스트의 하나 이상의 층, 또는 유사한 절연 및 구조적 특징들을 갖는 다른 재료를 포함한다. 절연층(358)의 일부가 전도성 층(356)을 노출시키도록 패턴화된 포토레지스트 층을 통하여 LDA 또는 에칭 공정에 의해 제거된다.
전기 도전성 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 인쇄 공정을 사용하여 전도성 층(356)상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(356)에 접합된다. 일 실시예에서, 범프 재료는 볼 또는 범프(360)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow) 된다. 일부 적용에서, 범프(360)는 전도성 층(356)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우 된다. 일 실시예에서, 범프(360)는 습식 층, 장벽 층, 및 점착 층을 갖는 UBM 상에 형성된다. 범프는 또한 전도성 층(356)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프는 또한 압착 또는 열압착되어 전도성 층(356)에 접합된다. 범프(360)는 전도성 층(356) 상에 형성될 수 있는 상호접속 구조체의 한 유형을 나타낸다. 상호접속 구조체는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호접속을 사용할 수 있다.
절연층(350, 354, 358), 도전성 층(352, 356) 및 범프(360)의 조합은 빌드-업 상호접속 구조체(362)를 구성한다. 빌드-업 상호접속 구조체(362)는 추가적인 디바이스 집적 전에 양호한지 알기 위해 검사되고 테스트된다.
도 16f에서, 캐리어(310)가 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, 자외선 레이저 스캐닝, 또는 습식 스트라이핑에 의해 제거되어 전도성 층(314) 및 절연층(316)을 노출시킨다. 뒤틀림을 제어하기 위해서 추가적인 백그라인딩이 적용될 수 있다. 절연층(312)의 일부가 전도성 층(314)을 노출시키도록 레이저(366)를 상용하는 LDA에 의해 제거된다. 선택적으로, 절연층(312)의 일부는 전도성 층(314)을 노출시키도록 패턴화된 포토레지스트를 통한 에칭 공정에 의해 제거된다.
Fo-WLCSP(370)에서, 반도체 다이(320)는 빌드-업 상호접속 구조체(362) 및 스터드 범프(336)를 통해서 전도성 층(314)에 전기적으로 연결된다. 빌드-업 상호접속 구조체(362) 및 전도성 층(314)은 Fo-WLCSP(370)의 양측(듀얼 사이드)상에서 반도체 다이(320)에 대해서 종횡의 상호접속을 제공한다. 전도성 층(314)은 상이한 때에 형성되고 빌드-업 상호접속 구조체(362)로부터 분리된다. 다이 장착전에 전도성 층(314)의 형성 및 테스팅은 제조 공정을 단순화시키고 비용을 절감한다. 전도성 층(314) 및 빌드-업 상호접속 구조체 사이의 수직적 상호접속을 제공하는 스터드 범프(336)를 구비하는 빌드-업 상호접속 구조체(362)의 추후 형성은 Fo-WLCSP(370) 양측에서 반도체 다이(320)에 대해서 종횡 상호 접속을 완성시킨다.
본 발명의 하나 이상의 실시예가 상세하게 기술되었지만, 당업자는 다음의 부된 청구범위내에서 그들 실시예에 변형 및 변화가 가능함을 이해할 것이다.

Claims (15)

  1. 반도체 디바이스 제조 방법에 있어서,
    기판의 표면상에 형성된 제1 전도성 층을 포함하는 기판을 제공하는 단계;
    상기 기판의 표면 상에 복수의 와이어 스터드를 형성하는 단계;
    반도체 다이를 상기 와이어 스터드들 사이의 상기 기판의 표면 상에 배치시키고, 반도체 다이 활성 표면이 상기 기판으로부터 멀어지는 방향으로 배치되는 단계;
    상기 반도체 다이 활성 표면 위에 제 1 상호접속 구조체를 형성하는 단계;
    제 1 봉지재를 상기 기판, 반도체 다이, 및 상기 제1 봉지재로부터 노출된 와이어 스터드의 일부를 포함한 제1 상호접속 구조체 상에 증착시키는 단계; 및
    상기 기판의 반대쪽에 있고, 제1 상호접속 구조체와 와이어 스터드에 물리적으로 접촉하고 있는 상기 제 1 봉지재의 표면에 제 2 상호접속 구조체를 형성하는 단계;를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1항에 있어서,
    제 2 봉지재를 상기 반도체 다이 주위에 증착시키는 단계; 및
    상기 제 1 상호접속 구조체를 상기 반도체 다이 및 제 2 봉지재 상에 형성하는 단계;를 더 포함하는 반도체 디바이스 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1 상호접속 구조체를 노출시키도록 상기 제 1 봉지재의 일부를 제거하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  4. 제 1항에 있어서,
    상기 기판을 노출시키도록 상기 제 1 봉지재의 일부를 제거하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  5. 반도체 디바이스 제조 방법에 있어서,
    제 1 상호접속 구조체를 제공하는 단계;
    반도체 다이를 제공하는 단계;
    상기 반도체 다이 상에 보호층을 형성하는 단계;
    상기 반도체 다이를 상기 제 1 상호접속 구조체에 장착시키는 단계;
    상기 제 1 상호접속 구조체 상에 다수 스터드 범프를 형성하는 단계;
    상기 제 1 상호접속 구조체 및 반도체 다이 상에 봉지재를 증착시키는 단계;
    반도체 다이를 노출시키도록 보호층을 제거하는 단계; 및
    상기 봉지재 및 반도체 다이 상에 제 2 상호접속 구조체를 형성하는 단계;를 포함하는 반도체 디바이스 제조 방법.
  6. 제 5항에 있어서,
    제 1 상호접속 구조체를 제공하는 단계는, 제 1 절연층을 형성하고, 상기 제 1 절연층 상에 전도성 층을 형성하며, 상기 제 1 절연층 및 전도성 층 상에 제 2 절연층을 형성하는 공정을 포함하는 반도체 디바이스 제조 방법.
  7. 제 6항에 있어서,
    상기 제 2 절연층의 일부가 레이저 다이렉트 어블레이션에 의해 제거되는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  8. 제 6항에 있어서,
    상기 제 2 절연층 및 전도성 층 상에 제 3 절연층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  9. 제 5항에 있어서,
    제 2 상호접속 구조체를 형성하는 단계는, 상기 봉지재 및 반도체 다이 상에 제 1 절연층을 형성하고, 상기 제 1 절연층 상에 제 1 전도성 층을 형성하며, 상기 제 1 절연층 및 제 1 전도성 층 상에 제 2 절연층을 형성하고, 상기 제 2 절연층 및 제 1 전도성 층 상에 제 2 전도성 층을 형성하며, 상기 제 2 절연층 및 제 2 전도성 층 상에 제 3 절연층을 형성하는 공정을 포함하는 반도체 디바이스 제조 방법.
  10. 반도체 디바이스에 있어서,
    기판;
    상기 기판상에 형성된 수직 상호접속 구조체;
    상기 기판에 장착된 반도체 다이로서, 반도체 다이 활성 표면이 상기 기판으로부터 멀어지는 방향으로 배치되는 상기 반도체 다이;
    상기 반도체 다이 상에 형성된 제 1 상호접속 구조체;
    상기 기판 및 반도체 다이 상에 증착된 제 1 봉지재; 및
    상기 제 1 봉지재 위에 형성되며, 제1 상호접속 구조체와 물리적으로 접촉되는 제 2 상호접속 구조체를 포함하는 반도체 디바이스.
  11. 제 10항에 있어서,
    상기 기판은 제 1 및 제 2의 양면 상에 형성된 제 1 및 제 2 전도성 층을 포함하는 반도체 디바이스.
  12. 제 10항에 있어서,
    상기 반도체 다이 주위에 증착된 제 2 봉지재를 포함하되, 상기 제 1 상호접속 구조체가 상기 반도체 다이 및 제 2 봉지재 상에 형성되는 반도체 디바이스.
  13. 제 10항에 있어서,
    상기 제 1 봉지재가 반도체 다이의 일부 상에 형성되는 반도체 디바이스.
  14. 제 10항에 있어서,
    제 1 봉지재가 상기 기판의 측면 상에 형성되는 반도체 디바이스.
  15. 제 10항에 있어서,
    상기 수직 상호접속 구조체는 와이어 스터드 또는 스터드 범프를 포함하는 반도체 디바이스.
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