KR20140089299A - 매립형 웨이퍼 레벨 칩 스케일 패키지를 형성하기 위해 표준화된 캐리어를 이용하는 반도체 장치 및 방법 - Google Patents

매립형 웨이퍼 레벨 칩 스케일 패키지를 형성하기 위해 표준화된 캐리어를 이용하는 반도체 장치 및 방법 Download PDF

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야오지안 린
판디 씨. 마리무수
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Abstract

반도체 소자는 표준화된 캐리어를 포함한다. 반도체 웨이퍼는 복수의 반도체 다이 및 베이스 반도체 물질을 포함한다. 상기 반도체 웨이퍼는 베이스 반도체 물질의 제 1 부분을 관통해 싱귤레이션되어 반도체 다이를 분리할 수 있다. 반도체 다이는 표준화된 캐리어 위에 배치된다. 표준화된 캐리어의 크기는 반도체 다이의 크기에 독립적이다. 캡슐화재는 표준화된 캐리어 위에 증착되고 반도체 다이 주변에 증착된다. 캡슐화재에 인터커넥트 구조물이 없도록 유지하면서 인터커넥트 구조물이 반도체 다이 위에 형성된다. 반도체 소자는 캡슐화재를 통해 싱귤레이션된다. 캡슐화재는 반도체 다이의 측부 상에 배치된 채 유지된다. 대안적으로, 반도체 소자는 베이스 반도체의 제 2 부분 및 캡슐화재를 통해 싱귤레이션되어 베이스 반도체 및 캡슐화재의 제 2 부분이 반도체 다이의 측부로부터 제거될 수 있다.

Description

매립형 웨이퍼 레벨 칩 스케일 패키지를 형성하기 위해 표준화된 캐리어를 이용하는 반도체 장치 및 방법{SEMICONDUCTOR DEVICE AND METHOD OF USING A STANDARDIZED CARRIER TO FORM EMBEDDED WAFER LEVEL CHIP SCALE PACKAGES}
자국 우선권 주장
본 발명은 2013년 01월 03일에 출원된 미국 가특허출원 61/748,742호를 기초로 우선권 주장하며, 상기 미국 가특허출원은 본원에 참조로써 포함된다.
발명의 기술분야
본 발명은 일반적으로 반도체 소자에 관한 것이며, 더 구체적으로, 표준 캐리어(standard carrier)를 이용한 웨이퍼 레벨 칩 스케일 패키지(WLCSP: wafer level chip scale package)를 형성하는 반도체 소자 및 방법에 관한 것이다.
반도체 소자는 현대의 전자 제품에서 일반적으로 발견된다. 반도체 소자는 전기적 구성요소(electrical component)의 개수 및 밀도에서 다양하다. 일반적으로 이산 반도체 소자는 하나의 유형의 전기적 구성요소, 가령, 발광 다이오드(LED: light emitting diode), 소신호 트랜지스터(small signal transistor), 레지스터(resistor), 커패시터, 인덕터, 및 파워 금속 옥사이드 반도체 전계 효과 트랜지스터(MOSFET: metal oxide semiconductor field effect transistor)를 포함한다. 일반적으로 집적 반도체 소자는 수 백 내지 수 백만 개의 전기적 구성요소를 포함한다. 집적 반도체 소자의 예로는, 마이크로제어기, 마이크로프로세서, CCD(charged-coupled device), 태양 전지, 및 디지털 마이크로-거울 장치(DMD)가 있다.
반도체 소자는 다양한 기능, 가령, 신호 프로세싱, 고속 계산, 전자기 신호의 송신 및 수신, 전자 장치의 제어, 태양광을 전기로 변환, 및 텔레비전 디스플레이를 위한 시각적 투사 생성을 수행한다. 반도체 소자가 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품의 분야에서 발견된다. 또한 반도체 소자는 군사용, 항공, 자동차, 산업 제어기, 및 사무 설비에서도 발견된다.
반도체 소자는 반도체 물질의 전기적 속성을 활용한다. 반도체 물질의 구조는, 전기장 또는 기저 전류(base current)를 인가하거나 도핑 공정을 통과함으로써자신의 전기 전도율이 조작되게 할 수 있다. 도핑은 반도체 물질로 불순물을 도입시켜, 반도체 소자의 전도율을 조작하고 제어하게 할 수 있다.
반도체 소자는 능동 구조물 및 수동 전기 구조물을 포함한다. 바이폴라 및 전계 효과 트랜지스터 등의 능동 구조물은 전기 전류의 흐름을 제어한다. 도핑 및 전계 또는 기저 전류의 인가의 수준을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 촉진시키거나 제한시킨다. 레지스터, 커패시터, 및 인덕터 등의 수동 구조물은 다양한 전기 기능을 수행하기 위한 전압과 전류 간의 관계를 생성한다. 수동 및 능동 구조물이 전기적으로 연결되어, 반도체 소자가 고속 연산 및 그 밖의 다른 유용한 기능을 수행할 수 있게 하는 회로를 형성할 수 있다.
일반적으로 각각 수백개의 단계들을 포함할 수 있는 2개의 복합적인 제조 공정, 즉, 프론트-엔드(front-end) 제조, 및 백-엔드(back-end) 제조 공정을 이용해, 반도체 소자가 제작된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에 복수의 다이를 형성하는 것과 관련된다. 일반적으로 각각의 반도체 다이는 서로 동일하며, 능동 구성요소와 수동 구성요소를 전기적으로 연결함으로써 형성된 회로를 포함한다. 백-엔드 제조는 완성된 웨이퍼(finished wafer)로부터 개별 반도체 다이를 싱귤레이션(singulating)하는 과정과, 구조적 지지 및 환경적 격리를 제공하기 위해 상기 다이를 패키징하는 과정을 포함한다. 본원에서 사용될 때 용어 "반도체 다이(semiconductor die)"는 단수 형태와 복수 형태를 모두 일컬으며, 따라서 단일 반도체 소자와 복수의 반도체 소자 모두를 지칭할 수 있다.
반도체 제조의 한 가지 목표는 더 작은 반도체 소자를 제작하는 것이다. 더 작은 장치일수록 일반적으로 전력을 덜 소비하며, 더 높은 성능을 갖고, 더 효율적으로 생산될 수 있다. 덧붙여, 더 작은 반도체 소자일수록 더 작은 풋프린트(footprint)를 가지며, 이는 더 작은 최종 제품을 위해 바람직하다. 더 작은 반도체 다이 크기는 더 소형이며 더 높은 밀도의 능동 및 수동 구성요소를 갖는 반도체 다이를 도출하는 프론트-엔드 공정의 개선에 의해 이뤄질 수 있다. 백-엔드 공정은 전기적 인터커넥션과 패키징 물질의 개선에 의해 더 작은 풋프린트를 갖는 반도체 소자 패키지를 도출할 수 있다.
일반적으로 종래의 반도체 웨이퍼는 쏘우 스트리트(saw street)에 의해 분리되는 복수의 반도체 다이를 포함한다. 각각의 반도체 다이의 표면에서 능동 및 수동 회로가 형성된다. 반도체 다이의 표면 위에 인터커넥트 구조물이 형성될 수 있다. 상기 반도체 웨이퍼는 다양한 전자 제품에서 사용되기 위한 개별 반도체 다이로 싱귤레이션(singulate)된다. 반도체 제조의 중요한 양태는 높은 수율 및 이에 대응하는 낮은 비용이다.
반도체 웨이퍼 및 반도체 다이를 생산하도록 사용되는 설비에 따라 다양한 지름 및 반도체 다이 크기를 갖는 반도체 웨이퍼가 제작된다. 일반적으로 반도체 공정 설비는 각각의 특정 반도체 다이 크기 및 들어오는 반도체 웨이퍼 크기(incoming semiconductor die size)에 따라 개발된다. 예를 들어, 200밀리미터(㎜) 웨이퍼는 200밀리미터(㎜) 설비를 이용해 처리되고, 300㎜ 웨이퍼는 300㎜ 설비를 이용해 처리된다. 처리될 반도체 다이의 크기에 따라 캐리어(carrier)의 크기가 선택된다. 예를 들어, 10㎜ × 10㎜ 반도체 다이는 5㎜ × 5㎜ 반도체 다이와는 다른 설비를 이용해 처리된다. 따라서, 반도체 소자를 패키징하기 위한 설비는, 상기 설비가 설계될 때 맞춰지는 특정 반도체 다이 크기 또는 반도체 웨이퍼 크기에 제한되는 처리 능력을 가진다. 들어오는 반도체 다이 크기 및 반도체 웨이퍼 크기가 변함에 따라, 제조 설비에의 추가 투자가 필요하다. 특정 크기 반도체 다이 또는 반도체 웨이퍼에 대한 설비의 투자는 반도체 소자 제조업체에게 설비 투자 리스크를 만든다. 들어오는 반도체 웨이퍼 크기가 변할수록, 웨이퍼-특정 설비가 쓸모없어진다. 마찬가지로, 특정 크기의 반도체 다이에 대해 설계된 캐리어 및 설비가 쓸모 없어질 수 있는데, 왜냐하면 캐리어는 서로 다른 크기의 반도체 다이를 핸들링하는 데 제한된 능력을 갖기 때문이다. 서로 다른 설비의 지속적인 개발 및 구현이 최종 반도체 소자의 비용을 증가시킨다.
반도체 웨이퍼는 다양한 지름을 포함하고, 반도체 다이의 각각의 특정 크기에 대해 설계된 제조 설비에 의해 처리되는 것이 일반적이다. 일반적으로 반도체 다이는 전기적 인터커넥트, 구조적 지지, 및 다이의 환경적 보호를 위해 반도체 패키지에 내장된다. 반도체 다이의 일부분, 특히 다이 장착 표면이 외부 요소에 노출되는 경우, 반도체는 손상 및 열화될 수 있다. 예를 들어, 반도체 다이는 핸들링 및 노광 중에 손상 또는 열화될 수 있다.
복수의 크기의 반도체 다이 및 유입 웨이퍼를 핸들링할 수 있는 캐리어 및 설비를 이용해 반도체 소자를 효율적으로 제작하기 위한 필요성이 존재한다. 따라서 하나의 실시예에서, 본 발명은 표준화된 캐리어를 제공하는 단계 및 반도체 다이를 상기 표준화된 캐리어 위에 배치하는 단계를 포함하는 반도체 소자를 만드는 방법에 관한 것이다. 상기 표준화된 캐리어의 크기가 반도체 다이의 크기에 독립적이다. 상기 방법은 반도체 다이 및 표준화된 캐리어 위에 캡슐화재를 증착하는 단계 및 상기 캡슐화재를 관통해 싱귤레이션하여 반도체 패키지를 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 본 발명은 캐리어를 제공하는 단계와 캐리어 위에 반도체 다이를 배치하는 단계를 포함하는 반도체 소자를 만드는 방법이다. 캐리어의 크기가 반도체 다이의 크기에 독립적이다. 상기 방법은 캐리어를 제거하는 단계 및 반도체 다이의 주변 영역에 인터커넥트 구조물이 존재하지 않도록 유지하면서 반도체 다이 위에 인터커넥트 구조물을 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 본 발명은 캐리어 및 상기 캐리어 위에 배치된 반도체 다이를 포함하는 반도체 소자에 관한 것이다. 캐리어의 크기는 반도체 다이의 크기에 독립적이다. 캡슐화재는 반도체 다이 위에 증착된다.
또 다른 실시예에서, 본 발명은 반도체 다이 및 상기 반도체 다이 위에 배치되는 캡슐화재를 포함하는 반도체 소자에 관한 것이다. 인터커넥트 구조물은 반도체 다이 위에 형성된다. 반도체 다이의 주변 영역에는 인터커넥트 구조물이 존재하지 않는다.
도 1은 자신의 표면에 장착되는 서로 다른 유형의 패키지를 갖는 인쇄 회로 기판(PCB)을 도시한다.
도 2a-2c는 PCB에 장착된 대표적 반도체 패키지의 추가 상세사항을 도시한다.
도 3은 쏘우 스트리트에 의해 분리된 복수의 반도체 다이를 갖는 반도체 웨이퍼를 도시한다.
도 4a-4m은 재구성된 또는 매립된 웨이퍼 레벨 칩 스케일 패키지(eWLCSP)를 형성하는 공정을 도시한다.
도 5는 노출된 측벽 및 후면 표면을 갖는 반도체 다이를 갖는 eWLCSP를 도시한다.
도 6은 후면 보호 층을 갖는 eWLCSP를 도시한다.
도 7a-7i는 얇은 측벽 캡슐화재를 갖는 eWLCSP의 또 다른 공정을 도시한다.
도 8은 후면 보호 층 및 얇은 측벽 캡슐화재를 갖는 eWLCSP를 도시한다.
도 9a-9p는 eWLCSP를 형성하는 프로세스를 도시한다.
도 10은 반도체 다이의 측벽 위에, 그리고 후면 보호 층 위에 캡슐화재를 갖는 eWLCSP를 도시한다.
도 11은 후면 보호 층을 갖는 eWLCSP를 도시한다.
도 12는 반도체 다이의 측벽과 후면 표면 위의 캡슐화재를 갖는 eWLCSP를 도시한다.
도 13은 반도체 다이의 후면 표면 위의 캡슐화재를 갖는 eWLCSP를 도시한다.
도 14는 노출된 측벽 및 후면 표면을 갖는 반도체 다이를 갖는 eWLCSP를 도시한다.
도 15a-15k는 eWLCSP를 형성하는 대안적 공정을 도시한다.
도 16은 반도체 다이의 측벽과 후면 표면 위에 캡슐화재를 갖는 eWLCSP를 도시한다.
도 17은 반도체 다이의 후면 표면 위에 캡슐화재를 갖는 eWLCSP를 도시한다.
도 18은 측벽 및 후면 보호 층 위에 캡슐화재를 갖는 eWLCSP를 도시한다.
도 19는 후면 보호 층을 갖는 eWLCSP를 도시한다.
도 20은 측벽 및 후면 보호 층 위에 캡슐화재를 갖는 또 다른 eWLCSP를 도시한다.
도 21은 노출된 측벽 및 후면 표면을 갖는 반도체 다이를 포함하는 eWLCSP를 도시한다.
본 발명은 도면을 참조하여 이하의 기재에서 하나 이상의 실시예로 설명되며, 상기 도면에서, 유사한 도면부호는 동일하거나 유사한 요소를 나타낸다. 본 발명이 본 발명의 목적을 달성하기 위한 최상의 모드 측면에서 기술되었지만, 해당 분야의 통상의 기술자라면, 대안, 변형, 및 균등물이, 다음의 개시물과 도면에 의해 뒷받침되는 이하의 특허청구범위 및 이의 균등물에 의해 정의되는 본 발명의 사상과 범위 내에 포함될 수 있음을 알 것이다.
일반적으로 반도체 소자는 다음의 2개의 복합적인 제조 공정을 이용해 제조된다: 프론트-엔드(front-end) 제조 및 백-엔드(back-end) 제조 공정. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에서의 복수의 다이의 형성을 포함한다. 웨이퍼 상의 각각의 다이는 작동되는 전기 회로를 형성하기 위해 전기적으로 연결된 능동 및 수동 전기적 구성요소를 포함한다. 능동 전기적 구성요소, 가령, 트랜지스터와 다이오드는 전기 전류의 흐름을 제어할 능력을 가진다. 수동 전기적 구성요소, 가령, 커패시터, 인덕터, 및 레지스터는 전기 회로 기능을 수행하기에 필요한 전압과 전류 간의 관계를 생성한다.
수동 및 능동 구성요소는 도핑, 증착, 포토리소그래피, 에칭, 및 평탄화(planarization)를 포함한 일련의 공정 단계에 의해, 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 기법, 가령, 이온 주입(ion implantation) 또는 열 확산(thermal diffusion)에 의해 반도체 물질로 불순물을 도입한다. 도핑 공정은 전기장 또는 기저 전류에 반응하여 반도체 물질의 전도율을 동적으로 변화시킴으로써, 능동 소자 내 반도체 물질의 전기 전도율을 수정한다. 트랜지스터는 전기장 또는 기저 전류의 인가 후, 트랜지스터가 전기 전류의 흐름을 촉진 또는 제한하기 위해 필요에 따라 배열되는 가변 유형 및 정도의 도핑의 영역을 포함한다.
서로 다른 전기적 속성을 갖는 물질의 층에 의해 능동 및 수동 구성요소가 형성된다. 증착되는 물질의 유형에 의해 부분적으로 결정된 다양한 증착 기법에 의해 층은 형성될 수 있다. 예를 들어, 박막(thin film) 증착은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 전해 도금(electrolytic plating), 및 무전해 도금(electroless plating) 공정을 포함할 수 있다. 일반적으로 각각의 층은 능동 구성요소, 수동 구성요소, 또는 구성요소들 간 전기적 연결의 일부분을 형성하기 위해 패터닝된다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 싱귤레이션(singulating)하고, 구조적 지지 및 환경적 고립을 위해 반도체 다이를 패키징하는 것과 관련된다. 반도체 다이를 싱귤레이션하기 위해, 웨이퍼는 이른바 쏘우 스트리트(saw street) 또는 스크라이브(scribe)라고 불리우는 웨이퍼의 비-기능 영역(non-functional region)을 따라 금이 그어지고(score) 절단된다. 상기 웨이퍼는 레이저 절단 툴 및 쏘우 블레이드(saw blade)를 이용해 싱귤레이션(singulate)된다. 싱귤레이션 후, 개별 반도체 다이가 다른 시스템 구성요소와의 인터커넥트를 위해 핀 또는 컨택트 패드(contact pad)를 포함하는 패키지 기판에 장착된다. 그 후, 반도체 다이 상에 형성된 접촉 패드가 패키지 내에서 컨택트 패드로 연결된다. 전기적 연결은 솔더 범프(solder bump), 스터드 범프(stud bump), 전도성 페이스트(전도성 페이스트) 또는 와이어본드(wirebond)에 의해 이뤄질 수 있다. 캡슐화재(encapsulant) 또는 또 다른 몰딩(molding) 물질이 패키지 위에 증착되어, 물리적 지지 및 전기적 고립을 제공할 수 있다. 그 후, 완성된 패키지가 전기 시스템 내부로 삽입되고, 반도체 소자의 기능이 그 밖의 다른 시스템 구성요소에 의해 이용 가능해 질 수 있다.
도 1은 복수의 반도체 패키지가 표면에 장착된 칩 캐리어 기판 또는 인쇄 회로 기판(PCB)(52)을 갖는 전자 장치(50)를 도시한다. 전자 장치(50)는 적용예에 따라, 하나의 유형의 반도체 패키지 또는 복수의 유형의 반도체 패키지를 가질 수 있다. 설명 목적으로 서로 다른 유형의 반도체 패키지가 도 1에 도시된다.
상기 전자 장치(50)는 하나 이상의 전기적 기능을 수행하기 위한 반도체 패키지를 이용하는 자립형 시스템(stand-alone system)일 수 있다. 대안적으로, 상기 전자 장치(50)는 더 큰 시스템의 하위 구성요소일 수 있다. 예를 들어, 전자 장치(50)는 셀룰러 폰, 개인용 디지털 보조(PDA), 디지털 비디오 카메라(DVC), 또는 그 밖의 다른 전자 통신 장치의 일부분일 수 있다. 대안적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드, 또는 컴퓨터로 삽입될 수 있는 그 밖의 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 주문형 반도체(ASIC: application specific integrated circuit), 논리 회로, 아날로그 회로, 무선 주파수(RF) 회로, 이산 소자, 또는 그 밖의 다른 반도체 다이 또는 전기적 구성요소를 포함할 수 있다. 소형화(miniaturization) 및 중량 감소는 제품이 시장에서 수용되기 위해 필수적이다. 더 높은 밀도를 얻기 위해 반도체 소자들 간 거리가 감소될 수 있다.
도 1에서, PCB(52)는 PCB 상에 장착되는 반도체 패키지의 구조적 지지 및 전기적 인터커넥트를 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)가 증발증착(evaporation), 전해 도금, 무전해 도금, 스크린 인쇄(screen printing), 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해, 표면 위에, 그리고 PCB(52)의 층 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지들, 장착된 구성요소, 및 그 밖의 다른 외부 시스템 구성요소들 간 전기적 통신을 위해 제공된다. 트레이스(54)는 또한 반도체 패키지 각각으로의 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 소자는 2개의 패키징 레벨을 가진다. 제 1 레벨 패키징은 반도체 다이를 중간 캐리어로 기계적 및 전기적으로 부착하기 위한 기법이다. 제 2 레벨 패키징은 중간 캐리어를 PCB로 기계적 및 전기적으로 부착하는 것과 관련된다. 또 다른 실시예에서, 다이가 PCB에 기계적 및 전기적으로 직접 장착되는 경우 반도체 소자는 제 1 레벨 패키징만 가질 수 있다.
설명 목적으로, 몇 가지 유형의 제 1 레벨 패키징, 가령, 본드 와이어 패키지(56) 및 플립칩(58)이 PCB(52) 상에서 나타난다. 덧붙여, 몇 가지 유형의 제 2 레벨 패키징, 가령, 볼 그리드 어레이(BGA: ball grid array)(60), 범프 칩 캐리어(BCC: bump chip carrier)(62), 듀얼 인-라인 패키지(DIP: dual in-line package)(64), 랜드 그리드 어레이(LGA: land grid array)(66), 멀티-칩 모듈(MCM: multi-chip module)(68), 쿼드 플랫 비-리드 패키지(QFN: quad flat non-leaded package)(70) 및 쿼드 플랫 패키지(72)가 PCB(52) 상에 장착되는 것으로 나타난다. 시스템 요건에 따라서, 제 1 레벨 패키징 스타일과 제 2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지들의 임의의 조합이 PCB(52)로 연결될 수 있다. 일부 실시예에서, 전자 장치(50)는 단일 부착 반도체 패키지를 포함하지만, 그 밖의 다른 실시예는 복수의 인터커넥트된 패키지들에 해당된다. 하나의 단일 기판 위에 하나 이상의 반도체 패키지를 조합함으로써, 제조업체는 사전 제작된(pre-made) 구성요소를 전자 장치 및 시스템에 포함시킬 수 있다. 상기 반도체 패키지는 정교한 기능을 포함하기 때문에, 전자 장치는 덜 비싼 구성요소와 간결한 제조 공정을 이용해 제조될 수 있다. 최종 장치는 고장날 가능성이 더 낮고 제조 비용이 낮아서, 소비자에게 더 낮은 비용으로 제공된다.
도 2a-2c는 예시적 반도체 패키지를 도시한다. 도 2a는 PCB(52) 상에 장착된 DIP(64)의 추가 세부사항을 도시한다. 반도체 다이(74)는 상기 다이 내에 형성되고 상기 다이의 전기적 설계안에 따라 전기적으로 상호 연결된 능동 소자, 수동 소자로서 구현된 아날로그 또는 디지털 회로를 포함하는 활성 영역(active region), 전도체 층, 및 유전체 층을 포함한다. 예를 들어, 회로는 반도체 다이(74)의 활성 영역 내에 형성되는 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시커, 레지스터, 및 그 밖의 다른 회로 요소를 포함할 수 있다. 컨택트 패드(76)는 전도성 물질, 가령, 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 또는 은(Ag)의 하나 이상의 층이며, 반도체 다이(74) 내에서 형성된 회로 요소로 전기적으로 연결된다. DIP(64)의 조립 동안, 금-실리콘 공융 층(공융 layer) 또는 접착 물질, 가령, 열 에폭시(thermal epoxy) 또는 에폭시 수지를 이용해 반도체 다이(74)가 중간 캐리어(78)에 장착된다. 패키지 본체(package body)는 절연성 패키징 물질, 가령, 폴리머 또는 세라믹을 포함한다. 전도체 리드(80) 및 본드 와이어(82)가 반도체 다이(74)와 PCB(52) 사이에 전기적 인터커넥트를 제공한다. 캡슐화재(84)는 수분 및 입자가 패키지로 들어가서 반도체 다이(74) 또는 본드 와이어(82)를 오염시키는 것을 막음으로써 환경으로부터 보호하기 위해 패키지 위에 증착된다.
도 2b는 PCB(52) 상에 장착되는 BCC(62)의 추가 세부사항을 도시한다. 언더필(underfill) 또는 에폭시-수지 접착 물질(92)을 이용해 반도체 다이(88)는 캐리어(90) 위에 장착된다. 본드 와이어(94)는 컨택트 패드(96)와 컨택트 패드(98) 간 제 1 레벨 패키징 인터커넥트를 제공한다. 몰딩 화합물 또는 캡슐화재(100)가 반도체 다이(88) 및 본드 와이어(94) 위에 증착되어, 장치에 대한 물리적 지지 및 전기적 절연(electrical isolation)을 제공할 수 있다. 적합한 금속 증착 공정, 가령, 산화를 방지하기 위한 전해 도금, 또는 무전해 도금을 이용해 컨택트 패드(102)가 PCB(52)의 표면 위에 형성된다. 컨택트 패드(102)가 PCB(52) 내 하나 이상의 전도성 신호 트레이스(54)로 전기적으로 연결된다. BCC(62)의 컨택트 패드(98)와 PCB(52)의 컨택트 패드(102) 사이에 범프(104)가 형성된다.
도 2c에서, 플립칩(flipchip) 스타일 제 1 레벨 패키징을 이용해 반도체 다이(58)가 중간 캐리어(106)에 표면 하향(face down)으로 장착된다. 반도체 다이(58)의 활성 영역(108)은 다이의 전기적 설계안에 따라 형성되는 능동 소자, 수동 소자, 전도체 층, 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 그 밖의 다른 활성 영역(108) 내 회로 요소를 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해 캐리어(106)로 전기 및 기계적으로 연결된다.
BGA(60)는 범프(112)를 이용하는 BGA 스타일 제 2 레벨 패키징을 이용해 PCB(52)로 전기 및 기계적으로 연결된다. 반도체 다이(58)가 범프(110), 신호 라인(114) 및 범프(112)를 통해 PCB(52) 내 전도성 신호 트레이스(54)로 전기적으로 연결된다. 몰딩 화합물 또는 캡슐화재(116)가 반도체 다이(58) 및 캐리어(106) 위에 증착되어, 장치에 대해 물리적 지지 및 전기적 절연을 제공할 수 있다. 플립칩 반도체 소자는 반도체 다이(58) 상의 능동 소자들로부터 PCB(52) 상의 전도 트랙(conduction track)으로의 짧은 전기 전도 경로를 제공하여, 신호 전파 거리를 감소시키고, 커패시컨스를 낮추며, 전체 회로 성능을 개선할 수 있다. 또 다른 실시예에서, 중간 캐리어(106)를 사용하지 않는 플립칩 스타일 제 1 레벨 패키징을 이용해 반도체 다이(58)는 PCB(52)로 기계 및 전기적으로 직접 연결될 수 있다.
도 3은 구조적 지지를 위한 베이스 기판 물질(122), 가령, 실리콘, 게르마늄, 갈륨 아르세나이드, 인듐 포스파이드, 또는 실리콘 카바이드를 갖는 반도체 웨이퍼(120)를 도시한다. 비활성의, 다이 간(inter-die) 웨이퍼 영역, 즉, 쏘우 스트리트(saw street)(126)에 의해 분리되는 복수의 반도체 다이 또는 구성요소(124)가 웨이퍼(120) 상에 형성된다. 상기 쏘우 스트리트(126)는 절단 영역을 제공하여, 반도체 웨이퍼(120)를 개별 반도체 다이(124)로 싱귤레이션(singulate)할 수 있다. 하나의 실시예에서, 반도체 웨이퍼(120)는 200-300밀리미터(㎜)의 지름을 가진다. 또 다른 실시예에서, 반도체 웨이퍼(120)는 100-450㎜의 지름을 가진다. 반도체 웨이퍼(120)는, 반도체 웨이퍼를 개별 반도체 다이(124)로 싱귤레이션하기 전에, 임의의 지름을 가질 수 있다. 반도체 다이(124)는 임의의 크기를 가질 수 있고, 하나의 실시예에서, 반도체 다이(124)는 10㎜ × 10㎜의 치수를 가질 수 있다.
반도체 웨이퍼(128)는 구조적 지지를 위한 베이스 기판 물질(130), 가령, 실리콘, 게르마늄, 갈륨 아르세나이드, 인듐 포스파이드, 또는 실리콘 카바이드를 가진다는 점에서 반도체 웨이퍼(120)와 유사하다. 앞서 설명한 바와 같이, 비활성인, 다이 간 웨이퍼 영역, 즉, 쏘우 스트리트(134)에 의해 분리되는 복수의 반도체 다이 또는 구성요소(132)가 웨이퍼(128) 상에 형성된다. 상기 소우 스트리트(134)는 반도체 웨이퍼(128)를 개별 반도체 다이(132)로 싱귤레이션하기 위한 절단 영역을 제공한다. 상기 반도체 웨이퍼(128)는 반도체 웨이퍼(120)와 동일하거나 상이한 지름을 가질 수 있다. 반도체 웨이퍼(128)는 반도체 웨이퍼를 개별 반도체 다이(132)로 싱귤레이션하기 전에 임의의 지름을 가질 수 있다. 하나의 실시예에서, 반도체 웨이퍼(128)는 200-300㎜의 지름을 가진다. 또 다른 실시예에서, 반도체 웨이퍼(128)는 100-450㎜의 지름을 가진다. 반도체 다이(132)는 임의의 크기를 가질 수 있고, 하나의 실시예에서, 반도체 다이(132)는 반도체 다이(124)보다 작고 5㎜ × 5㎜의 치수를 가진다.
도 4a-4k는, 도 1 및 2a-2c와 관련하여, 팬-인(fan-in) 재구성 또는 내장된 웨이퍼 레벨 칩 규모 패키지(embedded wafer level chip scale package)(eWLCSP)를 형성하는 공정을 도시한다. 도 4a는 반도체 웨이퍼(120)의 일부분의 단면도를 도시한다. 각각의 반도체 다이(124)는 후면(back) 또는 비활성 표면(136)과, 다이의 전기적 설계안 및 기능에 따라 다이 내에 형성되고 전기적으로 상호연결되는 능동 소자, 수동 소자, 전도체 층 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(138)을 가진다. 예를 들어, 회로는 아날로그 회로 또는 디지털 회로, 가령, DSP, ASIC, 메모리 또는 그 밖의 다른 신호 프로세싱 회로를 구현하기 위해 활성 표면(138) 내에 형성되는 하나 이상의 트랜지스터, 다이오드, 및 그 밖의 다른 회로 요소를 포함할 수 있다. 반도체 다이(124)는 또한 RF 신호 프로세싱을 위한 IPD, 가령, 인덕터, 커패시터, 및 레지스터(resistor)를 포함할 수 있다.
PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 전기 전도체 층(140)이 활성 표면(138) 위에 형성된다. 전도체 층(140)은 Al, Cu, Sn, Ni, Au, Ag, 또는 그 밖의 다른 전기 전도성의 적합한 물질의 하나 이상의 층일 수 있다. 상기 전도체 층(140)은 활성 표면(138) 상의 회로로 전기적으로 연결된 컨택트 패드로서 동작한다. 도 4a에서 도시된 바와 같이, 상기 전도체 층(140)은 반도체 다이(124)의 변부(edge) 또는 측벽(sidewall)(144)으로부터의 제 1 거리에 나란히(side-by-side) 배치된 컨택트 패드로서 형성될 수 있다. 대안적으로, 전도체 층(140)은, 컨택트 패드의 제 1 로우가 반도체 다이(124)의 변부(144)로부터의 제 1 거리에 배치되고, 상기 제 1 로우와 교대하는 컨택트 패드의 제 2 로우가 반도체 다이(124)의 변부(144)로부터 제 2 거리에 배치되도록 복수의 로우(row)로 오프셋된 컨택트 패드로서 형성될 수 있다.
PVD, CVD, 인쇄, 스핀 코딩, 분사 코팅, 소결(sintering) 또는 열 산화(thermal oxidation)를 이용해, 제 1 절연성 또는 부동태화(passivation) 층(142)이 반도체 다이(124) 및 전도체 층(140) 위에 형성된다. 절연성 층(142)은 실리콘 다이옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈럼 펜톡사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 하프늄 옥사이드(HfO2), 벤조시클로부텐(BCB), 폴리이미드(PI), 폴리벤조옥사졸(polybenzoxazole)(PBO), 폴리머, 또는 유사한 구조 및 절연 속성을 갖는 그 밖의 다른 유전체 물질 중 하나 이상의 층을 포함한다. 하나의 실시예에서, 절연성 층(142)은 200℃ 미만에서 경화되는 절연 필러(insulating filler)를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다. 절연 층(142)은 활성 표면(138)을 덮고 보호한다. 절연 층(142)은 전도체 층(140)과 반도체 다이(124)의 활성 표면(138) 위에 컨포멀하게(conformally) 도포되고, 반도체 다이(124)의 변부 또는 측벽(144) 너머까지 또는 반도체 다이(124)의 풋프린트 이상까지 뻗어 있지 않다. 다시 말하면, 반도체 다이(124)에 인접한 반도체 다이(124)의 주변 영역(peripheral region)에는 절연 층(142)이 없다. 절연 층(142)의 일부분이, 패터닝된 포토레지스트 층을 관통하는, 레이저(145)를 이용하는 LDA에 의해 또는 에칭 공정에 의해 제거되어, 상기 절연 층(142)을 통해 전도체 층(140)이 노츨되고, 차후의 전기 인터커넥트를 위해 제공된다.
반도체 웨이퍼(120)는 품질 제어 공정의 일부로서 전기적 테스트 및 검사를 수행한다. 수동 외관 검사(visual inspection) 및 자동화된 광학 시스템이 사용되어 반도체 웨이퍼(120)에 대한 검사를 수행할 수 있다. 반도체 웨이퍼(120)의 자동화된 광학 분석에서 소프트웨어가 사용될 수 있다. 시각적 검사 방법은 설비, 가령, 스캐닝 전자 현미경, 고강도 또는 자외선 광 또는 금속 현미경을 채용할 수 있다. 휨(warpage), 두께 변동, 표면 입자(surface particulate), 불규칙성, 균열, 박리(delamination), 및 변색을 포함해 구조적 특성을 찾기 위해 반도체 웨이퍼(120)가 검사된다.
반도체 다이(124) 내 능동 및 수동 구성요소가 전기적 성능 및 회로 기능을 위한 웨이퍼 레벨에서의 시험을 겪는다. 프로브(probe) 또는 그 밖의 다른 시험 장치를 이용해 기능 및 전기적 파라미터에 대해 각각의 반도체 다이(124)가 시험된다. 프로브는 각각의 반도체 다이(124) 상의 노드 또는 컨택트 패드(140)와 전기적으로 접촉하기 위해 사용되어 컨택트 패드로 전기적 자극을 제공한다. 반도체 다이(124)는 전기적 자극에 반응하며, 상기 반응은 반도체 다이의 기능을 시험하기 위해 측정되고 예상 반응에 비교된다. 전기적 시험은 회로 기능, 리드 무결성(lead integrity), 저항성(resistivity), 연속성(continuity), 신뢰성(reliability), 접합 깊이, ESD, RF 성능, 구동 전류, 임계 전류, 누설 전류, 및 구성요소 유형에 특정적인 동작 파라미터를 포함할 수 있다. 반도체 웨이퍼(120)의 검사 및 전기적 시험에 의해 통과된 반도체 다이(124)가 반도체 패키지에서 사용되기 위한 노운 굿 다이(KGD: known good die)로서 지정될 수 있다.
도 4b에서, 반도체 웨이퍼(120)는 베이스 기판 물질(122)의 측벽 또는 측부 표면(148)을 따르는 쏘우 블레이드 또는 레이저 절삭 툴(146)을 이용해 쏘우 스트리트(126)를 통해 개별 반도체 다이(124)로 싱귤레이션(singulate)된다. 반도체 웨이퍼(120)는 베이스 기판 측부 표면(148)을 따르는 얇은 절단부(thin cut)을 포함하는 쏘우 스트리트 영역(126) 내 베이스 기판 물질(122)의 일부분을 따라 싱귤레이션되어, 반도체 다이(124)의 측벽(144) 상에 배치된 채 유지될 수 있다. 얇은 절단부는 반도체 측벽(144)과 베이스 기판 측부 표면(148) 사이의 거리 D만큼 반도체 다이(124)보다 약간 크다. 유전 물질 균열을 감소시킴으로써, 반도체 다이(124)의 측벽(144) 위의 베이스 기판 물질(122)은 재구성 및 후속 싱귤레이션 공정 동안 장치를 강화시킨다. 하나의 실시예에서, 측벽(144)과 베이스 기판 측부 표면(148) 사이의 거리 D는 적어도 10마이크로미터(㎛)이다. 또 다른 실시예에서, 측벽(144)과 베이스 기판 측부 표면(148) 사이의 거리 D는 14-36㎛이다. 마찬가지로, 쏘우 블레이드 또는 레이저 절단 툴(146)을 이용해 반도체 웨이퍼(128)가 쏘우 스트리트(134)를 통해 개별 반도체 다이(132)로 싱귤레이션된다. 싱귤레이션 후 KGD의 식별을 위해 개별 반도체 다이(124 및 132)는 검사 및 전기적으로 시험될 수 있다.
도 4c는 희생 베이스 물질, 가령, 실리콘, 폴리머, 베릴륨 옥사이드, 유리 또는 그 밖의 다른 구조적 지지를 위한 적합한 저비용의 강성(rigid) 물질을 포함하는 캐리어 또는 임시 기판(150)의 일부분의 단면도이다. 계면 층(interface layer) 또는 양면 테이프(double-sided tape)(152)가 임시 접착 본딩 필름, 에칭-저지 층(etch-stop layer), 또는 열 방출 층(thermal release layer)으로서 캐리어(150) 위에 형성된다.
캐리어(150)는 복수의 반도체 다이를 수용하는 표준화된 캐리어이며, 임의의 지름을 갖는 반도체 웨이퍼로부터 싱귤레이션된 복수 크기의 반도체 다이를 수용할 수 있다. 예를 들어, 캐리어(150)는 305㎜ 이상의 지름을 갖는 둥근 패널(원형 패널)이거나, 300㎜ 이상의 길이와 300㎜ 이상의 폭을 갖는 사각 패널일 수 있다. 캐리어(150)는 반도체 웨이퍼(120 또는 128)의 표면적보다 넓은 표면적을 가질 수 있다. 하나의 실시예에서, 반도체 웨이퍼(120)는 300㎜의 지름을 갖고 10㎜의 길이와 10㎜의 폭을 갖는 반도체 다이(124)를 포함한다. 하나의 실시예에서, 반도체 웨이퍼(128)는 200㎜의 지름을 갖고, 길이 5㎜와 폭 5㎜의 반도체(132)를 포함한다. 캐리어(150)는 10㎜ × 10㎜ 반도체 다이(124)와 5㎜ × 5㎜ 반도체 다이(132)를 수용할 수 있다. 캐리어(150)는 10㎜ × 10㎜ 반도체 다이(124)의 수량보다 많은 수량의 5㎜ × 5㎜ 반도체 다이(132)를 운반한다. 또 다른 실시예에서, 반도체 다이(124 및 132)는 동일한 치수를 가진다. 캐리어(150)는 임의의 크기의 반도체 다이를 수용하기 위한 크기 및 형태로 표준화된다. 더 큰 캐리어 상에서 더 많은 반도체 다이가 처리될 수 있음으로써 단위당 비용이 감소되기 때문에, 캐리어가 클수록 반도체 패키지의 제조 비용이 감소된다.
반도체 패키징 및 프로세싱 설비가 처리될 반도체 다이 및 캐리어의 크기에 대해 설계 및 구성된다. 제조 비용을 추가로 감소시키기 위해, 캐리어(150)의 크기가 반도체 다이(124 또는 132)의 크기에 무관하게, 그리고 반도체 웨이퍼(120 및 128)의 크기에 무관하게 선택된다. 즉, 캐리어(150)는 고정되고 표준화된 크기를 가지며, 하나 이상의 반도체 웨이퍼(120 또는 128)로부터 싱귤레이션된 다양한 크기의 반도체 다이(124 및 132)를 수용할 수 있다. 하나의 실시예에서, 캐리어(150)는 330㎜의 지름의 원형이다. 또 다른 실시예에서, 캐리어(150)는 560㎜의 폭 및 600㎜의 길이를 갖는 사각형이다.
표준화된 캐리어, 즉, 캐리어(150)의 크기 및 치수가 공정 설비의 설계 중에 선택되어, 반도체 소자의 모든 백-엔드 반도체 제조를 위해 균일한 제조 라인을 개발할 수 있다. 캐리어(150)는 제조될 반도체 패키지의 크기 및 유형에 무관하게 일정한 크리고 유지된다. 예를 들어, 반도체 다이(124)는 10㎜ × 10㎜의 치수를 가질 수 있고, 표준화된 캐리어(150) 상에 배치된다. 대안적으로, 반도체 다이(124)는 20㎜ × 20㎜의 치수를 가질 수 있고, 동일한 표준화된 캐리어(150) 상에 배치된다. 따라서 표준화된 캐리어(150)는 임의의 크기의 반도체 다이(124 및 132)를 핸들링할 수 있으며, 이로 인해서, 즉, 다이 크기 또는 들어오는 웨이퍼 크기에 무관하게, 차후의 반도체 공정 설비가 하나의 공통 캐리어로 표준화될 수 있다. 반도체 패키징 설비는, 임의의 들어오는 웨이퍼 크기로부터 임의의 반도체 다이를 처리하기 위해, 공정 툴, 설비 및 자재 명세서(bill of material)의 공통의 세트를 이용해, 표준 캐리어에 대해 설계 및 구성될 수 있다. 공통의 또는 표준화된 캐리어(150)는 다이 크기 또는 들어오는 웨이퍼 크기를 기초로 하는 특수 반도체 처리 라인에 대한 필요성을 감소 또는 제거함으로써, 제조 비용 및 투자 위험부담을 낮춘다. 모든 반도체 웨이퍼로부터 임의의 크기 반도체 다이에 대해 사용되기 위해 지정 캐리어 크기를 선택함으로써, 유연한 제조 라인이 구현될 수 있다.
도 4d에서, 예를 들어, 집기 및 놓기(pick and place) 동작을 이용해 도 4b의 반도체 다이(124)가 캐리어(150) 및 계면 층(152)에 장착되고, 이때, 절연 층(142)이 캐리(150)를 향해 배향된다. 반도체 다이(124)가 캐리어(150)의 계면 층(152)에 장착되어, 재구성된(reconstituted) 또는 재형상된(reconfigured) 웨이퍼(156)를 형성할 수 있다. 하나의 실시예에서, 절연 층(142)은 계면 층(152) 내에 내장된다. 예를 들어, 반도체 다이(124)의 활성 표면(138)이 계면 층(152)의 표면(154)과 동일 평면일 수 있다. 또 다른 실시예에서, 반도체 다이(124)의 활성 표면(138)이 계면 층(152)으로부터 오프셋되도록, 절연 층(142)이 계면 층(152) 위에 장착된다.
도 4e는 재구성된 또는 재형상된 웨이퍼(156)를 형성하기 위해 캐리어(150)의 계면 층(152)에 장착된 반도체 다이(123)를 도시한다. 재구성된 웨이퍼(156)가 처리되어, 많은 유형의 반도체 패키지, 가령, 팬-인(fan-in) 웨이퍼 레벨 칩 규모 패키지(WLCSP), eWLCSP, 팬-아웃(팬-아웃) WLCSP, 플립칩 패키지, 3차원(3D) 패키지(예컨대, PoP(package-on-package)), 또는 그 밖의 다른 반도체 패키지가 될 수 있다. 하나의 실시예에서, 팬-인 장치를 처리하기 위해, 반도체 다이(124)가 고밀도 배열로, 즉, 서로 300㎛ 이하로 이격되어 캐리어(150) 상에 배치된다. 반도체 다이(124)는 반도체 다이(124)들 사이의 거리 D1인 갭(157)에 의해 이격되어 캐리어(150) 상에 배치된다. 반도체 다이(124)들 사이의 거리 D1은 처리될 반도체 패키지의 설계 및 사양을 기초로 선택된다. 하나의 실시예에서, 반도체 다이(124)들 간 거리 D1은 50㎛ 이하이다. 또 하나의 실시예에서, 반도체 다이(124)들 간 거리 D1은 100㎛ 이하이다. 캐리어(150) 상의 반도체 다이(124)들 간 거리 D1은 최저 단위 비용으로 반도체 패키지를 제조하기 위해 최적화된다.
도 4f는 재구성된 웨이퍼(156)의 평면도를 도시하며, 여기서 반도체 다이(124)가 캐리어(150)에 장착 또는 캐리어(150) 위에 배치된다. 캐리어(150)는 표준화된 형태 및 크기이고, 따라서 표준화된 캐리어를 구성한다. 캐리어(150)는 다양한 크기의 반도체 웨이퍼로부터 싱귤레이션되는 반도체 다이의 다양한 크기 및 수량을 수용할 수 있다. 하나의 실시예에서, 캐리어(150)는 사각형이고, 560㎜의 폭 W1 및 600㎜의 길이 L1을 가진다. 또 다른 실시예에서, 캐리어(150)는 사각형이고, 330㎜의 폭 W1과 330㎜의 길이 L1을 가진다. 또 다른 실시예에서, 캐리어(150)는 둥근형이고, 330㎜의 지름을 가진다.
캐리어(150) 위에 배치되는 반도체 다이(124)의 개수가 재구성된 웨이퍼(156)의 구조물 내 반도체 다이(124)의 크기 및 반도체 다이(124)들 간의 거리 D1에 따라 달라진다. 캐리어(150)에 장착되는 반도체 다이(124)의 개수는 반도체 웨이퍼(120)로부터 싱귤레이션되는 반도체 다이(124)의 개수보다 많거나, 적거나, 동일할 수 있다. 캐리어(150)의 표면적이 넓을수록 더 많은 반도체 다이(124)를 수용하고, 재구성된 웨이퍼(156)당 더 많은 반도체 다이(124)가 처리되기 때문에, 제조 비용이 낮아진다. 하나의 실시예에서, 반도체 웨이퍼(120)는 300㎜의 지름을 갖고, 이때, 대략 600개 수량의 개별 10㎜ × 10㎜ 반도체 다이(124)가 상기 반도체 웨이퍼(120) 상에 형성된다. 반도체 다이(124)는 하나 이상의 반도체 웨이퍼(120)로부터 싱귤레이션된다. 캐리어(150)가, 예를 들어, 560㎜의 표준 폭 W1 및 600㎜의 표준 길이 L1을 갖도록 제작된다. 560㎜의 폭 W1을 갖는 캐리어(150)의 크기는, 10㎜ × 10㎜ 치수를 갖고, 캐리어(150)의 폭 W1에 걸쳐 서로 200㎛의 거리 D1 만큼 이격되어 있는 반도체 다이(124) 대략 54개를 수용하도록 정해진다. 600㎜의 길이 L1을 갖는 캐리어(150)의 크기는, 10㎜ × 10㎜의 치수를 갖고, 캐리어(150)의 길이 L1에 걸쳐 서로 200㎛의 거리 D1 만큼 이격되어 있는 반도체 다이(124)를 대략 58개 수용하도록 정해진다. 따라서 캐리어(150)의 표면적, 폭 W1 곱하기 길이 L1는, 치수 10㎜ × 10㎜이고, 반도체 다이(124)들 간 거리 D1이 200㎛인 대략 3,000개의 반도체 다이(124)를 수용한다. 반도체 다이(124)는 캐리어(150) 상에 배치될 수 있고, 이때, 반도체 다이(124)들 간 갭, 즉 거리 D1이 200㎛ 미만이어서, 캐리어(150) 상의 반도체 다이(124)의 밀도가 증가되고 반도체 다이(124)를 처리하는 비용이 추가로 감소된다.
반도체 다이(124)의 수량과 크기를 기초로 하고, 캐리어(150)의 치수를 기초로 하여, 재구성된 웨이퍼(156)를 제작하기 위해 자동화된 집기 및 놓기(pick and place) 설비가 사용된다. 예를 들어, 10㎜ × 10㎜ 치수를 갖는 반도체 다이(124)가 선택된다. 캐리어(150)는 표준 치수, 가령, 560㎜의 폭 W1 및 600㎜의 길이 L1를 가진다. 자동화된 설비가 반도체 다이(124) 및 캐리어(150)의 치수에 의해 프로그램되어, 재구성된 웨이퍼(156)를 처리할 수 있다. 반도체 웨이퍼(120)를 싱귤레이션한 후, 자동화된 집기 및 놓기 설비에 의해 제 1 반도체 다이(124)가 선택된다. 제 1 반도체 다이(124)는, 프로그램 가능한 자동화된 집기 및 놓기 설비에 의해 결정된 캐리어(150)의 한 위치로 장착된다. 자동화된 집기 및 놓기 설비에 의해 제 2 반도체 다이(124)가 선택되고, 캐리어(150) 상에 놓이며, 캐리어(150)상에서 제 1 로우 내에 위치하게 된다. 이웃하는 반도체 다이(124)들 간 거리 D1이 자동화된 집기 및 놓기 설비로 프로그램되고 처리될 반도체 패키지의 설계 및 사양을 기초로 선택된다. 하나의 실시예에서, 캐리어(150) 상의 이웃하는 반도체 다이(124)들 간 갭(157) 또는 거리 D1은 200㎛이다. 자동화된 집기 및 놓기 설비에 의해 제 3 반도체 다이(124)가 선택되고, 캐리어(150) 상에 놓이고, 캐리어(150) 상에서 제 1 로우 내에 위치하게 된다. 대략 54개의 반도체 다이(124)의 제 1 로우가 캐리어(150)의 폭 W1에 걸쳐 배치될 때까지 집기 및 놓기 동작이 반복된다.
또 다른 반도체 다이(124)가 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(150) 상에 놓이고, 캐리어(150) 상의 제 1 로우에 인접한 제 2 로우 내에 위치하게 된다. 반도체 다이(124)의 인접한 로우들 간 거리 D1이 사전 선택되고 자동화된 집기 및 놓기 설비에 프로그램된다. 하나의 실시예에서, 반도체 다이(124)의 제 1 로우와 반도체 다이(124)의 제 2 로우 사이의 거리 D1은 200㎛이다. 반도체 다이(124)의 대략 58개의 로우가 캐리어(150)의 길이 L1에 걸쳐 배치될 때까지 상기 집기 및 놓기 동작이 반복된다. 표준화된 캐리어, 즉, 560㎜의 폭 W1 및 600㎜의 길이 L1을 갖는 캐리어(150)가 약 54개의 컬럼(coulmn) 및 약 58개의 로우의 10㎜ × 10㎜ 반도체 다이(124)를 수용하여, 캐리어(150) 상에 총 3,000개의 반도체 다이(124)가 배치될 수 있다. 캐리어(150)가 반도체 다이(124)로 부분적으로 또는 완전히 채워질 때까지, 집기 및 놓기 동작이 반복된다. 표준화된 캐리어, 가령, 캐리어(150)의 경우, 자동화된 집기 및 놓기 설비가 임의의 크기의 반도체 다이(124)를 캐리어(150) 상에 장착시켜, 재구성된 웨이퍼(156)를 형성할 수 있다. 캐리어(150)에 대해 표준화된 백-엔드 공정 설비를 이용해 재구성된 웨이퍼(156)가 처리될 수 있다.
도 4g는 반도체 다이(132)가 캐리어(150)에 장착 또는 캐리어(150) 상에 배치되는 재구성된 웨이퍼(158)의 평면도를 도시한다. 상기 표준화된 캐리어(150)가, 또는 상기 캐리어(150)와 동일 크기를 갖는 표준화된 캐리어가, 재구성된 웨이퍼(156)를 처리하도록 사용됐던 대로, 재구성된 웨이퍼(158)를 처리하도록 사용된다. 재구성된 웨이퍼 상의 임의의 형상(configuration)의 반도체 다이가 캐리어(150)에 의해 지지될 수 있다. 캐리어(150) 상에 배치되는 반도체 다이(132)의 개수는 재구성된 웨이퍼(158)의 구조물 내 반도체 다이(132)의 크기와 상기 반도체 다이(132)들 간 거리 D2에 따라 달라진다. 캐리어(150)에 장착되는 반도체 다이(132)의 개수가 반도체 웨이퍼(128)로부터 싱귤레이션된 반도체 다이(132)의 개수보다 많거나, 적거나, 동일할 수 있다. 캐리어(150)의 표면적이 넓을수록 더 많은 반도체 다이(132)를 수용하고, 재구성된 웨이퍼(158)당 더 많은 반도체 다이(132)가 처리되기 때문에 제조 비용이 낮아진다.
예를 들어, 반도체 웨이퍼(128)는 200 `㎜의 지름을 가지며, 대략 1,000개의 개별 5㎜ × 5㎜ 반도체 다이(132)가 반도체 웨이퍼(128) 상에 형성된다. 반도체 다이(132)는 하나 이상의 반도체 웨이퍼(128)로부터 싱귤레이션된다. 예를 들어, 560㎜의 표준 폭 W1 및 600㎜의 표준 길이 L1을 갖는 캐리어(150)가 제작된다. 560㎜의 폭 W1을 갖는 캐리어(150)는, 캐리어(150)의 폭 W1에 걸쳐, 서로 200㎛의 거리 D2만큼 이격되어 있는 5㎜ × 5㎜의 치수의 반도체 다이(132)를 대략 107개 수용하도록 크기가 정해진다. 600㎜의 길이 L1을 갖는 캐리어(150)는, 캐리어(150)의 길이 L1에 걸쳐, 서로 200㎛의 거리 D2 만큼 이격되어 있는 5㎜ × 5㎜의 치수의 반도체 다이(132)를 대략 115개 수용하도록 크기가 정해진다. 따라서 캐리어(150)의 표면적, 즉, 폭 W1 곱하기 길이 L1은, 서로 200㎛의 거리 D2만큼 이격되어 있고 치수 5㎜ × 5㎜를 갖는 반도체 다이(132)를 대략 12,000개 수용한다. 반도체 다이(132)들은 서로 200㎛ 미만의 갭, 즉 거리 D2만큼 이격되어 캐리어(150) 상에 위치함으로써, 캐리어(150) 상의 반도체 다이(132)의 밀도를 증가시키고 반도체 다이(132)를 처리하는 비용을 추가로 감소시킬 수 있다.
자동화된 집기 및 놓기 설비는 반도체 다이(132)의 수량 및 크기를 기초로, 그리고 캐리어(150)의 치수를 기초로 재구성된 웨이퍼(158)를 제작하도록 사용된다. 예를 들어, 5㎜ × 5㎜의 치수를 갖는 반도체 다이(132)가 선택된다. 캐리어(150)는 표준 치수, 가령, 560㎜의 폭 W1 및 600㎜의 길이 L1를 가진다. 자동화된 설비가 반도체 다이(132) 및 캐리어(150)의 치수에 의해 프로그램되어 재구성된 웨이퍼(158)를 처리할 수 있다. 반도체 웨이퍼(128)를 싱귤레이션한 후, 자동화된 집기 및 놓기 설비에 의해 제 1 반도체 다이(132)가 선택된다. 제 1 반도체 다이(132)는 프로그램 가능한 자동화된 집기 및 놓기 설비에 의해 결정된 캐리어(150) 상의 한 위치에 장착된다. 제 2 반도체 다이(132)는 상기 자동화된 집기 및 놓기 설비에 의해 선택되고 캐리어(150) 상에 놓이며, 캐리어(150) 상에 제 1 로우로 위치하게 된다. 인접한 반도체 다이(132)들 간 거리 D2가 상기 자동화된 집기 및 놓기 설비에 프로그램되고 처리될 반도체 패키지의 설계 및 사양을 기초로 선택된다. 하나의 실시예에서, 캐리어(150) 상의 인접한 반도체 다이(132)들 간 갭 또는 거리 D2가 200㎛이다. 제 3 반도체 다이(132)가 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(150) 상에 놓이며, 캐리어(150) 상에서 제 1 로우 내에 위치하게 된다. 대략 107개의 반도체 다이(132)의 로우가 캐리어(150)의 폭 W1에 걸쳐 배치될 때까지 집기 및 놓기 동작이 반복된다.
또 다른 반도체 다이(132)가 자동화된 집기 및 놓기 설비에 의해 선택되고 캐리어(150) 상에 놓이며, 상기 캐리어(150) 상에 제 1 로우에 인접한 제 2 로우 내에 위치하게 된다. 반도체 다이(132)의 인접한 로우들 간 거리 D2는 미리 선택되고 자동화된 집기 및 놓기 설비에 프로그램된다. 하나의 실시예에서, 반도체 다이(132)의 제 1 로우와 반도체 다이(132)의 제 2 로우 간 거리 D2는 200㎛이다. 반도체 다이(132)의 대략 115개의 로우가 캐리어(150)의 길이 L1에 걸쳐 배치될 때까지 집기 및 놓기 동작이 반복된다. 표준화된 캐리어, 즉, 560㎜의 폭 W1 및 600㎜의 길이 L1의 캐리어(150)가 5㎜ × 5㎜ 반도체 다이(132)의 대략 107개의 컬럼 및 115개의 로우를 수용하여, 대략 총 12,000rodml 반도체 다이(132)가 캐리어(150) 상에 배치될 수 있다. 캐리어(150)가 반도체 다이(132)로 부분적으로 또는 완전히 채워질 때까지 집기 및 놓기 동작이 반복된다. 표준화된 캐리어, 가령, 캐리어(150)의 경우, 자동화된 집기 및 놓기 설비가 임의의 크기의 반도체 다이를 캐리어(150) 상에 장착시켜, 재구성된 웨이퍼(158)를 형성할 수 있다. 상기 재구성된 웨이퍼(158)는 재구성된 웨이퍼(156)를 처리하는 데 사용된 것과 동일한 캐리어(150) 및 동일한 백-엔드 공정 설비를 이용해 처리될 수 있다.
도 4f의 재구성된 웨이퍼(156)와 도 4g의 재구성된 웨이퍼(158) 모두 동일한 캐리어(150)를 사용하고, 재구성된 웨이퍼(156 및 158) 모두에 대해 표준화된 동일한 크기를 갖는 캐리어를 사용한다. 재구성된 웨이퍼의 백-엔드 공정을 위해 설계된 공정 설비는 캐리어(150)에 대해 표준화되고 캐리어(150) 상에서 형성된 임의의 형상의 재구성된 웨이퍼 및 캐리어(150) 상에 배치된 임의의 크기의 반도체 다이를 처리할 수 있다. 재구성된 웨이퍼(156 및 158) 모두 동일한 표준화된 캐리어(150)를 사용하기 때문에, 재구성된 웨이퍼는 동일한 제조 라인 상에서 처리될 수 있다. 따라서 표준화된 캐리어, 즉, 캐리어(150)의 목적은 반도체 패키지를 제조하기 위해 필요한 설비를 단순화시키는 것이다.
또 다른 예를 들면, 재구성된 웨이퍼(158)는 반도체 다이(124 및 132)를 포함하고, 각각의 반도체 다이(124 및 132)는 동일한 치수를 갖고, 반도체 다이는 서로 다른 지름을 갖는 반도체 웨이퍼(120 및 128)로부터 기원한다. 반도체 웨이퍼(120)는 450㎜의 지름을 갖고, 대략 2,200개의 개별 8㎜ × 8㎜ 반도체 다이(124)가 반도체 웨이퍼(120) 상에 형성된다. 하나 이상의 반도체 웨이퍼(120)로부터 싱귤레이션된 8㎜ × 8㎜의 치수를 갖는 반도체 다이(124). 반도체 웨이퍼(128)는 300㎜의 지름을 갖고, 이때 대략 900개의 개별 8㎜ × 8㎜ 반도체 다이(132)가 반도체 웨이퍼(128) 상에 형성된다. 반도체 다이(132)는 반도체 웨이퍼(128)로부터 싱귤레이션된다. 예를 들어, 560㎜의 표준 폭 W1 및 600㎜의 표준 길이 L1을 갖는 캐리어(150)가 제작된다. 560㎜의 폭 W1를 갖는 캐리어(150)가, 캐리어(150)의 폭 W1에 걸쳐 서로 100㎛의 거리 D1 또는 D2 만큼 이격되어 있는 8㎜ × 8㎜의 치수를 갖는 반도체 다이(124 또는 132)를 대략 69개 수용하도록 크기가 정해진다. 560㎜의 길이 L1을 갖는 캐리어(150)가, 캐리어(150)의 길이 L1에 걸쳐, 서로 100㎛의 거리 D1 또는 D2만큼 이격되어 있는 치수 8㎜ × 8㎜의 반도체 다이(124 또는 132)를 대략 74개 수용하도록 크기가 정해진다. 캐리어(150)의 표면적, 즉, W1 곱하기 L1은, 서로 100㎛의 거리 D1 또는 D2 만큼 이격되어 있는 8㎜ × 8㎜의 치수를 갖는 반도체 다이(124 또는 132)를 대략 5,000개 수용한다. 반도체 다이(124 및 132)는 서로 100㎛ 미만의 갭 또는 거리 D1 또는 D2 만큼 이격되어 캐리어(150) 상에 놓임으로써, 캐리어(150) 상의 반도체 다이(124 및 132)의 밀도가 증가하고 반도체 다이(124 및 132)를 처리하는 비용이 추가로 감소될 수 있다.
반도체 다이(124 및 132)의 수량 및 크기를 기초로 하고 캐리어(150)의 치수를 기초로 하여, 재구성된 웨이퍼(158)를 제작하기 위해 자동화된 집기 및 놓기 설비가 사용된다. 반도체 웨이퍼(128)를 싱귤레이션한 후, 제 1 반도체 다이(124 또는 132)가 자동화된 집기 및 놓기 설비에 의해 선택된다. 8㎜ × 8㎜ 반도체 다이(124 또는 132)는 450㎜의 지름을 갖는 반도체 웨이퍼(120)로부터 또는 300㎜의 지름을 갖는 반도체 웨이퍼(120)로부터 기원한 것일 수 있다. 대안적으로, 8㎜ × 8㎜ 반도체 다이는 상이한 지름을 갖는 또 다른 반도체 웨이퍼로부터 기원할 수 있다. 제 1 반도체 다이(124 또는 132)가 프로그램 가능한 자동화된 집기 및 놓기 설비에 의해 결정된 캐리어(150) 상의 한 위치에 장착된다. 제 2 반도체 다이(124 또는 132)는 자동화된 집기 및 놓기 설비에 의해 선택되고 캐리어(150) 상에 위치하며, 캐리어(150) 상에 제 1 로우 내에 위치하게 된다. 인접한 반도체 다이(124 또는 132) 간 거리 D1 또는 D2가 자동화된 집기 및 놓기 설비에 프로그램되고, 처리될 반도체 패키지의 설계 및 사양을 기초로 선택된다. 하나의 실시예에서, 캐리어(150) 상의 이웃하는 반도체 다이(124 또는 132) 간 갭(157) 또는 거리 D1 또는 D2가 100㎛이다. 캐리어(150)의 폭 W1에 걸쳐 대략 69개의 반도체 다이(124 또는 132)의 하나의 로우가 배치될 때까지 집기 및 놓기 동작이 반복된다.
또 다른 반도체 다이(124 또는 132)가 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(150) 상에 놓이며, 캐리어(150) 상의 제 1 로우에 인접한 제 2 로우 내에 위치하게 된다. 하나의 실시예에서, 반도체 다이(124 또는 132)의 제 1 로우와 반도체 다이(124 또는 132)의 제 2 로우 간 거리 D1 또는 D2가 100㎛이다. 캐리어(150)의 길이 L1에 걸쳐 반도체 다이(124 또는 132)의 대략 74개의 로우가 배치될 때까지 집기 및 놓기 동작이 반복된다. 표준화된 캐리어, 560㎜의 폭 W1 및 600㎜의 길이 L1를 갖는 캐리어(150)는 8㎜ × 8㎜의 반도체 다이(124 및 132)의 대략 69개의 컬럼 및 74개의 로우를 수용하여, 대략 5,000개의 반도체 다이가 캐리어(150)상에 배치될 수 있다. 캐리어(150)가 반도체 다이(124 또는 132)로 부분적으로 또는 완전히 채워질 때까지 집기 및 놓기 동작이 반복된다. 따라서 재구성된 웨이퍼(158)는 임의의 크기의 반도체 웨이퍼로부터 싱귤레이션된 반도체 다이(124 및 132)를 포함할 수 있다. 캐리어(150)의 크기는 반도체 다이(124 및 132)의 크기에 무관하며, 반도체 웨이퍼(120 및 128)의 크기와도 무관하다. 재구성된 웨이퍼(156)를 처리하도록 사용됐던 것과 동일한 캐리어(150) 및 동일한 백-엔드 공정 설비를 이용해 재구성된 웨이퍼(158)가 처리될 수 있다. 서로 다른 크기의 들어오는 웨이퍼로부터 싱귤레이션된 동일한 크기의 반도체 다이를 갖는 재구성된 웨이퍼를 위해, 표준화된 캐리어(150)가 각각이 재구성된 웨이퍼에 대해 동일한 물질이 사용되게 한다. 따라서 캐리어(150) 상의 재구성된 웨이퍼(156 또는 158)에 대한 자재 명세서(bill of material)가 일정하게 유지된다. 일관되고 예측 가능한 자재 명세서는 개선된 비용 분석 및 반도체 패키징에 대한 계획을 가능하게 한다.
또 다른 실시예에서, 재구성된 웨이퍼(158)는 캐리어(150) 상에 배치되는 다양한 반도체 다이 크기를 포함한다. 예를 들어, 10㎜ × 10㎜ 반도체 다이(124)가 캐리어(150)에 장착되고, 5㎜ × 5㎜ 반도체 다이(132)가 캐리어(150)에 장착되어 재구성된 웨이퍼(158)를 형성할 수 있다. 재구성된 웨이퍼는 하나의 재구성된 웨이퍼 상에 복수의 크기의 반도체 다이를 포함한다. 다시 말하면, 재구성된 웨이퍼(158)의 일부분은 하나의 크기의 반도체 다이를 포함하고 재구성된 웨이퍼의 또 다른 부분은 또 다른 크기의 반도체 다이를 포함한다. 캐리어(150) 상에 동시에 서로 다른 크기의 반도체 다이(124 및 132)를 포함하는 재구성된 웨이퍼(158)는, 균일한 크기의 반도체 다이들이 캐리어(150) 상에 배치된 재구성된 웨이퍼(156)를 처리하기 위해 사용됐던 것과 동일한 백-엔드 공정 설비를 이용해 처리된다.
요약하면, 캐리어(150)는 다양한 크기의 반도체 웨이퍼로부터 싱귤레이션된 반도체 다이의 다양한 크기 및 수량을 수용할 수 있다. 캐리어(150)의 크기는 처리되는 반도체 다이의 크기에 따라 달라지지 않는다. 표준화된 캐리어, 즉 캐리어(150)는 크기가 고정되어 있고, 복수의 크기의 반도체 다이를 수용할 수 있다. 표준화된 캐리어(150)의 크기는 반도체 다이 또는 반도체 웨이퍼의 치수에 무관하다. 큰 반도체 다이보다 더 많은 작은 반도체 다이가 캐리어(150) 상에 들어 맞을 수 있다. 캐리어(150) 상에 들어 맞는 반도체 다이(124 또는 132)의 개수는 반도체 다이(124 또는 132)의 크기 및 공백(space) 즉 반도체 다이(124 또는 132)들 간 거리 D1 또는 D2에 따라 달라진다. 예를 들어 길이 L1 및 폭 W1를 갖는 캐리어(150)는 캐리어(150)의 표면적 상에 10㎜ × 10㎜ 반도체 다이(124)의 개수보다 더 많은 개수의 5㎜ × 5㎜ 반도체 다이(132)를 수용한다. 캐리어(150)의 크기 및 형태는 고정 상태로 유지되고 반도체 다이(124 또는 132) 및 상기 반도체 다이(124 또는 132)가 싱귤레이션되는 반도체 웨이퍼(120 또는 128)의 크기와 무관하다. 캐리어(150)는 재구성된 웨이퍼(156 및 158)를, 공정 설비의 공통의 세트를 이용해 서로 다른 크기의 반도체 웨이퍼(120 및 128)로부터의 서로 다른 크기의 반도체 다이(124 및 132)를 갖는 많은 다른 유형의 반도체 패키지로 제조하기 위한 유연성(flexibility)을 제공한다.
도 4h는 반도체 패키지를 제조하기 위해 캐리어(150)를 이용하는 공정을 나타낸다. 공정 설비(160)는 반도체 다이 상에서 백-엔드 제조 공정, 가령, 캡슐화재 및 절연 층, 전도체 층의 증착, 범핑, 리플로우 공정, 마킹 공정, 싱귤레이션, 및 그 밖의 다른 백-엔드 공정을 수행하도록 사용된다. 공정 설비(160)는 표준화된 캐리어, 가령, 캐리어(150)의 크기 및 형태에 대해 설계된다. 공정 설비(160)의 기계적 및 전기적 구성요소가 캐리어(150)의 표준화된 크기 및 형태에 대해 맞춤 구성되기 때문에 공정 설비(160)는 캐리어(150)와 호환 가능하다.
공정 설비(160)는 제어 시스템(162)에 의해 제어된다. 제어 시스템(162)은 캐리어(150) 상의 반도체 다이의 크기 및 형태에 따라 공정 설비(160)를 구성하도록 사용되는 소프트웨어 프로그램 또는 알고리즘일 수 있다. 공정 설비(160)가 표준화된 캐리어(150) 상에 형성되는 서로 다른 재구성된 웨이퍼, 가령 재구성된 웨이퍼(156 및 158) 각각을 핸들링하기 위해 제어 시스템(162)이 프로그램 및 맞춤 구성된다.
캐리어(150)의 치수를 표준화함으로써, 캐리어(150)의 치수가 반도체 다이 크기 및 반도체 웨이퍼 크기의 변수에 따라 변하지 않기 때문에, 공정 설비(160)가 일정하게 유지될 수 있다. 제어 시스템(162)은 캐리어(150) 상의 재구성된 웨이퍼 각각에 대해 다양한 알고리즘을 사용한다. 예를 들어, 제어 시스템(162)은 캐리어(150) 상으로의 반도체 다이(124)의 초기 집기 및 놓기 동작 동안 공백(spacing)을 최적화하도록 사용될 수 있다. 재구성된 웨이퍼(156)의 사양(specification)은 제어 시스템(162)으로 입력된다. 제어 시스템(162)은, 개별 반도체 다이(124)를 집고 서로 거리 D1만큼 이격되도록 상기 반도체 다이(124)를 캐리어(150) 상에 놓아 재구성된 웨이퍼(156)를 형성하기 위해 공정 설비(160)을 제어하도록 프로그램된다. 상기 재구성된 웨이퍼(156)는, 예를 들어, 10㎜ × 10㎜ 반도체 다이(124) 및 폭 W1 및 길이 L1의 표준 치수의 캐리어(150)를 포함한다. 제어 시스템(162)에 의해 공정 설비(160)는 캐리어(150) 상에 위치하는 재구성된 웨이퍼(156)에 대해 백-엔드 공정을 수행하도록 구성된다. 제어 시스템(162)은 공정 설비(160)에게 10㎜ 크기의 반도체 다이(124) 및 표준 크기 캐리어(150)에 따라 증착 및 그 밖의 다른 제조 단계를 수행할 것을 지시한다.
제어 시스템(162)은 공정 설비(160)가 표준화된 캐리어(150) 상의 재구성된 웨이퍼 각각에 대해 맞춤 구성될 수 있게 한다. 공정 설비(160)가 서로 다른 크기의 반도체 다이에 대해 재-구축될 필요는 없다. 재구성된 웨이퍼(156)를 처리한 후, 공정 설비(160)는 동일하거나 서로 다른 반도체 다이 크기 및 공백을 이용해 캐리어(150) 상의 또 다른 재구성된 웨이퍼를 처리할 준비가 된다. 재구성된 웨이퍼(158)의 사양이 제어 시스템(162)으로 입력된다. 제어 시스템(162)은 개별 반도체 다이(132)를 집고, 서로 거리 D2만큼 이격되도록 캐리어(150) 상으로 반도체 다이(132)를 놓음으로써 재구성된 웨이퍼(158)를 형성도록 공정 설비(160)를 제어하도록 프로그램된다. 예를 들어, 재구성된 웨이퍼(158)는 5㎜ × 5㎜ 반도체 다이(132) 및 표준 치수, 폭 W1 및 길이 L1의 캐리어(150)를 포함한다. 공정 설비(160)는 제어 시스템(162)에 의해 캐리어(150) 상에 위치하는 재구성된 웨이퍼(158)에 대해 백-엔드 공정을 수행하도록 구성된다. 제어 시스템(162)은 5㎜ × 5㎜ 크기의 반도체 다이(132) 및 표준 크기 캐리어(150)에 따라 공정 설비(160)에게 증착 및 그 밖의 다른 제조 단계를 수행할 것을 지시한다.
공정 설비(160)가 재구성된 웨이퍼(156 또는 158)를 처리하는 중인지, 또는 표준화된 캐리어(150) 상의 또 다른 재구성된 웨이퍼를 처리하는 중인지에 무관하게 공정 설비(160)는 일정하게 유지된다. 제어 시스템(162)은 프로그램 가능하고 공정 설비(160)는 캐리어(150)를 이용하는 임의의 재구성된 웨이퍼에 쉽게 채용 가능하다. 따라서, 공정 설비(160)의 기계 및 물리적 특성이 표준화된 캐리어(150)의 물리적 특성을 수용하도록 설계되며, 공정 설비(160)는 또한 제어 시스템(162)에 의해 캐리어(150) 상의 임의의 형상의 반도체 다이에 대한 제조 공정을 수행하도록 프로그램 가능하다.
캐리어(150) 상의 재구성된 웨이퍼로부터 다양한 반도체 패키지를 제조하기 위한 공정 설비(160)가 사용된다. 예를 들어, 재구성된 웨이퍼(156 또는 158)를 팬-인 WLCSP, 재구성된 또는 eWLCSP, 팬-아웃 WLCSP, 플립칩 패키지, 3D 패키지, 가령, PoP, 또는 또 다른 반도체 패키지로 처리하기 위해 공정 설비(160)가 사용될 수 있다. 생산될 반도체 패키지에 따라, 백-엔드 제조 단계를 수행하기 위해 공정 설비(160)의 동작을 수정 및 제어하기 위해 제어 시스템(162)이 사용된다. 따라서 본원에 기재된 각각의 반도체 패키지를 제조하기위해 공정 설비(160)가 사용될 수 있다. 동일한 크기의 캐리어(150)를 공유하는 복수의 제품 제조 라인에 걸쳐 공정 설비(160)가 사용될 수 있다. 따라서 반도체 다이의 크기, 반도체 웨이퍼의 크기, 및 반도체 패키지의 유형의 변화와 연관된 비용이 감소될 수 있다. 캐리어(150)가 표준화되는 경우 공정 설비(160)의 설계가 단순화되기 때문에, 공정 설비(160)에의 투자의 위험 부담이 감소된다.
도 4i에서, 페이스트 인쇄(paste printing), 이송 몰딩(transfer molding), 액상 캡슐화재 몰딩(liquid encapsulant molding), 진공 라미네이션(vacuum lamination), 스핀 코팅(spin coating), 또는 그 밖의 다른 적합한 애플리케이터(applicator)를 이용해, 캡슐화재 또는 몰딩 화합물(164)이 반도체 다이(124) 및 캐리어(150) 위에 증착된다. 캡슐화재(164)는 폴리머 복합 물질, 가령, 필러(filler)를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적합한 필러를 갖는 폴리머일 수 있다. 캡슐화재(164)는 비전도성이고, 반도체 소자를 외부 요소 및 오염물질로부터 환경적으로 보호한다. 또 다른 실시예에서, 캡슐화재(164)는 감광성 저경화점(low curing temperature) 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 필러를 포함하는 절연성 페이스트, 솔더 마스크 레지스트 필름, 액상 또는 과립상 몰딩 화합물, 폴리이미드, BCB, PBO, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 프리프리그(prepreg), 또는 인쇄, 스핀 코팅, 분사 코팅, 열처리를 동반하거나 동반하지 않는 진공 또는 압력 라미네이션, 또는 그 밖의 다른 적합한 공정을 이용해 증착되는 유사한 절연 및 구조적 속성을 갖는 그 밖의 다른 유전성 물질의 하나 이상의 층을 포함하는 절연성 또는 유전체 층이다. 하나의 실시예에서, 캡슐화재(164)는 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다.
특히, 캡슐화재(164)는 베이스 기판 측부 표면(148)을 따라 배치된다. 캡슐화재(164)는 또한 반도체 다이(124)의 후면(136)을 덮는다. 하나의 실시예에서, 캡슐화재(164)는 불투명하고 어두운 색 또는 흑색이다. 캡슐화재(164)는 정렬 및 싱귤레이션(singulation)를 위해 재구성된 웨이퍼(156)를 레이저 마킹하기 위해 사용될 수 있다. 캡슐화재(164)는 후속 후면연마 단계에서 씨닝(thin) 처리될 수 있다. 또한 캡슐화재(164)는 캡슐화재(164)가 반도체 다이(124)의 후면(136)과 동평면이고 후면(136)을 덮지 않도록 증착될 수 있다. 캡슐화재(164)의 후면 표면(166)에 대향하는 캡슐화재(164)의 표면(168)이 캐리어(150) 및 계면 층(152) 위에 증착되어, 캡슐화재(164)의 표면(168)이 반도체 다이(124)의 활성 표면(138)과 동평면이 될 수 있다.
도 4j에서, 화학적 에칭, 기계적 필링, CMP, 기계적 연마, 열 베이킹, UV 광, 레이저 스캐닝, 또는 습식 박리에 의해 캐리어(150) 및 계면 층(152)이 제거되어, 절연 층(142), 전도체 층(140) 및 캡슐화재(164)의 표면(168)이 노출될 수 있다.
전기 전도체 층(170)이 패터닝 및 금속 증착 공정, 가령, 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 및 비전해 도금을 이용해 절연 층(142) 및 전도체 층(140) 위에 형성된다. 전도체 층(170)은 Al, Cu, Sn, 티타늄(Ti), Ni, Au, Ag, 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도체 층(170)의 일부분은 절연 층(142)을 따라 수평으로, 그리고 반도체 다이(124)의 활성 표면(128)에 평행하게 뻗어 있어서, 전도체 층(140)으로의 전기 인터커넥트를 횡방향으로 재분배할 수 있다. 전도체 층(170)은 반도체 다이(124)의 전기 신호에 대한 RDL로서 동작한다. 전도체 층(170)은 반도체 다이(124)의 풋프린트 위에 형성되고, 반도체 다이(124)의 풋프린트 너머와 캡슐화재(164) 위까지 뻗어 있지 않는다. 다시 말하면, 반도체 다이(124)에 인접한 반도체 다이(124)의 주변 영역에 전도체 층(170)이 없어서, 캡슐화재(164)가 노출되게 한다. 하나의 실시예에서, 전도체 층(170)은 반도체 다이(124)의 측벽(144)으로부터의 거리 D3에서 형성되고, 거리 D3은 적어도 1㎛이다. 전도체 층(170)의 일부분이 전도체 층(140)으로 전기적으로 연결된다. 전도체 층(170)의 그 밖의 다른 부분이 반도체 다이(124)의 전도율에 따라 전기적으로 공통(electrically co㎜on)이거나 전기적으로 고립(electrically isolated)된다.
도 4k에서, 절연성 또는 부동태화 층(172)이 PVD, CVD, 인쇄, 스핀 코팅, 분사 코팅, 스크린 인쇄 또는 라미네이션을 이용해 절연 층(142) 및 전도체 층(170) 위에 형성된다. 절연 층(172)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층일 수 있다. 하나의 실시예에서, 절연 층(172)은 200℃ 미만에서 저온 경화되는 감광성 유전체 폴리머이다. 하나의 실시예에서, 절연 층(172)은 반도체 다이(124)의 풋프린트 내에서 형성되고 캡슐화재(164) 위에서 반도체 다이(124)의 풋프린트 너머까지 뻗어 있지 않는다. 다시 말하면, 반도체 다이(124)에 인접한 반도체 다이(124)의 주변 영역에 절연 층(172)이 없어서, 캡슐화재(164)가 노출된 채 유지될 수 있다. 또 다른 실시예에서, 절연 층(172)은 절연 층(142), 반도체 다이(124) 및 캡슐화재(164) 위에서 형성된다. 패터닝된 포토레지스트 층을 이용한 에칭 공정에 의해, 또는 LDA에 의해 절연 층(172)의 일부분이 제거되어 전도체 층(170)을 노출시키기 위한 오프닝(opening)이 형성될 수 있다.
증발증착, 전해 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 인쇄 공정을 이용해, 전도체 층(170) 위에 전기 전도성 범프 물질이 증착된다. 하나의 실시예에서, 범프 물질이 볼 드롭 스텐실을 이용해 증착된다, 즉, 어떠한 마스크도 필요하지 않다. 상기 범프 물질은 Al, Sn, Ni, Au, Ag, lead (Pb), Bi, Cu, solder, 및 이들의 조합(플럭스 용액(flux solution)은 선택사항)일 수 있다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고-납 솔더(high-lead solder), 또는 무-납 솔더(lead-free solder)일 수 있다. 적합한 부착재 또는 본딩 공정을 이용해 상기 범프 물질이 전도체 층(170)에 본딩된다. 하나의 실시예에서, 물질을 이의 융해점보다 높게 가열함으로써, 범프 물질이 리플로우(reflow)되어, 볼 또는 범프(174)가 형성될 수 있다. 일부 경우, 전도체 층(170)으로의 전기 접촉을 개선하기 위해 두 번째로 범프(174)가 리플로우된다. 또한 범프(174)는 전도체 층(170)으로 압축 본딩(compression bond) 또는 열압축 본딩(thermocompression bond)될 수 있다. 범프(174)는 전도체 층(170) 위에 형성될 수 있는 하나의 유형의 인터커넥트 구조물을 나타낸다. 또한 상기 인터커넥트 구조물은 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트도 이용할 수 있다. 범프 형상 전 또는 후에, 또는 캐리어(150)의 제거 후에, 레이저 마킹이 수행될 수 있다.
총체적으로, 절연 층(172), 전도체 층(170) 및 범프(174)가 반도체 다이(124) 상에, 그리고 반도체 다이(124)의 풋프린트 내에 형성되는 빌드-업 인터커넥트 구조물(176)을 구성한다. 반도체 다이(124)에 인접한 반도체 다이(124)의 주변 영역에 인터커넥트 구조물(176)가 없어서, 캡슐화재(164)가 노출된 채 유지될 수 있다. 빌드-업 인터커넥트 구조물(176)은 단 하나의 RDL 또는 전도체 층, 가령, 전도체 층(170)과, 단 하나의 절연 층, 가령 절연 층(172)을 포함할 수 있다. 범프(174)를 형성하기 전에 추가 절연 층 및 RDL이 절연 층(172) 위에 형성되어, 반도체 다이(124)의 설계안 및 기능에 따라 패키지를 가로질러 추가적인 수직 및 수평 전기 연결성을 제공할 수 있다.
도 41에서, 반도체 다이(124)는 쏘우 블레이드 또는 레이저 절단 툴(180)을 이용해 개별 eWLCSP(182)로 싱귤레이션(singulate)된다. 재구성된 웨이퍼(156)가 표면(184)을 따라 캡슐화재(164) 및 베이스 기판 물질(122)을 통해 싱귤레이션되어, 반도체 다이(124)의 면으로부터 캡슐화재(164)를 제거하고 반도체 다이(124)의 면으로부터 베이스 기판 물질(122)의 일부분을 제거할 수 있다. 따라서 eWLCSP(182)의 형상 동안 베이스 기판 물질(122)은 2회 절단되거나 싱귤레이션되는데, 즉, 웨이퍼 레벨에서 1회, 그리고 재구성된 웨이퍼 레벨에서 1회 절단되거나 싱귤레이션된다. 따라서, 유전체 물질이 균열에 덜 취약하고 eWLCSP(182)의 신뢰성이 개선된다.
베이스 기판 물질(122)의 일부분이 싱귤레이션 후 반도체 다이(124)의 측부를 따라 배치되도록 유지된다. 반도체 다이(124)에 인접한 베이스 기판 물질(122)의 두께가 적어도 1㎛이다. 다시 말하면, 반도체 다이(124)의 측부 표면(184)과 측벽(144) 사이의 거리 D4가 적어도 1㎛이다. eWLCSP(182)는 싱귤레이션 전 또는 후에, 전기 시험을 거친다.
도 4m은 싱귤레이션 후 캡슐화재가 반도체 다이(124)의 후면(136)을 덮는 eWLCSP(182)를 도시한다. 인터커넥트 구조물(176)를 통한 외부 인터커넥트를 위해, 반도체 다이(124)가 전도체 층(140 및 170)을 통해 범프(174)로 전기적으로 연결된다. 인터커넥트 구조물(176)는 반도체 다이(124)의 풋프린트 너머까지 확장되지 않고, 따라서 팬-인(fan-in) 패키지를 형성한다. 캡슐화재(164)는 반도체 다이(124)의 후면 표면(136) 위에 남겨진다. 반도체 다이(124)의 후면 표면(136) 위의 캡슐화재(164)가 후면 보호 층에 대한 필요성을 없애고, 따라서 eWLCSP(182)의 비용을 감소시킨다. 싱귤레이션 동안 캡슐화재(164)가 반도체 다이(124)의 측부들로부터 완전히 제거되어, 베이스 기판 물질(122)의 측부 표면(184)이 노출될 수 있다. 하나의 실시예에서, eWLCSP(182)는 대략 길이 4.445㎜ × 폭 3.875㎜의 치수를 갖고, 범프(174)에 대한 피치는 0.35-0.50㎜이다. 또 다른 실시예에서, eWLCSP(182)는 길이 14㎜ 및 폭 14㎜를 갖도록 형성될 수 있다. eWLCSP(182)는 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 재구성된 웨이퍼를 표준 캐리어(150) 상에 형성함으로써 제조되며, 이는 eWLCSP(182)에 대한 설비 및 재료 비용을 감소시킨다. eWLCSP(182)는 표준화된 캐리어(!50)를 이용해 더 높은 부피로 제조되며, 이로써 제조 공정이 단순화되고 단위 비용이 감소된다.
도 5는 노출된 후면 표면(136) 및 측벽(184)을 갖는 eWLCSP(190)를 도시한다. 인터커넥트 구조물(176)를 통한 외부 인터커넥트를 위해 반도체 다이(124)가 전도체 층(140 및 170)을 통해 범프(174)로 전기 연결된다. 인터커넥트 구조물(176)는 반도체 다이(124)의 풋프린트 너머까지 뻗어 있지 않고, 따라서 팬-인 패키지를 형성한다. 연마 동작 동안 캡슐화재(164)는 반도체 다이(124)의 후면 표면(136)으로부터 완전히 제거된다. 싱귤레이션 동안 캡슐화재(164)는 반도체 다이(124)의 측부로부터 완전히 제거되어 베이스 기판 물질(122)의 측부 표면(184)이 노출될 수 있다. 하나의 실시예에서, eWLCSP(190)는 대략 길이 4.4㎜ × 폭 3.9㎜의 치수를 가지며, 이때 범프(174)에 대한 피치는 0.35-0.50㎜이다. eWLCSP(190)는 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(150) 상의 재구성된 웨이퍼를 형성함으로써 제조되고, 이는 eWLCSP(190)에 대한 설비 및 재료 비용을 낮춘다. eWLCSP(190)는 표준화된 캐리어(150)를 이용해 더 큰 체적으로 제작되며, 이로써 제작 공정이 간단화되고 단위 비용이 낮아진다.
도 6은 UBM(194), 후면 절연 층(196), 및 노출된 측부 표면(184)을 갖는 대안적 eWLCSP(192)를 도시한다. PVD, CVD, 증발증착, 전해 도금, 무전해 도금, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용한 최종 재부동태화(repassivation) 후, 전기 전도성 층(194)이 전도체 층(170)의 노출된 일부분과 절연 층(172) 위에 형성된다. 전도체 층(194)은 Al, Cu, Sn, Ni, Au, Ag, W, 또는 그 밖의 다른 적합한 전기 전도성 물질일 수 있다. 전도체 층(194)은 전도체 층(170 및 140)에 전기 연결된 UBM이다. UBM(194)은 접착 층(adhesion layer), 장벽 층(장벽 layer), 및 시드(seed) 또는 습윤(wetting) 층을 갖는 멀티-금속 스택일 수 있다. 상기 접측 층은 전도체 층(170) 위에 형성되고 Ti, 티타늄 니트라이드(TiN), 티타늄 텅스텐(TiW), Al, 또는 크롬(Cr)일 수 있다. 상기 장벽 층은 접착 층 위에 형성되고 Ni, NiV, 백금(Pt), 팔라듐(Pd), TiW, 또는 크롬 구리(CrCu)일 수 있다. 상기 장벽 층은 Cu가 반도체 다이(124)의 활성 표면(138)으로 확산되는 것을 막는다. 시드 층이 장벽 층 위에 형성되고 Cu, Ni, NiV, Au, 또는 Al일 수 있다. UBM(194)이 전도체 층(170)에게 저저항성 인터커넥트를 제공할 뿐 아니라 솔더 확산에 대한 장벽과 솔더 습윤성(solder wettability)을 위한 시드 층을 제공한다.
인터커넥트 구조물(176)을 통한 외부 인터커넥트를 위해, 반도체 다이(124)는 전도체 층(140, 170, 및 194)을 통해 범프(174)로 전기 연결된다. 전도체 층(170 및 194) 및 절연 층(142 및 172)이 반도체 다이(124)의 풋프린트 너머까지 확장되지 않고 따라서 팬-인 패키지를 형성한다. 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 후면 절연 층 또는 후면 보호 층(196)이 반도체 다이(124)의 후면 표면(136) 위에서 형성된다. 후면 절연 층(196)은 감광성 저경화점 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 필러를 포함하는 절연성 페이스트, 솔더 마스크 레지스트 필름, 액상 몰딩 화합물, 과립상 몰딩 화합물, 폴리이미드, BCB, PBO, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 프리프레그(prepreg), 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 유전 물질의 하나 이상의 층을 포함한다. 후면 절연 층(196)은 인쇄, 스핀 코팅, 분사 코팅, 열처리를 동반하거나 동반하지 않는 진공 또는 압력 라미네이션, 또는 그 밖의 다른 적합한 공정을 이용해 증착된다. 하나의 실시예에서, 후면 절연 층(196)은 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다. 상기 후면 절연 층(196)은 후면 보호 층이며, 반도체 다이(124)에 대한 기계적 보호와 빛에 대한 보호를 제공한다. 하나의 실시예에서, 후면 절연 층(196)은 약 5-150㎛의 두께를 가진다.
싱귤레이션(signulation) 동안 캡슐화재(164)는 반도체 다이(124)의 측부로부터 완전히 제거되어, 베이스 기판 물질(122)의 측부 표면(184)이 노출될 수 있다. 하나의 실시예에서, eWLCSP(192)는 대략 길이 4.4㎜ × 폭 3.9㎜의 치수를 가지며, 이때 범프(174)에 대한 피치는 0.35-0.50㎜이다. 또 다른 실시예에서, eWLCSP(192)는 길이 14㎜ 및 폭 14㎜을 갖도록 형성될 수 있다. eWLCSP(192)는 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 재구성된 웨이퍼를 표준화된 캐리어(150) 상에 형성함으로써 제작되고, 이는 eWLCSP(192)에 대한 설비 및 재료 비용을 낮춘다. eWLCSP(192)는 표준화된 캐리어(150)를 이용해 더 큰 부피로 제작되며, 이로써 제작 공정이 단순화되고 단위 비용이 감소된다.
도 7a-7i는 도 1 및 2a-2c와 관련해여, 얇은 측벽 캡슐화재를 갖는 재구성된 또는 매립된(embedded) 팬-인 WLCSP 또는 eWLSCP를 형성하기 위한 공정을 도시한다. 도 7a는 반도체 웨이퍼(200)의 일부분의 단면도를 도시한다. 반도체 웨이퍼(200)는 구조적 지지를 위해, 베이스 기판 물질(202), 가령, 실리콘, 게르마늄, 갈륨 아르세나이드, 인듐 포스파이드, 또는 실리콘 카바이드를 포함한다. 앞서 설명된 바와 같이, 복수의 반도체 다이 또는 구성요소(204)가, 비활성(non-active)의 다이 간(inter-die) 웨이퍼 영역 즉 쏘우 스트리트(saw street)(206)에 의해 이격되어 되어, 웨이퍼(200) 상에 형성된다. 쏘우 스트리트(206)는 반도체 웨이퍼(200)를 개별 반도체 다이(204)로 싱귤레이션하기 위한 절단 영역을 제공한다. 반도체 다이(204)는 변부 또는 측벽(208)을 가진다. 하나의 실시예에서, 반도체 웨이퍼(200)의 지름은 200-300㎜이다. 또 다른 실시예에서, 반도체 웨이퍼(200)의 지름은 100-450㎜이다. 반도체 웨이퍼(200)는 반도체 웨이퍼를 개별 반도체 다이(204)로 싱귤레이션하기 전에 임의의 지름을 가질 수 있다.
각각의 반도체 다이(204)는 후면 또는 비활성 표면(210)과, 상기 반도체 다이(204) 내에 형성되는 능동 소자, 수동 소자, 전도체 층, 및 유전체 층으로서 구현되고 전기적 설계안 및 반도체 다이(204)의 기능에 따라 전기적으로 인터커넥트되는 아날로그 또는 디지털 회로를 포함하는 활성 표면(212)을 가진다. 예를 들어, 회로는 아날로그 회로 또는 디지털 회로, 가령, DSP, ASIC, 메모리 또는 그 밖의 다른 신호 프로세싱 회로를 구현하기 위해, 활성 표면(212) 내에 형성되는 하나 이상의 트랜지스터, 다이오드, 및 그 밖의 다른 회로 요소를 포함할 수 있다. 반도체 다이(204)는 또한 RF 신호 프로세싱을 위한 IPD, 가령, 인덕터, 커패시터 및 레지스터를 더 포함할 수 있다.
PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 전기 전도성 층(214)이 활성 표면(212) 위에 형성된다. 전도체 층(214)은 Al, Cu, Sn, Ni, Au, Ag, 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도체 층(214)은 활성 표면(212) 상의 회로로 전기 연결된 컨택트 패드로서 동작한다. 전도체 층(214)은 도 7a에 도시된 바와 같이 반도체 다이(204)의 변부(208)로부터의 제 1 거리에서 나란히 배치되는 컨택트 패드로서 형성될 수 있다. 대안적으로, 컨택트 패드의 제 1 로우가 반도체 다이(204)의 변부(208)로부터의 제 1 거리에 배치되고 상기 제 1 로우와 교대하는 컨택트 패드의 제 2 로우가 상기 반도체 다이(204)의 변부(208)로부터의 제 2 거리에서 배치되도록, 전도체 층(214)은 복수의 로우(row)로 오프셋된 컨택트 패드로서 형성될 수 있다.
PVD, CVD, 인쇄, 스핀 코팅, 분사 코팅, 소결 또는 열 산화를 이용해 제 1 절연성 또는 부동태화 층(216)이 반도체 다이(204) 및 전도체 층(214) 위에 형성된다. 절연 층(216)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, HfO2, BCB, PI, PBO, 폴리머, 또는 유사한 구조적 및 절연성 속성을 갖는 그 밖의 다른 유전체 물질의 하나 이상의 층을 포함한다. 절연 층(216)은 활성 표면(212)을 덮고 보호한다. 절연 층(216)은 전도체 층(214) 위에 컨포멀하게 도포되고, 반도체 다이(204)의 활성 표면(212)이 반도체 다이(204)의 변부(208) 위 또는 반도체 다이(204)의 풋프린트 너머까지 뻗어 있지 않다. 반도체 다이(204)에 인접한 반도체 다이(204)의 주변 영역에 절연 층(216)이 없다. 절연 층(216)의 일부분이 레이저(218)를 이용한 LDA에 의해, 또는 패터닝된 포토레지스트 층을 관통하는 에칭 공정에 의해 제거되어, 절연 층(216)을 통과해 전도체 층(214)이 노출되고, 차후의 전기 인터커넥트를 위해 제공된다.
반도체 웨이퍼(200)는 품질 제어 공정의 일부로서 전기 테스트 및 검사를 겪는다. 수동 육안 검사(visual inspection) 및 자동 광학 시스템이 반도체 웨이퍼(200) 상의 검사를 수행하도록 사용된다. 소프트웨어가 반도체 웨이퍼(200)의 자동 광학 분석에서 사용될 수 있다. 시각 검사 방법은 설비, 가령, 스캐닝 전자 현미경, 고강도 또는 자외선 광, 또는 금속 현미경을 이용할 수 있다. 휨(warpage), 두께 변동, 표면 입자, 불규칙성, 균열, 박리, 및 변색 등의 구조적 특성에 대해 반도체 웨이퍼(200)가 검사된다.
반도체 다이(204) 내 능동 및 수동 구성요소가 전기적 성능 및 회로 기능에 대해 웨이퍼 레벨에서의 시험의 대상이 된다. 각각의 반도체 다이(204)는 프로브 또는 그 밖의 다른 시험 장치를 이용해 기능 및 전기적 파라미터에 대해 시험된다. 프로브는 각각의 반도체 다이(204) 상의 노드 또는 컨택트 패드(214)와 전기적으로 접촉하며 전기 자극을 컨택트 패드로 제공한다. 반도체 다이(204)는 전기적 자극에 반응하며, 이러한 반응이 측정되고 예상 반응에 비교되어 반도체 다이(204)의 기능을 시험할 수 있다. 전기 테스트는 회로 기능, 도선 무결성(lead integrity), 저항성, 연속성(continuity), 신뢰성, 접합 깊이(junction depth), ESD, RF 성능, 구동 전류, 임계 전류, 누설 전류, 및 구성요소 유형에 특정적인 동작 파라미터를 포함할 수 있다. 반도체 웨이퍼(200)의 검사 및 전기적 시험에 의해 통과된 반도체 다이(204)는 반도체 패키지에서 사용될 KGD로 지정될 수 있다.
도 7b에서, 쏘우 스트리트(206)를 통해 반도체 웨이퍼(200)가 쏘우 블레이드 또는 레이저 절단 툴(220)을 이용해 개별 반도체 다이(204)로 싱귤레이션(singulate)된다. 베이스 기판 측부 표면(222)을 따라 절단함으로써, 반도체 웨이퍼(200)는 쏘우 스트리트 영역(206) 내 베이스 기판 물질(202)의 일부분을 따라 싱귤레이션되어, 베이스 기판 물질(202)의 일부분이 반도체 다이(204)의 측벽(208) 상에 배치된 채 유지될 수 있다. 반도체 다이(204)에 인접한 베이스 기판 물질(202)의 두께는 적어도 1㎛이다. 다시 말하면, 측벽(208)과 베이스 기판 측부 표면(222) 사이의 거리 D5는 적어도 1㎛이다. KGD 포스트 싱귤레이션의 식별을 위해 개별 반도체 다이(204)가 검사되고 전기적으로 시험될 수 있다.
도 7c는 희생 베이스 물질, 가령, 실리콘, 폴리머, 베릴륨 옥사이드, 유리, 또는 그 밖의 다른 구조적 지지에 적합한 저비용의 강성의 물질을 포함하는 캐리어 또는 임시 기판(230)의 일부분의 단면도이다. 계면 층 또는 양면 테이프(232)가 임시 접착 본딩 필름, 에칭-저지 층, 또는 열 방출 층으로서 캐리어(230) 위에 형성된다. 예를 들어, 활성 표면(212)을 캐리어(230)를 향해 배향시킨 채, 집기 및 놓기 동작을 이용해 도 7b의 반도체 다이(204)가 캐리어(230) 및 계면 층(232)에 장착된다.
캐리어(230)는 복수의 반도체 다이(204)를 수용할 수 있는 원형이거나 사각형의 패널(300㎜ 초과)일 수 있다. 캐리어(230)는 반도체 웨이퍼(200)의 표면적보다 넓은 표면적을 가질 수 있다. 큰 캐리어일수록, 상기 캐리어 상에서 더 많은 반도체 다이가 처리될 수 있음으로써 단위 비용이 낮아지기 때문에, 반도체 패키지의 제조 비용이 낮아진다. 반도체 패키징 및 공정 설비가 처리되는 웨이퍼 또는 캐리어의 크기에 대해 설계 및 구성된다.
제조 비용을 추가로 감소시키기 위해, 반도체 다이(204)의 크기 또는 반도체 웨이퍼(200)의 크기에 무관하게 캐리어(230)의 크기가 선택된다. 즉, 캐리어(230)는 고정된 또는 표준화된 크기를 가지며, 하나 이상의 반도체 웨이퍼(200)로부터 싱귤레이션된 다양한 크기의 반도체 다이(204)를 수용할 수 있다. 하나의 실시예에서, 캐리어(230)는 지름 330㎜을 갖는 원형이다. 또 다른 실시예에서, 캐리어(230)는 폭 560㎜ 및 길이 600㎜의 사각형이다. 반도체 다이(204)는 10㎜ × 10㎜의 치수를 가질 수 있고, 이는 표준화된 캐리어(230) 상에 배치된다. 대안적으로 반도체 다이(204)는 20㎜ × 20㎜의 치수를 가질 수 있고, 이는 동일한 표준화된 캐리어(230) 상에 배치된다. 따라서 표준화된 캐리어(230)는 임의의 크기의 반도체 다이(204)를 핸들링할 수 있음으로써, 추후의 반도체 공정 설비가 하나의 공통 캐리어에 대해 표준화될 수 있다, 즉, 다이 크기 또는 들어오는 웨이퍼 크기에 무관하게 표준화될 수 있다. 다이 크기 또는 들어오는 웨이퍼 크기를 기초로 특수 반도체 공정 라인에 대한 필요성을 낮추거나 없앰으로써, 상기 공통의 또는 표준화된 캐리어(230)는 제조 비용 및 투자 위험을 낮춘다. 모든 반도체 웨이퍼로부터의 임의의 크기 반도체 다이에 대해 사용되도록 지정된 캐리어 크기를 선택함으로써, 유연한 제조 라인이 구현될 수 있다.
도 7d는 반도체 다이(204)가 캐리어(230) 위에 배치된 재구성된 웨이퍼(240)의 평면도를 도시한다. 캐리어(230)는 반도체 웨이퍼의 다양한 크기로부터 싱귤레이션된 다양한 크기 및 수량의 반도체 다이를 수용할 수 있는 표준화된 형태 및 크기이다. 하나의 실시예에서, 캐리어(230)는 사각형이고 60㎜의 폭 W2 및 600㎜의 길이 L2를 가진다. 캐리어(230)에 장착된 반도체 다이(204)의 개수는 반도체 웨이퍼(200)로부터 싱귤레이션된 반도체 다이(204)의 개수보다 클 수 있다. 넓은 표면적의 캐리어(230)일수록 더 많은 반도체 다이(204)를 수용하고, 재구성된 웨이퍼(240)당 더 많은 반도체 다이(204)가 처리되기 때문에, 제조 비용을 낮춘다.
표준화된 캐리어(230)의 크기가 고정되고 복수 크기의 반도체 다이를 수용할 수 있다. 표준화된 캐리어(230)의 크기가 반도체 다이 또는 반도체 웨이퍼의 치수에 독립적이다. 큰 반도체 다이보다 더 많은 작은 반도체 다이가 캐리어(230) 상에 들어맞을 수 있다. 예를 들어, 캐리어(230)는 캐리어(230)의 표면적 위에 10㎜ × 10㎜ 다이보다 더 많은 개수의 5㎜ × 5㎜ 다이를 캐리어(230)의 표면적 위에 수용한다.
예를 들어, 10㎜ × 10㎜의 치수를 갖는 반도체 다이(204)는 인접한 반도체 다이(204) 사이에 200㎛의 거리 D6를 두고 캐리어(230) 상에 배치된다. 반도체 웨이퍼(200)로부터 싱귤레이션되는 복수의 반도체 다이(204)는 약 600개의 반도체이며, 여기서 반도체 웨이퍼(200)는 300㎜의 지름을 가진다. 캐리어(230) 상에 들어 맞을 수 있는 10㎜ × 10㎜ 반도체 다이(204)의 개수는 3,000개 초과이다. 또는, 5㎜ × 5㎜의 치수를 갖는 반도체 다이(204)가 인접한 반도체 다이(204)들 사이에 200㎛의 거리 D6를 두고, 캐리어(230) 상에 배치된다. 반도체 웨이퍼(200)가 200㎜의 지름을 갖는 경우, 반도체 웨이퍼(200)로부터 싱귤레이션되는 반도체 다이(204)의 개수는 대략 1,000개이다. 캐리어(230) 상에 들어 맞을 수 있는 5㎜ × 5㎜ 반도체 다이(204)의 개수는 12,000개이다.
캐리어(230)의 크기는 처리되는 반도체 다이의 크기에 따라 달라지지 않는다. 캐리어(230) 상에 들어 맞는 반도체 다이(204)의 개수는 반도체 다이(204)의 크기 및 공백, 즉, 반도체 다이(204) 간 거리 D6에 따라 달라진다. 캐리어(230)의 크기 및 형태가 고정으로 유지되고 반도체 다이(204) 또는 반도체 다이(204)가 싱귤레이션되는 반도체 웨이퍼(200)의 크기에 독립적이다. 캐리어(230) 및 재구성된 웨이퍼(240)는 공정 설비, 가령, 도 4h의 공정 설비(160)의 공통 세트를 이용해 여러 다른 크기의 반도체 웨이퍼(200)로부터의 여러 다른 크기의 반도체 다이(204)를 포함하는 여러 다른 유형의 많은 반도체 패키지를 제조하기 위한 유연성을 제공한다.
도 7e에서, 페이스트 인쇄, 이송 몰딩, 액상 캡슐화재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 그 밖의 다른 적합한 애플리케이터를 이용해 캡슐화재 또는 몰딩 화합물(244)이 반도체 다이(204) 및 캐리어(230) 상에 증착된다. 캡슐화재(244)는 폴리머 복합 물질, 가령, 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적합한 필러를 갖는 폴리머일 수 있다. 캡슐화재(244)는 비전도성이고 반도체 소자를 외부 요소 및 오염물질로부터 환경적으로 보호한다. 또 다른 실시예에서, 캡슐화재(244)는, 인쇄, 스핀 코팅, 분사 코팅, 열처리를 동반하거나 동반하지 않는 진공 또는 압력 라미네이션, 또는 그 밖의 다른 적합한 공정을 이용해 증착된, 감광성 저경화점 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 필러를 포함하는 절연성 페이스트, 솔더 마스크 레지스트 필름, 액상 또는 과립상 몰딩 화합물, 폴리이미드, BCB, PBO, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 프리프레그(prepreg), 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 유전 물질의 하나 이상의 층을 포함하는 절연체 또는 유전체 층이다. 하나의 실시예에서, 하나의 실시예에서, 캡슐화재(244)는 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다.
구체적으로, 캡슐화재(244)는 베이스 기판 측부 표면(222)을 따라 배치된다. 또한 캡슐화재(244)는 반도체 다이(204)의 후면 표면(210)을 덮는다. 하나의 실시예에서, 캡슐화재(244)는 불투명하고, 어두운 색 또는 흑색이다. 캡슐화재(244)는 정렬 및 싱귤레이션를 위해 재구성된 웨이퍼(240)를 레이저 마킹하도록 사용될 수 있다. 캡슐화재(244)는 차후의 후면연마 단계에서 씨닝 처리될 수 있다. 캡슐화재(244)는 또한, 캡슐화재의 후면 표면(246)이 반도체 다이(204)의 후면 표면(210)과 동평면이고 후면 표면(210)을 덮지 않도록 증착될 수 있다. 후면 표면(246)에 대향하는 캡슐화재(244)의 표면(248)이 캐리어(230) 및 계면 층(232) 상에 배치되어, 캡슐화재(244)의 표면(248)이 반도체 다이(204)의 활성 표면(212)과 동평면이게 될 수 있다.
도 7f에서, 화학적 에칭, 기계적 필링, CMP, 기계적 연마, 열 베이킹, UV 광, 레이저 스캐닝, 또는 습식 박리에 의해 캐리어(230) 및 계면 층(232)이 제거되어, 캡슐화재(244)의 절연 층(216), 전도체 층(214), 및 표면(248)이 노출될 수 있다.
패터닝 및 금속 증착 공정 가령, 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 및 비전해 도금을 이용해, 전기 전도성 층(250)이 절연 층(216) 및 전도체 층(214) 상에 형성된다. 전도체 층(250)은 Al, Cu, Sn, Ti, Ni, Au, Ag, 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도체 층(250)의 일부분이 절연 층(216)을 따라 수평으로, 그리고 반도체 다이(204)의 활성 표면(212)과 평행하게 뻗어 있어서, 전기적 인터커넥트를 전도체 층(214)으로 횡방향으로 재분배할 수 있다. 전도체 층(250)은 반도체 다이(204)의 전기적 신호에 대한 RDL로서 동작한다. 전도체 층(250)은 반도체 다이(204)의 풋프린트 위에 형성되고 반도체 다이(204) 및 캡슐화재(244)의 풋프린트 너머까지 뻗어 있지 않다. 다시 말하면, 반도체 다이(204)와 인접한 반도체 다이(204)의 주변 영역에는 전도체 층(250)이 없다. 하나의 실시예에서, 전도체 층(250)은 반도체 다이(204)의 풋프린트 내에 형성되고, 반도체 다이(204)의 변부 또는 측벽(208)으로부터 적어도 1㎛의 거리 D7에서 형성된다. 전도체 층(250)의 일부분이 전도체 층(214)으로 전기적으로 연결된다. 전도체 층(250)의 또 다른 부분이 반도체 다이(204)의 연결성에 따라 전기적으로 공통이거나 전기적으로 고립된다.
도 7g에서, PVD, CVD, 인쇄, 스핀 코팅, 분사 코팅, 스크린 인쇄 또는 라미네이션을 이용해, 절연성 또는 부동태화 층(260)이 절연 층(216) 및 전도체 층(250) 위에 형성된다. 절연 층(260)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 물질 중 하나 이상의 층일 수 있다. 하나의 실시예에서, 절연 층(260)은 200℃ 미만에서 저온 경화되는 감광성 유전체 폴리머이다. 하나의 실시예에서, 절연 층(260)은 절연 층(216), 반도체 다이(204) 위에 형성되고, 반도체 다이(204)의 풋프린트 너머까지 그리고 캡슐화재(244)의 표면(248) 위에서 1㎛ 이상의 거리 D8 만큼 이격되어 있다. 절연 층(260)이 반도체 다이(204)와 캡슐화재(244) 사이의 계면을 덮어 처리 동안 상기 계면을 보호하고 장치의 신뢰성을 개선시킬 수 있다. 패터닝된 포토레지스트 층을 이용한 에칭 공정에 의해 또는 LDA에 의해 절연 층(260)의 일부분이 제거되어, 오프닝이 형성되거나 전도체 층(250)을 노출시킬 수 있다.
증발증착, 전해 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 인쇄 공정을 이용해 전기 전도성 범프 물질이 전도체 층(250) 상에 증착된다. 하나의 실시예에서, 볼 드롭 스텐실(ball drop stencil)을 이용해 범프 물질이 증착되는데, 즉, 어떠한 마스크도 필요하지 않다. 범프 물질은 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합일 수 있으며, 이때 플럭스 용액(flux solution)이 선택적이다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고-납 솔더, 또는 무-납 솔더일 수 있다. 적합한 부체 또는 본딩 공정을 이용해, 범프 물질이 전도체 층(250)으로 접합된다. 하나의 실시예에서, 융해점 이상으로 물질을 가열함으로써, 범프 물질이 리플로우되어, 볼 또는 범프(262)를 형성할 수 있다. 일부 경우, 범프(262)는 두 번째로 리플로우되어, 전도체 층(250)과의 전기 접촉을 개선할 수 있다. 또한 범프(262)는 전도체 층(250)에 압축 본딩되거나 열압축 본딩(thermocompression bond)될 수 있다. 범프(262)는 전도체 층(250) 위에 형성될 수 있는 하나의 유형의 인터커넥트 구조물을 나타낸다. 또한 인터커넥트 구조물은 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트를 이용할 수 있다. 범프 형성 후 또는 캐리어(230) 제거 후 레이저 마킹이 수행될 수 있다.
절연 층(260), 전도체 층(250) 및 범프(262)가 반도체 다이(204) 및 캡슐화재(244) 상에서 빌드-업 인터커넥트 구조물(264)을 구성한다. 대안적으로, 빌드-업 인터커넥트 구조물(264)이 반도체 다이(204)의 풋프린트 내에 완전히 형성된다. 빌드-업 인터커넥트 구조물(264)은 단 하나의 RDL 또는 전도체 층, 가령, 전도체 층(250)과 단 하나의 절연 층, 가령 절연 층(260)을 포함할 수 있다. 추가적인 절연 층 및 RDL이 범프(262)를 형성하기 전에 절연 층(260) 위에 형성되어, 반도체 다이(204)의 설계안 및 기능에 따라 패키지를 가로질러 추가 수직 및 수평 전기적 연결을 제공할 수 있다.
도 7h에서, 반도체 다이(204)는 쏘우 블레이드 또는 레이저 절단 툴(270)을 이용해 개별 eWLCSP(272)로 싱귤레이션된다. 재구성된 웨이퍼(240)가 캡슐화재(244)를 통해 싱귤레이션된다. 캡슐화재(244)의 일부분은 싱귤레이션 후 반도체 다이(204)의 측부를 따라 배치된 채 유지된다. eWLCSP(272)는 싱귤레이션 전 또는 싱귤레이션 후에 전기적 시험을 겪는다.
도 7i에서, 후면 표면(210) 및 반도체 다이(204)의 측벽(208) 위에 형성되는 캡슐화재를 포함하는 eWLCSP(272)가 도시된다. 반도체 다이(204)는 인터커넥트 구조물(264)를 통한 외부 인터커넥트를 위해, 전도체 층(214 및 250)을 통해 범프(262)로 전기적으로 연결된다. 인터커엑트 구조(264)의 전도체 층이 반도체 다이(204)의 풋프린트 너머까지 뻗어 있지 않고 따라서 팬-인 패키지를 형성한다. 절연 cmD(260)은 반도체 다이(204)와 캡슐화재(244) 간의 계면을 덮어, 공정 동안 계면을 보호하고 장치의 신뢰성을 향상시킨다. 선택사항적 연마 동작 후 캡슐화재(244)는 반도체 다이(204)의 후면 표면(210) 위에 유지된다. 캡슐화재(244)는 반도체 다이9204)의 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 베이스 기판 측부 표면(222) 위에 남겨진다. 따라서 캡슐화재(244)가 반도체 다이(204)의 5개의 측부, 즉, 4개의 베이스 기판 측부 표면(222) 및 후면 표면(210) 위에 형성된다. 반도체 다이(204)의 후면 표면(210)의 캡슐화재(244)가 후면 보호 층 또는 후면 라미네이트에 대한 필요성을 없앰으로써, eWLCSP(272)의 비용을 낮출 수 있다.
베이스 기판 측부 표면(222) 위의 캡슐화재(244)의 두께는 eWLCSP(272)의 경우 150㎛보다 작다. 하나의 실시예에서, eWLCSP(272)는 길이 4.595㎜ × 폭 4.025㎜ × 높이 0.470㎜의 치수를 가지며, 범프(262)에 대한 피치는 0.4㎜이고, 여기서 반도체(204)는 길이 4.445㎜ 및 폭 3.875㎜를 가진다. 또 다른 실시예에서, 베이스 기판 측부 표면(222) 위의 캡슐화재(244)의 두께는 75㎛ 이하이다. eWLCSP(272)는 길이 6.075㎜ × 폭 6.075㎜ × 높이 0.8㎜의 치수를 가지며, 범프(262)에 대한 피치는 0.5㎜이고, 여기서 반도체 다이(204)는 길이 6.0㎜ × 폭 6.0㎜ × 높이 0.470㎜의 치수를 가진다. 또 다른 실시예에서, eWLCSP(272)는 길이 5.92㎜ × 폭 5.92㎜ × 높이 0.765㎜의 치수를 가지며, 범프(262)에 대한 피치는 0.5㎜이고, 여기서 반도체 다이(204)는 길이 5.75㎜ × 폭 5.75㎜ × 높이 0.535㎜의 치수를 가진다. 또 다른 실시예에서, 베이스 기판 측부 표면(222) 상의 캡슐화재(244)의 두께는 25㎛ 이하이다. 또 다른 실시예에서, eWLCSP(272)는 길이 14㎜ 및 폭 14㎜를 갖도록 형성될 수 있다. eWLCSP(272)는 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 재구성된 웨이퍼를 표준화된 캐리어(230) 상에 형성함으로써 제작되며, 이로써, eWLCSP(272)에 대한 설비 및 재료 비용이 감소된다. eWLCSP(272)가 표준화된 캐리어(230)를 이용해 더 큰 부피로 제조됨으로써, 제조 공정이 단순화되고, 단위 비용이 낮아질 수 있다.
도 8은 반도체 다이(204)의 측벽(208) 위에 캡슐화재를 갖고 후면 절연 층(276)을 갖는 싱귤레이션 후의 eWLCSP(274)를 도시한다. 인터커넥트 구조물(264)를 통한 외부 인터커넥트를 위해 반도체 다이(204)는 전도체 층(214 및 250)을 통해 범프(262)로 전기적으로 연결된다. 인터커넥트 구조물(264)의 전도체 층은 반도체 다이(204)의 풋프린트 너머까지 뻗어 있지 않고, 따라서 팬-인 패키지를 형성한다. 절연 층(260)은 반도체 다이(204)와 캡슐화재(244) 사이에 계면을 덮어서, 공정 중에 계면을 보호하고 장치의 신뢰성을 향상시킬 수 있다. 후면 절연 층 또는 후면 보호 층(276)이, 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 반도체 다이(204)의 후면 표면(210) 위에 형성된다. 후면 절연 층(276)은 감광성 저경화점 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 필러를 포함하는 절연성 페이스트, 솔더 마스크 레지스트 필름, 액상 몰딩 화합물, 과립상 몰딩 화합물, 폴리이미드, BCB, PBO, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 프리프레그(prepreg), 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 유전 물질의 하나 이상의 층을 포함한다. 후면 절연 층(276)은 인쇄, 스핀 코팅, 분사 코팅, 열처리를 동반하거나 동반하지 않는 진공 또는 압력 라미네이션, 또는 그 밖의 다른 적합한 공정을 이용해 증착된다. 하나의 실시예에서, 후면 절연 층(276)은 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다. 후면 절연 층(276)은 후면 보호 층이고, 반도체 다이(204)에 대한 기계적 보호와 빛으로부터의 보호를 제공한다. 하나의 실시예에서, 후면 절연 층(276)은 대략 5-150㎛의 두께를 가진다.
캡슐화재(244)는 빛의 광자 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터 반도체 다이(204)를 보호하기 위해 베이스 기판 측부 표면(222)을 덮는다. 베이스 기판 측부 표면(222) 상의 캡슐화재(244)의 두께는 eWLCSP(274)에 대해 150㎛보다 작다. 하나의 실시예에서, eWLCSP(274)는 길이 4.595㎜ × 폭 4.025㎜ × 높이 0.470㎜의 치수를 가지며, 범프(262)에 대한 피치는 0.4㎜이고, 여기서 반도체 다이(204)는 길이 4.445㎜ 및 폭 3.875㎜의 치수를 가진다. 또 다른 실시예에서, 베이스 기판 측부 표면(222) 위의 캡슐화재(244)의 두께는 75㎛ 이하이다. eWLCSP(274)는 길이 6.075㎜ × 폭 6.075㎜ × 높이 0.8㎜의 치수를 가지며, 범프(262)에 대한 피치는 0.5㎜이고, 여기서, 반도체 다이(204)는 길이 6.0㎜ × 폭 6.0㎜ × 높이 0.470㎜의 치수를 가진다. 또 다른 실시예에서, eWLCSP(274)는 길이 5.92㎜ × 폭 5.92㎜ × 높이 0.765㎜의 치수를 가지며, 범프(262)에 대한 피치는 0.5㎜이고, 여기서 반도체 다이(204)는 길이 5.75㎜ × 폭 5.75㎜ × 높이 0.535㎜의 치수를 가진다. 또 다른 실시예에서, 베이스 기판 측부 표면(222) 위의 캡슐화재(244)의 두께는 25㎛ 이하이다. 또 다른 실시예에서, eWLCSP(274)는 길이 14㎜ 및 폭 14㎜을 갖도록 형성될 수 있다. eWLCSP(274)가 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(230) 상에 재구성된 웨이퍼를 형성함으로써 제조됨으로써, eWLCSP(274)에 대한 설비 및 재료 비용이 낮아진다. eWLCSP(274)는 표준화된 캐리어(230)를 이용해 더 높은 부피로 제조됨으로써, 제조 공정이 단순화되고 단위 비용이 낮아질 수 있다.
도 9a-9p는 도 1 및 2a-2c와 관련하여, 재구성된 또는 매립된(embedded) 팬-인 WLCSP를 형성하는 공정을 도시한다. 도 9a는 구조적 지지용으로 베이스 기판 물질(292), 가령, 실리콘, 게르마늄, 갈륨 아르세나이드, 인듐 포스파이드, 또는 실리콘 카바이드를 갖는 반도체 웨이퍼(290)를 도시한다. 앞서 기재된 바와 같이, 비활성의 다이 간(inter-die) 웨이퍼 영역 즉 쏘우 스트리트(296)에 의해 분리되어 복수의 반도체 다이 또는 구성요소(294)가 웨이퍼(290) 상에 형성된다. 쏘우 스트리트(296)는 단일 반도체 웨이퍼(290)를 개별 반도체 다이(294)로 싱귤레이션하기 위해 절단 영역을 제공한다. 반도체 웨이퍼(290)는 반도체 웨이퍼를 개별 반도체 다이(294)로 싱귤레이션하기 전의 임의의 지름을 가질 수 있다. 하나의 실시예에서, 반도체 웨이퍼(290)는 200-300㎜의 지름을 가진다. 또 다른 실시예에서, 반도체 웨이퍼(290)는 100-450㎜의 지름을 가진다. 반도체 다이(294)는 임의의 크기를 가질 수 있고, 하나의 실시예에서, 반도체 다이(294)는 10㎜ × 10㎜의 치수를 가진다.
도 9a는 반도체 웨이퍼(290)와 유사한 반도체 웨이퍼(300)도 도시한다. 상기 반도체 웨이퍼(300)는 베이스 기판 물질(302), 가령, 실리콘, 게르마늄, 갈륨 아르세나이드, 인듐 포스파이드, 또는 실리콘 카바이드를 구조적 지지 목적으로 포함한다. 앞서 기재된 바와 같이, 비활성의 다이 간(inter-die) 웨이퍼 영역 즉 쏘우 스트리트(306)에 의해 분리된 복수의 반도체 다이 또는 구성요소(304)가 웨이퍼(300) 상에 형성된다. 쏘우 스트리트(306)는 반도체 웨이퍼(300)를 개별 반도체 다이(304)로 싱귤레이션하도록 절단 영역을 제공한다. 반도체 웨이퍼(300)는 반도체 웨이퍼(290)와 동일한 지름 또는 상이한 지름을 가질 수 있다. 반도체 웨이퍼(300)는 반도체 웨이퍼를 개별 반도체 다이(304)로 싱귤레이션하기 전에 임의의 지름을 가질 수 있다. 하나의 실시예에서, 반도체 웨이퍼(300)의 지름은 200-300㎜이다. 또 다른 실시예에서, 반도체 웨이퍼(300)의 지름은 100-450㎜이다. 반도체 다이(304)는 임의의 크기를 가질 수 있으며, 하나의 실시예에서, 반도체 다이(304)는 반도체 다이(294)보다 작고 5㎜ × 5㎜의 치수를 가질 수 있다.
도 9b는 반도체 웨이퍼(290)의 일부분의 단면을 도시한다. 각각의 반도체 다이(294)는 다이의 전기적 설계 및 기능에 따라 다이 내에 형성되고 전기적으로 인터커넥트된 능동 소자, 수동 소자, 전도체 층, 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함하는 후면 또는 비-활성 표면(310) 및 활성 표면(312)을 가진다. 예를 들어, 회로는 활성 표면(312) 내에 형성되는 하나 이상의 트랜지스터, 다이오드, 및 그 밖의 다른 회로 요소를 포함하여 아날로그 회로 또는 디지털 회로, 가령, DSP, ASIC, 메모리 또는 그 밖의 다른 신호 프로세싱 회로를 구현할 수 있다. 반도체 다이(294)는 또한 RF 신호 처리를 위한 IPD, 가령, 인덕터, 커패시터, 및 레지스터를 포함할 수 있다.
PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용해 전기 전도성 층(314)이 활성 표면(314) 상에 형성된다. 전도체 층(314)은 Al, Cu, Sn, Ni, Au, Ag, 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도체 층(314)은 활성 표면(312) 상의 회로로 전기적으로 연결된다. 도 9b에 도시된 바와 같이, 전도체 층(314)은 반도체 다이(294)의 변부로부터의 제 1 거리에 나란히 배치된 컨택트 패드로서 형성될 수 있다. 대안적으로, 컨택트 패드의 제 1 로우가 반도체 다이(294)의 변부로부터의 제 1 거리에서 배치되고, 제 1 로우와 교대하는 컨택트 패드의 제 2 로우가 상기 반도체 다이(294)의 변부로부터의 제 2 거리에 배치되도록 전도체 층(314)은 복수의 로우로 오프셋된 컨택트 패드로서 형성될 수 있다.
PVD, CVD, 인쇄, 스핀 코팅, 분사 코팅, 소결 또는 열 산화를 이용해 제 1 절연성 또는 부동태화 층(316)이 반도체 다이(294) 및 전도체 층(314) 상에 형성된다. 절연 층(316)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, HfO2, BCB, PI, PBO, 폴리머, 또는 유사한 구조적 및 절연성 속성을 갖는 그 밖의 다른 유전체 물질의 하나 이상의 층을 포함한다. 하나의 실시예에서, 절연 층(316)은 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다. 절연 층(316)은 활성 표면(312)을 덮고 보호한다. 레이저(318) 또는 패터닝된 포토레지스트 층을 관통하는 에칭 공정을 이용해 절연 층(316)의 일부분이 LDA에 의해 제거되어 절연 층(316)의 표면(320)을 통해 전도체 층(314)을 노출시키고 차후의 전기적 인터커넥트를 위해 제공될 수 있다.
반도체 웨이퍼(290)는 품질 제어 공정의 일부로서 전기 테스트 및 검사를 겪는다. 수동 육안 검사(visual inspection) 및 자동 광학 시스템이 반도체 웨이퍼(290) 상의 검사를 수행하도록 사용된다. 소프트웨어가 반도체 웨이퍼(200)의 자동 광학 분석에서 사용될 수 있다. 시각 검사 방법은 설비, 가령, 스캐닝 전자 현미경, 고강도 또는 자외선 광, 또는 금속 현미경을 이용할 수 있다. 휨(warpage), 두께 변동, 표면 입자, 불규칙성, 균열, 박리, 및 변색 등의 구조적 특성에 대해 반도체 웨이퍼(290)가 검사된다.
반도체 다이(294) 내 능동 및 수동 구성요소가 전기적 성능 및 회로 기능에 대해 웨이퍼 레벨에서의 시험의 대상이 된다. 각각의 반도체 다이(294)는 프로브 또는 그 밖의 다른 시험 장치를 이용해 기능 및 전기적 파라미터에 대해 시험된다. 프로브는 각각의 반도체 다이(294) 상의 노드 또는 컨택트 패드(314)와 전기적으로 접촉하며 전기 자극을 컨택트 패드로 제공한다. 반도체 다이(294)는 전기적 자극에 반응하며, 이러한 반응이 측정되고 예상 반응에 비교되어 반도체 다이(294)의 기능을 시험할 수 있다. 전기 테스트는 회로 기능, 도선 무결성, 저항성, 연속성, 신뢰성, 접합 깊이, ESD, RF 성능, 구동 전류, 임계 전류, 누설 전류, 및 구성요소 유형에 특정적인 동작 파라미터를 포함할 수 있다. 반도체 웨이퍼(290)의 검사 및 전기적 시험에 의해 통과된 반도체 다이(294)는 반도체 패키지에서 사용될 KGD로 지정될 수 있다.
도 9c에서, 쏘우 스트리트(296)를 통해 반도체 웨이퍼(290)가 쏘우 블레이드 또는 레이저 절단 툴(320)을 이용해 측벽 또는 측부 표면(324)을 갖는 개별 반도체 다이(294)로 싱귤레이션(singulate)된다. 마찬가지로, 도 9a의 반도체 웨이퍼(300)가 쏘우 블레이 또는 레이저 절단 툴(322)을 이용해 쏘우 스트리트(306)를 통해 개별 반도체 다이(304)로 싱귤레이션된다. 개별 반도체 다이(294 및 304)는 싱귤레이션 후 KGD의 식별을 위해 검사되고 전기적으로 시험될 수 있다.
도 9d는 희생 베이스 물질, 가령, 실리콘, 폴리머, 베릴륨 옥사이드, 유리, 또는 그 밖의 다른 구조적 지지에 적합한 저비용의 강성의 물질을 포함하는 캐리어 또는 임시 기판(330)의 일부분의 단면도이다. 계면 층 또는 양면 테이프(332)가 임시 접착 본딩 필름, 에칭-저지 층, 또는 열 방출 층으로서 캐리어(330) 위에 형성된다.
캐리어(330)는 복수의 반도체 다이를 수용할 수 있는 표준화된 캐리어이며, 임의의 지름을 갖는 반도체 웨이퍼로부터 싱귤레이션된 복수의 크기의 반도체 다이를 수용할 수 있다. 예를 들어, 캐리어(330)는 305㎜ 이상의 지름을 갖는 원형 패널일 수 있거나, 300㎜ 이상의 길이 및 300㎜ 이상의 폭을 갖는 사각형 패널일 수 있다. 캐리어(330)는 반도체 웨이퍼(290 또는 300)의 표면적보다 넓은 표면적을 가질 수 있다. 하나의 실시예에서, 반도체 웨이퍼(290)는 지름 300㎜을 가지며, 길이 10㎜ 및 폭 10㎜의 반도체 다이(294)를 포함한다. 하나의 실시예에서, 반도체 웨이퍼(300)는 지름 200㎜을 가지며, 길이 5㎜ 및 폭 5㎜을 갖는 반도체(304)를 포함한다. 캐리어(330) 10㎜ × 10㎜ 반도체 다이(294) 및 5㎜ × 5㎜ 반도체 다이(304)를 수용할 수 있다. 캐리어(330)는 10㎜ × 10㎜ 반도체 다이(294)의 수량보다 많은 수량의 5㎜ × 5㎜ 반도체 다이(304)를 지닌다(carry). 또 다른 실시예에서, 반도체 다이(294 및 304)는 동일한 치수를 가진다. 캐리어(330)는 표준화된 크기를 가지며 임의의 크기의 반도체 다이를 수용하기 위한 형태를 가진다. 큰 캐리어일수록, 상기 캐리어 상에서 더 많은 반도체 다이가 처리될 수 있음으로써 단위 비용이 낮아지기 때문에, 반도체 패키지의 제조 비용이 낮아진다.
처리되는 반도체 다이 및 캐리어의 크기에 대해 반도체 패키징 및 공정 설비가 설계 및 구성된다. 제조 비용을 추가로 낮추기 위해, 캐리어(330)의 크기가 반도체 다이(294 또는 304)의 크기와 무관하게, 그리고 반도체 웨이퍼(290 및 300)의 크기와 무관하게 선택된다. 즉, 캐링(330)는 고정된 또는 표준화된 크기를 가지며, 하나 이상의 반도체 웨이퍼(290 또는 300)로부터 싱귤레이션된 다양한 크기의 반도체 다이(294 및 304)를 수용할 수 있다. 하나의 실시예에서, 캐리어(330)는 330㎜의 지름을 갖는 원형 또는 둥근형태이다. 또 다른 실시예에서, 캐리어(330)는 폭 560㎜ 및 길이 600㎜를 갖는 사각형이다.
반도체 소자의 모든 백-엔드 반도체 제조에 대해 균일한 제조 라인을 개발하기 위해, 표준화된 캐리어, 즉, 캐리어(330)의 크기 및 치수가 공정 설비의 설계 동안 선택된다. 제조되는 반도체 패키지의 크기 및 유형과 무관하게, 캐리어(330)는 일정한 크기를 포함한다. 예를 들어, 반도체 다이(294)는 10㎜ × 10㎜의 치수를 가질 수 있고, 표준화된 캐리어(330) 상에 배치된다. 대안적으로, 반도체 다이(294)는 20㎜ × 20㎜의 치수를 가질 수 있고, 동일한 표준화된 캐리어(330) 상에 배치된다. 따라서 표준화된 캐리어(330)는 임의의 크기의 반도체 다이(294 및 304)를 핸들링할 수 있음으로써, 추후의 반도체 공정 설비가 하나의 공통 캐리어에 대해 표준화될 수 있다, 즉, 다이 크기 또는 들어오는 웨이퍼 크기에 무관하게 표준화될 수 있다. 임의의 들어오는 웨이퍼 크기로부터의 임의의 반도체 다이 크기를 처리하기 위한 공정 툴, 설비, 및 자재 명세서의 공통 세트를 이용해 반도체 패키징 설비가 표준 캐리어에 대해 설계 및 구성될 수 있다. 다이 크기 또는 들어오는 웨이퍼 크기를 기초로 특수 반도체 공정 라인에 대한 필요성을 낮추거나 없앰으로써, 상기 공통의 또는 표준화된 캐리어(230)는 제조 비용 및 투자 위험을 낮춘다. 모든 반도체 웨이퍼로부터의 임의의 크기의 반도체 다이에 대해 사용되기 위해 지정 캐리어 크기를 선택함으로써, 유연한 제조 라인이 구현될 수 있다.
도 9e에서, 예를 들어, 절연 층(316)이 캐리어(330)를 향하게 한 집기 및 놓기 동작을 이용해, 도 9c의 반도체 다이(294)가 캐리어(330) 및 계면 층(332)에 장착된다. 반도체 다이(294)는 캐리어(330)의 계면 층(332)에 장착되어, 재구성된 또는 재형상된 웨이퍼(336)를 형성할 수 있다. 하나의 실시예에서, 절연 층(316)은 계면 층(332) 내에 매립된다(embedded). 예를 들어, 반도체 다이(294)의 활성 표면(312)이 계면 층(332)의 표면(334)과 동평면일 수 있다. 또 다른 실시예에서, 절연 층(316)은 계면 층(332) 위에 장착되어, 반도체 다이(294)의 활성 표면(312)이 계면 층(332)으로부터 오프셋되게 할 수 있다.
재구성된 웨이퍼(336)는 많은 유형의 반도체 패키지, 가령, 팬-인 WLCSP, 재구성된 또는 eWLCSP, 팬-아웃 WLCSP, 플립칩 패키지, 3D 패키지, 가령, PoP, 또는 그 밖의 다른 반도체 패키지로 처리될 수 있다. 재구성된 웨이퍼(336)는 최종 반도체 패키지의 명세(specification)에 따라 구성된다. 하나의 실시예에서, 팬-인 장치를 처리하기 위해, 반도체 다이(294)가 고밀도 배열로, 즉, 300㎛ 이하만큼 이격되어 캐리어(330) 상에 배치된다. 반도체 다이(294)는 갭(gap) 또는 반도체 다이(294)들 간 거리 D9만큼 이격되어 캐리어(330) 상에 배치된다. 반도체 다이(294)들 간 거리 D9는 처리될 반도체 패키지의 설계 및 명세를 기초로 선택된다. 하나의 실시예에서, 반도체 다이(294)들 간 거리 D9는 50㎛ 이하이다. 또 다른 실시예에서, 반도체 다이(294)들 간 거리 D9는 100㎛ 이하이다. 캐리어(33) 상의 반도체 다이(294)들 간 거리 D9는 최저 단위 비용으로 반도체 패키지를 제조하기 위해 최적화된다.
도 9f는 반도체 다이(294)가 캐리어(330) 상에 장착 또는 배치되는 재구성된 웨이퍼(336)의 평면도이다. 캐리어(330)는 표준화된 형태 및 크기를 가지며, 따라서 표준화된 캐리어가 된다. 캐리어(330)는 다양한 크기의 반도체 웨이퍼로부터 싱귤레이션된 다양한 크기 및 수량의 반도체 다이를 수용한다. 하나의 실시예에서, 캐리어(330)는 사각형이고 560㎜의 폭 W3 및 600㎜의 길이 L3를 가진다. 또 다른 실시예에서, 캐리어(330)는 사각형이고 330㎜의 폭 W3 및 330㎜의 길이 L3를 가진다. 또 다른 실시예에서, 캐리어(330)는 원형이고 지름 330㎜를 가진다.
캐리어(330) 상에 배치된 반도체 다이(294)의 개수는 재구성된 웨이퍼(336)의 구조 내 반도체 다이(294)의 크기와 반도체 다이(294)들 간 거리 D9에 따라 달라진다. 캐리어(330)에 장착되는 반도체 다이(294)의 개수는 반도체 웨이퍼(290)로부터 싱귤레이션된 반도체 다이(294)의 개수보다 크거나, 적거나, 동일할 수 있다. 넓은 표면적의 캐리어(330)일수록 더 많은 반도체 다이(294)를 수용하고, 재구성된 웨이퍼(336)당 더 많은 반도체 다이(294)가 처리되기 때문에, 제조 비용을 낮춘다. 하나의 예를 들면, 반도체 웨이퍼(290)는 지름 300㎜을 가지며, 대략 600개의 개별 10㎜ × 10㎜ 반도체 다이(294)가 반도체 웨이퍼(290) 상에 형성된다. 반도체 다이(294)는 하나 이상의 반도체 웨이퍼(290)로부터 싱귤레이션된다. 560㎜의 표준 폭 W3 및 600㎜의 표준 길이 L3를 갖는 캐리어(330)가 제작된다. 560㎜의 폭 W3을 갖는 캐리어(330)의 크기는, 캐리어(330)의 폭 W3에 걸쳐 서로 200㎛의 거리 D9만큼 이격되어 있는 치수 10㎜ × 10㎜인 반도체 다이(294)를 대략 54개 수용하도록 정해진다. 600㎜의 길이 L3을 갖는 캐리어(330)는, 캐리어(330)의 길이 L3에 걸쳐 서로 200㎛의 거리 D9만큼 이격되어 있는 치수 10㎜ × 10㎜의 반도체 다이(294)를 대략 58개 수용하도록 정해진다. 따라서 캐리어(330)의 표면적, 폭 W3 곱하기 길이 L3은 반도체 다이(294)들 간 갭 또는 거리 D9는 200㎛인 치수 10㎜ × 10㎜의 반도체 다이(294)를 약 3,000개 수용한다. 반도체 다이(294)는, 반도체 다이(294)들 간 200㎛ 미만의 갭 또는 거리 D9를 두고 캐리어(330) 상에 배치되어, 캐리어(330) 상에서의 반도체 다이(294)의 밀도를 증가시키고, 반도체 다이(294)를 처리하는 비용을 추가로 낮출 수 있다.
자동화된 집기 및 놓기 설비는, 반도체 다이(294)의 수량 및 크기를 기초로, 그리고 캐리어(330)의 치수를 기초로 재구성된 웨이퍼(336)를 제작하기 위해 사용된다. 예를 들어, 반도체 다이(294)는 10㎜ × 10㎜의 치수를 갖도록 선택된다. 캐리어(330)는 표준 치수, 가령, 560㎜의 폭 W3 및 600㎜의 길이 L3를 가진다. 자동화된 설비는 재구성된 웨이퍼(336)를 처리하기 위해 반도체 다이(294) 및 캐리어(330)의 치수에 따라 프로그램된다. 반도체 웨이퍼(290)를 싱귤레이션한 후, 자동화된 집기 및 놓기 설비에 의해 제 1 반도체 다이(294)가 선택된다. 제 1 반도체 다이(294)가, 프로그램 가능한 자동화된 집기 및 놓기 설비에 의해 결정된 캐리어(330) 상의 한 위치로 장착된다. 제 2 반도체 다이(294)가 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(330) 상에 놓이며, 캐리어(330)의 제 1 로우 중에 위치하게 된다. 인접한 반도체 다이(294)들 간 거리 D9는 자동화된 집기 및 놓기 설비로 프로그램되고 처리될 반도체 패키지의 설계 및 명세를 기초로 하여 선택된다. 하나의 실시예에서, 캐리어(330) 상의 인접한 반도체 다이(294)들 간 갭 또는 거리 D9가 200㎛이다. 제 3 반도체 다이(294)가 자동화된 집기 및 놓기 설비에 의해 선택되고 캐리어(330) 상에 놓이며, 인접한 반도체 다이(294)로부터 200㎛의 거리 D9만큼 이격되어 캐리어(330) 상의 제 1 로우 내에 위치하게 된다. 집기 및 놓기 동작은, 대략 54개의 반도체 다이(294)가 캐리어(330)의 폭 W3에 걸쳐 배치될 때까지 반복된다.
또 다른 반도체 다이(294)가 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(330) 상에 배치되며, 캐리어(330) 상의 제 1 로우에 인접한 제 2 로우 내에 위치하게 된다. 반도체 다이(294)에 인접한 거리 D9는 사전 선택되고 자동화된 집기 및 놓기 설비로 프로그램된다. 하나의 실시예에서, 반도체 다이(294)의 제 1 로우와 반도체 다이(294)의 제 2 로우 간의 거리 D9는 200㎛이다. 반도체 다이(294)의 대략 58개의 로우가 캐리어(330)의 길이 L3에 걸쳐 배치될 때까지 집기 및 놓기 동작이 반복된다. 대략 총 3,000개의 반도체 다이(294)가 캐리어(330) 상에 배치되도록, 표준화된 캐리어, 즉, 560㎜의 폭 W3 및 600㎜의 길이를 갖는 캐리어(330)는 10㎜ × 10㎜ 반도체 다이(294)의 대략 54개의 컬럼과 58개의 로우를 수용한다. 집기 및 놓기 동작은 캐리어(330)가 반도체 다이(294)로 부분적으로 또는 완전히 채워질 때까지 반복된다. 표준화된 캐리어, 가령, 캐리어(330)를 이용해, 자동화된 집기 및 놓기 설비가 임의의 크기의 반도체 다이(294)를 캐리어(330) 상에 장착시켜 재구성된 웨이퍼(336)를 형성할 수 있다. 그 후, 재구성된 웨이퍼(336)는 캐리어(330)에 대해 표준화된 백-엔드 공정을 이용해 처리될 수 있다.
도 9g는 반도체 다이(304)가 캐리어(330) 상에 장착 또는 배치된 재구성된 웨이퍼(338)의 평면도를 도시한다. 동일한 표준화된 캐리어(330) 또는 캐리어(330)와 동일한 크기를 갖는 표준화된 캐리어가, 재구성된 웨이퍼(336)를 처리하도록 사용됐던 것처럼, 재구성된 웨이퍼(338)를 처리하도록 사용된다. 재구성된 웨이퍼 상의 반도체 다이의 임의의 구성은 캐리어(330)에 의해 지원될 수 있다. 캐리어(330) 상에 배치된 반도체 다이(304)의 개수는 재구성된 웨이퍼(338)의 구조물 내 반도체 다이(304)의 크기 및 반도체 다이(304)들 간 거리 D10에 따라 달라진다. 캐리어(330)에 장착되는 반도체 다이(304)의 개수는 반도체 웨이퍼(300)로부터 싱귤레이션된 반도체 다이(304)의 개수보다 많거나, 적거나, 동일할 수 있다. 넓은 표면적의 캐리어(330)일수록 더 많은 반도체 다이(304)를 수용하고, 재구성된 웨이퍼(338)당 더 많은 반도체 다이(304)가 처리되기 때문에, 제조 비용을 낮춘다.
하나의 실시예에서, 반도체 웨이퍼(300)는 200㎜의 지름을 가지며, 이때, 대략 1,000개의 개별 5㎜ × 5㎜ 반도체 다이(304)가 반도체 웨이퍼(300) 상에 형성된다. 반도체 다이(304)는 하나 이상의 반도체 웨이퍼(300)로부터 싱귤레이션된다. 예를 들어, 560㎜의 표준 폭 W3 및 600㎜의 표준 길이 L3를 갖는 캐리어(330)가 제조된다. 560㎜의 폭 W3을 갖는 캐리어(330)의 크기는, 캐리어(330)의 폭 W3에 걸쳐 200㎛의 거리 D10만큼 이격되고 치수 5㎜ × 5㎜인 대략 107개의 반도체 다이(304)를 수용하도록 정해진다. 600㎜의 길이 L3를 갖는 캐리어(330)의 크기는 캐리어(330)의 길이 L3에 걸쳐 200㎛의 거리 D10 만큼 이격된 5㎜ × 5㎜ 치수의 대략 115개의 반도체 다이(304)를 수용하도록 정해진다. 따라서 캐리어(330)의 표면적, 즉, 폭 W3 곱하기 길이 L3가, 거리 200㎛ 만큼 이격된 5㎜ × 5㎜ 치수의 반도체 다이(304)를 대략 12,000개 수용한다. 반도체 다이(304)는 캐리어(330) 상에 배치될 수 있고, 이때, 반도체 다이(304) 사이의 갭 또는 거리 D10은 200㎛ 미만이어서, 캐리어(330) 상의 반도체 다이(304)의 밀도를 증가시키고, 반도체 다이(304)의 처리 비용을 추가로 감소시킬 수 있다.
반도체 다이(304)의 수량 및 크기와 캐리어(330)의 치수를 기초로 하여, 재구성된 웨이퍼(338)를 제작하도록 자동화된 집기 및 놓기 설비가 사용된다. 예를 들어, 5㎜ × 5㎜의 치수를 갖는 반도체 다이(304)가 선택된다. 캐리어(330)는 표준 치수, 예를 들어, 560㎜ 폭 W3 및 600㎜ 길이 L3를 가진다. 자동화된 설비가 반도체 다이(304) 및 캐리어(330)의 치수에 의해 프로그램되어, 재구성된 웨이퍼(338)를 처리할 수 있다. 반도체 웨이퍼(300)의 싱귤레이션 후, 자동화된 집기 및 놓기 설비에 의해 제 1 반도체 다이(304)가 선택된다. 제 1 반도체 다이(304)가 프로그램 가능한 자동화된 집기 및 놓기 설비에 의해 결정된 캐리어(330) 상의 위치에 장착된다. 제 2 반도체 다이(304)는 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(330) 상에 배치되며, 제 1 반도체 다이(304)로부터 거리 D10 만큼 이격된 캐리어(330) 상의 제 1 로우 내에 위치하게 된다. 이웃한 반도체 다이(304) 간 거리 D10은 자동화된 집기 및 놓기 설비로 프로그램되고, 처리될 반도체 패키지의 설계 및 명세를 기초로 선택된다. 하나의 실시예에서, 캐리어(330) 상의 인접한 반도체 다이(304) 사이의 갭 또는 거리 D10은 200㎛이다. 제 3 반도체 다이(304)가 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(330) 상에 배치되며, 캐리어(330) 상의 제 1 로우 내에 위치하게 된다. 집기 및 놓기 동작은 대략 107개의 반도체 다이(304)가 캐리어(300)의 폭 W3에 걸쳐 배치될 때까지 반복된다.
또 다른 반도체 다이(304)가 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(330) 상에 배치되며, 캐리어(330) 상의 제 1 로우에 인접한 제 2 로우 내에 위치하게 된다. 반도체 다이(304)의 인접한 로우들 간 거리 D10이 사전선택되고 자동화된 집기 및 놓기 설비로 프로그램된다. 하나의 실시예에서, 반도체 다이(304)의 제 1 로우와 반도체 다이(304)의 제 2 로우 간 거리 D10이 200㎛이다. 집기 및 놓기 동작은, 반도체 다이(304)의 대략 115개의 로우가 캐리어(330)의 길이 L3에 걸쳐 배치될 때까지 반복된다. 상기 표준화된 캐리어, 즉, 560㎜의 폭 W3 및 600㎜의 길이 L3를 갖는 캐리어(330)는 5㎜ × 5㎜ 반도체 다이(304)의 대략 107개의 컬럼 및 115개의 로우를 수용하여, 캐리어(330) 상에 총 대략 12,000개의 반도체 다이(304)가 배치되게 할 수 있다. 상기 집기 및 놓기 동작이 캐리어(330)가 반도체 다이(304)에 의해 부분적으로 또는 완전히 채워질 때까지 반복된다. 표준화된 캐리어, 가령, 캐리어(330)를 이용해, 상기 자동화된 집기 및 놓기 설비가 임의의 크기의 반도체 다이를 캐리어(330) 상에 장착하여 재구성된 웨이퍼(338)를 형성할 수 있다. 재구성된 웨이퍼(338)는 재구성된 웨이퍼(336)를 처리하기 위해 사용됐던 것과 동일한 캐리어(330) 및 동일한 백-엔드 공정 설비를 이용해 처리될 수 있다.
도 9f의 재구성된 웨이퍼(336) 및 도 9g의 재구성된 웨이퍼(338)가 재구성된 웨이퍼(336)과 (338) 모두에 대해 동일한 캐리어(330)를 사용하고, 동일한 표준화된 크기를 갖는 캐리어를 사용한다. 재구성된 웨이퍼의 백-엔드 처리를 위해 설계된 공정 설비가 캐리어(330)에 대해 표준화되고, 캐리어(330) 상에 형성된 임의의 구성의 재구성된 웨이퍼 및 캐리어(330) 상에 배치된 임의의 크기의 반도체 다이를 처리할 수 있다. 재구성된 웨이퍼(336 및 338) 모두가 동일한 표준화된 캐리어(330)를 사용하기 때문에, 재구성된 웨이퍼는 동일한 제조 라인에서 처리될 수 있다. 따라서, 표준화된 캐리어(330)의 목적은 반도체 패키지를 제조하기 위해 요구되는 설비를 단순화하는 것이다.
또 다른 예를 들면, 재구성된 웨이퍼(338)는 반도체 다이(294 및 304)를 포함하고, 여기서 각각의 반도체 다이(294 및 304)가 동일한 치수를 갖고, 반도체 다이가 서로 다른 지름을 갖는 반도체 웨이퍼(290 및 300)로부터 온 것이다. 반도체 웨이퍼(290)는 450㎜의 지름을 가지며, 이때 대략 2,200개의 개별 8㎜ × 8㎜ 반도체 다이(294)가 반도체 웨이퍼(290) 상에 형성된다. 8㎜ × 8㎜의 치수를 갖는 반도체 다이(294)가 하나 이상의 반도체 웨이퍼(290)로부터 싱귤레이션된다. 덧붙여, 반도체 웨이퍼(300)는 300㎜의 지름을 갖고, 이때, 대략 900개의 개별 8㎜ × 8㎜ 반도체 다이(304)가 반도체 웨이퍼(300) 상에 형성된다. 8㎜ × 8㎜의 치수를 갖는 반도체 다이(304)가 하나 이상의 반도체 웨이퍼(300)로부터 싱귤레이션된다. 예를 들어, 560㎜의 표준 폭 W3 및 a 600㎜의 표준 길이 L3를 갖는 캐리어(330)가 제조된다. 560㎜의 폭 W3을 갖는 캐리어(330)의 크기는, 캐리어(330)의 폭 W3에 걸쳐, 서로 100㎛의 거리 D9 또는 D10만큼 이격된 치수 8㎜ × 8㎜인 반도체 다이(294 및 304)를 대략 69개 수용하도록 정해진다. 560㎜의 길이 L3를 갖는 캐리어(330)의 크기는, 캐리어(330)의 길이 L3에 걸쳐, 서로 00㎛의 거리 D9 또는 D10만큼 이격된 8㎜ × 8㎜의 치수인 대략 74개의 반도체 다이(294 또는 304)를 수용하도록 정해진다. 캐리어(330)의 표면적, 즉, 폭 W3 곱하기 길이 L3은 서로 100㎛의 거리 D9 또는 D10만큼 이격된 8㎜ × 8㎜의 치수를 갖는 대략 5,000개의 반도체 다이(294 또는 304)를 수용한다. 반도체 다이(294 및 304)는 반도체 다이(294 또는 304)들 간 100㎛ 미만의 갭 또는 거리 D9 또는 D10을 갖고 캐리어(330) 상에 배치되어, 캐리어(330) 상의 반도체 다이(294 및 304)의 밀도가 증가될 수 있고, 반도체 다이(294 및 304)를 처리하는 비용이 추가로 감소될 수 있다.
자동화된 집기 및 놓기 설비가 반도체 다이(294 및 304)의 수량 및 크기 및 캐리어(330)의 치수를 기초로 재구성된 웨이퍼(338)를 제조하도록 사용된다. 반도체 웨이퍼(300)를 싱귤레이션한 후, 제 1 반도체 다이(294 또는 304)가 자동화된 집기 및 놓기 설비에 의해 선택된다. 8㎜ × 8㎜ 반도체 다이(294 또는 304)는 450㎜ 지름을 갖는 반도체 웨이퍼(290) 또는 300㎜의 지름을 갖는 반도체 웨이퍼(300)로부터 온 것일 수 있다. 대안적으로, 8㎜ × 8㎜ 반도체 다이는 상이한 지름을 갖는 또 다른 반도체 웨이퍼로부터 온 것이다. 제 1 반도체 다이(294 또는 304)는 프로그램된 자동화된 집기 및 놓기 설비에 의해 결정된 캐리어(330) 상 위치로 장착된다. 제 2 반도체 다이(294 또는 304)는 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(330) 상에 배치되며, 캐리어(330) 상의 제 1 로우 내로 위치하게 된다. 반도체 다이(294 또는 304)들 간 거리 D9 또는 D10이 자동화된 집기 및 놓기 설비로 프로그램되고 처리될 반도체 패키지의 설계 및 명세를 기초로 선택된다. 하나의 실시예에서, 캐리어(330) 상의 인접한 반도체 다이(294 또는 304)들 간 갭 또는 거리 D9 또는 D10은 100㎛이다. 집기 및 놓기 동작은 대략 69개의 반도체 다이(294 또는 304)가 캐리어(330)의 폭 W3에 걸쳐 배치될 때까지 반복된다.
또 다른 반도체 다이(294 또는 304)는 자동화된 집기 및 놓기 설비에 의해 선택되고, 캐리어(330) 상에 배치되며, 캐리어(330) 상의 제 1 로우에 인접한 제 2 로우 내에 위치하게 된다. 하나의 실시예에서, 반도체 다이(294 또는 304)의 제 1 로우와 반도체 다이(294 또는 304)의 제 2 로우 간 거리 D9 또는 D10는 100㎛이다. 집기 및 놓기 동작은 반도체 다이(294 또는 304)의 대략 74개의 로우가 캐리어(330)의 길이 L3에 걸쳐 배치될 때까지 반복된다. 표준화된 캐리어, 즉, 560㎜의 폭 W3 및 600㎜의 길이 L3를 갖는 캐리어(330)는 8㎜ × 8㎜ 반도체 다이(294 및 304)의 대략 69개의 컬럼 및 74개의 로우를 수용하여, 총 대략 5,000개의 반도체 다이(294)가 캐리어(330) 상에 배치될 수 있다. 집기 및 놓기 동작이 캐리어(330)가 반도체 다이(294 또는 304)로 부분적으로 또는 완전히 채워질 때까지 반복된다. 따라서, 재구성된 웨이퍼(338)는 임의의 크기의 반도체 웨이퍼로부터 싱귤레이션된 반도체 다이(294 및 304)를 포함할 수 있다. 캐리어(330)의 크기가 반도체 다이(294 및 304)의 크기에 독립적이며, 반도체 웨이퍼(290 및 300)의 크기에 독립적이다. 재구성된 웨이퍼(336)를 처리하도록 사용된 것과 동일한 캐리어(330) 및 동일한 백-엔드 공정 설비를 이용해 재구성된 웨이퍼(338)는 처리될 수 있다. 서로 다른 크기의 유입 웨이퍼(incoming wafer)로부터 싱귤레이션된 동일한 크기의 반도체 다이를 갖는 재구성된 웨이퍼의 경우, 표준화된 캐리어(330)가 각각의 재구성된 웨이퍼에 대해 동일한 재료가 사용될 수 있게 한다. 따라서, 캐리어(330) 상의 재구성된 웨이퍼(336 또는 338)에 대한 자재 명세서가 일정하게 유지된다. 일관되고 예측 가능한 자재 명세서는 개선된 비용 분석 및 반도체 패키징에 대한 계획을 가능하게 한다.
또 다른 실시예에서, 재구성된 웨이퍼(338)는 캐리어(330) 상에 배치되는 다양한 반도체 다이를 포함한다. 10㎜ × 10㎜ 반도체 다이(294)가 캐리어(330)에 장착되고, 5㎜ × 5㎜ 반도체 다이(304)가 캐리어(330)에 장착되어, 재구성된 웨이퍼(338)를 형성할 수 있다. 재구성된 웨이퍼는 하나의 재구성된 웨이퍼 상에 복수 크기의 반도체 다이를 포함한다. 즉, 재구성된 웨이퍼(338)의 일부분이 하나의 크기의 반도체 다이를 포함하고, 재구성된 웨이퍼의 또 다른 부분이 또 다른 크기의 반도체 다이를 포함한다. 캐리어(330) 상에서 동시에 서로 다른 크기의 반도체 다이(294 및 304)를 포함하는 재구성된 웨이퍼(338)는, 캐리어(330) 상에 균일한 크기의 반도체 다이가 배치되는 또 다른 재구성된 웨이퍼(336)를 처리하기 위해 사용된 것과 동일한 백-엔드 공정 설비를 이용해 처리된다.
요컨대, 캐리어(330)는 다양한 크기의 반도체 웨이퍼로부터 싱귤레이션된 다양한 크기 및 수량의 반도체 다이를 수용할 수 있다. 캐리어(330)의 크기는 처리되는 반도체 다이의 크기에 따라 달라지지 않는다. 표준화된 캐리어, 즉, 캐리어(330)는 크기가 고정적이며, 복수 크기의 반도체 다이를 수용할 수 있다. 표준화된 캐리어(330)의 크기는 반도체 다이 또는 반도체 웨이퍼의 치수에 독립적이다. 큰 반도체 다이보다 더 많은 작은 반도체 다이가 캐리어(330) 상에 들어맞을 수 있다. 캐리어(330) 상에 들어 맞는 반도체 다이(294 또는 304)의 개수는 반도체 다이(294 또는 304)의 크기 및 반도체 다이(294 또는 304)들 간 공백 또는 거리 D9 또는 D10에 따라 달라진다. 예를 들어, 길이 L3 및 폭 W3을 갖는 캐리어(330)가 캐리어(330)의 표면적에 걸친 10㎜ × 10㎜ 반도체 다이(294)의 개수보다 더 많은 캐리어(330)의 표면적에 걸친 5㎜ × 5㎜ 반도체 다이(304)를 수용한다. 예를 들어, 캐리어(330)는 대략 3,000개의 10㎜ × 10㎜ 반도체 다이 또는 대략 12,000개의 5㎜ × 5㎜ 반도체 다이를 보유한다. 캐리어(330)의 크기 및 형태는 고정으로 유지되며, 반도체 다이(294 또는 304) 또는 상기 반도체 다이(294 또는 304)가 싱귤레이션되는 반도체 웨이퍼(290 및 300)의 크기에 독립적이다. 하나의 공통 공정 설비 세트를 이용해, 캐리어(330)는 재구성된 웨이퍼(336 및 338)를, 여러 다른 크기의 반도체 웨이퍼(290 및 300 )로부터의 여러 다른 크기의 반도체 다이(294 및 304)를 포함하는 여러 다른 유형의 반도체 패키지로 제작할 수 있는 유연성을 제공한다.
도 9h는 반도체 패키지를 제조하기 위한 캐리어(330)를 이용하는 공정을 도시한다. 공정 설비(340)는 반도체 다이에 대한 백-엔드 제조 공정, 가령, 캡슐화재 및 절연 층의 증착, 전도체 층의 증착, 범프형성(bumping), 리플로우처리(reflowing), 마킹(marking), 싱귤레이션(singulation), 및 그 밖의 다른 백-엔드 공정을 수행하도록 사용된다. 공정 설비(340)는 표준화된 캐리어, 가령, 캐리어(330)의 크기 및 형태에 대해 설계된다. 공정 설비(340)의 기계적 및 전기적 구성요소가 표준화된 크기 및 형태의 캐리어(330)에 대해 커스텀화(custom)되기 때문에, 공정 설비(340)는 캐리어(330)와 호환 가능하다.
공정 설비(340)는 제어 시스템(342)에 의해 제어된다. 제어 시스템(342)은 캐리어(330) 상의 반도체 다이의 크기 및 형태에 따라 공정 설비(340)를 구성하도록 사용된 소프트웨어 프로그램 또는 알고리즘일 수 있다. 공정 설비(340)가 표준화된 캐리어(330) 상에 형성된 서로 다른 재구성된 웨이퍼, 가령, 재구성된 웨이퍼(336 및 338)를 핸들링할 수 있도록 하기 위해, 제어 시스템(342)은 프로그램 및 커스텀화된다.
캐리어(330)의 치수를 표준화함으로써, 캐리어(330)의 치수가 반도체 다이 크기 및 반도체 웨이퍼 크기의 변수에 따라 변하지 않기 때문에, 공정 설비(340)는 일정하게 유지될 수 있다. 제어 시스템(342)은 캐리어(330) 상의 각각의 재구성된 웨이퍼에 대해 다양한 알고리즘을 이용한다. 예를 들어, 제어 시스템(342)은 캐리어(330) 상의 반도체 다이(294)의 초기 집기 및 놓기 동작 동안 공백(spacing)을 최적화하도록 사용될 수 있다. 재구성된 웨이퍼(336)의 명세(specification)가 제어 시스템(342)으로 입력된다. 제어 시스템(342)은 공정 설비(340)를 제어하여 개별 반도체 다이(294)를 집고, 반도체 다이(294)를 캐리어(330) 상에 거리 D9만큼 이격시켜 놓아서 재구성된 웨이퍼(336)를 형성하도록 프로그램된다. 재구성된 웨이퍼(336)는, 예를 들어, 10㎜ × 10㎜ 반도체 다이(294)를 포함하고, 표준 치수, 즉, 폭 W3 및 길이 L3의 캐리어(330)를 포함한다. 캐리어(330) 상에 위치하는 재구성된 웨이퍼(336)에 대해 백-엔드 공정을 수행하도록 공정 설비(340)는 제어 시스템(342)에 의해 구성된다. 제어 시스템(342)은 공정 설비(340)에게 10㎜ × 10㎜ 크기의 반도체 다이(294) 및 표준 크기 캐리어(330)에 따라 증착 및 그 밖의 다른 제작 단계를 수행하도록 지시한다.
제어 시스템(342)은 표준화된 캐리어(330) 상의 각각의 재구성된 웨이퍼에 대해 공정 설비(340)가 커스텀화되는 것을 가능하게 한다. 공정 설비(340)는 서로 다른 크기의 반도체 다이에 대해 재-구축될 필요가 없다. 재구성된 웨이퍼(336)를 처리한 후, 공정 설비(340)는 캐리어(330) 상의, 동일하거나 상이한 반도체 다이 크기 및 공백을 갖는 또 다른 재구성된 웨이퍼를 처리할 준비가 된다. 재구성된 웨이퍼(338)의 명세는 제어 시스템(342)으로 입력된다. 제어 시스템(342)은 공정 설비(340)를 제어하여 개별 반도체 다이(304)를 집고 상기 반도체 다이(304)를 캐리어(330) 상에 거리 D10 만큼 두고 놓아서 재구성된 웨이퍼(338)를 형성하도록 프로그램된다. 재구성된 웨이퍼(338)는 예를 들어, 5㎜ × 5㎜ 반도체 다이(304) 및 폭 W3 및 길이 L3의 표준 치수의 캐리어(330)를 포함한다. 공정 설비(340)는 캐리어(330) 상에 위치하는 재구성된 웨이퍼(338)에 대해 백-엔드 프로세스를 수행하도록 제어 시스템(342)에 의해 구성된다. 제어 시스템(342)은 공정 설비(340)에게 5㎜ × 5㎜ 크기의 반도체 다이(304) 및 표준 크기 캐리어(330)에 따라 증착 및 그 밖의 다른 제작 단계를 수행하도록 지시한다.
공정 설비(340)는, 공정 설비(340)가 재구성된 웨이퍼(336 또는 338)를 처리 중인지, 또는 표준화된 캐리어(330) 상의 또 다른 재구성된 웨이퍼를 처리 중인지에 무관하게 일정하게 유지된다. 제어 시스템(342)은 프로그램 가능하고 공정 설비(340)는 캐리어(330)를 이용하는 임의의 재구성된 웨이퍼에 쉽게 적응 가능하다. 따라서 공정 설비(340)의 기계적 및 물리적 특성이 표준화된 캐리어(330)의 물리적 특성을 수용하도록 설계되고, 반면에 공정 설비(340)는 또한 캐리어(330) 상의 반도체 다이의 임의의 구성에 대해 제작 공정을 수행하기 위해, 제어 시스템(342)에 의해 프로그램 가능하다.
공정 설비(340)는 캐리어(330) 상의 재구성된 웨이퍼로부터 다양한 반도체 패키지를 제작하기 위해 사용된다. 예를 들어, 공정 설비(340)는 재구성된 웨이퍼(336 또는 338)를 팬-인 WLCSP, 재구성된 또는 eWLCSP, 팬-아웃 WLCSP, 플립칩 패키지, 3D 패키지, 가령, PoP, 또는 그 밖의 다른 반도체 패키지를 처리하도록 사용될 수 있다. 제어 시스템(342)은 생산될 반도체 패키지에 따라 백-엔드 제작 단계를 수행하도록 공정 설비(340)의 동작을 수정 및 제어하도록 사용된다. 따라서 공정 설비(340)가 본원에 기재된 각각의 반도체 패키지를 제작하도록 사용될 수 있다. 공정 설비(340)는 동일 크기 캐리어(330)를 공유하는 복수의 생산 제작 라인에 걸쳐 사용될 수 있다. 따라서 반도체 다이의 변경, 반도체 웨이퍼의 크기, 및 반도체 패키지의 유형의 변경과 연관된 비용이 감소될 수 있다. 캐리어(330)가 표준화되는 경우 공정 설비(340)의 설계가 단순화되기 때문에, 공정 설비(340)에의 투자의 위험부담이 감소된다.
도 9i에서, 페이스트 인쇄, 이송 몰딩, 액상 캡슐화재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 그 밖의 다른 적합한 애플리케이터를 이용해 캡슐화재 또는 몰딩 화합물(344)이 반도체 다이(294) 및 캐리어(330) 위에 증착된다. 캡슐화재(344)는 폴리머 복합 물질, 가령, 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적합한 필러를 갖는 폴리머일 수 있다. 캡슐화재(344)는 비전도성이며, 외부 요소 및 오염물질로부터 반도체 소자를 환경적으로 보호한다. 또 다른 실시예에서, 캡슐화재(344)는 인쇄, 스핀 코팅, 분사 코팅, 열처리를 동반하거나 동반하지 않는 진공 또는 압력 라미네이션, 또는 그 밖의 다른 적합한 공정을 이용해 증착된 감광성 저경화점 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 필러를 포함하는 절연성 페이스트, 솔더 마스크 레지스트 필름, 액상 또는 과립상 몰딩 화합물, 폴리이미드, BCB, PBO, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 프리프레그(prepreg), 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 유전 물질 중 하나 이상의 층을 포함하는 절연성 또는 유전체 층이다. 하나의 실시예에서, 캡슐화재(344)는 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다.
특히, 캡슐화재(344)는 반도체 다이(294)의 측부 표면(324)을 따라 배치되고, 따라서 반도체 다이(294)의 각각의 측부 표면(324)을 덮는다. 따라서, 캡슐화재(344)가 반도체 다이(294)의 적어도 4개의 표면, 즉, 반도체 다이(294)의 4개의 측부 표면(324)을 덮거나 접촉한다. 또한 캡슐화재(344)는 반도체 다이(294)의 후면 표면(310)을 덮는다. 캡슐화재(344)는 반도체 다이(294)가 광으로부터의 광자 또는 그 밖의 다른 방출물에 노출됨으로써 열화되지 못하게 보호한다. 하나의 실시예에서, 캡슐화재(344)는 불투명하고, 어둡거나 검은색이다. 도 9i는 캡슐화재(344)에 의해 덮이는 복합 기판 또는 재구성된 웨이퍼(336)를 도시한다. 캡슐화재(344)는 정렬 및 싱귤레이션을 위해 재구성된 웨이퍼(336)를 레이저 마킹하도록 사용될 수 있다. 상기 캡슐화재(344)는 반도체 다이(294)의 후면 표면(310) 위에 형성되고, 후속하는 후면연마(backgrinding) 단계에서 씨닝(thinning) 처리될 수 있다. 또한 캡슐화재(344)가 후면 표면(310)과 동평면이어서 반도체 다이(294)의 후면 표면(310)을 덮지 않도록, 캡슐화재(344)는 증착될 수 있다.
도 9j에서, 캡슐화재(344)의 후면 표면(346)은 그라인더(grinder)(345)에 의한 연마 작업을 거쳐, 캡슐화재(344)의 두께를 평탄화 및 감소시킬 수 있다. 또한 화학적 에칭이 캡슐화재(344)를 제거 및 평탄처리하여 평탄한 후면 표면(347)을 형성하기 위해 사용될 수 있다. 하나의 실시예에서, 캡슐화재(344)의 두께는 반도체 다이(294)의 후면 표면(310) 위의 커버리지(coverage)를 유지한다. 하나의 실시예에서, 증착 또는 후면연마 후 반도체 다이(294)의 후면 표면(310) 위에 남아 있는 캡슐화재(344)의 두께는 대략 170-230㎛ 이하이다. 또 다른 실시예에서, 반도체 다이(294)의 후면 표면(310) 위에 남아 있는 캡슐화재(344)의 두께는 대략 5-150㎛이다. 후면 표면(346)에 대향하는 캡슐화재(344)의 표면(348)이 캐리어(330) 및 계면 층(332) 위에 증착되어, 캡슐화재(344)의 표면(348)이 반도체 다이(294)의 활성 표면(312)과 동평면일 수 있다.
도 9k는 반도체 다이(294)의 후면 표면(310)으로부터 캡슐화재(344)가 완전히 제거되는 대안적 후면연마 단계를 도시한다. 도 9k에서의 연마 동작이 완료된 후, 반도체 다이(294)의 후면 표면(310)이 노출된다. 또한 반도체 다이(294)의 두께는 연마 동작에 의해 감소될 수 있다. 하나의 실시예에서, 반도체 다이(294)가 225-305㎛ 이하의 두께를 가진다.
도 9l에서, 도 9k에서의 후면연마 단계 완료 후, 절연성 또는 부동태화 층(349)이 반도체 다이(294)의 캡슐화재(344) 및 후면 표면(310) 위에 형성된다. 절연 층(349)은 감광성 저경화점 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 필러를 포함하는 절연성 페이스트, 솔더 마스크 레지스트 필름, 액상 몰딩 화합물, 과립상 몰딩 화합물, 폴리이미드, BCB, PBO, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 프리프레그(prepreg), 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 유전 물질 중 하나 이상의 층을 포함한다. 인쇄, 스핀 코팅, 분사 코팅, 열처리를 동반하거나 동반하지 않는 진공 또는 압력 라미네이션, 또는 그 밖의 다른 적합한 공정을 이용해 상기 절연 층(349)은 증착된다. 하나의 실시예에서, 절연 층(349)은 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다. 절연 층(349)은 후면 보호 층이며, 반도체 다이(294)에 대한 기계적 보호 및 광에 대한 보호를 제공한다. 하나의 실시예에서, 절연 층(349)은 대략 5-150㎛의 두께를 가진다.
캐리어(330) 및 계면 층(332)은 화학적 에칭, 기계적 필링, CMP, 기계적 연마, 열 베이킹, UV 광, 레이저 스캐닝, 또는 습식 박리에 의해 제거되어, 절연 층(316), 전도체 층(314), 및 캡슐화재(344)의 표면(348)이 노출될 수 있다.
도 9m에서, PVD, CVD, 인쇄, 스핀 코팅, 분사 코팅, 스크린 인쇄 또는 라미네이션을 이용해, 절연성 또는 부동태화 층(350)이 절연 층(316) 및 전도체 층(314) 위에 형성된다. 절연 층(350)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층일 수 있다. 하나의 실시예에서, 절연 층(350)은 200℃ 미만에서 저온 경화되는 감광성 유전체 폴리머이다. 하나의 실시예에서, 절연 층(350)은 반도체 다이(294)의 풋프린트 내에 형성되고 반도체 다이(294)의 풋프린트 너머까지 그리고 캡슐화재(344)의 표면(348) 위까지 뻗어 있지 않는다. 다시 말하면, 반도체 다이(294)에 인접한 반도체 다이(294)의 주변 영역에 절연 층(350)이 없다. 또 다른 실시예에서, 절연 층(350)이 절연 층(316), 반도체 다이(294), 및 캡슐화재(344)의 표면(348) 위에 형성되고, 캡슐화재(344)의 표면(348) 위의 절연 층(350)의 일부분은 패터닝된 포토레지스트 층이 동반되는 에칭 공정에 의해 또는 LDA에 의해 제거된다. 절연 층(350)의 일부분이 패터닝된 포토레지스트 층이 동반되는 에칭 공정에 의해 또는 LDA에 의해 제거되어, 오프닝(352)을 형성하여, 전도체 층(314)을 노출시킬 수 있다.
도 9n에서, 패터닝 및 금속 증착 공정, 가령, 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 및 비전해 도금을 이용해, 전기 전도체 층(354)이 절연 층(350) 및 전도체 층(314) 위에 형성되고, 전도체 층(354)은 Al, Cu, Sn, Ti, Ni, Au, Ag, 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도체 층(354)의 일부분은 절연 층(350)을 따라 수평으로 뻗어 있고, 반도체 다이(294)의 활성 표면(312)에 평행하게 뻗어 있어서, 전기적 인터커넥트를 전도체 층(314)으로 횡방향으로 재분배할 수 있다. 전도체 층(354)은 반도체 다이(294)의 전기적 신호에 대한 RDL로서 동작한다. 전도체 층(354)은 반도체 다이(294)의 풋프린트 위에 형성되고 반도체 다이(294)의 풋프린트 너머까지 그리고 캡슐화재(344)의 표면(348) 위까지 뻗어 있지 않다. 다시 말하면, 캡슐화재(344)의 표면(348)이 전도체 층(354)으로부터 노출된 채 유지되도록 반도체 다이(294)와 인접한 반도체 다이(294)의 주변 영역에는 전도체 층(354)이 없다. 전도체 층(354)의 일부분이 전도체 층(314)으로 전기적으로 연결된다. 전도체 층(354)의 또 다른 부분이 반도체 다이(294)의 연결성에 따라 전기적으로 공통이거나 전기적으로 고립된다.
PVD, CVD, 인쇄, 스핀 코팅, 분사 코팅, 스크린 인쇄 또는 라미네이션을 이용해 절연성 또는 부동태화 층(356)은 절연 층(350) 및 전도체 층(354) 위에 형성된다. 절연 층(356)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층일 수 있다. 하나의 실시예에서, 절연 층(356)은 200℃ 미만에서 저온 경화되는 감광성 유전체 폴리머이다. 하나의 실시예에서, 절연 층(356)은 반도체 다이(294)의 풋프린트 내에 형성되고, 캡슐화재(344) 위로 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않다. 다시 말하면, 캡슐화재(344)의 표면(348)이 절연 층(356)으로부터 노출된 채 유지되도록, 반도체 다이(294)에 인접한 반도체 다이(294)의 주변 영역에 절연 층(356)이 없다. 또 다른 실시예에서, 절연 층(356)은 절연 층(316), 반도체 다이(294), 및 캡슐화재(344) 위에 형성되고, 캡슐화재(344) 위의 절연 층(350)의 일부분이 패터닝된 포토레지스트 층을 동반하는 에칭 공정 또는 LDA에 의해 제거된다. 절연 층(350)의 일부분이 패터닝된 포토레지스트 층을 동반하는 에칭 프로세스에 의해 또는 LDA에 의해 제거되어, 전도체 층(354)을 노출시키기 위한 오프닝(358)이 형성될 수 있다.
도 9o에서, PVD, CVD, 증발증착, 전해 도금, 무전해 도금, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용한 최종 재부동태화(repassivation) 후, 전기 전도체 층(360)이 전도체 층(354)의 노출된 일부분과 절연재(356) 위에 형성된다. 전도체 층(360)은 Al, Cu, Sn, Ni, Au, Ag, W, 또는 그 밖의 다른 적합한 전기 전도성 물질일 수 있다. 전도체 층(360)은 전도체 층(354 및 314)으로 전기저긍로 연결된 UBM이다. UBM(360)은 접착 층, 장벽 층, 및 시드 또는 습윤 층을 포함하는 다중-금속 스택(multi-metal stack)일 수 있다. 상기 접착 층은 전도체 층(354) 위에 형성되고, Ti, TiN, TiW, Al, 또는 Cr일 수 있다. 상기 장벽 층은 접착 층 위에 형성되고, Ni, NiV, Pt, Pd, TiW, 또는 CrCu일 수 있다. 상기 장벽 층은 반도체 다이(294)의 활성 표면(312)으로의 Cu의 확산을 억제한다. 시드 층은 장벽 층 위에 형성되고 Cu, Ni, NiV, Au, 또는 Al일 수 있다. UBM(360)은 전도체 층(354)으로의 저저항성 인터커넥트를 제공할뿐 아니라, 솔더 확산에 대한 장벽과 솔더 습윤성(solder wettability)을 위한 시드 층을 제공한다.
증발증착, 전해 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 인쇄 공정을 이용해 전기 전도성 범프 물질이 전도체 층(360) 위에 증착된다. 하나의 실시예에서, 범프 물질이 볼 드롭 스텐실에 의해 증착된다, 즉, 어떠한 마스크도 필요하지 않다. 범프 물질은 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합일 수 있으며, 플럭스 용액(flux solution)은 선택사항이다. 예를 들어, 범프 물질은 Sn/Pb, 고-납 솔더, 또는 무-납 솔더일 수 있다. 상기 범프 물질은 적합한 부착 또는 본딩 공정을 이용해 전도체 층(360)에 본딩된다. 하나의 실시예에서, 물질을 이의 녹는점 이상까지 가열함으로써, 상기 범프 물질은 리플로우되어, 볼 또는 범프(362)가 형성될 수 있다. 일부 경우, 전도체 층(360)으로의 전기 접촉을 개선하기 위해, 범프(362)가 두 번째로 리플로우된다. 또한 범프(362)는 전도체 층(360)으로 압축 본딩(compression bond)되거나 열압축 본딩(thermocompression bond)될 수 있다. 범프(362)는 전도체 층(360) 위에 형성될 수 있는 한 가지 유형의 인터커넥트 구조물을 나타낸다. 상기 인터커넥트 구조물은 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트를 더 사용할 수 있다. 레이저 마킹이 수행될 수 있다. 범프 형성 전 또는 후에, 또는 캐리어(330)의 제거 후에, 레이저 마킹이 수행될 수 있다.
총체적으로, 절연 층(350 및 356), 전도체 층(354 및 360), 및 범프(362)는 반도체 다이(294) 위에 그리고 반도체 다이(294)의 풋프린트 내에 형성된 빌드-업 인터커넥트 구조물(366)을 구성한다. 반도체 다이(294)에 인접한 반도체 다이(294)의 주변 영역에 인터커넥트 구조물(366)가 없어서, 캡슐화재(344)의 표면(348)이 인터커넥트 구조물(366)로부터 노출된 채 유지될 수 있다. 빌드-업 인터커넥트 구조물(366)은 하나의 RDL 또는 전도체 층, 가령, 전도체 층(354) 및 하나의 절연 층, 가령, 절연 층(350)만 포함할 수 있다. 반도체 다이(294)의 설계 및 기능에 따라 패키지에 걸쳐 추가적인 수직 및 수평 전기 연결을 제공하기 위해, 범프(362)를 형성하기 전에, 추가 절연 층 및 RDL은 절연 층(356) 위에 형성될 수 있다.
도 9p에서, 쏘우 블레이드 또는 레이저 절삭 툴(370)을 이용해 캡슐화재(344)를 통해 반도체 다이(294)가 개별 eWLCSP(372)로 싱귤레이션되며, eWLCSP(372)는 싱귤레이션 전 또는 후에 전기적 시험을 거친다. 재구성된 웨이퍼(336)는 eWLCSP(372)로 싱귤레이션되어, 반도체 다이(294)의 측부 표면(324) 위에 캡슐화재(344)의 얇은 층이 남겨질 수 있다. 대안적으로, 재구성된 웨이퍼(336)가 측부 표면(324)으로부터 캡슐화재(344)를 완전히 제거하도록 싱귤레이션된다.
도 10은 반도체 다이(294)의 측벽(324) 위에 캡슐화재를 갖고 반도체 다이(294)의 후면 표면(310) 위에 절연 층(349)을 갖는 싱귤레이션 후의 eWLCSP(372)을 도시한다. 인터커넥트 구조물(366)를 통한 외부 인터커넥트를 위해 반도체 다이(294)는 전도체 층(314, 354, 및 360)을 통해 범프(362)로 전기적으로 연결될 수 있다. 인터커넥트 구조물(366)는 반도체 다이(294)의 풋프린트 너머까지 확장되지 않으며, 따라서 팬-인 패키지를 형성한다. 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해, 절연 층(349)은 반도체 다이(294)의 후면 표면(310) 위에 형성된다.
캡슐화재(344)는 반도체 다이(294)의 측부 표면(324)을 덮어서, 반도체 다이(294)가 광으로부터의 광자 또는 그 밖의 다른 방출물에 노출됨으로써 열화되지 못하게 보호한다. 측부 표면(324) 위의 상기 캡슐화재(344)의 두께는 eWLCSP(372)에 대해 150㎛ 미만이다. 하나의 실시예에서, eWLCSP(372)는 길이 4.595㎜ × 폭 4.025㎜ × 높이 0.470㎜의 치수를 가지며, 이때, 범프(362)에 대한 피치는 0.4㎜이고, 여기서, 반도체 다이(294)는 길이 4.445㎜ 및 폭 3.875㎜을 가진다. 또 다른 실시예에서, 반도체 다이(294)의 측부 표면(324) 위의 캡슐화재(344)의 두께는 75㎛ 이하이다. eWLCSP(372)는 길이 6.075㎜ × 폭 6.075㎜ × 높이 0.8㎜의 치수를 갖고, 범프(362)에 대한 피치는 0.5㎜이며, 여기서 반도체 다이(294)는 길이 6.0㎜ × 폭 6.0㎜ × 높이 0.470㎜의 치수를 가진다. 또 다른 실시예에서, eWLCSP(372)는 길이 5.92㎜ × 폭 5.92㎜ × 높이 0.765㎜의 치수를 갖고, 범프(362)에 대한 피치는 0.5㎜이며, 여기서 반도체 다이(294)는 길이 5.75㎜ × 폭 5.75㎜ × 높이 0.535㎜의 치수를 가진다. 또 다른 실시예에서, 반도체 다이(294)의 측부 표면(324) 상의 캡슐화재(344)의 두께는 25㎛ 이하이다. 또 다른 실시예에서, eWLCSP(372)는 길이 14㎜ 및 폭 14㎜를 갖도록 형성될 수 있다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 재구성된 웨이퍼를 표준화된 캐리어(330) 상에 형성함으로써 eWLCSP(372)가 제작되고, 이는 eWLCSP(372)에 대한 설비 및 재료 비용을 감소시킨다. eWLCSP(372)가 표준화된 캐리어(330)를 이용해 더 큰 체적으로 제작되어, 제작 공정을 단순화시키고 단위 비용을 낮출 수 있다.
도 11은 반도체 다이(294)의 후면 표면(310) 위에 절연 층(349)을 갖고 반도체 다이(294)의 노출된 측벽(324)을 갖는 대안적 eWLCSP(380)를 도시한다. 인터커넥트 구조물(366)를 통한 외부 인터커넥트를 위해, 반도체 다이(294)는 전도체 층(314, 354 및 360)을 통해 범프(362)로 전기적으로 연결된다. 인터커넥트 구조물(366)는 반도체 다이(294)의 풋프린트 너머까지 뻗어 있고, 따라서 팬-인 패키지를 형성한다. 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 절연 층(349)이 반도체 다이(294)의 후면 표면(310) 위에 형성된다. 캡슐화재(344)가 측부 표면(324)을 노출시키기 위한 싱귤레이션 동안 반도체 다이(294)의 측부 표면(324)으로부터 완전히 제거된다. eWLCSP(380)의 길이 및 폭은 반도체 다이(294)의 길이 및 폭과 동일하다. 하나의 실시예에서, eWLCSP(380)는 대략 길이 4.4㎜ × 폭 3.9㎜의 치수를 갖고, 범프(362)에 대한 피치는 0.35-0.50㎜이다. 또 다른 실시예에서, 길이 14㎜ 및 폭 14㎜을 갖는 eWLCSP(380)가 형성될 수 있다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(330) 상의 재구성된 웨이퍼를 형성함으로써 eWLCSP(380)가 제작되며, 이는 eWLCSP(380)에 대한 설비 및 재료 비용을 낮춘다. eWLCSP(380)는 표준화된 캐리어(330)를 이용해 더 큰 체적으로 제작됨으로써, 제조 공정을 단순화시키고 단위 비용을 낮출 수 있다.
도 12는 반도체 다이(294)의 후면 표면(310) 및 측벽(324) 위에 형성되는 캡슐화재를 갖는 또 다른 eWLCSP(384)를 도시한다. 인터커넥트 구조물(366)을 통한 외부 인터커넥트를 위해 반도체 다이(294)는 전도체 층(314, 354 및 360)을 통해 범프(362)로 전기 연결된다. 인터커넥트 구조물(366)는 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않으며, 따라서 팬-인 패키지를 형성한다. 도 9j에서 도시된 연마 작업 후 캡슐화재(344)는 반도체 다이(294)의 후면 표면(310) 위에 유지된다. 싱귤레이션 후, 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 캡슐화재(344)가 반도체 다이(294)의 측부 표면(324) 위에 남겨진다. 따라서 캡슐화재(344)는 반도체 다이(294)의 5개의 측부, 즉, 4개의 측부 표면(324) 및 후면 표면(310) 위에 형성된다. 반도체 다이(294)의 후면 표면(310) 위의 캡슐화재(344)는 후면 보호 층 또는 후면 라미네이트에 대한 필요성을 제거함으로써, eWLCSP(384)의 비용을 낮출 수 있다.
측부 표면(324) 위의 캡슐화재(344)의 두께는 eWLCSP(384)에 대해 150㎛ 미만이다. 하나의 실시예에서, eWLCSP(384)는 길이 4.595㎜ × 폭 4.025㎜ × 높이 0.470㎜의 치수를 갖고, 범프(362)에 대한 피치는 0.4㎜이며, 여기서 반도체 다이(294)는 길이 4.445㎜ 및 폭 3.875㎜를 가진다. 또 다른 실시예에서, 반도체 다이(294)의 측부 표면(324) 위의 캡슐화재(344)의 두께는 75㎛ 이하이다. eWLCSP(384)는 길이 6.075㎜ × 폭 075㎜ × 높이 0.8㎜의 치수를 갖고, 범프(362)에 대한 피치는 0.5㎜이며, 여기서 반도체 다이(294)는 길이 6.0㎜ × 폭 6.0㎜ × 높이 0.470㎜의 치수를 가진다. 또 다른 실시예에서, eWLCSP(384)는 길이 5.92㎜ × 폭 5.92㎜ × 높이 0.765㎜의 치수를 갖고, 범프(362)에 대한 피치는 0.5㎜이며, 여기서 반도체 다이(294)는 길이 5.75㎜ × 폭 5.75㎜ × 높이 0.535㎜의 치수를 가진다. 또 다른 실시예에서, 반도체 다이(294)의 측부 표면(324) 위의 캡슐화재(344)의 두께는 25㎛ 이하이다. 또 다른 실시예에서, 길이 14㎜ 및 폭 14㎜을 갖는 eWLCSP(384)가 형성될 수 있다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(330) 상에 재구성된 웨이퍼를 형성함으로써, eWLCSP(384)가 제작되며, 이는 eWLCSP(384)에 대한 설비 및 재료 비용을 낮춘다. eWLCSP(384)가 표준화된 캐리어(330)를 이용해 더 높은 체적으로 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 감소될 수 있다.
도 13은 후면 캡슐화재 및 노출된 측벽을 갖는 또 다른 eWLCSP(386)를 도시한다. 인터커넥트 구조물(366)를 통한 외부 인터커넥트를 위해 반도체 다이(294)가 전도체 층(314, 354 및 360)을 통해 범프(362)로 전기 연결된다. 인터커넥트 구조물(366)는 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않으며, 따라서 팬-인 패키지를 형성한다. 도 9j에서 도시된 연마 작업 후 캡슐화재(344)가 반도체 다이(294)의 후면 표면(310) 위에 남겨진다. 반도체 다이(294)의 후면 표면(310) 위에 캡슐화재(344)는 후면 보호 층 또는 후면 라미네이트에 대한 필요성을 제거함으로써, eWLCSP(386)의 비용을 감소시킬 수 있다. 측부 표면(324)을 노출시키기 위해 싱귤레이션 동안 캡슐화재(344)는 반도체 다이(294)의 측부 표면(324)으로부터 완전히 제거된다. eWLCSP(386)의 길이 및 폭이 반도체 다이(294)의 길이 및 폭과 동일하다. 하나의 실시예에서, eWLCSP(386)는 대략 길이 4.445㎜ × 폭 3.875㎜의 치수를 갖고, 범프(362)에 대한 피치는 0.35-0.50㎜이다. 또 다른 실시예에서, eWLCSP(386)는 길이 14㎜ 및 폭 14㎜을 갖도록 형성될 수 있다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(330) 상에 재구성된 웨이퍼를 형성함으로써 eWLCSP(386)가 제작됨으로써, eWLCSP(386)에 대한 설비 및 재료 비용이 감소된다. 표준화된 캐리어(330)를 이용해 더 큰 체적으로 eWLCSP(386)가 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 감소될 수 있다.
도 14는 반도체 다이(294)의 노출된 후면 표면(310) 및 측벽(324)을 갖는 또 다른 eWLCSP(388)를 도시한다. 인터커넥트 구조물(366)을 통한 외부 인터커넥트를 위해 반도체 다이(294)는 전도체 층(314, 354 및 360)을 통해 범프(362)로 전기 연결된다. 인터커넥트 구조물(366)은 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않고, 따라서 팬-인 패키지를 형성한다. 캡슐화재(344)는 도 9k에 도시된 연마 작업 동안 반도체 다이(294)의 후면 표면(310)으로부터 완전히 제거된다. 측부 표면(324)을 노출시키기 위해 싱귤레이션 동안 캡슐화재(344)는 반도체 다이(294)의 측부 표면(324)로부터 완전히 제거된다. eWLCSP(388)에서 어떠한 캡슐화재(344)도 반도체 다이(294)의 표면을 덮도록 유지되지 않는다. eWLCSP(388)의 길이 및 폭이 반도체 다이(294)의 길이 및 폭과 동일하다. 하나의 실시예에서, eWLCSP(388)는 대략 길이 4.4㎜ × 폭 3.9㎜의 치수를 갖고, 범프(362)에 대한 피치는 0.35-0.50㎜이다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(330) 상에 재구성된 웨이퍼를 형성함으로써, eWLCSP(388)가 제작됨으로써, eWLCSP(388)에 대한 설비 및 재료 비용이 감소될 수 있다. 표준화된 캐리어(330)를 이용해 더 큰 체적으로 eWLCSP(388)이 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 감소된다.
도 15a-15k는 도 1 및 2a-2c와 관련해, 재구성된 또는 매립된 팬-인 WLCSP를 형성하는 공정을 도시한다. 도 9b에 이어서, 도 15a는 반도체 웨이퍼(290)의 일부분의 단면도를 도시한다. 전도체 층(314)은 반도체 다이(294)의 활성 표면(312) 위에 형성되고, 절연 층(316)은 활성 표면(312) 및 전도체 층(314) 위에 형성되며, 오프닝이 상기 절연 층(316)을 관통해 형성되어 전도체 층(314)을 노출시킬 수 있다.
도 15a에서, 절연 층(316) 및 전도체 층(314) 위에 절연 층(410)이 형성된다. 절연 층(410)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 물질 중 하나 이상의 층을 포함한다. 절연 층(410)은 PVD, CVD, 인쇄, 스핀 코팅, 분사 코팅, 소결, 열 산화, 또는 그 밖의 다른 적합한 공정을 이용해 증착된다. 하나의 실시예에서, 절연 층(410)은 200℃ 미만에서 저온 경화되는 감광성 유전체 폴리머이다. 하나의 실시예에서, 절연 층(410)은 절연 층(316) , 반도체 다이(294) 위에, 그리고 반도체 다이(294)의 풋프린트 외부에 기저 반도체 물질(292) 너머까지 형성된다. 즉, 반도체 다이(294)에 인접한 반도체 다이(294)의 주변 영역은 절연 층(410)을 포함한다. 노광 또는 현상 공정, LDA, 에칭, 또는 적합한 그 밖의 다른 공정에 의해 절연 층(410)의 일부분이 제거되어, 전도성 패드(314)를 노출시키기 위한 오프닝(412)이 형성될 수 있다.
도 15b에서 패터닝 및 금속 증착 공정 가령, 인쇄, PVD, CVD, 스퍼터링, 전해 도금, 및 비전해 도금을 이용해 전기 전도성 층(414)이 절연 층(410) 및 전도체 층(314) 위에 형성된다. 전도체 층(414)은 Al, Cu, Sn, Ti, Ni, Au, Ag, 또는 그 밖의 다른 적합한 전기 전도성 물질의 하나 이상의 층일 수 있다. 전도체 층(414)의 일부분은 절연 층(410)을 따라 수평으로, 그리고 반도체 다이(294)의 활성 표면(312)에 평행하게 뻗어 있어서, 전기 인터커넥트를 횡방향으로 전도체 층(314)으로 재분산시킬 수 있다. 전도체 층(414)은 단일 반도체 다이(294)의 전기 신호를 위한 RDL로서 동작한다. 전도체 층(414)은 반도체 다이(294)의 풋프린트 위에 형성되고, 상기 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않다. 다시 말하면, 반도체 다이(294)에 인접한 반도체 다이(294)의 주변 영역에 전도체 층(414)이 존재하지 않는다. 전도체 층(414)의 일부분이 전도체 층(314)으로 전기 연결된다. 전도체 층(414)의 또 다른 부분이 반도체 다이(294)의 연결성에 따라 전기적으로 공통(electrically co㎜on)되거나 전기적으로 고립(electrically isolate)된다.
PVD, CVD, 인쇄, 스핀 코팅, 분사 코팅, 스크린 인쇄 또는 라미네이션을 이용해 절연성 또는 부동태화 층(416)이 절연 층(410) 및 전도체 층(414) 상에 형성된다. 절연 층(416)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 물질의 하나 이상의 층일 수 있다. 하나의 실시예에서, 절연 층(416)은 200℃ 미만에서 저온 경화되는 감광성 유전체 폴리머이다. 하나의 실시예에서, 절연 층(416)은 반도체 다이(194) 위에, 그리고 기저 반도체 물질(292) 위에서 반도체 다이(294)의 풋프린트 외부에 형성된다. 또 다른 실시예에서, 절연 층(416)은 반도체 다이(294)의 풋프린트 내에 형성되고, 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않는다. 패터닝된 포토레지스트 층을 이용한 에칭 프로세스에 의해 또는 LDA에 의해 절연 층(416)의 일부분이 제거되어, 전도체 층(414)을 노출시키기 위한 오프닝(418)이 형성된다.
도 15c에서, 반도체 웨이퍼(290)는 쏘우 블레이드 또는 레이저 절단 툴(420)을 이용해 쏘우 스트리트(296)를 통해 개별 반도체 다이(294)로 싱귤레이션된다. 또한 반도체 웨이퍼(290)는 절연 층(316), 절연 층(410), 및 절연 층(416)을 통해 싱귤레이션되어, 측벽 또는 측부 표면(422)을 형성할 수 있다. 측부 표면(422)은 반도체 다이(294) 및 절연 층(316, 410, 및 416)의 측부를 포함한다. 개별 반도체 다이(294)는 KGD 포스트 싱귤레이션의 식별을 위해 검사되고 전기적으로 시험될 수 있다.
도 15d에서, 예를 들어, 활성 표면(312)이 캐리어(430)를 향해 배향된 채 집기 및 놓기 동작을 이용해 도 15c의 반도체 다이(294)가 캐리어(430) 및 계면 층(432)에 장착된다. 재구성된 또는 재형상된 웨이퍼(436)를 형성하기 위해 반도체 다이(294)가 캐리어(430)의 계면 층(432)에 장착된다.
캐리어(430)는 복수의 반도체 다이(294)를 수용할 수 있는 둥근 또는 사각형 패널(300㎜ 초과)일 수 있다. 캐리어(430)는 반도체 웨이퍼(290 또는 300)의 표면적보다 넓은 표면적을 가질 수 있다. 큰 캐리어일수록, 상기 캐리어 상에서 더 많은 반도체 다이가 처리될 수 있음으로써 단위 비용이 낮아지기 때문에, 반도체 패키지의 제조 비용이 낮아진다. 반도체 패키징 및 공정 설비가 처리되는 웨이퍼 또는 캐리어의 크기에 대해 설계 및 구성된다.
제작 비용을 추가로 낮추기 위해, 캐리어(430)의 크기가 반도체 다이(294)의 크기 또는 반도체 웨이퍼(290 및 300)의 크기에 독립적으로 선택된다. 즉, 캐리어(430)는 하나 이상의 반도체 웨이퍼(290 및 300)로부터 싱귤레이션된 다양한 크기의 반도체 다이(294)를 수용할 수 있는 고정 또는 표준화된 크기를 가진다. 하나의 실시예에서, 캐리어(430)는 지름 330㎜의 원형이다. 또 다른 실시예에서, 캐리어(430)는 폭 560㎜ 및 길이 600㎜의 사각형이다. 반도체 다이(294)는 표준화된 캐리어(430) 상에 배치된 10㎜ × 10㎜의 치수를 가질 수 있다. 대안적으로, 반도체 다이(294)는 20㎜ × 20㎜의 치수를 가질 수 있고, 동일한 표준화된 캐리어(430) 상에 배치된다. 따라서 표준화된 캐리어(430)는 임의의 크기의 반도체 다이(294)를 핸들링할 수 있으며, 이는 후속하는 반도체 공정 설비가 공통 캐리어에 표준화, 즉, 다이 크기 또는 유입 웨이퍼 크기에 무관하게 표준화될 수 있게 한다. 임의의 유입 웨이퍼 크기로부터 임의의 반도체 다이 크기를 처리하기 위해, 공정 툴, 설비 및 자재 명세서의 공통 세트를 이용해 반도체 패키징 설비가 표준 캐리어에 대해 설계 및 구성될 수 있다. 다이 크기 또는 유입 웨이퍼 크기를 기초로 하는 특수화된 반도체 공정 라인에 대한 필요성을 감소 또는 제거함으로써, 공통 또는 표준화된 캐리어(430)가 제작 비용 및 투자 위험을 낮춘다. 모든 반도체 웨이퍼로부터 임의의 크기 반도체 다이에 대해 사용하기 위해 지정 캐리어 크기를 선택함으로써, 유연한 제조 라인이 구현될 수 있다.
재구성된 웨이퍼(436)는 처리되어, 많은 유형의 반도체 패키지, 가령, 팬-인 WLCSP, 재구성된 또는 eWLCSP, 팬-아웃 WLCSP, 플립칩 패키지, 3D 패키지, 가령, PoP, 또는 그 밖의 다른 반도체 패키지가 될 수 있다. 재구성된 웨이퍼(436)는 최종 반도체 패키지의 명세에 따라 구성된다. 하나의 실시예에서, 팬-인 장치를 처리하기 위해, 반도체 다이(294)는 고밀도 배열로, 즉, 서로 300㎛ 이하만큼 이격되어 캐리어(430) 상에 배치된다. 반도체 다이(294)는 반도체 다이(294)들 간 갭 또는 거리 D12 만큼 분리되어 캐리어(430) 상에 배치된다. 반도체 다이(294)들 간 거리 D12는 처리될 반도체 패키지의 설계 및 명세를 기초로 선택된다. 하나의 실시예에서, 반도체 다이(294)들 간 거리 D12는 50㎛ 이하이다. 또 다른 실시예에서, 반도체 다이(294)들 간 거리 D12는 100㎛ 이하이다. 캐리어(430) 상의 반도체 다이(294)들 간 거리 D12는 최저 단위 비용으로 반도체 패키지를 제작하기에 최적화되어 있다.
도 15e는 반도체 다이(294)가 캐리어(430) 위에 배치된 재구성된 웨이퍼(436)의 평면도이다. 캐리어(430)는 다양한 크기의 반도체 웨이퍼로부터 싱귤레이션된 다양한 크기 및 수량의 반도체 다이를 수용할 수 있는 표준화된 형태 및 크기를 가진다. 하나의 실시예에서, 캐리어(430)는 사각형이고, 560㎜의 폭 W4 및 600㎜의 길이 L4를 가진다. 캐리어(430)에 장착된 반도체 다이(294)의 개수가 반도체 웨이퍼(290)로부터 싱귤레이션된 반도체 다이(294)의 개수보다 크거나, 작거나, 동일할 수 있다. 넓은 표면적의 캐리어(430)일수록 더 많은 반도체 다이(294)를 수용하고, 재구성된 웨이퍼(436)당 더 많은 반도체 다이(294)가 처리되기 때문에, 제작 비용을 낮춘다.
표준화된 캐리어, 즉, 캐리어(430)는 고정 크기를 갖고, 복수의 크기의 반도체 다이를 수용할 수 있다. 표준화된 캐리어(430)의 크기는 반도체 다이 또는 반도체 웨이퍼의 치수에 독립적이다. 큰 반도체 다이보다 더 많은 작은 반도체 다이가 캐리어(430) 상에 들어맞을 수 있다. 예를 들어, 캐리어(430)는 캐리어(430)의 표면적 위에 10㎜ × 10㎜ 다이보다 5㎜ × 5㎜ 다이가 더 많이 수용된다.
예를 들어, 10㎜ × 10㎜의 치수를 갖는 반도체 다이(294)는 인접한 반도체 다이(294)들 간 200㎛의 거리 D12을 두고 캐리어(430) 상에 배치된다. 반도체 웨이퍼(290)로부터 싱귤레이션되는 반도체 다이(294)의 개수는 대략 600이며, 여기서 반도체 웨이퍼(290)는 지름 300㎜을 가진다. 캐리어(430) 상에 들어 맞을 수 있는 10㎜ × 10㎜ 반도체 다이(294)의 개수는 대략 3,000이다. 대안적으로, 치수 5㎜ × 5㎜를 갖는 반도체 다이(294)는 인접한 반도체 다이(294)들 간 200㎛의 거리 D12를 두고 캐리어(430) 상에 배치된다. 반도체 웨이퍼(290)로부터 싱귤레이션된 반도체 다이(294)의 개수는 1,000이며, 여기서 반도체 웨이퍼(290)는 지름 200㎜을 가진다. 캐리어(430) 상에 들어 맞을 수 있는 5㎜ × 5㎜ 반도체 다이(294)의 개수는 대략 12,000이다.
캐리어(430)의 크기는 처리되는 반도체 다이의 크기에 따라 달라지지 않는다. 캐리어(430) 상에 들어 맞는 반도체 다이(294)의 개수는 반도체 다이(294)의 크기, 및 반도체 다이(294) 간 공백 또는 거리 D12에 따라 달라진다. 캐리어(430)의 크기 및 형태는 고정 상태를 유지하고, 반도체 다이(294) 또는 상기 반도체 다이(294)가 싱귤레이션되는 반도체 웨이퍼(290)의 크기에 독립적이다. 캐리어(430) 및 재구성된 웨이퍼(436)가, 공정 설비, 가령, 도 9h의 공정 설비(340)의 공통 세트를 이용해 여러 다른 크기의 반도체 웨이퍼(290)로부터의 여러 다른 크기의 반도체 다이(294)를 이용해 여러 다른 유형의 반도체 패키지를 제작할 수 있는 유연성을 제공한다.
도 15f에서, 페이스트 인쇄, 이송 몰딩, 액상 캡슐화재 몰딩, 진공 라미네이션(vacuum lamination), 스핀 코팅, 또는 그 밖의 다른 적합한 애플리케이터를 이용해 캡슐화재 또는 몰딩 화합물(438)이 반도체 다이(294) 및 캐리어(430) 위에 증착된다. 캡슐화재(438) 폴리머 복합 물질, 가령, 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적합한 필러를 갖는 폴리머일 수 있다. 캡슐화재(438)는 비-전도성이고 외부 요소 및 오염물질로부터 반도체 소자를 환경적으로 보호한다. 또 다른 실시예에서, 캡슐화재(438)는 인쇄, 스핀 코팅, 분사 코팅, 열처리를 동반하거나 동반하지 않는 진공 또는 압력 라미네이션, 또는 그 밖의 다른 적합한 공정을 이용해 증착된 감광성 저경화점 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 필러를 포함하는 절연성 페이스트, 솔더 마스크 레지스트 필름, 액상 또는 과립상 몰딩 화합물, 폴리이미드, BCB, PBO, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 프리프레그(prepreg), 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 유전 물질의 하나 이상의 층을 포함하는 절연성 또는 유전체 층이다. 하나의 실시예에서, 캡슐화재(438)는 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다.
특히, 캡슐화재(438)는 반도체 다이(294)의 측부 표면(422)을 따라 배치되고, 따라서 반도체 다이(294)의 측부 표면(422) 및 절연 층(316, 410, 및 416) 각각을 덮는다. 따라서, 캡슐화재(438)는 반도체 다이(294)의 적어도 4개의 표면, 즉, 반도체 다이(294)의 4개의 측부 표면(422)을 덮고 접촉한다. 또한 캡슐화재(438)는 반도체 다이(294)의 후면 표면(310)을 또한 덮는다. 캡슐화재(438)는 반도체 다이(294)가 광으로부터의 광자 또는 그 밖의 다른 방출물에 노출됨으로써 열화되지 못하게 보호한다. 하나의 실시예에서, 캡슐화재(438)는 불투명하고, 어둡거나 검은색이다. 캡슐화재(438)는 정렬 및 싱귤레이션을 위해 재구성된 웨이퍼(436)를 레이저 마킹하도록 사용될 수 있다. 또 다른 실시예에서, 캡슐화재(438)가 반도체 다이(294)의 후면 표면(310)과 동평면이고 후면 표면(310)을 덮지 않도록 캡슐화재(438)가 증착된다.
도 15g에서, 캡슐화재(344)의 후면 표면(440)은 그라인더(442)에 의한 연마 작업을 거쳐, 평탄화되고 캡슐화재(438)의 두께가 감소될 수 있다. 또한, 캡슐화재(438)를 제거하고 평탄화하고, 평탄한 후면 표면(444)을 형성하기 위해 화학적 에칭이 사용될 수 있다. 하나의 실시예에서, 캡슐화재(438)의 두께가 반도체 다이294)의 후면 표면(310) 위의 커버리지를 유지한다. 또 다른 실시예에서, 반도체 다이(294)의 후면 표면(310)이 후면연마 단계 중에 노출된다. 또한 반도체 다이(294)의 두께가 연마 작업에 의해 감소될 수 있다. 하나의 실시예에서, 반도체 다이(294)는 225-305㎛ 이하의 두께를 가진다.
도 15h는 캡슐화재(438)에 의해 덮이는 재구성된 웨이퍼(436)를 도시한다. 하나의 실시예에서, 증착 또는 후면연마 후 반도체 다이(294)의 후면 표면(310) 위에 남아 있는 캡슐화재(438)의 두께는 대략 대략 170-230㎛ 이하이다. 또 다른 실시예에서, 반도체 다이(294)의 후면 표면(310) 위에 남아 있는 캡슐화재(438)의 두께는 대략 5-150㎛이다. 후면 표면(440)에 대향하는 캡슐화재(438)의 표면(448)이 캐리어(430) 및 계면 층(432) 위에 배치된다.
도 15i에서, 화학적 에칭, 기계적 필링, CMP, 기계적 연마, 열 베이킹, UV 광, 레이저 스캐닝, 또는 습식 박리에 의해 캐리어(430) 및 계면 층(432)가 제거되어, 절연 층(416), 전도체 층(414), 및 캡슐화재(438)의 표면(448)을 노출시킬 수 있다.
도 15j에서, 전기 전도성 층(460)이 전도체 층(414)의 노출된 부분 위에, 그리고 PVD, CVD, 증발증착, 전해 도금, 무전해 도금, 또는 그 밖의 다른 적합한 금속 증착 공정을 이용한 최종 재부동태화(repassivation) 후, 절연재(416) 위에 형성된다. 전도체 층(460)은 Al, Cu, Sn, Ni, Au, Ag, W, 또는 그 밖의 다른 적합한 전기 전도성 물질일 수 있다. 전도체 층(460)은 전도체 층(414 및 314)에 전기 연결된 UBM이다. UBM(460)은 접착 층, 장벽 층, 및 시드 또는 습윤 층을 포함하는 다중-금속 스택일 수 있다. 상기 접착 층은 전도체 층(414) 위에 형성되고, Ti, TiN, TiW, Al, 또는 Cr일 수 있다. 장벽 층이 상기 접착 층 위에 형성되고, Ni, NiV, Pt, Pd, TiW, 또는 CrCu일 수 있다. 상기 장벽 층은 반도체 다이(294)의 활성 표면(312)으로의 Cu의 확산을 억제한다. 시드 층은 장벽 층 위에 형성되고, Cu, Ni, NiV, Au, 또는 Al일 수 있다. UBM(460)은 전도체 층(414)으로의 저저항성 인터커넥트를 제공할뿐 아니라, 솔더 확산에 대한 장벽과 솔더 습윤성(solder wettability)을 위한 시드 층을 제공한다.
증발증착, 전해 도금, 무전해 도금, 볼 드롭(ball drop), 또는 스크린 인쇄 공정을 이용해 전기 전도성 범프 물질이 전도체 층(460) 위에 증착된다. 하나의 실시예에서, 범프 물질은 볼 드롭 스텐실에 의해 증착된다, 즉, 어떠한 마스크도 필요하지 않다. 범프 물질은 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더, 및 이들의 조합일 수 있으며, 플럭스 용액(flux solution)은 선택사항이다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고-납 솔더, 또는 무-납 솔더일 수 있다. 적합한 부착 또는 본딩 공정을 이용해 범프 물질은 전도체 층(460)에 본딩된다. 하나의 실시예에서, 물질을 이의 녹는점 이상까지 가열함으로써, 범프 물질이 리플로우되어, 볼 또는 범프(462)를 형성할 수 있다. 일부 경우, 범프(462)가 두 번째로 리플로우되어 전도체 층(460)으로의 전기 전촉성을 개선할 수 있다. 범프(462)는 또한 전도체 층(460)에 압착 본딩되거나 열압착 본딩될 수 있다. 범프(462)는 전도체 층(460) 위에 형성될 수 있는 인터커넥트 구조물의 한 가지 유형을 나타낸다. 상기 인터커넥트 구조물은 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트를 더 사용할 수 있다. 범프 형성 전 또는 후에, 또는 캐리어(430)의 제거 후에, 레이저 마킹이 수행될 수 있다.
총체적으로, 절연 층(410 및 416), 전도체 층(414 및 460) 및 범프(462)가 반도체 다이(294) 위에 형성되고 반도체 다이(294)의 풋프린트 내에 형성되는 빌드-업 인터커넥트 구조물(466)을 구성한다. 반도체 다이(294)에 인접한 반도체 다이(294)의 주변 영역에 인터커넥트 구조물(466)이 존재하지 않고, 캡슐화재(438)의 표면(448)이 인터커넥트 구조물(466)로부터 노출된 채 유지된다. 빌드-업 인터커넥트 구조물(466)은 하나의 RDL 또는 전도체 층, 가령, 전도체 층(414)과 하나의 절연 층, 가령, 절연 층(410)만 포함할 수 있다. 추가 절연 층 및 RDL이 범프(462) 형성 전에 절연 층(416) 위에 형성될 수 있어서, 반도체 다이(294)의 설계 및 기능에 따라 패키지에 걸쳐 추가적인 수직 및 수평 전기 연결을 제공할 수 있다.
도 15k에서, 쏘우 블레이드 또는 레이저 절단 툴(470)을 이용해 캡슐화재(438)를 통과해 반도체 다이(294)가 개별 eWLCSP(472)로 싱귤레이션된다. 재구성된 웨이퍼(436)는 eWLCSP(472)로 싱귤레이션되어, 반도체 다이(294)의 측부 표면(422)과 절연 층(316, 410, 및 416) 위에 캡슐화재(438)의 얇은 층을 남길 수 있다. 대안적으로, 재구성된 웨이퍼(436)가 싱귤레이션되어, 측부 표면(422)으로부터 캡슐화재(438)를 완전히 제거할 수 있다. eWLCSP(472)는 싱귤레이션 전 또는 후에, 전기적 시험을 거친다.
도 16은 반도체 다이(294)의 후면 표면(310) 및 측벽(422) 위에 형성되는 캡슐화재를 갖는 eWLCSP(472)를 도시한다. 인터커넥트 구조물(466)를 통한 외부 인터커넥트를 위해 반도체 다이(294)는 전도체 층(314, 414, 및 460)을 통해 범프(462)로 전기적으로 연결된다. 인터커넥트 구조물(466)은 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않고, 따라서 팬-인 패키지를 형성한다. 도 15g에 도시된 연마 동작 후 캡슐화재(438)가 반도체 다이(294)의 후면 표면(310) 위에 유지된다. 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 캡슐화재(438)가 반도체 다이(294)의 측부 표면(422)과 절연 층(316, 410, 및 416) 위에 남겨진다. 따라서, 캡슐화재(438)가 반도체 다이(294)의 5개의 측부, 즉, 4개의 측부 표면(422)과 후면 표면(310) 위에, 형성된다. 반도체 다이(294)의 후면 표면(310) 위의 캡슐화재(438)가 후면 보호 층 또는 후면 라미네이트에 대한 필요성을 제거함으로써, eWLCSP(472)의 비용을 낮춘다.
측부 표면(422) 상의 캡슐화재(438)의 두께는 eWLCSP(472)에 대해 150㎛ 미만이다. 하나의 실시예에서, eWLCSP(472)는 길이 595㎜ × 폭 4.025㎜ × 높이 0.470㎜의 치수를 갖고, 범프(462)에 대한 피치는 0.4㎜이며, 여기서 반도체 다이(294)는 길이 4.445㎜ 및 폭 3.875㎜을 가진다. 또 다른 실시예에서, 반도체 다이(294)의 측부 표면(324) 위의 캡슐화재(438)의 두께는 75㎛ 이하이다. eWLCSP(472)는 6.075㎜ × 폭 6.075㎜ × 높이 0.8㎜의 치수를 갖고, 범프(462)에 대한 피치는 0.5㎜이며, 여기서 반도체 다이(294)는 길이 6.0㎜ × 폭 6.0㎜ × 높이 0.470㎜의 치수를 가진다. 또 다른 실시예에서, eWLCSP(472)는 길이 5.92㎜ × 폭 5.92㎜ × 높이 0.765㎜의 치수를 갖고, 범프(462)에 대한 피치는 0.5㎜이며, 여기서 반도체 다이(294)는 길이 5.75㎜ × 폭 5.75㎜ × 높이 0.535㎜의 치수를 가진다. 또 다른 실시예에서, 측부 표면(422) 위의 캡슐화재(438)의 두께는 25㎛ 이하이다. 또 다른 실시예에서, eWLCSP(472)는 길이 14㎜ 및 폭 14㎜를 갖도록 형성될 수 있다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(430) 상의 재구성된 웨이퍼를 형성함으로써 eWLCSP(472)가 제작되고, 이는 eWLCSP(472)에 대한 설비 및 재료 비용을 낮출 수 있다. 표준화된 캐리어(430)를 이용해 더 높은 체적으로 eWLCSP(472)가 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 낮아질 수 있다.
도 17은 반도체 다이(294)의 후면 표면과 반도체 다이(294)의 노출된 측벽(422) 위에 캡슐화재(438)를 갖는 또 다른 eWLCSP(480)를 도시한다. 인터커넥트 구조물(466)를 통한 외부 인터커넥트를 위해 반도체 다이(294)는 전도체 층(314, 414, 및 460)을 통해 범프(462)로 전기적으로 연결된다. 인터커넥트 구조물(466)는 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않으며, 따라서 팬-인 패키지를 형성한다. 캡슐화재(438)는 도 15g에 도시된 연마 작업 후의 반도체 다이(294)의 후면 표면(310) 위에 남겨진다. 반도체 다이(294)의 후면 표면(310) 위의 캡슐화재(438)는 후면 보호 층 또는 후면 라미네이트에 대한 필요성을 제거함으로써, eWLCSP(480)의 비용이 감소될 수 있다. 측부 표면(422)을 노출시키기 위한 싱귤레이션 동안 캡슐화재(438)가 반도체 다이(294)의 측부 표면(422) 및 절연 층(316, 410, 및 416)으로부터 완전히 제거된다. eWLCSP(480)의 길이 및 폭은 반도체 다이(294)의 길이 및 폭과 동일하다. 하나의 실시예에서, eWLCSP(480)는 대략 길이 4.445㎜ × 폭 3.875㎜의 치수를 갖고, 범프(462)에 대한 피치는 0.35-0.50㎜이다. 또 다른 실시예에서, eWLCSP(480)는 길이 14㎜ 및 폭 14㎜를 갖도록 형성될 수 있다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(430) 상에 재구성된 웨이퍼를 형성함으로써, eWLCSP(480)가 제작됨으로써, eWLCSP(480)에 대한 설비 및 재료 비용을 낮춘다. 표준화된 캐리어(430)를 이용해 더 큰 부피에서 eWLCSP(480)가 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 낮아질 수 있다.
도 18은 반도체 다이(294)의 측벽(422) 및 후면 절연 층(484) 위에 캡슐화재를 갖는, 싱귤레이션 후의 eWLCSP(482)를 도시한다. 인터커넥트 구조물(466)을 통한 외부 인터커넥트를 위해 반도체 다이(294)는 전도체 층(314, 414, 및 460)을 통해 범프(462)로 전기적으로 연결된다. 인터커넥트 구조물(466)은 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않으며, 따라서 팬-인 패키지를 형성한다. 캡슐화재(438)는 반도체 다이(294)의 후면 표면(310)으로부터 완전히 제거된다. 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 후면 절연 층(484)은 반도체 다이(294)의 후면 표면(310) 위에 형성된다. 상기 후면 절연 층(484)은 감광성 저경화점 유전체 레지스트, 감광성 복합 레지스트, 라미네이트 화합물 필름, 필러를 포함하는 절연성 페이스트, 솔더 마스크 레지스트 필름, 액상 몰딩 화합물, 과립상 몰딩 화합물, 폴리이미드, BCB, PBO, SiO2, Si3N4, SiON, Ta2O5, Al2O3, 프리프레그(prepreg), 또는 유사한 절연성 및 구조적 속성을 갖는 그 밖의 다른 유전 물질의 하나 이상의 층을 포함한다. 후면 절연 층(484)은 인쇄, 스핀 코팅, 분사 코팅, 열처리를 동반하거나 동반하지 않는 진공 또는 압력 라미네이션, 또는 그 밖의 다른 적합한 공정을 이용해 증착된다. 하나의 실시예에서, 후면 절연 층(484)은 200℃ 미만에서 경화되는 절연성 필러를 포함하거나 포함하지 않는 저온 경화 감광성 유전체 폴리머이다. 후면 절연 층(484)은 후면 보호 층이고, 반도체 다이(294)에 대해 기계적 보호 및 빛으로부터의 보호를 제공한다. 하나의 실시예에서, 후면 절연 층(484)은 대략 5-150㎛의 두께를 가진다.
캡슐화재(438)는 반도체 다이(294)의 측부 표면(422)을 덮어서, 빛으로부터의 광자 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터 반도체 다이(294)를 보호할 수 있다. eWLCSP(482)의 경우 측부 표면(422) 위의 캡슐화재(438)의 두께는 150㎛ 미만이다. 하나의 실시예에서, eWLCSP(482)는 4.595㎜ × 폭 4.025㎜ × 높이 0.470㎜의 치수를 가지며, 범프(462)에 대한 피치는 0.4㎜이고, 반도체 다이(294)는 길이 4.445㎜ 및 폭 3.875㎜를 가진다. 또 다른 실시예에서, 측부 표면(422) 위의 캡슐화재(438)의 두께는 75㎛ 이하이다. eWLCSP(482)는 길이 6.075㎜ × 폭 6.075㎜ × 높이 0.8㎜의 치수를 갖고, 범프(462)에 대한 피치는 0.5㎜이며, 반도체 다이(294)는 길이 6.0㎜ × 폭 6.0㎜ × 높이 0.470㎜의 치수를 가진다. 또 다른 실시예에서, eWLCSP(482)는 길이 5.92㎜ × 폭 5.92㎜ × 높이 0.765㎜의 치수를 갖고, 범프(462)에 대한 피치는 0.5㎜이며, 여기서 반도체 다이(294)는 길이 5.75㎜ × 폭 5.75㎜ × 높이 0.535㎜의 치수를 가진다. 또 다른 실시예에서, 측부 표면(422) 위의 캡슐화재(438)의 두께는 25㎛ 이하이다. 또 다른 실시예에서, eWLCSP(482)는 길이 14㎜ 및 폭 14㎜을 갖도록 형성될 수 있다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(430) 상에 재구성된 웨이퍼를 형성함으로써 eWLCSP(482)가 제작됨으로써, eWLCSP(482)에 대한 설비 및 재료 비용이 낮아진다. eWLCSP(482)는 표준화된 캐리어(430)를 이용해 더 높은 체적으로 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 낮아질 수 있다.
도 19는 후면 절연 층(484) 및 노출된 측벽(422)을 갖는 대안적 eWLCSP(488)를 도시한다. 인터커넥트 구조물(466)을 통한 외부 인터커넥트를 위해 반도체 다이(294)는 전도체 층(314, 414 및 460)을 통해 범프(462)로 전기 연결된다. 인터커넥트 구조물(466)은 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않으며, 따라서 팬-인 패키지를 형성한다. 반도체 다이(294)의 후면 표면(310)으로부터 캡슐화재(438)가 완전히 제거된다. 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 후면 절연 층(484)은 반도체 다이(294)의 후면 표면(310) 위에 형성된다. 측부 표면(422)을 노출시키기 위한 싱귤레이션 동안 캡슐화재(438)가 반도체 다이(294)의 측부 표면(324)으로부터 완전히 제거된다. eWLCSP(488)의 길이 및 폭은 반도체 다이(294)의 길이 및 폭과 동일하다. 하나의 실시예에서, eWLCSP(488)는 대략 길이 4.4㎜ × 폭 3.9㎜의 치수를 갖고, 범프(462)에 대한 피치는 0.35-0.50㎜이다. 또 다른 실시예에서, eWLCSP(488)는 길이 14㎜ 및 폭 14㎜을 갖도록 형성될 수 있다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(430) 상에 재구성된 웨이퍼를 형성함으로써, eWLCSP(488)가 제작되고, eWLCSP(488)에 대한 설비 및 재료 비용이 감소될 수 있다. 표준화된 캐리어(430)를 이용해 더 큰 체적에서 eWLCSP(488)는 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 감소된다.
도 20은 eWLCSP(482)와 유사하지만, 전도체 층(460)이 없는 eWLCSP(486)를 도시한다. 범프(462)가 전도체 층(414) 상에 직접 형성된다. 적합한 부착 및 본딩 공정을 이용해 상기 범프 물질이 전도체 층(414)에 본딩된다. 하나의 실시예에서, 물질을 이의 녹는점 이상까지로 가열함으로써 범프 물질이 리플로우되어, 볼 또는 범프(462)를 형성할 수 있다. 일부 경우, 범프(462)가 두 번째로 리플로우되어 전도체 층(414)으로의 전기적 접촉을 개선할 수 있다. 또한 범프(462)는 전도체 층414)에 압착 본딩되거나 열압착 본딩될 수 있다. 범프(462)는 전도체 층(414) 위에 형성된 한 가지 유형의 인터커넥트 구조물을 나타낸다. 상기 인터커넥트 구조물은 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트를 더 사용할 수 있다.
인터커넥트 구조물(466)을 통한 외부 인터커넥트를 위해, 반도체 다이(294)는 전도체 층(314 및 414)을 통해 범프(462)로 전기 연결된다. 인터커넥트 구조물(466)은 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않고, 따라서 팬-인 패키지를 형성한다. 캡슐화재(438)는 반도체 다이(294)의 후면 표면(310)으로부터 완전히 제거된다. 기계적 보호 및 빛의 광자(photon) 또는 그 밖의 다른 방출물로의 노출로 인한 열화로부터의 보호를 위해 후면 절연 층(484)은 반도체 다이(294)의 후면 표면(310) 위에 형성된다. 빛으로부터의 광자 또는 그 밖의 다른 방출물에의 노출로 인한 열화로부터 반도체 다이(294)를 보호하기 위해, 캡슐화재(438)는 반도체 다이(294)의 측부 표면(422)을 덮는다. eWLCSP(486)의 경우 측부 표면(422) 위의 캡슐화재(438)의 두께는 150㎛ 미만이다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(430) 상에 재구성된 웨이퍼를 형성함으로써, eWLCSP(486)가 제작되고, 이는 eWLCSP(486)에 대한 설비 및 재료 비용을 낮춘다. 표준화된 캐리어(430)를 이용해 eWLCSP(486)가 더 큰 체적으로 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 감소될 수 있다.
도 21은 반도체 다이(294)의 노출된 후면 표면(310) 및 측벽(422)을 갖는 또 다른 eWLCSP(490)를 도시한다. 인터커넥트 구조물(466)을 통한 외부 인터커넥트를 위해 반도체 다이(294)가 전도체 층(314, 414, 및 460)을 통해 범프(462)로 전기 연결된다. 인터커넥트 구조물(466)은 반도체 다이(294)의 풋프린트 너머까지 뻗어 있지 않고, 팬-인 패키지를 형성한다. 도 15g에 도시된 연마 작업 동안 캡슐화재(438)는 반도체 다이(294)의 후면 표면(310)으로부터 완전히 제거된다. 싱귤레이션 동안 캡슐화재(438)는 반도체 다이(294)의 측부 표면(422)으로부터 완전히 제거되어, 측부 표면(422)을 노출시킨다. eWLCSP(490)의 길이 및 폭이 반도체 다이(294)의 길이 및 폭과 동일하다. 하나의 실시예에서, eWLCSP(490)는 대략 길이 4.4㎜ × 폭 3.9㎜의 치수를 갖고, 범프(462)에 대한 피치는 0.35-0.50㎜이다. 단일 표준화된 캐리어 크기에 대해 설계된 설비를 이용해 표준화된 캐리어(430) 상에 재구성된 웨이퍼를 형성함으로써, eWLCSP(490)가 제작되고, 이는 eWLCSP(490)에 대한 설비 및 재료 비용을 낮춘다. eWLCSP(490)가 표준화된 캐리어(430)를 이용해 더 큰 체적으로 제작됨으로써, 제작 공정이 단순화되고 단위 비용이 낮아질 수 있다.
본 발명의 하나 이상의 실시예가 상세히 기재되었지만, 해당 분야의 통상의 기술자라면 이들 실시예의 수정 및 변형이 이하의 특허청구범위에 의해 제공되는 본 발명의 범위 내에서 이뤄질 수 있음을 알 것이다.

Claims (15)

  1. 반도체 소자를 만드는 방법으로서, 상기 방법은
    표준화된 캐리어를 제공하는 단계,
    상기 표준화된 캐리어 위에 반도체 다이를 배치하는 단계 - 상기 표준화된 캐리어의 크기는 반도체 다이의 크기에 독립적임 - ,
    상기 반도체 다이 및 표준화된 캐리어 위에 캡슐화재(encapsulant)를 증착하는 단계, 및
    반도체 패키지를 형성하기 위해 상기 캡슐화재를 통과해 싱귤레이션(singulate)하는 단계
    를 포함하는, 반도체 소자를 만드는 방법.
  2. 제1항에 있어서, 상기 캡슐화재를 통과해 싱귤레이션하는 단계는 상기 반도체 다이의 측부로부터 캡슐화재를 제거하는 단계를 더 포함하는, 반도체 소자를 만드는 방법.
  3. 제1항에 있어서, 상기 캡슐화재를 통과해 싱귤레이션하는 단계는 상기 반도체 다이의 측부 상에 배치되는 캡슐화재의 일부를 남겨두는 단계를 더 포함하는, 반도체 소자를 만드는 방법.
  4. 제1항에 있어서,
    복수의 반도체 다이 및 베이스 반도체 물질(base semiconductor material)을 포함하는 반도체 웨이퍼를 제공하는 단계, 및
    반도체 다이를 분리하기 위해, 상기 베이스 반도체 물질의 제 1 부분을 통과해 상기 반도체 웨이퍼를 싱귤레이션하는 단계
    를 더 포함하는, 반도체 소자를 만드는 방법.
  5. 제4항에 있어서, 캡슐화재를 통과해 싱귤레이션하는 단계는, 반도체 다이의 측부로부터 베이스 반도체 물질의 제 2 부분을 통제거하기 위해 상기 베이스 반도체 물질의 제 2 부분을 통과해 싱귤레이션하는 단계를 더 포함하는, 반도체 소자를 만드는 방법.
  6. 반도체 소자를 만드는 방법으로서, 상기 방법은
    캐리어를 제공하는 단계,
    상기 캐리어 상에 반도체 다이를 배치하는 단계 - 상기 캐리어의 크기는 상기 반도체 다이의 크기에 독립적임 - ,
    상기 캐리어를 제거하는 단계, 및
    상기 반도체 다이의 주변 영역(peripheral region)에 인터커넥트 구조물이 없도록 하면서 상기 반도체 다이 위에 인터커넥트 구조물을 형성하는 단계
    를 포함하는, 반도체 소자를 만드는 방법.
  7. 제6항에 있어서,
    반도체 다이의 측부 표면을 덮기 위해 반도체 다이의 주변 영역에 캡슐화재를 증착하는 단계, 및
    상기 반도체 다이의 측부 표면 위에 증착되는 캡슐화재를 남겨두기 위해, 상기 캡슐화재를 싱귤레이션하는 단계
    를 더 포함하는, 반도체 소자를 만드는 방법.
  8. 제6항에 있어서,
    복수의 반도체 다이 및 베이스 반도체 물질을 포함하는 반도체 웨이퍼를 제공하는 단계, 및
    상기 반도체 다이를 분리하기 위해 베이스 반도체 물질의 제 1 부분을 통과해 반도체 웨이퍼를 싱귤레이션하는 단계
    를 더 포함하는, 반도체 소자를 만드는 방법.
  9. 제8항에 있어서,
    반도체 다이의 측부에서 베이스 반도체 물질의 제 2 부분을 제거하기 위해 베이스 반도체 물질의 제 2 부분을 통과해 싱귤레이션하는 단계
    를 더 포함하는, 반도체 소자를 만드는 방법.
  10. 제6항에 있어서,
    반도체 다이의 주변 영역에서 캡슐화재를 반도체 다이 위에 증착하는 단계, 및
    상기 주변 영역에서 상기 캡슐화재를 제거하기 위해 상기 캡슐화재를 통과해 싱귤레이션하는 단계
    를 포함하는, 반도체 소자를 만드는 방법.
  11. 제6항에 있어서,
    복수의 반도체 다이를 포함하는 반도체 웨이퍼를 제공하는 단계, 및
    상기 반도체 다이를 분리하기 위해 상기 반도체 웨이퍼를 싱귤레이션하는 단계
    를 더 포함하며, 캐리어 위에 배치된 반도체 다이의 수는 상기 반도체 웨이퍼로부터 싱귤레이션된 반도체 다이의 수와 독립적인, 반도체 소자를 만드는 방법.
  12. 반도체 소자로서, 상기 반도체 소자는
    캐리어,
    상기 캐리어 위에 배치되는 반도체 다이 - 상기 캐리어의 크기는 상기 반도체 다이의 크기에 독립적임 - , 및
    상기 반도체 다이 위에 배치되는 캡슐화재
    를 포함하는, 반도체 소자.
  13. 제12항에 있어서, 상기 반도체 다이의 제 1 표면 위에 형성되는 절연 층을 더 포함하는, 반도체 소자.
  14. 제12항에 있어서, 상기 반도체 다이의 측부 표면 위체 증착되는 캡슐화재(encapsulant)를 더 포함하는, 반도체 소자.
  15. 제14항에 있어서, 상기 반도체 다이의 측부 표면 위에 증착되는 상기 캡슐화재는 50마이크로미터(㎛) 이하의 두께를 갖는, 반도체 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620413B2 (en) 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9496195B2 (en) 2012-10-02 2016-11-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP
US9704824B2 (en) 2013-01-03 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US9721862B2 (en) 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
KR101488608B1 (ko) 2013-07-19 2015-02-02 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9704769B2 (en) 2014-02-27 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming encapsulated wafer level chip scale package (EWLCSP)
US9786586B1 (en) * 2016-08-21 2017-10-10 Micron Technology, Inc. Semiconductor package and fabrication method thereof
EP3364450A1 (en) * 2017-02-16 2018-08-22 Nexperia B.V. Chip scale package
EP3759733A1 (en) * 2018-02-28 2021-01-06 Raytheon Company A system and method for reworking a flip chip mounted on an electronic device using a mill to remove the chip and replacing the chip with a new chip in the milled area
US10283424B1 (en) * 2018-03-08 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer structure and packaging method
EP3772094A3 (en) * 2019-08-01 2023-01-04 MediaTek Inc. Chip scale package structure and method of forming the same
CN110867386A (zh) * 2019-10-23 2020-03-06 广东芯华微电子技术有限公司 板级晶圆扇入封装方法
KR20210101574A (ko) * 2020-02-10 2021-08-19 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
TWI722835B (zh) * 2020-03-17 2021-03-21 欣興電子股份有限公司 發光二極體封裝結構及其製作方法
US11222867B1 (en) * 2020-07-09 2022-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package and manufacturing method thereof
US11217551B1 (en) 2021-03-23 2022-01-04 Chung W. Ho Chip package structure and manufacturing method thereof
WO2023272645A1 (zh) * 2021-06-30 2023-01-05 深南电路股份有限公司 封装芯片及其制作方法、再布线封装芯片及其制作方法

Family Cites Families (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2936669B2 (ja) 1990-08-07 1999-08-23 株式会社デンソー 樹脂封止型半導体装置
US5148266A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
JPH0574932A (ja) 1991-09-17 1993-03-26 Fujitsu Ltd 半導体ウエハのダイシング方法
US6136137A (en) * 1998-07-06 2000-10-24 Micron Technology, Inc. System and method for dicing semiconductor components
JP3455948B2 (ja) 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
US7190080B1 (en) 2000-10-13 2007-03-13 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal pillar
US6525407B1 (en) 2001-06-29 2003-02-25 Novellus Systems, Inc. Integrated circuit package
US7135356B2 (en) 2002-02-07 2006-11-14 Semiconductor Components Industries, L.L.C. Semiconductor device and method of producing a high contrast identification mark
US20030170450A1 (en) 2002-03-05 2003-09-11 Stewart Steven L. Attachment of surface mount devices to printed circuit boards using a thermoplastic adhesive
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US7388294B2 (en) 2003-01-27 2008-06-17 Micron Technology, Inc. Semiconductor components having stacked dice
TWI250622B (en) 2003-09-10 2006-03-01 Siliconware Precision Industries Co Ltd Semiconductor package having high quantity of I/O connections and method for making the same
WO2005078789A1 (en) 2004-01-13 2005-08-25 Infineon Technologies Ag Chip-sized filp-chip semiconductor package and method for making the same
US7109587B1 (en) 2004-05-25 2006-09-19 National Semiconductor Corporation Apparatus and method for enhanced thermal conductivity packages for high powered semiconductor devices
DE102005046737B4 (de) 2005-09-29 2009-07-02 Infineon Technologies Ag Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
US8575018B2 (en) 2006-02-07 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of forming bump structure with multi-layer UBM around bump formation area
JP5555400B2 (ja) * 2006-08-04 2014-07-23 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JP4812525B2 (ja) 2006-06-12 2011-11-09 パナソニック株式会社 半導体装置および半導体装置の実装体および半導体装置の製造方法
GB0613360D0 (en) * 2006-07-05 2006-08-16 Iti Scotland Ltd Bar code authentication
US7838424B2 (en) 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US7745910B1 (en) 2007-07-10 2010-06-29 Amkor Technology, Inc. Semiconductor device having RF shielding and method therefor
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
KR100887479B1 (ko) 2007-10-09 2009-03-10 주식회사 네패스 내균열성 반도체 패키지 및 그 제조 방법
US8456002B2 (en) * 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US8343809B2 (en) 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US8035210B2 (en) 2007-12-28 2011-10-11 Stats Chippac Ltd. Integrated circuit package system with interposer
US8309864B2 (en) 2008-01-31 2012-11-13 Sanyo Electric Co., Ltd. Device mounting board and manufacturing method therefor, and semiconductor module
CN101521165B (zh) 2008-02-26 2012-01-11 上海凯虹电子有限公司 芯片级封装方法
JP5588601B2 (ja) 2008-05-14 2014-09-10 ローム株式会社 半導体装置の製造方法
US7964450B2 (en) 2008-05-23 2011-06-21 Stats Chippac, Ltd. Wirebondless wafer level package with plated bumps and interconnects
TW201003880A (en) * 2008-05-30 2010-01-16 Advanced Micro Devices Inc Semiconductor device comprising a chip internal electrical test structure allowing electrical measurements during the fabrication process
US8327684B2 (en) 2008-10-21 2012-12-11 Teledyne Scientific & Imaging, Llc Method for adjusting resonance frequencies of a vibrating microelectromechanical device
US8916452B2 (en) 2008-11-23 2014-12-23 Stats Chippac, Ltd. Semiconductor device and method of forming WLCSP using wafer sections containing multiple die
KR101227078B1 (ko) 2008-11-25 2013-01-29 삼성전자주식회사 반도체 패키지 및 그 형성방법
US9082806B2 (en) 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US7642128B1 (en) 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US9064936B2 (en) 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8367476B2 (en) 2009-03-12 2013-02-05 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
KR20120068985A (ko) 2009-03-13 2012-06-27 테세라, 인코포레이티드 본드 패드를 통과하여 연장된 비아를 갖는 마이크로전자 소자를 포함하는 적층형 마이크로전자 어셈블리
JP5543125B2 (ja) 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
US8525335B2 (en) 2009-07-03 2013-09-03 Teramikros, Inc. Semiconductor construct and manufacturing method thereof as well as semiconductor device and manufacturing method thereof
US20110014746A1 (en) 2009-07-17 2011-01-20 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Conductive TSV in Peripheral Region of Die Prior to Wafer Singulaton
US8263434B2 (en) 2009-07-31 2012-09-11 Stats Chippac, Ltd. Semiconductor device and method of mounting die with TSV in cavity of substrate for electrical interconnect of Fi-PoP
US8039304B2 (en) 2009-08-12 2011-10-18 Stats Chippac, Ltd. Semiconductor device and method of dual-molding die formed on opposite sides of build-up interconnect structures
TWI528514B (zh) 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9397050B2 (en) 2009-08-31 2016-07-19 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming pre-molded semiconductor die having bumps embedded in encapsulant
EP2296168A1 (en) 2009-09-09 2011-03-16 Kulicke & Soffa Die Bonding GmbH Tool for picking a planar object from a supply station
US8772087B2 (en) * 2009-10-22 2014-07-08 Infineon Technologies Ag Method and apparatus for semiconductor device fabrication using a reconstituted wafer
US8008121B2 (en) * 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8460972B2 (en) 2009-11-05 2013-06-11 Freescale Semiconductor, Inc. Method of forming semiconductor package
JP5636669B2 (ja) 2009-11-30 2014-12-10 キョーラク株式会社 発泡成形品の製造方法
US8535978B2 (en) 2011-12-30 2013-09-17 Deca Technologies Inc. Die up fully molded fan-out wafer level packaging
US8822281B2 (en) * 2010-02-23 2014-09-02 Stats Chippac, Ltd. Semiconductor device and method of forming TMV and TSV in WLCSP using same carrier
JP5460388B2 (ja) 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法
US8759209B2 (en) 2010-03-25 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming a dual UBM structure for lead free bump connections
US8258633B2 (en) * 2010-03-31 2012-09-04 Infineon Technologies Ag Semiconductor package and multichip arrangement having a polymer layer and an encapsulant
US9431316B2 (en) 2010-05-04 2016-08-30 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming channels in back surface of FO-WLCSP for heat dissipation
US8241964B2 (en) 2010-05-13 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of embedding bumps formed on semiconductor die into penetrable adhesive layer to reduce die shifting during encapsulation
US8258012B2 (en) * 2010-05-14 2012-09-04 Stats Chippac, Ltd. Semiconductor device and method of forming discontinuous ESD protection layers between semiconductor die
KR101678054B1 (ko) * 2010-06-28 2016-11-22 삼성전자 주식회사 반도체 패키지 및 그 반도체 패키지 제조방법
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
CN102339763B (zh) 2010-07-21 2016-01-27 飞思卡尔半导体公司 装配集成电路器件的方法
US9202713B2 (en) * 2010-07-26 2015-12-01 Stats Chippac, Ltd. Semiconductor device and method of forming RDL over contact pad with high alignment tolerance or reduced interconnect pitch
US8501618B2 (en) * 2010-07-26 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming RDL wider than contact pad along first axis and narrower than contact pad along second axis
US8193610B2 (en) 2010-08-10 2012-06-05 Stats Chippac, Ltd. Semiconductor device and method of forming B-stage conductive polymer over contact pads of semiconductor die in Fo-WLCSP
US8501544B2 (en) 2010-08-31 2013-08-06 Stats Chippac, Ltd. Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
US8993377B2 (en) * 2010-09-29 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of bonding different size semiconductor die at the wafer level
EP2453474A1 (en) 2010-11-10 2012-05-16 Nxp B.V. Semiconductor device packaging method and semiconductor device package
US8659166B2 (en) 2010-11-18 2014-02-25 Headway Technologies, Inc. Memory device, laminated semiconductor substrate and method of manufacturing the same
US9171769B2 (en) 2010-12-06 2015-10-27 Stats Chippac, Ltd. Semiconductor device and method of forming openings through encapsulant to reduce warpage and stress on semiconductor package
US8445990B2 (en) 2010-12-10 2013-05-21 Stats Chippac, Ltd. Semiconductor device and method of forming an inductor within interconnect layer vertically separated from semiconductor die
US8878071B2 (en) 2011-01-20 2014-11-04 International Business Machines Corporation Integrated device with defined heat flow
TWI528466B (zh) 2011-01-21 2016-04-01 史達晶片有限公司 形成沈積在半導體晶粒上用於應力緩和之絕緣層的半導體裝置及方法
US8492203B2 (en) 2011-01-21 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method for forming semiconductor package having build-up interconnect structure over semiconductor die with different CTE insulating layers
US8648470B2 (en) 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
US8409917B2 (en) * 2011-03-22 2013-04-02 Stats Chippac Ltd. Integrated circuit packaging system with an interposer substrate and method of manufacture thereof
US8367475B2 (en) 2011-03-25 2013-02-05 Broadcom Corporation Chip scale package assembly in reconstitution panel process format
US8883561B2 (en) 2011-04-30 2014-11-11 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within encapsulant with TMV for vertical interconnect in POP
US9087701B2 (en) * 2011-04-30 2015-07-21 Stats Chippac, Ltd. Semiconductor device and method of embedding TSV semiconductor die within substrate for vertical interconnect in POP
US9559004B2 (en) * 2011-05-12 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of singulating thin semiconductor wafer on carrier along modified region within non-active region formed by irradiating energy
CN102903642B (zh) * 2011-07-29 2015-04-15 万国半导体(开曼)股份有限公司 一种将芯片底部和周边包封的芯片级封装方法
US8642385B2 (en) 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
US8513098B2 (en) * 2011-10-06 2013-08-20 Stats Chippac, Ltd. Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
US8524577B2 (en) 2011-10-06 2013-09-03 Stats Chippac, Ltd. Semiconductor device and method of forming reconstituted wafer with larger carrier to achieve more eWLB packages per wafer with encapsulant deposited under temperature and pressure
CN103035578B (zh) * 2011-10-06 2017-08-18 新科金朋有限公司 形成具有较大载体的重构晶片的半导体器件和方法
US8486803B2 (en) * 2011-10-13 2013-07-16 Alpha & Omega Semiconductor, Inc. Wafer level packaging method of encapsulating the bottom and side of a semiconductor chip
CN103117232B (zh) 2011-11-16 2015-07-01 美新半导体（无锡）有限公司 晶圆级封装方法及其封装结构
US8664040B2 (en) 2011-12-20 2014-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Exposing connectors in packages through selective treatment
US9842798B2 (en) 2012-03-23 2017-12-12 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a PoP device with embedded vertical interconnect units
TWI463619B (zh) 2012-06-22 2014-12-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9349663B2 (en) 2012-06-29 2016-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Package-on-package structure having polymer-based material for warpage control
US9496195B2 (en) 2012-10-02 2016-11-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP
CN203288575U (zh) 2012-10-02 2013-11-13 新科金朋有限公司 半导体装置
US8975726B2 (en) 2012-10-11 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures and methods of forming the same
US9245804B2 (en) 2012-10-23 2016-01-26 Nxp B.V. Using a double-cut for mechanical protection of a wafer-level chip scale package (WLCSP)
US9704824B2 (en) 2013-01-03 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
US9721862B2 (en) 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170046073A (ko) * 2015-10-20 2017-04-28 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
US10304700B2 (en) 2015-10-20 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10867811B2 (en) 2015-10-20 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
US11699598B2 (en) 2015-10-20 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
KR20200116491A (ko) * 2018-07-25 2020-10-12 가부시키가이샤 후지 결정 장치 및 이를 구비하는 칩 장착 장치

Also Published As

Publication number Publication date
TWI620282B (zh) 2018-04-01
TW201428907A (zh) 2014-07-16
TW202230650A (zh) 2022-08-01
US11488932B2 (en) 2022-11-01
SG2013080122A (en) 2014-08-28
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CN103915353A (zh) 2014-07-09
KR20180123455A (ko) 2018-11-16
CN110085557B (zh) 2023-09-15
CN110085557A (zh) 2019-08-02
KR102009117B1 (ko) 2019-08-08
TWI795236B (zh) 2023-03-01
US20140183718A1 (en) 2014-07-03
SG10201605125PA (en) 2016-08-30
US20170294406A1 (en) 2017-10-12
CN103915353B (zh) 2019-05-07
TWI761766B (zh) 2022-04-21
US20230015504A1 (en) 2023-01-19
CN116936380A (zh) 2023-10-24
US9721862B2 (en) 2017-08-01
TW202322294A (zh) 2023-06-01
US10658330B2 (en) 2020-05-19
US20200227383A1 (en) 2020-07-16
TWI829515B (zh) 2024-01-11
TW201820553A (zh) 2018-06-01
TW202021061A (zh) 2020-06-01

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