JP3455948B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3455948B2 JP3455948B2 JP2000147245A JP2000147245A JP3455948B2 JP 3455948 B2 JP3455948 B2 JP 3455948B2 JP 2000147245 A JP2000147245 A JP 2000147245A JP 2000147245 A JP2000147245 A JP 2000147245A JP 3455948 B2 JP3455948 B2 JP 3455948B2
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- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
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- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＳＰ（Chip Siz
e Package）構造の半導体装置およびその製造方法に関
する。
e Package）構造の半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】近年、チップとパッケージのサイズがほ
ぼ等しくなるＣＳＰ構造の半導体装置が知られている。
図１２〜図１５はこの種の半導体装置である、ウエハレ
ベルＣＳＰの一例を示す断面図である。以下、これら図
面を参照してその製造工程について説明する。半導体装
置は、まず図１２に図示するように、ウエハ（シリコン
基板）１の表面（回路面）側に複数の接続パッド（アル
ミ電極）２を形成した後、図示していないが、各接続パ
ッド２の中央部を露出するように、ウエハ１の表面側全
面を覆う酸化シリコンや窒化シリコン等の保護皮膜を形
成する。
ぼ等しくなるＣＳＰ構造の半導体装置が知られている。
図１２〜図１５はこの種の半導体装置である、ウエハレ
ベルＣＳＰの一例を示す断面図である。以下、これら図
面を参照してその製造工程について説明する。半導体装
置は、まず図１２に図示するように、ウエハ（シリコン
基板）１の表面（回路面）側に複数の接続パッド（アル
ミ電極）２を形成した後、図示していないが、各接続パ
ッド２の中央部を露出するように、ウエハ１の表面側全
面を覆う酸化シリコンや窒化シリコン等の保護皮膜を形
成する。
【０００３】そして、この保護被膜の上に、各接続パッ
ド２の中央部分が開口するよう第１の表面側保護膜３を
形成する。第１の表面側保護膜３は、例えばウエハ１の
回路面側全面にポリイミド系樹脂材を塗布硬化させた後
に、エッチング液を用いてレジストパターンニングおよ
び保護膜パターニングを施してからレジスト剥離するこ
とで形成される。
ド２の中央部分が開口するよう第１の表面側保護膜３を
形成する。第１の表面側保護膜３は、例えばウエハ１の
回路面側全面にポリイミド系樹脂材を塗布硬化させた後
に、エッチング液を用いてレジストパターンニングおよ
び保護膜パターニングを施してからレジスト剥離するこ
とで形成される。
【０００４】次に、第１の表面側保護膜３が形成する開
口部４を介して露出される各接続パッド２上に再配線５
を形成する。再配線５は、後述する如く、切断されて個
片化された各半導体装置の各接続パッド２に接続された
柱状電極（後述のポスト６）を中央部にマトリクス上に
配列することにより、各半導体装置の周辺部のみに形成
された接続パッド２のピッチおよび電極面積を広げ、回
路基板とのボンディング強度および接続の信頼性を向上
するためのものである。
口部４を介して露出される各接続パッド２上に再配線５
を形成する。再配線５は、後述する如く、切断されて個
片化された各半導体装置の各接続パッド２に接続された
柱状電極（後述のポスト６）を中央部にマトリクス上に
配列することにより、各半導体装置の周辺部のみに形成
された接続パッド２のピッチおよび電極面積を広げ、回
路基板とのボンディング強度および接続の信頼性を向上
するためのものである。
【０００５】再配線５を形成した後には、再配線５上の
所定箇所に複数のポスト（柱状電極）６を設ける。ポス
ト６は、例えば１００〜１５０μｍ程度の厚さでポスト
形成用のレジストを塗布硬化させ、レジストパターニン
グを施し、これにより開口された部分に電解メッキを施
すことで形成される。こうして、図１２に図示する構造
となったら、図１３に図示するように、ポスト６を覆う
ように、ウエハ１の回路面側全体をエポキシ等の樹脂材
によってモールドし第２の表面側保護膜７を形成する。
そして、この第２の表面側保護膜７を硬化させた後、ウ
エハ１全体を研削加工テーブルに移載し、研削装置にて
第２の表面側保護膜７の上面側を研磨してポスト６の端
面６ａ（図１４参照）を露出させる。
所定箇所に複数のポスト（柱状電極）６を設ける。ポス
ト６は、例えば１００〜１５０μｍ程度の厚さでポスト
形成用のレジストを塗布硬化させ、レジストパターニン
グを施し、これにより開口された部分に電解メッキを施
すことで形成される。こうして、図１２に図示する構造
となったら、図１３に図示するように、ポスト６を覆う
ように、ウエハ１の回路面側全体をエポキシ等の樹脂材
によってモールドし第２の表面側保護膜７を形成する。
そして、この第２の表面側保護膜７を硬化させた後、ウ
エハ１全体を研削加工テーブルに移載し、研削装置にて
第２の表面側保護膜７の上面側を研磨してポスト６の端
面６ａ（図１４参照）を露出させる。
【０００６】この後、ウエハ１を所定厚にすべく背面側
を研磨加工したり、研磨加工した背面側に製品番号やロ
ット番号をマーキングする処理を施す。次いで、この背
面側を下向きにしてウエハ１をダイシングフレームに装
着されたダイシングテープ上に載置した後、図１５に図
示する通り、カットライン８に沿ってウエハ１をダイシ
ングすることによって、チップに個片化された半導体装
置１０が形成されるようになっている。
を研磨加工したり、研磨加工した背面側に製品番号やロ
ット番号をマーキングする処理を施す。次いで、この背
面側を下向きにしてウエハ１をダイシングフレームに装
着されたダイシングテープ上に載置した後、図１５に図
示する通り、カットライン８に沿ってウエハ１をダイシ
ングすることによって、チップに個片化された半導体装
置１０が形成されるようになっている。
【０００７】
【発明が解決しようとする課題】ところで、このような
ウエハレベルＣＳＰ構造にてマルチチップモジュール化
された半導体装置を実現するには、１つのモジュールに
複数チップ分の再配線５やポスト６を配置できるよう
に、個片化される半導体装置１０の面積を広げるように
すれば良い。しかしながら、単に個片化される半導体装
置１０の面積を広げるようにしても、図１５に図示した
断面構造から判るように、シリコン基板（ウエハ１）の
側面（切断面を含む）や背面が露出した状態であるか
ら、これがチップ破損や露出面からの水分浸透等、信頼
性を低下させる要因になる、という問題がある。そこで
本発明は、このような事情に鑑みてなされたもので、信
頼性を向上させつつマルチチップモジュール化すること
ができる半導体装置およびその製造方法を提供すること
を目的としている。
ウエハレベルＣＳＰ構造にてマルチチップモジュール化
された半導体装置を実現するには、１つのモジュールに
複数チップ分の再配線５やポスト６を配置できるよう
に、個片化される半導体装置１０の面積を広げるように
すれば良い。しかしながら、単に個片化される半導体装
置１０の面積を広げるようにしても、図１５に図示した
断面構造から判るように、シリコン基板（ウエハ１）の
側面（切断面を含む）や背面が露出した状態であるか
ら、これがチップ破損や露出面からの水分浸透等、信頼
性を低下させる要因になる、という問題がある。そこで
本発明は、このような事情に鑑みてなされたもので、信
頼性を向上させつつマルチチップモジュール化すること
ができる半導体装置およびその製造方法を提供すること
を目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の半導体装置では、複数の半導体チ
ップを含み、一面に各半導体チップに対応して形成され
た複数の柱状電極が外部に接続可能にそれぞれその表面
を露出して配置された半導体装置であって、それぞれ
が、複数の接続パッドを有する表面と、前記表面に対応
する裏面と、前記表面及び裏面間に位置する側面とを有
する複数の半導体チップを一組として構成され、前記各
半導体チップの前記表面および前記側面を覆い、前記各
接続パッドを露出する開口部を有する第１の表面側保護
膜と、前記第１の表面側保護膜上に、それぞれ対応する
前記接続パッドに接続されて形成された複数の柱状電極
と、前記第１の表面側保護膜上の前記各柱状電極間に形
成された第２の表面側保護膜と、少なくとも前記各半導
体チップの裏面を覆って形成された裏面側保護膜と、を
具備してなり、前記各柱状電極の表面は保護膜に覆われ
ず外部に露出されていることを特徴としている。また、
請求項２に記載の半導体装置では、複数の半導体チップ
を含み、一面に各半導体チップに対応して形成された複
数の柱状電極が外部に接続可能にそれぞれその表面を露
出して配置された半導体装置であって、それぞれが、複
数の接続パッドを有する表面と、前記表面に対応する裏
面と、前記表面及び裏面間に位置する側面とを有する複
数の半導体チップを一組として構成され、前記各半導体
チップの前記表面および前記側面を覆い、前記各接続パ
ッドを露出する開口部を有する第１の表面側保護膜と、
前記第１の表面側保護膜上に、それぞれ対応する前記接
続パッドに接続されて形成された複数の再配線と、前記
再配線上に形成された柱状電極と、前記第１の表面側保
護膜上の前記各柱状電極間に形成された第２の表面側保
護膜と、少なくとも前記各半導体チップの裏面を覆って
形成された裏面側保護膜と、を具備してなり、前記各柱
状電極の表面は保護膜に覆われず外部に露出されている
ことを特徴としている。
め、請求項１に記載の半導体装置では、複数の半導体チ
ップを含み、一面に各半導体チップに対応して形成され
た複数の柱状電極が外部に接続可能にそれぞれその表面
を露出して配置された半導体装置であって、それぞれ
が、複数の接続パッドを有する表面と、前記表面に対応
する裏面と、前記表面及び裏面間に位置する側面とを有
する複数の半導体チップを一組として構成され、前記各
半導体チップの前記表面および前記側面を覆い、前記各
接続パッドを露出する開口部を有する第１の表面側保護
膜と、前記第１の表面側保護膜上に、それぞれ対応する
前記接続パッドに接続されて形成された複数の柱状電極
と、前記第１の表面側保護膜上の前記各柱状電極間に形
成された第２の表面側保護膜と、少なくとも前記各半導
体チップの裏面を覆って形成された裏面側保護膜と、を
具備してなり、前記各柱状電極の表面は保護膜に覆われ
ず外部に露出されていることを特徴としている。また、
請求項２に記載の半導体装置では、複数の半導体チップ
を含み、一面に各半導体チップに対応して形成された複
数の柱状電極が外部に接続可能にそれぞれその表面を露
出して配置された半導体装置であって、それぞれが、複
数の接続パッドを有する表面と、前記表面に対応する裏
面と、前記表面及び裏面間に位置する側面とを有する複
数の半導体チップを一組として構成され、前記各半導体
チップの前記表面および前記側面を覆い、前記各接続パ
ッドを露出する開口部を有する第１の表面側保護膜と、
前記第１の表面側保護膜上に、それぞれ対応する前記接
続パッドに接続されて形成された複数の再配線と、前記
再配線上に形成された柱状電極と、前記第１の表面側保
護膜上の前記各柱状電極間に形成された第２の表面側保
護膜と、少なくとも前記各半導体チップの裏面を覆って
形成された裏面側保護膜と、を具備してなり、前記各柱
状電極の表面は保護膜に覆われず外部に露出されている
ことを特徴としている。
【０００９】請求項６に記載の半導体装置の製造方法で
は、複数の半導体チップを含み、一面に各半導体チップ
に対応して形成された複数の柱状電極が外部に接続可能
にそれぞれその表面を露出して配置された半導体装置で
あって、接続パッドが形成されたウエハの背面を覆う裏
面側保護膜を形成する第１の工程と、各ウエハをチップ
に個片化し、複数のチップを一組としたチップモジュー
ルに並び替える第２の工程と、前記チップモジュールの
表面および側面を覆う第１の表面側保護膜を形成する第
３の工程と、前記第１の表面側保護膜上に、前記接続パ
ッドに接続された柱状電極を形成する第４の工程と、前
記チップモジュールの前記表面を覆う前記第１の表面側
保護膜上および前記各柱状電極上に第２の表面側保護膜
を形成する第５の工程と、前記第２の表面側保護膜の上
面を研磨して前記柱状電極を露出する第６の工程と、前
記第１の表面側保護膜が切断面に残るように、前記チッ
プ間隔より狭い幅で前記チップモジュールを個片に切断
する第７の工程と、を具備し、前記各柱状電極の表面が
保護膜により被覆されず外部に露出されていることを特
徴としている。また、請求項７に記載の半導体装置製造
方法では、複数の半導体チップを含み、一面に各半導体
チップに対応して形成された複数の柱状電極が外部に接
続可能にそれぞれその表面を露出して配置された半導体
装置の製造方法であって、接続パッドが形成されたウエ
ハの背面を覆う裏面側保護膜を形成する第１の工程と、
各ウエハをチップに個片化し、ウエハから個片化された
複数のチップを一組としたチップモジュールに並び替え
る第２の工程と、前記チップモジュールの表面および側
面を覆う第１の表面側保護膜を形成する第３の工程と、
前記第１の表面側保護膜上に、前記接続パッドに接続さ
れた再配線を形成する第４の工程と、前記再配線上に柱
状電極を形成する第５の工程と、前記再配線上、前記柱
状電極上および前記チップモジュールの前記表面を覆う
前記第１の表面側保護膜上に第２の表面側保護膜を形成
する第６の工程と、 前記第２の表面側保護膜の上面を
研磨して前記柱状電極を露出する第７の工程と、前記第
１の表面側保護膜が切断面に残るように、前記チップ間
隔より狭い幅で前記チップモジュールを個片に切断する
第８の工程と、を具備し、前記各柱状電極の表面が保護
膜により被覆されず外部に露出されていることを特徴と
している。
は、複数の半導体チップを含み、一面に各半導体チップ
に対応して形成された複数の柱状電極が外部に接続可能
にそれぞれその表面を露出して配置された半導体装置で
あって、接続パッドが形成されたウエハの背面を覆う裏
面側保護膜を形成する第１の工程と、各ウエハをチップ
に個片化し、複数のチップを一組としたチップモジュー
ルに並び替える第２の工程と、前記チップモジュールの
表面および側面を覆う第１の表面側保護膜を形成する第
３の工程と、前記第１の表面側保護膜上に、前記接続パ
ッドに接続された柱状電極を形成する第４の工程と、前
記チップモジュールの前記表面を覆う前記第１の表面側
保護膜上および前記各柱状電極上に第２の表面側保護膜
を形成する第５の工程と、前記第２の表面側保護膜の上
面を研磨して前記柱状電極を露出する第６の工程と、前
記第１の表面側保護膜が切断面に残るように、前記チッ
プ間隔より狭い幅で前記チップモジュールを個片に切断
する第７の工程と、を具備し、前記各柱状電極の表面が
保護膜により被覆されず外部に露出されていることを特
徴としている。また、請求項７に記載の半導体装置製造
方法では、複数の半導体チップを含み、一面に各半導体
チップに対応して形成された複数の柱状電極が外部に接
続可能にそれぞれその表面を露出して配置された半導体
装置の製造方法であって、接続パッドが形成されたウエ
ハの背面を覆う裏面側保護膜を形成する第１の工程と、
各ウエハをチップに個片化し、ウエハから個片化された
複数のチップを一組としたチップモジュールに並び替え
る第２の工程と、前記チップモジュールの表面および側
面を覆う第１の表面側保護膜を形成する第３の工程と、
前記第１の表面側保護膜上に、前記接続パッドに接続さ
れた再配線を形成する第４の工程と、前記再配線上に柱
状電極を形成する第５の工程と、前記再配線上、前記柱
状電極上および前記チップモジュールの前記表面を覆う
前記第１の表面側保護膜上に第２の表面側保護膜を形成
する第６の工程と、 前記第２の表面側保護膜の上面を
研磨して前記柱状電極を露出する第７の工程と、前記第
１の表面側保護膜が切断面に残るように、前記チップ間
隔より狭い幅で前記チップモジュールを個片に切断する
第８の工程と、を具備し、前記各柱状電極の表面が保護
膜により被覆されず外部に露出されていることを特徴と
している。
【００１０】本発明による半導体装置は、個片化された
複数の半導体チップを一組としたチップモジュールの背
面を裏面側保護膜で、表面およびモジュール毎に個片切
断される時の切断面を第１の保護膜で、該第１の表面側
保護膜上の各柱状電極間を第２の表面側保護膜で覆うよ
うにしたので、チップ破損や露出面からの水分浸透等、
信頼性を低下させる要因を除去でき、信頼性を向上させ
たマルチチップモジュールとなすことが可能になる。
複数の半導体チップを一組としたチップモジュールの背
面を裏面側保護膜で、表面およびモジュール毎に個片切
断される時の切断面を第１の保護膜で、該第１の表面側
保護膜上の各柱状電極間を第２の表面側保護膜で覆うよ
うにしたので、チップ破損や露出面からの水分浸透等、
信頼性を低下させる要因を除去でき、信頼性を向上させ
たマルチチップモジュールとなすことが可能になる。
【００１１】また、本発明による半導体装置の製造方法
では、背面を覆う裏面側保護膜が形成されたウエハを半
導体チップに個片化し、複数のチップを一組としたチッ
プモジュールに並び替えた後、このチップモジュールの
表面および側面を覆う第１の保護膜を形成し、該第１の
表面側保護膜上の各柱状電極間に第２の表面側保護膜を
形成し、第１の保護膜が切断面に残るように、前記チッ
プ間隙より狭い幅でチップモジュールを個片に切断する
ので、個片化されたチップモジュールは背面、表面およ
び側面が全て保護膜で覆われることになり、この結果、
チップ破損や露出面からの水分浸透等、信頼性を低下さ
せる要因を除去でき、信頼性を向上させつつマルチチッ
プモジュール化することが可能になる。
では、背面を覆う裏面側保護膜が形成されたウエハを半
導体チップに個片化し、複数のチップを一組としたチッ
プモジュールに並び替えた後、このチップモジュールの
表面および側面を覆う第１の保護膜を形成し、該第１の
表面側保護膜上の各柱状電極間に第２の表面側保護膜を
形成し、第１の保護膜が切断面に残るように、前記チッ
プ間隙より狭い幅でチップモジュールを個片に切断する
ので、個片化されたチップモジュールは背面、表面およ
び側面が全て保護膜で覆われることになり、この結果、
チップ破損や露出面からの水分浸透等、信頼性を低下さ
せる要因を除去でき、信頼性を向上させつつマルチチッ
プモジュール化することが可能になる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の一形態について説明する。図１〜図１０は、実施の
一形態による半導体装置の構造およびその製造工程を説
明する為の断面図であり、これらの図において上述した
従来例と共通する部分には同一の番号を付してある。な
お、この実施の一形態では、後述するように、種類が異
なる３つのウエハ１−１〜１−３からそれぞれ個片化さ
れる半導体チップＡ，Ｂ，Ｃを一組とするマルチチップ
モジュールを想定している。
施の一形態について説明する。図１〜図１０は、実施の
一形態による半導体装置の構造およびその製造工程を説
明する為の断面図であり、これらの図において上述した
従来例と共通する部分には同一の番号を付してある。な
お、この実施の一形態では、後述するように、種類が異
なる３つのウエハ１−１〜１−３からそれぞれ個片化さ
れる半導体チップＡ，Ｂ，Ｃを一組とするマルチチップ
モジュールを想定している。
【００１３】本発明による製造工程では、先ず図１に図
示する通り、表面側に複数の接続パッド２が形成された
厚さｔ1のウエハ１について、その背面側を切削研磨し
て厚さｔ2≒（１／３〜２／３）ｔ1のウエハ１に成形す
る。ウエハ１の表面側に形成された複数の接続パッド２
は、工程の最終過程において切断により個片化されるモ
ジュールの各半導体チップの周辺部に設けられているも
のであり、各半導体チップの接続パッド２間に形成され
た、図示しない集積回路素子に接続されているものであ
る。なお、ウエハ１の表面側には該ウエハの全面を覆
う、酸化シリコンや窒化シリコン等で形成された保護皮
膜Ｐが形成されており、この保護皮膜Ｐには上記各接続
パッド２の中央部を露出する開口部が形成されている。
示する通り、表面側に複数の接続パッド２が形成された
厚さｔ1のウエハ１について、その背面側を切削研磨し
て厚さｔ2≒（１／３〜２／３）ｔ1のウエハ１に成形す
る。ウエハ１の表面側に形成された複数の接続パッド２
は、工程の最終過程において切断により個片化されるモ
ジュールの各半導体チップの周辺部に設けられているも
のであり、各半導体チップの接続パッド２間に形成され
た、図示しない集積回路素子に接続されているものであ
る。なお、ウエハ１の表面側には該ウエハの全面を覆
う、酸化シリコンや窒化シリコン等で形成された保護皮
膜Ｐが形成されており、この保護皮膜Ｐには上記各接続
パッド２の中央部を露出する開口部が形成されている。
【００１４】次に、図２に図示するように、切削研磨さ
れたウエハ１の背面側に、所定の膜厚となるよう保護樹
脂（例えば、ポリイミド、エポキシ等の有機樹脂材）を
塗布して裏面側保護膜１１を形成する。裏面側保護膜１
１は、ポリイミドまたはエポキシ等の樹脂の単層であっ
てもよいが、これら複数の樹脂層の積層構造としても良
い。
れたウエハ１の背面側に、所定の膜厚となるよう保護樹
脂（例えば、ポリイミド、エポキシ等の有機樹脂材）を
塗布して裏面側保護膜１１を形成する。裏面側保護膜１
１は、ポリイミドまたはエポキシ等の樹脂の単層であっ
てもよいが、これら複数の樹脂層の積層構造としても良
い。
【００１５】次に、裏面側保護膜１１を硬化させ、この
後はレーザーによりこの裏面側保護膜１１上にロット番
号や製品番号などをマーキングする（図３参照）。マー
キング完了後には、図４に示すように、ダイシングフレ
ーム２０に装着されたダイシングテープ２１上に、裏面
側保護膜１１が対向するようにウエハ１をマウントす
る。ウエハ１をダイシングテープ２１上にマウントした
ら、予め定められたカットラインＣＬに沿ってウエハ１
に切削溝１ａを刻設するダイシング処理を施す。この
際、裏面側保護膜１１はフルカットし、個片化された各
半導体チップをダイシングテープ２１から個々に剥離か
可能な状態とする。
後はレーザーによりこの裏面側保護膜１１上にロット番
号や製品番号などをマーキングする（図３参照）。マー
キング完了後には、図４に示すように、ダイシングフレ
ーム２０に装着されたダイシングテープ２１上に、裏面
側保護膜１１が対向するようにウエハ１をマウントす
る。ウエハ１をダイシングテープ２１上にマウントした
ら、予め定められたカットラインＣＬに沿ってウエハ１
に切削溝１ａを刻設するダイシング処理を施す。この
際、裏面側保護膜１１はフルカットし、個片化された各
半導体チップをダイシングテープ２１から個々に剥離か
可能な状態とする。
【００１６】さて、種類が異なるウエハ１−１〜１−３
に対し、図１〜図４に示した工程を施し、これによりウ
エハ１−１〜１−３からそれぞれ半導体チップＡ，Ｂ，
Ｃが個片化されたとする（図５（イ）〜（ハ）参照）。
上記において、種類が異なるウエハとは、切断による個
片化される各半導体チップＡ、Ｂ、Ｃの内部に形成され
た集積回路が相違するものを意味する。上記各半導体チ
ップＡ、Ｂ、Ｃをそれぞれ、ダイシングテープ２０から
剥離して、別のダイシングテープ２０上に、図５（ニ）
に示すように、半導体チップＡ、Ｂ、Ｃの１個づつが一
組となるようにブロック分けして装着する。
に対し、図１〜図４に示した工程を施し、これによりウ
エハ１−１〜１−３からそれぞれ半導体チップＡ，Ｂ，
Ｃが個片化されたとする（図５（イ）〜（ハ）参照）。
上記において、種類が異なるウエハとは、切断による個
片化される各半導体チップＡ、Ｂ、Ｃの内部に形成され
た集積回路が相違するものを意味する。上記各半導体チ
ップＡ、Ｂ、Ｃをそれぞれ、ダイシングテープ２０から
剥離して、別のダイシングテープ２０上に、図５（ニ）
に示すように、半導体チップＡ、Ｂ、Ｃの１個づつが一
組となるようにブロック分けして装着する。
【００１７】このとき、各半導体チップＡ、Ｂ、Ｃの対
向面間には適宜なスペースを設けるようにする。また、
各ブロック間にも適宜なスペースを設けるようにする
が、この各ブロック間のスペースを、各ブロック内の半
導体チップＡ、Ｂ、Ｃそれぞれの対向面間のスペースよ
りも大きくしておくことが、各マルチチップモジュール
のサイズを小さくする上で望ましい。この際、各ブロッ
ク内の半導体チップＡ、Ｂ、Ｃの対向面間にはスペース
が無いようにしてもよい。なお、本実施形態では、半導
体チップＡの巾方向に適当なスペースを設けて半導体チ
ップＢ、Ｃが配置される場合とする。
向面間には適宜なスペースを設けるようにする。また、
各ブロック間にも適宜なスペースを設けるようにする
が、この各ブロック間のスペースを、各ブロック内の半
導体チップＡ、Ｂ、Ｃそれぞれの対向面間のスペースよ
りも大きくしておくことが、各マルチチップモジュール
のサイズを小さくする上で望ましい。この際、各ブロッ
ク内の半導体チップＡ、Ｂ、Ｃの対向面間にはスペース
が無いようにしてもよい。なお、本実施形態では、半導
体チップＡの巾方向に適当なスペースを設けて半導体チ
ップＢ、Ｃが配置される場合とする。
【００１８】こうした並べ替えが完了した後には、図６
に図示する通り、各半導体チップＡ，Ｂ，Ｃに対し、そ
の側面（周囲面）を覆うと共に、表面側に設けられた各
接続パッド２の中央部分を開口させながら、再配置され
た各半導体チップの間隙を充填するよう表面を覆う第１
の表面側保護膜３を形成する。
に図示する通り、各半導体チップＡ，Ｂ，Ｃに対し、そ
の側面（周囲面）を覆うと共に、表面側に設けられた各
接続パッド２の中央部分を開口させながら、再配置され
た各半導体チップの間隙を充填するよう表面を覆う第１
の表面側保護膜３を形成する。
【００１９】この第１の表面側保護膜３は、再配置され
た各半導体チップＡ，Ｂ，Ｃの表面側に形成された保護
皮膜Ｐ、この保護皮膜Ｐの開口部から露出する各接続パ
ッド２上、各半導体チップＡ，Ｂ，Ｃの側面および各チ
ップの間隙を充填するように、例えばポリイミド系樹脂
材を塗布してスピンコートすることにより形成する方法
が望ましいが、スピンコートに限らず、スキージを用い
る印刷法やノズルからのインク吐出による塗布法等適宜
な手法を用いることが可能である。
た各半導体チップＡ，Ｂ，Ｃの表面側に形成された保護
皮膜Ｐ、この保護皮膜Ｐの開口部から露出する各接続パ
ッド２上、各半導体チップＡ，Ｂ，Ｃの側面および各チ
ップの間隙を充填するように、例えばポリイミド系樹脂
材を塗布してスピンコートすることにより形成する方法
が望ましいが、スピンコートに限らず、スキージを用い
る印刷法やノズルからのインク吐出による塗布法等適宜
な手法を用いることが可能である。
【００２０】次に、このようにして各半導体チップＡ，
Ｂ，Ｃの表面に形成された第１の表面側保護膜３を硬化
させた後に、その側面および上面にフォトレジストを塗
布し（図示せず）、その後、表面側については該フォト
レジスト（図示せず）および表面側保護膜３を順次パタ
ーニングする。これにより、この第１の表面側保護膜３
に、前述した従来例と同様、各接続パッド２の中央部を
露出する開口部４を形成してからフォトレジストを剥離
する。
Ｂ，Ｃの表面に形成された第１の表面側保護膜３を硬化
させた後に、その側面および上面にフォトレジストを塗
布し（図示せず）、その後、表面側については該フォト
レジスト（図示せず）および表面側保護膜３を順次パタ
ーニングする。これにより、この第１の表面側保護膜３
に、前述した従来例と同様、各接続パッド２の中央部を
露出する開口部４を形成してからフォトレジストを剥離
する。
【００２１】この後、図６中の要部Ｍを拡大した図７に
図示するように、第１の表面側保護膜３に形成された開
口部４を介して露出される接続パッド２上に再配線５を
形成する。再配線５は、フォトレジスト剥離後の表面側
保護膜３にスパッタ処理等によりＵＢＭ層を堆積させ、
この後に再配線用のフォトレジスト塗布硬化し、フォト
リソグラフィ技術により、再配線用のフォトレジストを
図７に図示される再配線５が形成されるよう、所定形状
の開口を有するパターニングを施した後、このレジスト
によって開口された部分に電解メッキを施すことで形成
される。なお、この電解メッキにより再配線５を形成す
る状態では、表面側保護膜３の全表面上に堆積されたＵ
ＢＭ層は、ダイシングフレーム２０上に蒸着されたＵＢ
Ｍ層部分も含めてメッキ電極として残されている。
図示するように、第１の表面側保護膜３に形成された開
口部４を介して露出される接続パッド２上に再配線５を
形成する。再配線５は、フォトレジスト剥離後の表面側
保護膜３にスパッタ処理等によりＵＢＭ層を堆積させ、
この後に再配線用のフォトレジスト塗布硬化し、フォト
リソグラフィ技術により、再配線用のフォトレジストを
図７に図示される再配線５が形成されるよう、所定形状
の開口を有するパターニングを施した後、このレジスト
によって開口された部分に電解メッキを施すことで形成
される。なお、この電解メッキにより再配線５を形成す
る状態では、表面側保護膜３の全表面上に堆積されたＵ
ＢＭ層は、ダイシングフレーム２０上に蒸着されたＵＢ
Ｍ層部分も含めてメッキ電極として残されている。
【００２２】このようにして、一端が各接続パッド２に
接続され、他端が表側保護膜３上を、切断により個片化
されるモジュールの各半導体チップの中央側に延出され
る各再配線５を形成した後は、各再配線５上の上記他端
上に所定箇所にポスト（柱状電極）６を設ける。ポスト
６は、図示しないが、例えば１００〜１５０μｍ程度の
厚さでポスト形成用のフォトレジストを塗布、硬化させ
た上、各再配線５の他端の中央部を露出する開口部を形
成し、この開口部内に電解メッキを施すことで形成され
る。この電解メッキを施す際、第１の表面側保護膜３の
全表面上およびダイシングフレーム２０上に蒸着された
ＵＢＭ層が一方の電極として用いられる。なお、このメ
ッキ処理後にはポスト形成用のフォトレジストを剥離し
ておくと共に、不要部分に蒸着されたＵＢＭ層をエッチ
ングにより除去しておく。図７はこの工程が完了した状
態の拡大断面図である。
接続され、他端が表側保護膜３上を、切断により個片化
されるモジュールの各半導体チップの中央側に延出され
る各再配線５を形成した後は、各再配線５上の上記他端
上に所定箇所にポスト（柱状電極）６を設ける。ポスト
６は、図示しないが、例えば１００〜１５０μｍ程度の
厚さでポスト形成用のフォトレジストを塗布、硬化させ
た上、各再配線５の他端の中央部を露出する開口部を形
成し、この開口部内に電解メッキを施すことで形成され
る。この電解メッキを施す際、第１の表面側保護膜３の
全表面上およびダイシングフレーム２０上に蒸着された
ＵＢＭ層が一方の電極として用いられる。なお、このメ
ッキ処理後にはポスト形成用のフォトレジストを剥離し
ておくと共に、不要部分に蒸着されたＵＢＭ層をエッチ
ングにより除去しておく。図７はこの工程が完了した状
態の拡大断面図である。
【００２３】こうして、図７に図示した構造が形成され
た後は、図８に図示するように、ポスト６を覆うよう
に、各半導体チップＡ，Ｂ，Ｃの回路面全体をポリイミ
ドあるいはエポキシ等の樹脂材によってモールドして第
２の表面側保護膜７を形成する。第２の表面側保護膜７
は、ポリイミド、エポキシ等の単層からなるものでもよ
いが、これら樹脂層の積層構造としてもよい。この場
合、上述せる裏面側保護層１１、第１の表面側保護層３
および第２の表面側保護膜７は、環境変化に対応する信
頼性を確保する上で、主成分が実質的に同一な材料を含
む樹脂層で形成することが望ましい。
た後は、図８に図示するように、ポスト６を覆うよう
に、各半導体チップＡ，Ｂ，Ｃの回路面全体をポリイミ
ドあるいはエポキシ等の樹脂材によってモールドして第
２の表面側保護膜７を形成する。第２の表面側保護膜７
は、ポリイミド、エポキシ等の単層からなるものでもよ
いが、これら樹脂層の積層構造としてもよい。この場
合、上述せる裏面側保護層１１、第１の表面側保護層３
および第２の表面側保護膜７は、環境変化に対応する信
頼性を確保する上で、主成分が実質的に同一な材料を含
む樹脂層で形成することが望ましい。
【００２４】そして、この第２の表面側保護膜７を硬化
させ、次に、その上面側を研磨してポスト６の端面６ａ
（図８参照）を露出させる。露出した端面６ａについて
は、その表面の酸化膜を取り除き、そこにハンダ印刷等
のメタライズ処理を施す。この後、図１０に示すよう
に、切断面に所定厚の第１の表面側保護膜３が残るよう
にカットラインＣＬに沿ってダイシングし、これにより
半導体チップＡ，Ｂ，Ｃを１つのモジュールとする半導
体装置１０が形成される。
させ、次に、その上面側を研磨してポスト６の端面６ａ
（図８参照）を露出させる。露出した端面６ａについて
は、その表面の酸化膜を取り除き、そこにハンダ印刷等
のメタライズ処理を施す。この後、図１０に示すよう
に、切断面に所定厚の第１の表面側保護膜３が残るよう
にカットラインＣＬに沿ってダイシングし、これにより
半導体チップＡ，Ｂ，Ｃを１つのモジュールとする半導
体装置１０が形成される。
【００２５】以上説明したように、本発明の実施の一形
態によれば、種類が異なるウエハ１−１〜１−３につい
て、それぞれ背面側に裏面側保護膜１１を形成してから
個片化し、これら各ウエハから個片化された半導体チッ
プＡ，Ｂ，Ｃを良品選別してマルチチップモジュールと
なるよう並び替え、並び替えた各チップＡ，Ｂ，Ｃの表
面および側面を覆うと共に、チップ間隙を充填する第１
の表面側保護膜３を形成し、続いて再配線５、ポスト６
および第２の表面側保護膜７を設けた後、切断面に所定
厚の第１の表面側保護膜３が残るようにカットラインＣ
Ｌに沿って再度ダイシングしてマルチチップモジュール
化された半導体装置１０を形成するので、半導体装置１
０は背面、表面および側面が全て保護膜３，１１で覆わ
れることになり、この結果、チップ破損や露出面からの
水分浸透等、信頼性を低下させる要因を除去でき、信頼
性が向上する訳である。
態によれば、種類が異なるウエハ１−１〜１−３につい
て、それぞれ背面側に裏面側保護膜１１を形成してから
個片化し、これら各ウエハから個片化された半導体チッ
プＡ，Ｂ，Ｃを良品選別してマルチチップモジュールと
なるよう並び替え、並び替えた各チップＡ，Ｂ，Ｃの表
面および側面を覆うと共に、チップ間隙を充填する第１
の表面側保護膜３を形成し、続いて再配線５、ポスト６
および第２の表面側保護膜７を設けた後、切断面に所定
厚の第１の表面側保護膜３が残るようにカットラインＣ
Ｌに沿って再度ダイシングしてマルチチップモジュール
化された半導体装置１０を形成するので、半導体装置１
０は背面、表面および側面が全て保護膜３，１１で覆わ
れることになり、この結果、チップ破損や露出面からの
水分浸透等、信頼性を低下させる要因を除去でき、信頼
性が向上する訳である。
【００２６】また、この実施の形態にあっては、ダイシ
ングフレーム２０上に蒸着されたＵＢＭ層をメッキ電極
として残すようにしたので、従来のように、ウエハ１上
に別途に電極形成せずとも再配線５やポスト６を形成す
る電解メッキ処理を行うことが可能になっている。さら
に、この実施の形態では、半導体装置１０の背面、表面
および側面の全てを保護膜３，１１で覆う為、個片化さ
れた半導体装置１０をトレイに移載する時などのハンド
リングが極めて容易になる。
ングフレーム２０上に蒸着されたＵＢＭ層をメッキ電極
として残すようにしたので、従来のように、ウエハ１上
に別途に電極形成せずとも再配線５やポスト６を形成す
る電解メッキ処理を行うことが可能になっている。さら
に、この実施の形態では、半導体装置１０の背面、表面
および側面の全てを保護膜３，１１で覆う為、個片化さ
れた半導体装置１０をトレイに移載する時などのハンド
リングが極めて容易になる。
【００２７】なお、上述した実施の形態では、半導体チ
ップＡ、Ｂ、Ｃ上に形成されるポスト６の間隔をそれぞ
れの半導体チップの大きさに合わせて異なるように図示
されているが、実際には、ボンディング時の条件を均一
にするために、ほぼ均一の間隔とすることが望ましい。
その場合、保護膜上に形成される再配線５の一部を各半
導体チップＡ、Ｂ、Ｃの境界を越えて隣接の半導体チッ
プ側に延出し、その端部にポスト６を設けるようにして
もよい。
ップＡ、Ｂ、Ｃ上に形成されるポスト６の間隔をそれぞ
れの半導体チップの大きさに合わせて異なるように図示
されているが、実際には、ボンディング時の条件を均一
にするために、ほぼ均一の間隔とすることが望ましい。
その場合、保護膜上に形成される再配線５の一部を各半
導体チップＡ、Ｂ、Ｃの境界を越えて隣接の半導体チッ
プ側に延出し、その端部にポスト６を設けるようにして
もよい。
【００２８】また、上記実施の形態では、種類の異なる
複数種のウエハから切断された半導体チップを一組とし
たマルチチップモジュール化された半導体装置を形成す
る場合で説明したが、各ウエハから切断される半導体チ
ップが同一のものであっても、良品だけを選別して並び
替えたり、あるいはマルチチップモジュール間のスペー
スを広げるために並び替える場合にも適用できる。
複数種のウエハから切断された半導体チップを一組とし
たマルチチップモジュール化された半導体装置を形成す
る場合で説明したが、各ウエハから切断される半導体チ
ップが同一のものであっても、良品だけを選別して並び
替えたり、あるいはマルチチップモジュール間のスペー
スを広げるために並び替える場合にも適用できる。
【００２９】また、上記においては、個片化された半導
体チップＡ，Ｂ，Ｃをマルチチップモジュール化すべく
再配置するようにしたが、この発明はシングルチップを
製造する際にも適用可能である。すなわち、裏面側保護
膜１１を形成した後のダイシング工程において、例えば
図１１（イ）に示すように、ウエハ１をダイシングして
個片化したら、個片化された半導体チップの内から良品
のみを選別して同図（ロ）または同図（ハ）に図示する
形態で並べ替え、この後、図６以降に図示した第１の表
面側保護膜３、再配線５、ポスト６、第２の表面側保護
膜７を形成するようにしても良い。
体チップＡ，Ｂ，Ｃをマルチチップモジュール化すべく
再配置するようにしたが、この発明はシングルチップを
製造する際にも適用可能である。すなわち、裏面側保護
膜１１を形成した後のダイシング工程において、例えば
図１１（イ）に示すように、ウエハ１をダイシングして
個片化したら、個片化された半導体チップの内から良品
のみを選別して同図（ロ）または同図（ハ）に図示する
形態で並べ替え、この後、図６以降に図示した第１の表
面側保護膜３、再配線５、ポスト６、第２の表面側保護
膜７を形成するようにしても良い。
【００３０】こうした並び替えを行う際に各半導体チッ
プ間のスペースを広げる等、任意に設定することが可能
となり、ウエハ１を半導体チップに個片化して半導体装
置１０を形成する際に、各半導体装置１０の側面に形成
される第１の表面側保護膜３の厚さを充分なものにした
り、最終的に仕上がる半導体装置１０の寸法を調整する
こともできる。
プ間のスペースを広げる等、任意に設定することが可能
となり、ウエハ１を半導体チップに個片化して半導体装
置１０を形成する際に、各半導体装置１０の側面に形成
される第１の表面側保護膜３の厚さを充分なものにした
り、最終的に仕上がる半導体装置１０の寸法を調整する
こともできる。
【００３１】また、上述した実施形態では、各半導体チ
ップＡ，Ｂ，Ｃ上に再配線５を形成し、この再配線５上
にポスト６を形成する半導体装置に関するものとしたた
め、表面側保護膜を２層の積層構造としたが、本発明
は、各半導体チップＡ，Ｂ，Ｃ上に再配線５を形成せず
に直接、ポスト６を形成する半導体装置にも適用するこ
とが可能であり、その場合には、表面側保護膜を単層化
することができる。
ップＡ，Ｂ，Ｃ上に再配線５を形成し、この再配線５上
にポスト６を形成する半導体装置に関するものとしたた
め、表面側保護膜を２層の積層構造としたが、本発明
は、各半導体チップＡ，Ｂ，Ｃ上に再配線５を形成せず
に直接、ポスト６を形成する半導体装置にも適用するこ
とが可能であり、その場合には、表面側保護膜を単層化
することができる。
【００３２】本発明による半導体装置およびその製造方
法によれば、個片化された複数の半導体チップを一組と
したチップモジュールの背面を裏面側保護膜で、表面お
よびモジュール毎に個片切断される時の切断面を第１の
保護膜で、該第１の表面側保護膜上の各柱状電極間を第
２の表面側保護膜で覆うようにしたので、チップ破損や
露出面からの水分浸透等、信頼性を低下させる要因を除
去でき、信頼性を向上させつつマルチチップモジュール
化することが可能になる。
法によれば、個片化された複数の半導体チップを一組と
したチップモジュールの背面を裏面側保護膜で、表面お
よびモジュール毎に個片切断される時の切断面を第１の
保護膜で、該第１の表面側保護膜上の各柱状電極間を第
２の表面側保護膜で覆うようにしたので、チップ破損や
露出面からの水分浸透等、信頼性を低下させる要因を除
去でき、信頼性を向上させつつマルチチップモジュール
化することが可能になる。
【図１】本発明の実施の形態を説明する為の断面図であ
り、半導体装置製造工程の最初の状態を示す断面図であ
る。
り、半導体装置製造工程の最初の状態を示す断面図であ
る。
【図２】図１に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図３】図２に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図４】図３に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図５】図４に続く半導体装置の製造工程を説明する為
の断面図である。。
の断面図である。。
【図６】図５に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図７】図６に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図８】図７に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図９】図８に続く半導体装置の製造工程を説明する為
の断面図である。
の断面図である。
【図１０】図９に続く半導体装置の製造工程を説明する
為の断面図である。
為の断面図である。
【図１１】変形例を説明するための平面図である。
【図１２】従来例の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図１３】図１２に続く工程を説明するための断面図で
ある。
ある。
【図１４】図１３に続く工程を説明するための断面図で
ある。
ある。
【図１５】図１４に続く工程を説明するための断面図で
ある。
ある。
１ ウエハ
２ 接続パッド
３ 第１の表面側保護膜（第２の保護膜）
４ 開口部
５ 再配線路
６ ポスト
７ 第２の表面側保護膜
１０ 半導体装置
１１ 裏面側保護膜（第１の保護膜）
２０ ダイシングフレーム
２１ ダイシングテープ
フロントページの続き
(56)参考文献 特開2000−68271（ＪＰ，Ａ)
特開 平11−330250（ＪＰ，Ａ)
特開 平11−214434（ＪＰ，Ａ)
特開 平10−303363（ＪＰ，Ａ)
特開 平８−70081（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 23/12
H01L 23/52
H01L 25/04
H01L 25/18
Claims (10)
- 【請求項１】 複数の半導体チップを含み、一面に各半
導体チップに対応して形成された複数の柱状電極が外部
に接続可能にそれぞれその表面を露出して配置された半
導体装置であって、それぞれが、複数の接続パッドを有
する表面と、前記表面に対応する裏面と、前記表面及び
裏面間に位置する側面とを有する複数の半導体チップを
一組として構成され、前記各半導体チップの前記表面お
よび前記側面を覆い、前記各接続パッドを露出する開口
部を有する第１の表面側保護膜と、前記第１の表面側保
護膜上に、それぞれ対応する前記接続パッドに接続され
て形成された複数の柱状電極と、前記第１の表面側保護
膜上の前記各柱状電極間に形成された第２の表面側保護
膜と、少なくとも前記各半導体チップの裏面を覆って形
成された裏面側保護膜と、 を具備してなり、前記各柱状電極の表面は保護膜に覆わ
れず外部に露出されていることを特徴とする半導体装
置。 - 【請求項２】 複数の半導体チップを含み、一面に各半
導体チップに対応して形成された複数の柱状電極が外部
に接続可能にそれぞれその表面を露出して配置された半
導体装置であって、それぞれが、複数の接続パッドを有
する表面と、前記表面に対応する裏面と、前記表面及び
裏面間に位置する側面とを有する複数の半導体チップを
一組として構成され、前記各半導体チップの前記表面お
よび前記側面を覆い、前記各接続パッドを露出する開口
部を有する第１の表面側保護膜と、前記第１の表面側保
護膜上に、それぞれ対応する前記接続パッドに接続され
て形成された複数の再配線と、前記再配線上に形成され
た柱状電極と、前記第１の表面側保護膜上の前記各柱状
電極間に形成された第２の表面側保護膜と、少なくとも
前記各半導体チップの裏面を覆って形成された裏面側保
護膜と、 を具備してなり、前記各柱状電極の表面は保護膜に覆わ
れず外部に露出されていることを特徴とする半導体装
置。 - 【請求項３】 請求項１または２に記載の発明におい
て、前記裏面側保護膜は前記半導体チップの裏面のみを
覆っていることを特徴とする半導体装置。 - 【請求項４】 請求項１または２に記載の発明におい
て、前記第１の表面側保護膜および前記第２の表面側保
護膜は、同一な材料を含むことを特徴とする半導体装
置。 - 【請求項５】 請求項１または２に記載の発明におい
て、前記各柱状電極の表面はメタライズ処理が施されて
いることを特徴とする半導体装置。 - 【請求項６】 複数の半導体チップを含み、一面に各半
導体チップに対応して形成された複数の柱状電極が外部
に接続可能にそれぞれその表面を露出して配置された半
導体装置の製造方法であって、 接続パッドが形成された複数のウエハの背面を覆う裏面
側保護膜を形成する第１の工程と、 各ウエハをチップに個片化し、複数のチップを一組とし
たチップモジュールに並び替える第２の工程と、 前記チップモジュールの表面および側面を覆う第１の表
面側保護膜を形成する第３の工程と、 前記第１の表面側保護膜上に、前記接続パッドに接続さ
れた柱状電極を形成する第４の工程と、 前記チップモジュールの前記表面を覆う前記第１の表面
側保護膜上および前記各柱状電極上に第２の表面側保護
膜を形成する第５の工程と、 前記第２の表面側保護膜の上面を研磨して前記柱状電極
を露出する第６の工程と、 前記第１の表面側保護膜が切断面に残るように、前記チ
ップ間隔より狭い幅で前記チップモジュールを個片に切
断する第７の工程と、 を具備し、前記各柱状電極の表面が保護膜により被覆さ
れず外部に露出されていることを特徴とする半導体装置
の製造方法。 - 【請求項７】 複数の半導体チップを含み、一面に各半
導体チップに対応して形成された複数の柱状電極が外部
に接続可能にそれぞれその表面を露出して配置された半
導体装置の製造方法であって、 接続パッドが形成されたウエハの背面を覆う裏面側保護
膜を形成する第１の工程と、 各ウエハをチップに個片化し、複数のチップを一組とし
たチップモジュールに並び替える第２の工程と、 前記チップモジュールの表面および側面を覆う第１の表
面側保護膜を形成する第３の工程と、 前記第１の表面側保護膜上に、前記接続パッドに接続さ
れた再配線を形成する第４の工程と、 前記再配線上に柱状電極を形成する第５の工程と、 前記再配線上、前記柱状電極上および前記チップモジュ
ールの前記表面を覆う前記第１の表面側保護膜上に第２
の表面側保護膜を形成する第６の工程と、 前記第２の表面側保護膜の上面を研磨して前記柱状電極
を露出する第７の工程と、 前記第１の表面側保護膜が切断面に残るように、前記チ
ップ間隔より狭い幅で前記チップモジュールを個片に切
断する第８の工程と、 を具備し、前記各柱状電極の表面が保護膜により被覆さ
れず外部に露出されていることを特徴とする半導体装置
の製造方法。 - 【請求項８】 請求項６または７に記載の発明におい
て、前記第２の工程はダイシングテープ上に並び替える
ことを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項６または７に記載の発明におい
て、前記第１の表面側保護膜はスピンコート法、印刷法
または塗布法により形成することを特徴とする半導体装
置の製造方法。 - 【請求項１０】 請求項６または７に記載の発明におい
て、前記柱状電極を露出した後、該柱状電極の酸化膜を
取り除き、メタライズ処理を施す工程を含むことを特徴
とする半導体装置の製造方法。
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