KR20140043859A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20140043859A
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헤이즈-피터 월츠
윤승욱
판디 씨 마리무투
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스태츠 칩팩, 엘티디.
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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Abstract

반도체 디바이스는 다수 반도체 다이를 포함하는 반도체 웨이퍼를 갖는다. 절연층이 반도체 웨이퍼 상에 형성된다. 절연층의 일부는 반도체 다이 활성 표면의 일부는 노출시키도록 LDA에 의해 제거된다. 제 1 전도성 층이 반도체 다이 활성 표면의 접촉 패드 상에 형성된다. 반도체 웨이퍼는 반도체 다이를 분리시키도록 분할된다. 반도체 다이는 반도체 다이 활성 표면이 캐리어로부터 옵셋되는 상태로 캐리어 상에 위치된다. 봉지재가 반도체 다이 측부 및 활성 표면의 노출된 부분을 커버하도록 반도체 다이 및 캐리어 상에 증착된다. 상호접속 구조체가 전도성 층 상에 형성된다. 선택적으로, MUF 재료가 반도체 다이 측부 및 활성 표면의 노출된 부분 상에 증착된다.

Description

반도체 디바이스 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MAKING A SEMICONDUCTOR DEVICE}
본 출원은 이곳에 참조된 2012년 10월 2일 출원된 미합중국 가출원 제 61/744,699호에 대한 우선권을 주장한다.
본 발명은 일반적으로 반도체 디바이스, 특히 팬-아웃 웨이퍼 레벨 칩 스케일 패키지(fan-out wafer level chip scale package)(Fo-WLCSP)에서 반도체 다이의 측부 및 활성 표면의 노출된 일부 상에 봉지재가 증착된 반도체 디바이스 및 그 증착 방법에 관한 것이다.
반도체 디바이스는 일반적으로 현대의 전자 제품에서 공통적으로 발견된다. 반도체 디바이스는 전기 부품의 숫자와 밀도에 따라 다양하다. 개별 반도체 디바이스는 일반적으로 전기 부품, 예를 들어, 발광 다이오드 (LED), 작은 신호 트랜지스터, 레지스터, 커패시터, 인덕터 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)중 한 종류를 포함한다. 집적 반도체 디바이스는 일반적으로 수백에서 수백만의 전기 부품이 포함된다. 집적 반도체 디바이스의 예로는 마이크로 컨트롤러, 마이크로 프로세서, 부하 연결 장치 (CCDs), 태양 전지, 및 디지털 마이크로-미러 장치(DMDs)를 포함한다.
반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 송신 및 수신, 전자 장치 제어, 태양 광의 전기 변환, 텔레비젼 디스플레이를 위한 영상 프로젝션 생성과 같은 다양한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터 및 소비자 제품 분야에서 발견된다. 반도체 디바이스는 또한 군사 응용 프로그램, 항공, 자동차, 산업 컨트롤러, 및 사무 장비에서 찾아 볼 수 있다.
반도체 디바이스는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 구조는 전기장 또는 베이스 전류를 인가하거나 또는 도핑 과정을 통해 그 전기 전도성이 조작될 수 있게 한다. 도핑은 반도체 재료에 불순물을 도입하여 반도체 디바이스의 전도성을 조절하거나 제어한다.
반도체 디바이스는 능동(active) 및 수동(passive) 전기 구조물을 포함하고 있다. 양극성 및 전계 효과 트랜지스터를 포함하는 능동 구조물은 전기 전류의 흐름을 제어한다. 전기장 또는 베이스 전류의 도핑 및 인가 레벨을 변화시킴으로써, 트랜지스터는 전기 전류의 흐름을 증진하거나 제한한다. 레지스터, 커패시터, 및 인덕터를 포함하는 수동 구조물은 다양한 전기적 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 형성한다. 수동 및 능동 구조물은 전기적으로 연결되어 회로를 형성하고, 이 회로는 반도체 디바이스가 고속 작동 및 기타 유용한 기능을 수행할 수 있도록 한다.
반도체 디바이스는 일반적으로 두 개의 복잡한 제조 공정, 즉 프런트 엔드 제조공정(front-end manufacturing)및 백 엔드 제조공정(back-end manufacturing)을 사용하여 제조되며, 각 공정은 잠재적으로 수백 개의 공정을 포함한다. 프런트 엔드 제조공정은 반도체 웨이퍼의 표면에 다수의 다이를 형성하는 것을 포함한다. 각 반도체 다이는 일반적으로 동일하며, 전기적으로 연결되는 능동 및 수동 부품에 의해 형성된 회로를 포함한다. 백 엔드 제조공정은 구조적 지지와 주변 절연을 제공하기 위해 완성된 웨이퍼로부터 개별 반도체 다이를 분리하고 이 다이를 패키징하는 것을 포함한다. 여기서 사용되는 용어 "반도체 다이"는 단어의 단수형과 복수형 모두를 의미하며, 따라서, 하나의 반도체 디바이스 및 여러 반도체 디바이스 모두를 지칭할 수 있다.
반도체 제조의 하나의 목표는 더 작은 반도체 디바이스를 생산하는 것이다. 더 작은 장치는 일반적으로 적은 전력을 소비하고, 고성능을 가지며, 보다 효율적으로 생산될 수 있다. 또한, 더 작은 반도체 디바이스는 더 작은 풋 프린트(smaller footprint)를 갖추고 있어, 더 작은 최종 제품에 대해 바람직하다. 더 작은 반도체 다이 크기는 프런트 엔드 공정의 개선에 의해 성취될 수 있어, 작고, 높은 밀도의 능동 및 수동 부품을 갖는 반도체 다이를 얻을 수 있게 한다. 백 엔드 공정은 전기적 상호연결 및 패키징 재료의 개선에 의해 더 작은 풋 프린트를 갖는 반도체 디바이스 패키지가 될 수 있게 한다.
반도체 다이는 전형적으로 전기적 상호접속, 구조적 지지 및 다이의 환경적 보호를 위해서 반도체 반도체 패키지내에 인클로즈(enclosed)된다. 반도체는 반도체 다이의 일부가, 특히 다이를 장착하는 표면이 외부 요소에 노출되는 경우 손상 또는 열화될 수 있다. 예를 들면, 반도체 다이는 취급 및 빛에의 노출 동안 손상 또는 열화될 수 있다.
반도체 패키지 내에서 반도체 다이를 보호할 필요성이 존재한다. 따라서, 일 실시예에서, 본 발명은 반도체 디바이스 제조 방법에 관한 것으로, 그 방법은, 다수 반도체 다이를 포함하는 반도체 웨이퍼를 제공하고, 반도체 웨이퍼 상에 절연층을 형성하고, 반도체 다이 활성 표면의 일부를 노출시키도록 절연층의 일부를 제거하고, 반도체 다이를 분리하도록 반도체 웨이퍼를 분할하고, 그리고 반도체 다이의 측부 및 반도체 다이 활성 표면의 노출된 부분을 커버하도록 봉지재를 반도체 다이 상에 증착 시키는 것을 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 디바이스 제조 방법에 관한 것으로서, 그 방법은, 반도체 다이를 제공하고, 반도체 다이 상에 절연층을 형성하고, 반도체 다이 표면 일부를 노출시키도록 절연층의 일부를 제거하고, 그리고 반도체 다이의 측부 및 반도체 다이 활성 표면의 노출된 부분을 커버하도록 반도체 다이 상에 봉지재를 증착시키는 것을 포함한다.
다른 하나의 실시예에서, 본 발명은 반도체 디바이스에 관한 것으로, 그 반도체 디바이스는, 반도체 다이와, 반도체 다이 표면 일부에 절연층이 없는 상태로 반도체 다이 상에 형성된 절연층을 포함한다. 봉지재가 반도체 다이 측부 및 절연층이 없는 반도체 다이 표면 일부를 커버하도록 반도체 다이 상에 증착된다.
다른 하나의 실시예에서, 본 발명은 반도체 디바이스에 관한 것으로, 그 반도체 디바이스는, 반도체 다이와, 반도체 다이 표면 일부에 절연층이 없는 상태로 반도체 다이 상에 형성된 절연층을 포함한다. 봉지재가 반도체 다이 절연층이 없는 반도체 다이 표면 일부를 커버하도록 반도체 다이 상에 증착된다.
다른 하나의 실시예에서, 본 발명은, 반도체 디바이스 제조 방법에 관한 것으로, 그 방법은, 기판을 제공하고, 반도체 다이를 기판에 장착시키고, 몰더 언더필 재료를 반도체 다이 측면 및 반도체 다이 노출 표면사에 증착시키고, 그리고 봉지재를 몰더 언더필 재료 상에 증착시키는 것을 포함한다.
도 1은 표면에 상이한 형태의 패키지가 장착된 프린트 회로 기판(PCB)을 도시하는 도면.
도 2a-2c는 상기 프린트 회로 기판에 장착된 대표적인 반도체 패키지의 다른 상세 사항을 도시하는 도면.
도 3a-3d는 쏘우(saw) 스트리트에 의해 분리된 다수 반도체 다이를 갖는 반도체 웨이퍼를 도시하는 도면.
도 4a-4e는 WLCSP에서 반도체 다이의 측부 및 활성 표면의 노출된 일부 상에 봉지재를 증착시키는 공정을 도시하는 도면.
도 5는 봉지재로 커버된 반도체 다이의 측부 및 활성 표면의 노출된 일부를 구비한 WLCSP를 도시하는 도면.
도 6a-6c는 쏘우 스트리트에 의해 분리된 다수 반도체 다이를 구비한 반도체 웨이퍼를 도시하는 도면.
도 7a-7e는 WLCSP에서 반도체 다이의 측부 및 활성 표면의 노출된 일부 상에 봉지재를 증착시키는 또 다른 공정을 도시하는 도면.
도 8은 봉지재로 커버된 반도체 다이의 측부 및 활성 표면의 노출된 일부를 구비한 WLCSP를 도시하는 도면.
도 9a-9h는 WLCSP에서 반도체 다이의 측부 및 활성 표면의 노출된 일부에 MUF 재료를 증착시키는 공정을 도시하는 도면.
도 10은 MUF 재료로 커버된 반도체 다이의 측부 및 활성 표면의 노출된 일부를 구비한 WLCSP를 도시하는 도면.
도 11은 반도체 디이 및 기판 사이에 위치된 MUF 재료를 도시하는 도면.
도 12는 MUF 재료로 커버된 반도체 다이의 측부 및 활성 표면의 노출된 일부를 구비한 또 다른 WLCSP를 도시하는 도면.
본 발명은 도면을 참조하여 다음의 설명에서 하나 이상의 실시예를 기술하고, 여기서 같은 참조부호는 동일하거나 유사한 요소를 나타낸다. 본 발명은 발명의 목적 달성을 위한 최선의 모드를 기준으로 설명되었지만, 본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는, 그 대안, 수정 및 등가물등이 첨부된 청구 범위에 의해 한정되고, 그 등가물 등이 다음의 설명과 도면에 의해 지지되는 본 발명의 사상 및 범주 내에 포함될 수 있다는 것을 의도한다는 것을 이해할 것이다.
반도체 디바이스는 일반적으로 두 개의 복잡한 제조 공정, 즉 프런트 엔드 제조공정 및 백 엔드 제조공정을 사용하여 제조된다. 프런트 엔드 제조공정은 반도체 웨이퍼의 표면에 복 수개의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동의 전기 부품을 포함한다. 트랜지스터 및 다이오드 등의 능동 전기 부품은 전기 전류의 흐름을 제어할 수 있다. 커패시터, 인덕터, 레지스터, 및 변압기 등의 수동 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 형성한다.
수동 및 능동 부품은 도핑, 증착, 포토리소그래피(photolithography), 에칭, 그리고 평탄화(planarization)를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입 또는 열 확산 등의 기술에 의해 반도체 물질 내에 불순물을 유입시킨다. 이 도핑 공정은, 전기장 또는 베이스 전류에 응답하여 반도체 물질의 전도성을 다이나믹하게 변경시킴에 의해 능동 장치에서 반도체 물질의 전기 전도성을 수정한다. 트랜지스터는 전기장 또는 베이스 전류의 적용에 따라 트랜지스터가 전기 전류의 흐름을 향상시키거나 제한하는데 필요하도록 배열된 도핑의 형태 및 정도를 변화시키는 영역을 포함한다.
능동 및 수동 부품은 서로 다른 전기적 특성을 갖는 물질의 층으로 형성된다. 이 층들은 증착되는 물질의 종류에 따라 부분적으로 결정된 다양한 증착 기술에 의해 형성될 수 있다. 예를 들어, 박막 증착은 화학 기상 증착(CVD), 물리 기상 증착(PVD), 전해 도금(electrolytic plating), 무전해 도금 공정(electroless plating processes)을 포함할 수 있다. 각 층은 일반적으로 능동 부품, 수동 부품, 또는 부품들 사이의 전기적 연결의 부분들을 형성하도록 패턴화된다.
백 엔드 제조공정은 완성된 웨이퍼를 개별 반도체 다이로 절단 또는 분할하고, 구조적 지지와 외부 절연을 위한 반도체 다이로 패키징하는 것을 의미한다. 반도체 다이를 분할하기 위해, 웨이퍼가 쏘우 스트리트 또는 스크라이브로 불리는 웨이퍼의 비기능적 지역을 따라 계산되어 절단된다. 웨이퍼는 레이저 절단 공구 또는 쏘우 블레이드를 사용하여 분할된다. 분할 후, 개별 반도체 다이는 다른 시스템 부품과 상호연결되기 위한 핀이나 접촉 패드를 포함하는 패키지 기판에 장착된다. 그리고 반도체 다이 상에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기적 연결은 납땜 범프, 스터드 범프, 전도성 페이스트, 또는 와이어본드(wirebonds)로 만들 수 있다. 봉지제 또는 다른 몰딩 재료는 물리적 지지와 전기 절연을 제공하기 위해 패키지 위에 증착된다. 그리고, 완성된 패키지는 전기적 시스템에 삽입되고 반도체 디바이스의 기능이 다른 시스템 부품에 사용할 수 있게 제조된다.
도 1은 전자 장치(50)를 도시하며, 이 전자 장치는 그 표면에 장착된 복수의 반도체 패키지를 갖는 칩 캐리어 기판 또는 인쇄 회로 기판(PCB)(52)을 갖는다. 전자 장치(50)는 적용에 따라, 한 형태의 반도체 패키지 또는 여러 형태의 반도체 패키지를 가질 수 있다. 다른 형태의 반도체 패키지가 설명을 목적으로 도 2에 도시된다.
전자 장치(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템(stand-alone system)이 될 수 있다. 선택적으로, 전자 장치(50)는 더 큰 시스템의 하위 부품이 될 수 있다. 예를 들어, 전자 장치(50)는 휴대 전화, 개인 디지털 보조장치(PDA), 디지털 비디오 카메라(DVC), 또는 기타 전자 통신 장치의 일부가 될 수 있다. 선택적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드가 될 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, 응용 프로그램 특정 집적 회로 (ASIC), 논리 회로, 아날로그 회로, RF 회로, 개별 장치, 또는 기타 반도체 다이 또는 전기 부품을 포함할 수 있다. 소형화 및 중량 감소는 시장에서 인정될 제품에 대하여 필수적이다. 반도체 디바이스들 사이의 거리는 더 높은 밀도를 달성하기 위해 감소 되어야만 한다.
도 1에서, PCB(52)는 PCB에 장착된 반도체 패키지의 구조적 지지와 전기적 상호연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 다른 적절한 금속 증착 프로세스를 사용하여 PCB(52)의 표면상에 또는 PCB(52)의 층 내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착 부품, 및 다른 외부 시스템 부품 간의 전기적 통신을 위하여 제공된다. 트레이스(54)는 또한 각각의 반도체 패키지에 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 두 개의 패키지 레벨(packaging levels)을 갖는다. 제 1 패키지 레벨은 반도체 다이를 중간 캐리어에 기계적 및 전기적으로 부착하기 위한 기술이다. 제 2 패키지 레벨은 중간 캐리어를 PCB에 기계적 및 전기적으로 부착하기 위한 기술을 포함한다. 다른 실시예들에서, 반도체 디바이스는 다이가 PCB에 기계적 및 전기적으로 직접 장착되는 제 1 패키지 레벨만을 가질 수 있다.
설명을 위해, 본드 와이어 패키지(56) 및 플립 칩(58)을 포함하는 제 1 레벨 패키지의 여러 형태가 PCB(52) 상에 도시된다. 또한, 볼 그리드 어레이 (BGA) (60), 범프 칩 캐리어 (BCC)(62), 듀얼 인-라인 패키지 (DIP)(64), 랜드 그리드 어레이 (LGA)(66), 멀티 칩 모듈 (MCM)(68), 쿼드 플랫 무연 패키지 (QFN)(70), 및 쿼드 플랫 패키지(72)를 포함하는, 제 2 레벨 패키지의 여러 형태가 PCB(52) 상에 장착되어 도시된다. 시스템의 요구 사항에 따라, 제 1 및 제 2 레벨의 패키지 형태의 임의의 조합뿐만 아니라 다른 전자 부품의 조합으로 구성된 반도체 패키지의 조합이 PCB(52)에 연결될 수 있다. 다른 실시예에서, 전자 장치(50)는 여러 상호연결된 패키지를 포함할 수 있으나, 일부 실시예에서는, 하나의 연결된 반도체 패키지를 포함한다. 하나의 기판 위에 하나 이상의 반도체 패키지를 결합하여, 제조업자는 미리 만든 부품을 전자 장치 및 시스템에 통합할 수 있다. 반도체 패키지는 정교한 기능성을 포함하기 때문에, 전자 장치는 저렴한 부품 및 현대화된 제조 공정을 사용하여 제조될 수 있다. 그 결과 장치는 실패할 가능성이 줄고 제조 비용이 적어져 소비자들에게 낮은 비용으로 제공할 수 있다.
도 2a-2c는 예시적인 반도체 패키지를 보여준다. 도 3a는 PCB (52)에 장착된 DIP (64)를 더 자세히 보여준다. 반도체 다이(74)는 다이 내에 형성되어 다이의 전기적 설계에 따라 전기적으로 상호연결되는, 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 능동 영역을 포함한다.
어, 회로는 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 반도체 다이(74)의 능동 영역 내에 형성된 다른 회로 요소를 포함할 수 있다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 또는 은(Ag)과 같은 전도성 물질의 하나 이상의 층이고, 반도체 다이 (74) 내에 형성된 회로 요소에 전기적으로 연결된다. DIP(64)의 조립 동안, 반도체 다이(74)는 금 -실리콘 공정 층, 또는 열 에폭시 또는 에폭시 수지와 같은 접착 물질을 사용하여 중간 캐리어(78)에 장착된다. 패키지 몸체는 중합체나 세라믹 등의 절연성의 패키지 물질을 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74)와 PCB (52) 사이의 전기적 상호연결을 제공한다. 봉지제(84)는 수분과 입자가 패키지에 들어가는 것과 반도체 다이(74) 또는 본드 와이어(82)가 오염되는 것을 방지함으로써 주위 환경 보호를 위해 패키지 위에 증착된다.
도 2b는 PCB (52)에 장착된 BCC(62)를 더 자세히 보여준다. 반도체 다이(88)는 언더필(underfill) 또는 에폭시-수지 접착 물질(92)을 사용하여 캐리어 (90)에 장착된다. 본드 와이어(94)는 접촉 패드(96 와 98) 사이의 제 1 레벨 패키지 상호연결을 제공한다. 성형 화합물 또는 봉지제(100)는 장치에 대한 물리적 지지와 전기 절연을 제공하기 위해 반도체 다이(88)와 본드 와이어(94) 위에 증착된다. 접촉 패드(102)는 산화를 방지하기 위해 전해 도금 또는 무전해 도금과 같은 적합한 금속 증착 프로세스를 사용하여 PCB (52)의 표면상에 형성된다. 접촉 패드(102)는 PCB(52)에서 하나 이상의 전도성 신호 트레이스(54)에 전기적으로 연결된다. 범프(104)는 BCC (62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다.
도 2c에서, 반도체 다이(58)는 플립 칩 형태의 제 1 레벨 패키지를 갖는 중간 캐리어(106)를 향해 아래로 장착된다. 반도체 다이(58)의 능동 영역(108)은 다이의 전기적 설계에 따라 형성된 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함한다. 예를 들어, 회로는 능동 영역 (108) 내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 커패시터, 레지스터, 및 다른 회로 요소를 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해 전기적 및 기계적으로 캐리어(106)에 연결된다.
BGA(60)는 범프(112)를 사용하여 BGA 형태의 제 2 레벨 패키지를 갖는 PCB(52)에 전기적 및 기계적으로 연결된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해 PCB(52)에서 전도성 신호 트레이스(54)에 전기적으로 연결된다. 몰딩 화합물 또는 봉지제(116)는 장치에 대한 물리적 지지와 전기 절연을 제공하기 위에 반도체 다이(58)와 캐리어(106) 상에 증착된다. 플립 칩 반도체 디바이스는 신호 전파 거리를 줄이고, 낮은 커패시턴스, 및 전체 회로 성능을 향상시키기 위해, 반도체 다이(58) 상의 능동 장치로부터 PCB(52) 상의 전도성 트랙을 향해 짧은 전기 전도성 통로를 제공한다. 다른 실시예에서, 반도체 다이(58)는 중간 캐리어(106)가 없는 플립 칩 형태의 제 1 레벨 패키지를 사용하여 PCB(52)에 기계적 및 전기적으로 직접 연결될 수 있다.
도 3a는 구조적 지지를 위한, 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물, 또는 탄화 규소 등의 베이스 기판 물질(122)을 갖는 반도체 웨이퍼(120)를 보여준다. 복수의 반도체 다이 또는 부품(124)은 비-능동, 다이 사이의 웨이퍼 지역(inter-die wafer area), 또는 상술한 바와 같은 쏘우 스트리트(126)에 의해 분할된 웨이퍼 (120) 상에 형성된다. 쏘우 스트리트(126)는 반도체 웨이퍼(120)를 개별 반도체 다이(124)로 분할하는 커팅 영역을 제공한다. 일 실시예에서, 반도체다이(120)는 직경이 200-300 mm이다.
도 3b는 반도체 웨이퍼(120)의 일부 단면도를 보여준다. 각 반도체 다이(124)는, 다이 내에 형성되어 다이의 전기적 설계 및 기능에 따라 전기적으로 상호연결된 능동 장치, 수동 장치, 전도성 층 및 유전체 층으로 구현된 아날로그 또는 디지털 회로를 포함하는 후방 표면(128) 및 능동 표면(130)을 포함한다. 예를 들어, 회로는 디지털 신호 프로세서(DSP), ASIC, 메모리 또는 기타 신호 처리 회로 등의 아날로그 회로 또는 디지털 회로를 구현하기 위해 능동 표면(130) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 요소를 포함할 수 있다. 반도체 다이(124)는 RF 신호 처리를 위한, 인덕터, 커패시터 및 레지스터 등의 집적 수동 장치(IPDs)를 포함할 수 있다.
전기 전도성 층(132)은 PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 다른 적절한 금속 증착 프로세스를 사용하여 능동 표면(130) 상에 형성된다. 전도성 층 (132)은 Al, Cu, Sn, Ni, Au, Ag, 또는 다른 적절한 전기 전도성 물질 중 하나 이상의 층이 될 수 있다. 전도성 층(132)은 능동 표면(130) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다. 전도성 층(132)은 도 4b에 도시된 바와 같이, 접촉 패드로서 반도체 다이(124)의 가장자리로부터 나란하게 제 1 거리에 배치될 수 있다. 선택적으로, 전도성 층(132)은, 접촉 패드의 제 1 행이 다이의 가장자리로부터 제 1 거리에 배치되고 접촉 패드의 제 2 행이 다이의 가장자리로부터 제 2 거리에 배치되는 방식으로, 여러 행으로 옵셋 되는 접촉 패드로서 형성될 수 있다.
제 1 절연 또는 패시베이션 층(134)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 신터링, 또는 열적 산화를 사용하여 반도체 다이(124)의 활성 표면(130)과 전도성 층(132) 상에 형성된다. 절연 층(134)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈 펜톡시드(Ta2O5), 산화 알루미늄(Al2O3), 하푸늄옥사이드(HfO2), 벤도사이클로뷰텐(BCB), 폴리이마이드(PI), 폴리벤족사졸(PBO)와 폴리머의 하나 이상의 층, 또는 이와 유사한 구조 및 절연 특성을 갖는 다른 물질을 포함한다.
전기 전도성 층 또는 재분배(RDL)층(136)이 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 제 1 절연층(134상에 형성된다. 전도성 층(136)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기 도전 재료로 구성된 하나 이상의 층일 수 있다. 전도성 층(136)의 일부는 반도체 다이(124)의 전도성 층(132)에 전기적으로 연결된다. 전도성 층(136)의 다른 부분은 반도체 다이(124)의 디자인 및 기능에 따라서 전기적으로 공통되거나 또는 전기적으로 분리될 수 있다.
제 2 절연 또는 패시베이션 층(134)가 전도성 층(136) 및 제 1 절연층(134) 상에 형성된다. 멀티플 절연층(134) 및 전도성 층(136)은 반도체 다이(124)의 활성 표면 상에 형성될 수 있다. 패시배이션 또는 RDL 결함을 찾기 위해 표면 검사가 수행될 수 있다.
절연층(134)의 일부가 반도체 다이(124)의 표면 에지를 따라서 전도성 층(132) 및 활성 표면(130)의 부분(140)을 노출시키도록 레이저(138)를 사용하는 레이저 직접 어블레이션(raser direct ablation)(LDA)에 의해 제거된다. 즉, 반도체 다이(124)의 표면 에지를 따라서 활성 표면(130)의 부분(140)은 절연층(134)이 없다. 선택적으로, 절연층(134)의 일부는 반도체 다이(124)의 표면 에지를 따라서 전도성 층(132) 및 활성 표면(130)의 부분(140)을 노출시키도록 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해 제거된다.
도 3c에서, 전기 전도성 층(142)이 최종 리패시베이션 후에 PVD, CVD, 증발, 전해 도금, 무전해 도금, 또는 다른 적절한 금속 증착 공정을 이용하여 전도성 층(132) 및 절연층(134)의 노출된 부분 상에 형성된다. 전도성 층(142)은 Al, Cu, Sn, Ni, Au, Ag, 텅스템(W), 또는 다른 적절한 전기 전도성 재료 일 수 있다. 전도성 층(142)은 전도성 층(132)에 전기적으로 연결된 UBM 이다. UBM(142)은 부착 층, 배리어 층 및 시드 또는 습식 층을 구비한 멀디-금속 스택(stack) 일 수 있다. 부착 층은 전도성 층(132) 상에 형성되고, 티타늄(Ti), 티타늄 니트라이드(TiN), 티타늄 텅스템(TiW), Al, 또는 크롬(Cr) 일 수 있다. 배리어 층은 부착층 상에 형성되고, Ni, NiV, 백금(Pt), 팔라듐(Pd), TiW, 또는 크롬 구리(CrCu) 일 수 있다. 배리어층은 Cu의 다이 활성 영역으로의 확산을 방지한다. 시드층은 배리어층 상에 형성되고 Cu, Ni, NiV, Au, 또는 Al 일 수 있다. UBM(142)은 납땜 확산에 대한 배리어 및 납땜 습윤성을 위한 시드층을 제공할 뿐 아니라 저 저항성 상호접속을 전도성 층(132)에 제공한다.
도 3d에서, 반도체 웨이퍼(120)는 쏘우 블래이드 또는 레이저 절삭 공구(144)를 이용하여 쏘우 스트리트를 통하여 개별적인 반도체 다이(124)로 분할된다.
도 4a-4e는 도 1 및 도 2a-2c와 관련하여, WLCSP에서 반도체 다이의 측부 및 활성 표면의 노출된 부분상에 봉지재를 증착시키는 공정을 도시하고 있다. 도 4a는 실리콘, 폴리머, 베릴늄 옥사이드, 글래스, 또는 구조적 지지를 위한 다른 적절한 저-비용, 강성 재료와 같은 희생 베이스 재료를 포함하는 캐리어 또는 임시 기판(150)의 일부에 대한 횡단면도이다. 인터페이스 층 또는 더불-사이드 테이프(152)가 임시 부착 본딩 필름, 에칭-정지 층, 또는 열 릴리즈 층으로서 캐리어(150) 상에 형성된다. 캐리어(150)는 멀티플 반도체 다이(124)에 대한 용량을 구비한 큰 라운드 또는 직사각형 패널(300mm 보다 큰) 일 수 있다.
도 3d로부터의 반도체 다이(124)가, 절연층(134)가 캐리어를 향한 상태에서, 예를 들면, 픽 앤 플래이스 작업으로 캐리어(150) 및 인터페이스 층(152)에 장착된다. 도 4b는 재구성된 웨이퍼(153)으로서 캐리어(150)의 인터페이스 층(152)에 장착된 반도체 다이(124)를 도시하고 있다. 반도체 다이(124)의 활성 표면(130)은 인터페이스 층과 접하는 절연층(134) 및/또는 전도성 층(142)의 성질에 의해 인터페이스 층(152)로부터 떨어져 유지되거아 옵셋 되는데, 즉, 활성 표면(130)의 부분(140)과 인터페이스 층(152) 사이에는 갭이 존재한다.
도 4c에서, 봉지재 또는 몰딩 화합물(154)이 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 반도체 다이(124) 및 캐리어(150) 상에 증착된다. 봉지재(154)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(154)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다. 특히, 봉지재(154)는 반도체 다이(124) 측부를 따라서 활성 표면(130) 및 인터페이스 층(152) 사이의 갭에 위치하고, 따라서 반도체 다이의 표면 에지를 따라서 절연층(134)까지 반도체 다이의 측부와 활성 표면(130)의 노출된 부분(140)을 커버한다. 따라서, 봉지재(154)는 반도체 다이(124)의 적어도 5 표면, 즉, 4 측부 표면과 반도체 다이의 활성 표면(130)의 부분(140)을 커버하거나 그 부분들과 접촉한다.
도 4d에서, 캐리어(150) 및 인터페이스 층(152)이 절연층(134) 및 전도성 층(142)을 노출시키도록 화학적 에칭, 기계적 필링, 화학 기계적 평탄화(CMP), 기계적 그라인딩, 열적 릴리즈, 자외선 적외선 스캐닝, 또는 습식 스트라이핑에 의해 제거된다. 봉지재(154)의 일부는 레이저(156)를 사용하는 LDA에 의해 제거된다. 선택적으로, 봉지재(154)의 일부는 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해 제거된다. 반도체 다이의 측부 뿐 아니라 반도체 다이(124)의 표면 에지를 따르는 활성 표면(130)의 부분(140)은 특히 반도체 다이의 표면 장착시에 수율을 증가시키 위한 보호 패널로서 봉지재(154)에 의해 커버된 상태로 잔류한다. 봉지재(154)는 또한 반도체 다이(124)를 빛 노출로 인한 열화로부터 보호한다. 반도체 다이(124)는 플라즈마, 습식 용매, 산화 구리 또는 건식 클리닝의 하나 이상의 단계로 절연층(134) 및 전도성 층(142)의 클리닝에 의해 전기적 시험을 위해 준비된다.
도 4e에서, 전기 전도성 범프 재료가 증발, 전기 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 전도성 층(142) 상에 증착된다. 일 실시예에서, 범프 재료는 볼 드롭 스텐실(stencil), 즉, 어떤 마스크도 요구되지 않는 방법으로 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(142)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(160)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow) 된다. 일부 적용에서, 범프(160)는 전도성 층(142)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우 된다. 범프(160)는 또한 전도성 층(142)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프(160)는 전도성 층(142) 상에 형성될 수 있는 상호연결 구조의 한 유형을 나타낸다. 상호연결 구조는 또한 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호연결을 사용할 수 있다. 레이저 마킹이 범프 형성 전후에, 또는 캐리어(150) 제거 후에 수행될 수 있다.
반도체 다이(124)는 쏘우 블래이드 또는 레이저 절삭 공구(162)를 이용하여 봉지재(154)를 통해 개별적인 내장 웨이퍼 레벨 볼 그리드 어래이(eWLB) 또는 웨이퍼-레벨 칩 스케일 패키지(WLCSP)(164)로 분할된다. 도 5는 분할 후의 WLCSP(164)를 도시하고 있다. 일 실시예에서, WLCSP(164)는 0.4 mm의 피치를 갖는 3.0 x 2.6 x 0.7 mm 치수를 갖는다. 반도체 다이(124)는 외부 상호상호 접속을 위해 전도성 범프(160)에 전기적으로 연결된다. 봉지재(154)는 반도체 다이(124)의 측부 및 활성 표면(130)의 부분(140)을 커버하여 반도체 다이의 측부 및 표면 에지를 보호하고, 특히 반도체 다이의 표면 장착시에 제조 수율을 증가시킨다. 봉지재(154)는 또한 반도체 다이(124)를 빛에의 노출로 인한 열화로 부터 보호 한다. WLCSP(164)는 분할 전후에 전기적 테스팅을 거친다.
도 6a-6c는 도 3a와 유사하게, 실리콘, 게르마늄, 비화 갈륨, 인화 인듐, 또는 실리콘 카바이드와 같은 구조적 지지를 위한 베이스 기판 재료(172)를 갖는 반도체 웨이퍼(170)에 대한 다른 하나의 실시예를 도시하고 있다. 다수 반도체 다이 또는 부품들(174)이 전술한 바와 같이, 비-활성, 인터-다이 웨이퍼 영역 또는 쏘우 스트리트(176)에 의해 분리된 웨이퍼(170) 상에 형성된다. 쏘우 스트리트(176)는 반도체 웨이퍼(170)를 개별적인 반도체 다이(174)로 분할하기 위한 절삭 영역을 제공한다. 일 실시예에서, 반도체 웨이퍼(170)는 200-300 mm의 직경을 갖는다.
도 6a는 반도체 웨이퍼(170)의 일부에 대한 횡단면도이다. 각 반도체 다이(174)는 다이내에 형성되고 다이의 전기적 설계 및 기능에 따라서 전기적으로 상호 접속된 능동 소자, 수동 소자, 전도성 층 및 절연층으로 구현된 아날로그 또는 디지털 회로를 포함하는 배면(178) 및 활성 표면(180)을 갖는다. 예를 들면, 회로는 DSP, ASIC, 메모리와 같은 아날로그 회로 또는 디지털 회로, 또는 기타 신호 처리 회로를 구현하기 위해. 활성 표면(210) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 소자를 포함할 수 있다. 반도체 다이(204)는 RF 신호 처리를 위해 인덕터, 커패시터 및 저항기와 같은 IPDs를 포함할 수 있다.
전기 전도성 층(182)은 PVD, CVD, 전기 도금, 무전해 도금 공정, 또는 다른 적당한 금속 증착 공정을 사용하여 활성 표면(180) 상에 형성된다. 전도성 층(182)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적합한 전기 전도성 물질의 하나 이상의 층이 될 수 있다. 전도성 층(182)은 활성 표면(180) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다. 전도성 층(182)는 도 6a에 도시된 바와 같이, 반도체 다이(174)의 에지로부터 제 1 거리 만큼 나란하게 위치된 접촉 패드로서 형성될 수 있다. 선택적으로, 전도성 층(182)은, 접촉 패드의 제 1 로우가 반도체 다이 에지로부터 제 1 거리에 위치되고 제 1 로우와 교번하는 접촉 패드의 제 2 로우가 반도체 다이 에지로부터 제 2 거리에 위치하는 멀티 로우에서 옵셋되는 접촉 패드로서 형성될 수 있다.
전도성 층(184)이 PVD, CVD, 증발, 전해 도금, 무전해 도금, 또는 다른 적절한 금속 증착 공정을 이용하여 전도성 층(182) 상에 형성된다. 전도성 층(184)은 Al, Cu, Sn, Ni, Au, Ag, 텅스템(W), 또는 다른 적절한 전기 전도성 재료 일 수 있다. 전도성 층(184)은 전도성 층(132)에 전기적으로 연결된 UBM 이다. UBM(184)은 부착 층, 배리어 층 및 시드 또는 습식 층을 구비한 멀티-금속 스택(stack) 일 수 있다. 부착 층은 전도성 층(182) 상에 형성되고, Ti, TiN, TiW, Al, 또는 Cr 일 수 있다. 배리어 층은 부착층 상에 형성되고, Ni, NiV, Pt, Pd, TiW, 또는 CrCu 일 수 있다. 배리어층은 Cu의 다이 활성 영역으로의 확산을 방지한다. 시드 층은 배리어층 상에 형성되고 Cu, Ni, NiV, Au, 또는 Al 일 수 있다. UBM(184)은 납땜 확산에 대한 배리어 및 납땜 습윤성을 위한 시드층을 제공할 뿐 아니라 저 저항성 상호접속을 전도성 층(182)에 제공한다.
도 6b에서, 제 1 절연 또는 패시베이션 층(186)이 PVD, CVD, 인쇄, 스핀 코팅, 스프래이 코팅, 신터링, 또는 열적 산화를 사용하여 반도체 다이(174) 및 전도성 층(184) 상에 형성되는데, 즉, 패시베이션이 UBM(184) 형성 후에 발생한다. 절연 층(186)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, HfO2, BCB, PI, PBO, 폴리머의 하나 이상의 층, 또는 이와 유사한 구조 및 절연 특성을 갖는 다른 물질을 포함한다.
전기 전도성 층 또는 재분배(RDL)층(188)이 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 제 1 절연층(186)상에 형성된다. 전도성 층(188)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기 도전 재료로 구성된 하나 이상의 층일 수 있다. 전도성 층(188)의 일부는 반도체 다이(174)의 전도성 층(182)에 전기적으로 연결된다. 전도성 층(188)의 다른 부분은 반도체 다이(174)의 디자인 및 기능에 따라서 전기적으로 공통되거나 또는 전기적으로 분리될 수 있다.
제 2 절연 또는 패시베이션 층(186)이 전도성 층(188) 및 제 1 절연층(186) 상에 형성된다. 멀티플 절연층(186) 및 전도성 층(188)이 반도체 다이(174)의 활성 표면(180) 상에 형성될 수 있다. 패시베이션 또는 RLD 결함을 찾기 위해서 표면 검사가 수행될 수 있다.
절연층(186)의 일부가 전도성 층(184) 및 반도체 다이(174)의 표면 에지를 따르는 활성 표면(180)의 부분(192)을 노출시키도록 레이저(190)를 사용하는 LDA에 의해 제거된다. 즉, 반도체 다이(174)의 표면 에지를 따르는 활성 표면(180)의 부분(192)은 절연층(186)이 없다. 선택적으로, 절연층(186)의 일부가 도전성 층(182) 및 반도체 다이(174)의 표면 에지를 따르는 활성 표면(180)의 부분(192)을 노출시키도록 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해 제거된다.
도 6c에서, 반도체 웨이퍼(170)는 쏘우 블래이드 또는 레이저 절삭 공구(194)를 사용하여 쏘우 스트리트를 통해 개별적인 반도체 다이(174)로 분할된다.
도 7a-7e는 도 1 및 도 2a-2c와 관련하여, WLCSP에서 반도체 다이의 측부 및 활성 표면의 노출된 부분상에 봉지재를 증착시키는 다른 하나의 공정을 도시하고 있다. 도 7a는 실리콘, 폴리머, 베릴늄 옥사이드, 글래스, 또는 구조적 지지를 위한 다른 적절한 저-비용, 강성 재료와 같은 희생 베이스 재료를 포함하는 캐리어 또는 임시 기판(200)의 일부에 대한 횡단면도이다. 인터페이스 층 또는 더불-사이드 테이프(202)가 임시 부착 본딩 필름, 에칭-정지 층, 또는 열 릴리즈 층으로서 캐리어(200) 상에 형성된다. 캐리어(200)는 멀티플 반도체 다이(174)에 대한 용량을 구비한 큰 라운드 또는 직사각형 패널(300mm 보다 큰) 일 수 있다.
도 6c로부터의 반도체 다이(174)가, 절연층(186)이 캐리어를 향한 상태에서, 예를 들면, 픽 앤 플래이스 작업으로 캐리어(200) 및 인터페이스 층(202)에 장착된다. 도 7b는 재구성된 웨이퍼(203)으로서 캐리어(200)의 인터페이스 층(202)에 장착된 반도체 다이(174)를 도시하고 있다. 반도체 다이(174)의 활성 표면(180)은 인터페이스 층과 접하는 절연층(186)의 성질에 의해 인터페이스 층(202)로부터 떨어져 유지되거아 옵셋 되는데, 즉, 활성 표면(180)의 부분(192)과 인터페이스 층(202) 사이에는 갭이 존재한다.
도 7c에서, 봉지재 또는 몰딩 화합물(204)이 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 반도체 다이(174) 및 캐리어(200) 상에 증착된다. 봉지재(204)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(204)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다. 특히, 봉지재(204)는 반도체 다이(174) 측부를 따라서 활성 표면(180) 및 인터페이스 층(202) 사이의 갭에 위치하고, 따라서 반도체 다이의 표면 에지를 따라서 절연층(186)까지 반도체 다이의 측부와 활성 표면(180)의 노출된 부분(192)을 커버한다. 따라서, 봉지재(204)는 반도체 다이(174)의 적어도 5 표면, 즉, 4 측부 표면과 반도체 다이의 활성 표면(180)의 부분(192)을 커버하거나 그 부분들과 접촉한다.
도 7d에서, 캐리어(200) 및 인터페이스 층(202)이 절연층(186) 및 전도성 층(184)을 노출시키도록 화학적 에칭, 기계적 필링, 화학 기계적 평탄화(CMP), 기계적 그라인딩, 열적 릴리즈, 자외선 적외선 스캐닝, 또는 습식 스트라이핑에 의해 제거된다. 봉지재(204)의 일부는 레이저(206)를 사용하는 LDA에 의해 제거된다. 선택적으로, 봉지재(204)의 일부는 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해 제거된다. 반도체 다이의 측부 뿐 아니라 반도체 다이(174)의 표면 에지를 따르는 활성 표면(180)의 부분(192)은 특히 반도체 다이의 표면 장착시에 수율을 증가시키기 위한 보호 패널로서 봉지재(204)에 의해 커버된 상태로 잔류한다. 봉지재(204)는 또한 반도체 다이(174)를 빛 노출로 인한 열화로부터 보호한다. 반도체 다이(174)는 플라즈마, 습식 용매, 산화 구리 또는 건식 클리닝의 하나 이상의 단계로 절연층(186) 및 전도성 층(184)의 클리닝에 의해 전기적 시험을 위해 준비된다.
도 7e에서, 전기 전도성 범프 재료가 증발, 전기 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 전도성 층(184) 상에 증착된다. 일 실시예에서, 범프 재료는 볼 드롭 스텐실(stencil), 즉, 어떤 마스크도 요구되지 않는 방법으로 증착된다. 범프 재료는선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(184)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(210)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow)된다. 일부 적용에서, 범프(210)는 전도성 층(184)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우된다. 범프(210)는 또한 전도성 층(184)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프(210)는 전도성 층(184) 상에 형성될 수 있는 상호연결 구조의 한 유형을 나타낸다. 상호연결 구조는 또한 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호연결을 사용할 수 있다. 레이저 마킹이 범프 형성 전후에, 또는 캐리어(200) 제거 후에 수행될 수 있다.
반도체 다이(174)는 쏘우 블래이드 또는 레이저 절삭 공구(212)를 이용하여 봉지재(204)를 통해 개별적인 eWLB 또는 WLCSP(214)로 분할된다. 도 8은 분할 후의 WLCSP(214)를 도시하고 있다. 일 실시예에서, WLCSP(214)는 0.4 mm의 피치를 갖는 3.0 x 2.6 x 0.7 mm 치수를 갖는다. 반도체 다이(174)는 외부 상호상호 접속을 위해 전도성 범프(210)에 전기적으로 연결된다. 봉지재(204)는 반도체 다이(174)의 측부 및 활성 표면(180)의 부분(192)을 커버하여 반도체 다이의 측부 및 표면 에지를 보호하고, 특히 반도체 다이의 표면 장착시에 제조 수율을 증가시킨다. 봉지재(204)는 또한 반도체 다이(174)를 빛에의 노출로 인한 열화로 부터 보호 한다. WLCSP(214)는 분할 전후에 전기적 테스팅을 거친다.
도 9a-9h는 도 1 및 도 2a-2c와 관련하여, WLCSP에서 반도체 다이 측부 및 활성 표면의 노출된 부분상에 MUF 재료를 증착시키는 공정을 도시하고 있다. 도 9a는 도 3a와 유사하게, 반도체 웨이퍼로부터의 반도체 다이(220)를 도시하는데, 반도체 다이는, 다이내에 형성되고 다이의 전기적 설계 및 기능에 따라서 전기적으로 상호 접속된 능동 소자, 수동 소자, 전도성 층 및 절연층으로 구현된 아날로그 또는 디지털 회로를 포함하는 배면(222) 및 활성 표면(224)을 갖는다. 예를 들면, 회로는 DSP, ASIC, 메모리와 같은 아날로그 회로 또는 디지털 회로, 또는 기타 신호 처리 회로를 구현하기 위해. 활성 표면(224) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 소자를 포함할 수 있다. 반도체 다이(220)는 RF 신호 처리를 위해 인덕터, 커패시터 및 저항기와 같은 IPDs를 포함할 수 있다. 일 실시예에서, 반도체 다이(220)는 플립칩형 반도체 다이이다.
전기 전도성 층(226)이 PVD, CVD, 전해 도금, 무전해 도금과 또는 다른 적절한 금속 증착 공정을 이용하여 활성 표면(224) 상에 형성된다. 전도성 층(226)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기 도전 재료로 구성된 하나 이상의 층일 수 있다. 전도성 층(226)은 활성 표면(224) 상의 회로에 전기적으로 연결된 접촉 패드로서 작용한다.
전기 전도성 층(228)이 스퍼터링, 전해 도금 및 무전해 도금과 같은 패터닝 및 금속 증착 공정을 이용하여 전도성 층(226) 상에 형성된다. 전도성 층(228)은 Al, Cu, Sn, Ni, Au, Ag, W 또는 다른 적절한 전기 도전 재료일 수 있다. 전도성 층(228)은 전도성 층(226)에 전기적으로 연결된 UBM 이다. UBM(228)은 부착 층, 배리어 층 및 시드 또는 습식 층을 구비한 멀티-금속 스택(stack) 일 수 있다. 부착 층은 전도성 층(226) 상에 형성되고, Ti, TiN, TiW, Al, 또는 Cr 일 수 있다. 배리어 층은 부착층 상에 형성되고, Ni, NiV, Pt, Pd, TiW, 또는 CrCu 일 수 있다. 배리어층은 Cu의 다이 활성 영역으로의 확산을 방지한다. 시드층은 배리어층 상에 형성되고 Cu, Ni, NiV, Au, 또는 Al 일 수 있다. UBM(228)은 납땜 확산에 대한 배리어 및 납땜 습윤성을 위한 시드층을 제공할 뿐 아니라 저 저항성 상호접속을 전도성 층(226)에 제공한다.
전기 전도성 범프 재료는 증발, 전기 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 전도성 층(228) 상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(228)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(230)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow)된다. 일부 적용에서, 범프(230)는 전도성 층(228)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우된다. 범프(230)는 또한 전도성 층(228)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프(230)는 전도성 층(228) 상에 형성될 수 있는 상호연결 구조의 한 유형을 나타낸다. 상호연결 구조는 또한 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호연결을 사용할 수 있다.
반도체 다이(220)는 범프(230)가 기판을 향한 상태에서 예를 들면, 픽 앤 플래이스 작업으로 기판(232)에 장착된다. 기판(232)은 기판을 통한 종횡 상호접속을 위한 전도성 트래이스(234)를 포함한다. 도 9b는 범프(230)가 금속학적으로 그리고 전기적으로 전도성 트래이스(234)에 본딩된 상태로 재구성된 웨이퍼(236)로서 기판(232)에 장착된 반도체 다이(220)를 도시하고 있다. 반도체 다이(220)의 활성 표면(224)은 범프(230)의 성질에 의해 기판(232)으로부터 떨어져 유지되거아 옵셋 되는데, 즉, 활성 표면(224)의 부분(238)과 기판(232) 사이에는 갭이 존재한다. 기판(232)은 멀티플 반도체 다이(220)에 대해 용량을 구비한 큰 둥근 또는 직사각형 패널(300 mm 보다 큰) 패널 일 수 있다.
도 9c에서, 몰드 언더필(MUF) 재료(240)가 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 성형 언더필, 또는 다른 적당한 인가 공정을 이용하여 반도체 다이(220) 및 기판(232) 상에 증착된다. MUF 재료(240)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. MUF 재료(240)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다. 특히, MUF 재료(240)는 반도체 다이 측부를 따라서 활성 표면(224) 및 기판(232) 사이의 갭에 위치하고, 따라서 반도체 다이의 표면 에지를 따라서 반도체 다이의 측부와 활성 표면(224)의 노출된 부분(238)을 커버한다.
도 9d에서 반도체 다이(220)는 쏘우 불래이드 또는 레이저 절삭 공구(239)를 사용하여 MUF 재료(240) 및 기판(232)을 통하여 개별적인 반도체 다이 및 기판 유니트로 분할된다.
도 9e는 실리콘, 폴리머, 베릴늄 옥사이드, 글래스, 또는 구조적 지지를 위한 다른 적절한 저-비용, 강성 재료와 같은 희생 베이스 재료를 포함하는 캐리어 또는 임시 기판(242)의 일부에 대한 횡단면도이다. 인터페이스 층 또는 더불-사이드 테이프(243)가 임시 부착 본딩 필름, 에칭-정지 층, 또는 열 릴리즈 층으로서 캐리어(242) 상에 형성된다. 캐리어(242)는 멀티플 반도체 다이(220) 및 기판(232) 유니트 대한 용량을 구비한 큰 라운드 또는 직사각형 패널(300mm 보다 큰) 일 수 있다.
반도체 다이(220) 및 기판(232) 유니트는 기판이 캐리어를 향한 상태에서, 예를 들면, 픽 앤 플래이스 작업으로 캐리어(242) 및 인터페이스 층(243)에 장착된다. 도 9f는 캐리어(242)의 인터페이스 층(243)에 장착된 반도체 다이(222) 및 기판(232)을 도시하고 있다.
봉지재 또는 몰딩 화합물(244)이 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 MUF 재료(240), 기판(232) 및 캐리어(242) 상에 증착된다. 봉지재(244)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(244)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다.
도 9g에서, 캐리어(242) 및 인터페이스 층(243)이 기판(232) 및 봉지재(244)를 노출시키도록 화학적 에칭, 기계적 필링, 화학 기계적 평탄화(CMP), 기계적 그라인딩, 열적 릴리즈, 자외선 적외선 스캐닝, 또는 습식 스트라이핑에 의해 제거된다. 봉지재(244)의 일부는 레이저(245)를 이용하는 LDA에 의해 제거된다. 선택적으로, 봉지재(244)의 일부는 패턴화된 포토레지스트 층을 통한 에칭 공정에 의해 제거된다.
도 9h에서, 전기 전도성 범프 재료가 증발, 전기 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 반도체 다이(220) 맞은 편의 기판(232)의 전도성 층(234) 상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(234)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(246)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow)된다. 일부 적용에서, 범프(246)는 전도성 층(234)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우된다. 범프(246)는 또한 전도성 층(234)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프(246)는 전도성 층(234) 상에 형성될 수 있는 상호연결 구조의 한 유형을 나타낸다. 상호연결 구조는 또한 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호연결을 사용할 수 있다.
레이저 마킹이 범프 형성 전후에, 또는 캐리어(242) 제거 후에 수행될 수 있다. 조립체는 플라즈마 클리닝 및 플럭스 인쇄를 거친다.
반도체 다이(222)는 쏘우 블래이드 또는 레이저 절삭 공구(248)를 이용하여 봉지재(244)를 통해 개별적인 eWLB 또는 WLCSP(250)로 분할된다. 도 10은 분할 후의 WLCSP(250)를 도시하고 있다. 일 실시예에서, WLCSP(250)는 0.4 mm의 피치를 갖는 3.0 x 2.6 x 0.7 mm 치수를 갖는다. 반도체 다이(220)는 외부 상호상호 접속을 위해 기판(2332) 및 범프(246)에 전기적으로 연결된다. MUF 재료(240)는 반도체 다이(220)의 측부 및 활성 표면(224)의 부분(238)을 커버하여 반도체 다이의 측부 및 표면 에지를 보호하고, 특히 반도체 다이의 표면 장착시에 제조 수율을 증가시킨다. MUF 재료(240)는 또한 반도체 다이(220)를 빛에의 노출로 인한 열화로 부터 보호 한다. WLCSP(250)는 분할 전후에 전기적 테스팅을 거친다.
도 11은, 도 10과 유사하게, MUF 재료가 반도체 다이 측면을 커버하는 반도체 다이(220) 및 봉지재(244) 아래에 위치된 상태의 WLCSP(254)에 대한 실시예를 도시하고 있다.
도 12는, 도 3a와 유사하게, 다이내에 형성되고 다이의 전기적 설계 및 기능에 따라서 전기적으로 상호 접속된 능동 소자, 수동 소자, 전도성 층 및 절연층으로 구현된 아날로그 또는 디지털 회로를 포함하는 배면(262) 및 활성 표면(264)을 갖는 반도체 웨이퍼로부터의 반도체 다이(260)에 대한 다른 하나의 실시예를 도시하고 있다. 예를 들면, 회로는 DSP, ASIC, 메모리와 같은 아날로그 회로 또는 디지털 회로, 또는 기타 신호 처리 회로를 구현하기 위해. 활성 표면(264) 내에 형성된 하나 이상의 트랜지스터, 다이오드 및 기타 회로 소자를 포함할 수 있다. 반도체 다이(260)는 RF 신호 처리를 위해 인덕터, 커패시터 및 저항기와 같은 IPDs를 포함할 수 있다. 일 실시예에서, 반도체 다이(260)는 와이어 본드형 반도체 다이 이다.
전기 전도성 층(266)은 PVD, CVD, 전기 도금, 무전해 도금 공정, 또는 다른 적당한 금속 증착 공정을 사용하여 활성 표면(264) 상에 형성된다. 전도성 층(266)은 Al, Cu, Sn, Ni, Au, Ag, 또는 기타 적합한 전기 전도성 물질의 하나 이상의 층이 될 수 있다. 전도성 층(266)은 활성 표면(264) 상의 회로에 전기적으로 연결된 접촉 패드로서 작동한다.
반도체 다이(260)는 도 9a-9b와 유사하게, 에폭시 수지와 같은 다이 부착재(270)로 기판(268)에 장착된다. 기판(268)은 기판을 통한 종횡 상호접속을 위한 전도성 트래이스(272)를 포함한다. 본드 와이어(274)가 반도체 다이(260)의 전도성 층(266) 및 기판(268) 상의 도전성 트래이스(272) 사이에 형성된다. 기판(268)은 머티플 반도체 다이(260)에 대한 용량을 갖는 큰 둥근 또는 직사각형 패널(300 mm 보다 큰) 일 수 있다.
봉지재 또는 몰딩 화합물(276)이, 도 9c와 유사하게, 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 반도체 다이(260) 및 기판(268)상에 증착된다. 봉지재(276)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(276)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다.
반도체 다이(260)는 도 9d와 유사하게, 봉지재(276) 및 기판(268)을 통하여 분할된다. 분할된 반도체 다이(260) 및 기판(260)은 도 9e와 유사하게, 캐리어에 장착된다. 봉지재 또는 몰딩 화합물(278)이, 도 9f와 유사하게, 페이스트 인쇄, 압축 성형, 트랜스퍼 성형, 액체 밀봉 성형, 진공 라미네이션, 스핀 코팅, 또는 다른 적당한 어플리케이터를 사용하여 봉지재(276) 및 기판(268)상에 증착된다. 봉지재(278)는 필러를 갖는 에폭시 수지, 필러를 갖는 에폭시 아크릴레이트, 또는 적절한 필러를 갖는 폴리머와 같은, 폴리머 복합 재료일 수 있다. 봉지재(278)는 비 전도성이며, 외부 요소와 오염으로부터 반도체 디바이스를 환경적으로 보호한다. 캐리어가 제거된다.
전기 전도성 범프 재료가 증발, 전기 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 반도체 다이(260) 맞은 편의 기판(268)의 전도성 층(272) 상에 증착된다. 범프 재료는 선택적인 플럭스 용액과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납, 및 이들의 조합이 될 수 있다. 예를 들어, 범프 재료는 공정 Sn/Pb, 고-리드 솔더(high-lead solder) 또는 무연 솔더(lead-free solder)가 될 수 있다. 범프 재료는 적절한 부착 또는 접합 공정을 사용하여 전도성 층(272)에 접착된다. 일 실시예에서, 범프 재료는 볼 또는 범프(280)를 형성하기 위해 재료를 그 융점 이상으로 가열하여 리플로우(reflow) 된다. 일부 적용에서, 범프(280)는 전도성 층(272)에 대한 전기 접촉을 향상시키기 위해 2차 리플로우 된다. 범프(280)는 또한 전도성 층(272)에 압축 접착되거나 또는 열압축 접착될 수 있다. 범프(280)는 전도성 층(272) 상에 형성될 수 있는 상호연결 구조의 한 유형을 나타낸다. 상호연결 구조는 또한 스터드 범프, 마이크로 범프, 또는 기타 전기적 상호연결을 사용할 수 있다.
레이저 마킹이 범프 형성 전후에, 또는 캐리어(150) 제거 후에 수행될 수 있다. 조립체는 플라즈마 클리닝 및 플럭스 인쇄를 거친다.
반도체 다이(260)는 봉지재(244)를 통하여 0.4 mm의 피치는 갖는 3.0 x 2.6 x 0.7 mm 치수의 개별적인 eWLB 또는 WLCSP(282)로 분할된다. 반도체 다이(260)는 외부 상호접속을 위해 기판(268) 및 범프(280)에 전기적으로 연결된다. 봉지재(276)는 반도체 다이(260)의 측면을 커버하여 반도체 다이의 표면 에지를 보호하고 특히 반도체 다이 표면을 장착할 때에 제조 주율을 증가시킨다.
본 발명의 하나 이상의 실시예가 상세하게 기술되었지만, 당업자는 다음의 첨부된 청구범위내에서 그들 실시예에 변형 및 변화가 가능함을 이해할 것이다.

Claims (15)

  1. 반도체 디바이스 제조 방법에 있어서,
    다수의 반도체 다이를 포함하는 반도체 웨이퍼를 제공하는 단계;
    상기 반도체 웨이퍼 상에 절연층을 형성하는 단계;
    상기 반도체 다이의 활성 표면의 일부를 노출시키도록 절연층의 일부를 제거하는 단계;
    상기 반도체 다이를 분리하도록 상기 반도체 웨이퍼를 싱귤레이팅(singulating)하는 단계; 및
    상기 반도체 다이의 일측부 및 상기 반도체 다이의 활성 표면의 노출된 부분을 커버하도록 상기 반도체 다이 상에 봉지재(encapsulant)를 증착시키는 단계;를 포함하는 반도체 디바이스 제조 방법.
  2. 제 1항에 있어서,
    상기 반도체 다이의 활성 표면 위 접촉 패드 상에 전도성 층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  3. 제 1항에 있어서,
    상기 절연층 내에 전도성 층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  4. 제 1항에 있어서,
    레이저 직접 어블레이션(laser direct ablation)에 의해 상기 절연층의 일부를 제거하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  5. 반도체 디바이스 제조 방법에 있어서,
    반도체 다이를 제공하는 단계;
    상기 반도체 다이 상에 절연층을 형성하는 단계;
    상기 반도체 다이의 표면 일부를 노출시키도록 상기 절연층의 일부를 제거하는 단계;
    상기 반도체 다이의 일측부 및 상기 반도체 다이의 활성 표면의 노출된 부분을 커버하도록 상기 반도체 다이 상에 봉지재(encapsulant)를 증착시키는 단계를 포함하는 반도체 디바이스 제조 방법.
  6. 제 5항에 있어서,
    캐리어를 제공하는 단계;
    상기 반도체 다이의 표면이 상기 캐리어로부터 옵셋된 상태로 상기 반도체 다이를 상기 캐리어 상에 위치시키는 단계;
    상기 반도체 다이의 일측부 및 상기 반도체 다이의 활성 표면의 노출된 부분을 커버하도록 상기 반도체 다이 및 캐리어 상에 봉지재를 증착시키는 단계; 및
    상기 캐리어를 제거하는 단계;를 더 포함하는 반도체 디바이스 제조 방법.
  7. 제 5항에 있어서,
    상기 반도체 다이의 활성 표면 위 접촉 패드 상에 전도성 층을 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  8. 제 7항에 있어서,
    상기 전도성 층 상에 상호접속 구조체를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  9. 제 5항에 있어서,
    전도성 층을 상기 절연층 내에 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
  10. 반도체 디바이스에 있어서,
    반도체 다이;
    상기 반도체 다이의 표면 일부가 절연층이 없는 상태로 상기 반도체 다이 상에 형성된 절연층; 및
    상기 반도체 다이의 일측부 및 상기 절연층이 없는 상기 반도체 다이의 표면 일부를 커버하도록 상기 반도체 다이 상에 증착된 봉지재;를 포함하는 반도체 디바이스.
  11. 제 10항에 있어서,
    상기 절연층과 상기 반도체 다이의 표면 위 접촉 패드 상에 형성된 전도성 층을 더 포함하는 반도체 디바이스.
  12. 제 10항에 있어서,
    상기 반도체 다이의 표면 위 접촉 패드 상에 형성된 전도성 층을 더 포함하는 반도체 디바이스.
  13. 제 12항에 있어서,
    상기 전도성 층 상에 형성된 상호접속 구조체를 더 포함하는 반도체 디바이스.
  14. 제 10항에 있어서,
    상기 봉지재는 상기 반도체 다이의 적어도 5 표면과 접촉하는 반도체 디바이스.
  15. 제 10항에 있어서,
    상기 절연층 내에 형성된 전도성 층을 더 포함하는 반도체 디바이스.

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