DE102015122294B4 - Isolierter Die - Google Patents

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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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Abstract

Packung (1200), die Folgendes aufweist:• einen isolierten Chip (100) aufweisend einen Halbleiterchip (102), der mindestens ein Chippad (106) aufweist und eine elektrisch isolierende Schicht (104), die mindestens einen Teil des Halbleiterchips (102) umgibt;• ein Kapselungsmittel (1000), das mindestens einen Teil des isolierten Chips (100) kapselt;wobei das Kapselungsmittel (1000) einen Montagesockel (1002), auf den ein Boden des isolierten Chips (100) montiert ist, aufweist, und eine Abdeckung (1004), die eine Oberseite des isolierten Chips (100) bedeckt, aufweist;wobei die Abdeckung (1004) eine seitlich umgebende Struktur (2100) aufweist, die einen Hohlraum, in den der isolierte Chip (100) eingebettet ist, begrenzt;wobei die Abdeckung (1004) mindestens eine obere Schicht (2500, 2502) aufweist, die eine obere Oberfläche des isolierten Chips (100) bedeckt;wobei die mindestens eine obere Schicht (2500, 2502) zusätzlich eine obere Oberfläche der seitlich umgebenden Struktur (2100) bedeckt;wobei die mindestens eine obere Schicht (2500, 2502) eine untere elektrisch isolierende obere Schicht (2500) aufweist, die die obere Oberfläche des isolierten Chips (100) direkt bedeckt.

Description

  • Allgemeiner Stand der Technik
  • Technisches Gebiet
  • Verschiedene Ausführungsformen beziehen sich allgemein auf einen isolierten Chip, Packungen und Verfahren zur Herstellung von Packungen.
  • Beschreibung des Stands der Technik
  • Packungen können als gekapselte elektronische Chips mit elektrischen Verbindungen bezeichnet werden, die aus dem Kapselungsmittel herausragen und an einer elektronischen Peripherie befestigt sind, zum Beispiel auf einem Chipträger, wie beispielsweise einer Leiterplatte.
  • Insbesondere elektronische Leistungspackungen, zum Beispiel Halbbrückenschaltungen oder Stromsensoren, können Halbleiterchips umfassen, die in einer elektrisch isolierten Art und Weise angebracht werden müssen (insbesondere im Hinblick auf benachbarte Leiterbahnen, andere Chips oder andere elektrische Potentiale in der Umgebung). Herkömmlicherweise werden Halbleiterchips über nicht leitende Kleberkörper auf einem Montagesockel, um Isolierung von mindestens einem Metallpad auf dem Halbleiterchip bereitzustellen. Auch ein Massen-Kapselungsmittel (zum Beispiel ein Mold oder ein Laminat aus einem dielektrischen Kunststoffmaterial) kann zu der elektrischen Isolierung beitragen.
  • Es ist jedoch schwierig, Eigenschaften solcher elektrisch isolierenden Klebstoffkörper präzise anzupassen (insbesondere in Bezug auf Abmessungen, Prozessstabilität, usw.). Zudem weisen viele herkömmlich verwendete Klebematerialien unzureichende elektrisch isolierende Eigenschaften auf, insbesondere wenn eine hohe Durchschlagfestigkeit erforderlich ist. Folglich können herkömmliche Packungen unter dem Problem leiden, das unter unerwünschten Umständen, wie beispielsweise Delaminierung, unerwünschte Kriechströme zwischen einem verkapselten elektronischen Chip und einer weiteren elektrisch leitenden Struktur (wie beispielsweise einem anderen elektronischen Chip, einer Leiterbahn, einer Durchkontaktierung, usw.) der Packung fließen können, welches die Zuverlässigkeit der Packung verschlechtern kann.
  • US 2004/0113283 A1 offenbart ein Herstellungsverfahren auf Wafer-Ebene zur Herstellung von Halbleiterkomponenten, wie z.B. Chip-Scale-Packages, BGA-Bausteine und DDC-Bausteine. Ferner sind Komponenten beschrieben, bei denen Oberflächen zum Schutz durch Polymerschichten geschützt sind.
  • US 2008/0265383 A1 offenbart ein Werkstück aus mindestens zwei Halbleiterchips mit zumindest teilweise freiliegenden Hauptflächen und elektrisch leitenden Schichten mit darauf angeordneter Formmasse zum Schutz vor elektromagnetischer Strahlung.
  • US 2008/0173988 A1 offenbart ein Halbleiter-Leistungsmodul, welches ein Leistungssubstrat, einen darauf angeordneten Leistungshalbleiterchip und mindestens einen Logik-Halbleiter- oder Treiberchip mit einer aktiven Vorderseite aufweist. Der Logik-Halbleiterchip weist eine rückseitige Parylene-Beschichtung auf.
  • Es kann ein Bedarf an einem Chip und einer Packung mit einem Chip bestehen, welche eine hohe Durchschlagfestigkeit und einen zuverlässigen Schutz gegen Kriechströme bereitstellen. Zusätzlich oder alternativ kann auch ein Bedarf an einem Chip und einer Packung mit einem Chip bestehen, welche in einem robusten und effizienten Herstellungsverfahren herstellbar sind und einen zuverlässigen Schutz des Chips während der Verarbeitung bieten.
  • Gemäß einem Ausführungsbeispiel wird ein elektrisch isolierter Chip bereitgestellt, der einen Halbleiterchip umfasst (beispielsweise einen „nackten“, unverpackten Die, der direkt von einem Halbleiter-Wafer vereinzelt wurde), umfassend mindestens ein Chippad (beispielsweise ein metallisches Chippad) und eine elektrisch isolierende Schicht, die mindestens einen Teil (insbesondere mindestens 60%, genauer mindestens 90% einer Außenfläche) des Halbleiterchips umhüllt (insbesondere abdeckt, insbesondere im direkten Kontakt mit dem Halbleitermaterial des Halbleiterchips abdeckt).
  • Gemäß einem weiteren Ausführungsbeispiel wird ein Verfahren zur Herstellung eines isolierten Chips bereitgestellt, das Verfahren umfassend das Bereitstellen eines Halbleiterchips, der mindestens ein Chippad umfasst, und das Umgeben (insbesondere das Beschichten, genauer konformes Beschichten) mindestens eines Teils des Halbleiterchips (insbesondere einschließlich der Seitenflächen des Halbleiterchips) mit einer elektrisch isolierenden Schicht.
  • Gemäß noch einem weiteren Ausführungsbeispiel wird eine Packung bereitgestellt, die einen isolierten Chip, der die oben genannten Merkmale aufweist, und ein Kapselungsmittel umfasst, das mindestens einen Teil des isolierten Chips (insbesondere mindestens einen Teil der elektrisch isolierenden Schicht) einkapselt.
  • Gemäß noch einem weiteren Ausführungsbeispiel wird ein Verfahren zur Herstellung einer Packung bereitgestellt, das Verfahren umfassend die Herstellung eines isolierten Chips durch ein Verfahren, das die oben genannten Merkmale aufweist, und das Einkapseln von mindestens einem Teil des isolierten Chips durch ein Kapselungsmittel.
  • Gemäß noch einem weiteren Ausführungsbeispiel wird eine Packung bereitgestellt, umfassend einen isolierten Chip, der die oben genannten Merkmale aufweist, einen weiteren Halbleiterchip (der als ein isolierter Chip, der die oben genannten Merkmale aufweist, oder als ein verpackter oder nicht verpackter Chip ohne elektrisch isolierende Schicht konfiguriert werden kann) und mindestens einen Bonddraht, der den isolierten Chip mit dem weiteren Halbleiterchip elektrisch verbindet.
  • Ein Ausführungsbeispiel hat den Vorteil, dass eine dünne dielektrische Schicht (anstelle eines Füllguts) auf die gesamte Oberfläche oder mindestens auf einen erheblichen Teil der Oberfläche des unverpackten Halbleiterchips aufgebracht wird, um eine sehr kompakte und zuverlässige dielektrische Isolierung in einer Kapselung bereitzustellen. Durch das Bereitstellen einer dielektrischen Hülle, die mit der äußeren Halbleiteroberfläche des Halbleiterchips in direktem Kontakt steht oder diese abdeckt, gibt es große Freiheit bei der Wahl des Materials der elektrisch isolierenden Schicht zum Zwecke einer zuverlässigen elektrischen Isolation zur Unterdrückung von Kriechstrom und zur Zunahme der dielektrischen Festigkeit. Ein solcher Vorgang des konformen Aufbringens dieser elektrisch isolierenden Schicht ist präzise steuerbar und ist mit Batch-Verfahren auf Wafer-Ebene vereinbar. Diese Architektur einer elektrischen Isolierung eines nackten Dies stellt auch zuverlässige Isolierung der Seitenwände und/oder eine aktive Chipseite des Halbleiterchips bereit, wodurch ein effizienter Schutz gegen unerwünschte Kriechströme und spannungsinduzierte Degradation entlang einer Grenzfläche zwischen dem Halbleiterchip der und Kapselung bereitgestellt wird (insbesondere im Falle einer Delaminierung an dieser Grenzfläche). Solche parasitäre Phänomene, die herkömmlich durch Feuchtigkeit gefördert werden, können durch die elektrisch isolierende Schicht, die den Halbleiterchip umhüllt, effizient unterdrückt werden.
  • Vorteilhafterweise kann ein Vorgang des Freisetzens eines oder mehrerer Pads des isolierten Chips zum externen Kontaktieren des isolierten Chips durch Entfernen von ausgewählten Abschnitten des Materials der elektrisch isolierenden Schicht auf dem/den Pad(s) gleichzeitig mit dem Vorgang zum Bilden einer Zugangsöffnung in einem Kapselungsmittel, in dem der isolierte Chip verkapselt ist, realisiert werden. Dies ermöglicht die schnelle Herstellung der elektrischen Kontaktierungsstruktur der Packung.
  • Der isolierte Chip und eine entsprechende Packung können durch einen robusten und effizienten Herstellungsprozess hergestellt werden und bieten einen zuverlässigen Schutz des Chips während der Verarbeitung und können insbesondere den Chip gegen Schädigung durch chemische und mechanische Einflüsse während des Herstellungsprozesses zu schützen.
  • Beschreibung weiterer Ausführungsbeispiele
  • Im Folgenden werden weitere Ausführungsbeispiele des isolierten Chips, der Packungen und der Verfahren erläutert.
  • Im Rahmen der vorliegenden Anmeldung kann sich der Begriff „Halbleiterchip“ insbesondere auf einen „nackten“ Die beziehen, d. h. einen unverpackten (beispielsweise nicht-geformten) Chip, der aus einem verarbeiteten Halbleiter, beispielsweise einem vereinzelten Stück eines Halbleiter-Wafers, hergestellt ist. Eine oder mehrere integrierte Schaltungselemente (wie beispielsweise eine Diode, ein Transistor, usw.) können innerhalb des Halbleiterchips gebildet werden.
  • Im Rahmen der vorliegenden Anmeldung kann sich der Begriff „Pad“ insbesondere auf einen elektrisch leitenden Kontakt oder eine Anschlussklemme beziehen, die auf einer Oberfläche des nackten Dies gebildet sind, welche die elektrische Kontaktierung des einen oder der mehreren integrierten Schaltungselemente des Halbleiterchips ermöglichen. Zum Beispiel können ein Versorgungssignal, ein Steuersignal, oder ein Datensignal über den einen oder die mehreren Pads von einem elektronischen Randbereich in ein Inneres der Packung und in den Halbleiterchip geleitet werden. In ähnlicher Weise können ein Versorgungssignal, ein Steuersignal, oder ein Datensignal über das eine oder die mehreren Pads von dem Halbleiterchip in einen elektronischen Randbereich geleitet werden. Die Pads können als metallische Inseln auf dem Die ausgebildet sein.
  • Im Rahmen der vorliegenden Anmeldung kann sich der Begriff „elektrisch isolierende Schicht“ insbesondere auf einen dünnen Film oder eine Beschichtung aus einem dielektrischen Material beziehen, der oder die eine Oberfläche des Halbleiterchips (die beispielsweise mindestens teilweise in direktem Kontakt mit Halbleitermaterial steht) abdeckt und jeglichen Stromfluss zwischen einem elektronischen Randbereich und dem Halbleiterchip über die elektrisch isolierende Schicht sicher verhindert. Insbesondere kann die Dicke einer solchen Schicht in einem Bereich zwischen 1 µm und 100 µm, insbesondere in einem Bereich zwischen 5 µm und 50 µm, liegen. Wenn die Dicke deutlich unter 1 µm fällt, kann die elektrische Isolierung und Fluiddichtigkeit der Schicht zu niedrig werden. Wenn die Dicke deutlich größer als 100 µm ist, können die Kosten zu hoch werden und Einschränkungen in Bezug auf die Wärmeabfuhrfähigkeit auftreten.
  • Im Rahmen der vorliegenden Anmeldung kann sich der Begriff „Packung“ oder „Modul“ insbesondere auf einen oder mehrere Halbleiterchips beziehen, die gegebenenfalls zusätzlich eine oder mehrere andere Arten von elektronischen Komponenten umfassen, die in einem Kapselungsmittel, wie beispielsweise einem Mold oder einem Laminat, eingebettet sind.
  • In einer Ausführungsform ist eine gesamte umgebende Oberfläche des Halbleiterchips und der mindestens einen Pad mit der elektrisch isolierenden Schicht bedeckt. Durch diese Maßnahme wird ein hermetisch geschlossener isolierender Chip erhalten, der wiederum gegen Strom durch den umfänglich geschlossenen dielektrischen Film abgeschirmt ist.
  • Insbesondere können in dieser Ausführungsform auch Seitenwände und die aktive Oberfläche des nackten Dies geschützt werden.
  • In einer Ausführungsform ist eine umgebende Oberfläche des Halbleiterchips ausschließlich mindestens eines Oberflächenabschnitts um den mindestens einen Pad mit der elektrisch isolierenden Schicht bedeckt. Während in dieser Ausführungsform die Seitenwände und ein Abschnitt der Oberfläche des nackten Dies vollständig gegen Elektrizität geschützt sein können, wird der direkte Zugang zu den Chippads dennoch ermöglicht (beispielsweise um die Pads mit Bonddrähten zu koppeln).
  • In einer Ausführungsform sind fünf im Wesentlichen rechteckige Flächen eines im Wesentlichen quaderförmigen Halbleiterchips mit der elektrisch isolierenden Schicht bedeckt und eine sechste im Wesentlichen rechteckige Oberfläche des Halbleiterchips ist frei von der elektrisch isolierenden Schicht. Ein solcher isolierter Chip kann vorteilhafterweise in einer den Chip verkapselnden Architektur basierend auf einem inversen Hohlraumüberzug-Konzept realisiert werden, beispielsweise wie unter Bezugnahme auf 15 bis 26 beschrieben. Die sechste rechteckige Fläche kann mit einem Montagesockel verbunden sein, wie beispielsweise einem Leiterrahmen, und/oder kann zur Bereitstellung einer elektrisch leitenden Verbindung dienen.
  • In einer Ausführungsform ist die elektrisch isolierende Schicht aus einem Polymermaterial, insbesondere aus Parylen, hergestellt. Andere Polymermaterialien, die eingesetzt werden können, sind Polyimid oder Polyamid. Parylen, welches ein bevorzugtes Material in beispielhaften Ausführungsformen ist, bezeichnet eine Mehrzahl von chemischen Dampfabscheidungs-Poly-(p-xylylen)-Polymere, die als hocheffiziente Feuchtigkeits- und dielektrische Barrieren fungieren können. Xylylen umfasst zwei isomere organische Verbindungen mit der Formel C6H4(CH2)2. Parylen ist besonders geeignet aufgrund seiner Kombination von Barriereeigenschaften und seiner Verarbeitungsfähigkeit. Parylen kann mit einem oder mehreren Additiven angereichert werden, um die gewünschten Materialeigenschaften genau anzupassen. Polymermaterialien, insbesondere Parylen, können eine ausgezeichnete elektrische Isolierung mit einer Fähigkeit verbinden, während der Abscheidung zuverlässig in selbst sehr schmale Lücken zu fließen und diese zu füllen, wodurch auch die Aufgabe der Versiegelung gegen Feuchtigkeit erfüllt wird. Darüber hinaus können solche Materialien durch Laserbearbeitung präzise und schnell entfernt werden. Es ist möglich, diese Materialien mit homogener Dicke konform aus einer Gasphase abzuscheiden. Darüber hinaus bieten die genannten Materialien, insbesondere Parylen, einen ausgeprägten Korrosionsschutz.
  • In einer Ausführungsform ist die elektrisch isolierende Schicht aus einem Material hergestellt, das durch Laserbohren entfernbar ist, um eine definierte und reproduzierbare Form und Abmessung bereitzustellen. Durch diese Maßnahme kann die Bildung einer Durchkontaktierung durch Laserstrukturierung auf der einen Seite und das Freilegen eines oder mehrerer Chippads des isolierten Chips auf der anderen Seite durch einen einzigen kombinierten Laserbearbeitungsvorgang und somit sehr effizient durchgeführt werden.
  • In einer Ausführungsform ist der Halbleiterchip ein Leistungshalbleiterchip. Derartige Leistungshalbleiterchips neigen besonders zum Versagen im Fall von Kriechströmen oder Durchschlagsentladung, die unter Bedingungen von Hochspannung oder hohem Strom auftreten können. Leistungshalbleiterchips können für Kraftfahrzeuganwendungen verwendet werden. Leistungshalbleiterchips können als integrierte Schaltungselemente Leistungstransistoren und/oder Dioden umfassen.
  • In einer Ausführungsform des Herstellungsverfahrens, umfasst der Prozess des Umgebens oder Beschichtens das Montieren des Halbleiterchips auf einem Hilfsträger und das Ablagern eines ersten Teils des elektrisch isolierenden Materials auf einem freiliegenden Teil der Oberfläche des montierten Halbleiterchips. Ein solcher Hilfsträger kann eine Platte oder eine Folie sein, auf dem oder die ein oder eine Mehrzahl von zu beschichtender Halbleiterchips angeordnet sein können. Nach dem Beschichtungsvorgang können der oder die Halbleiterchip(s) zur weiteren Verarbeitung von dem Hilfsträger getrennt werden.
  • In einer Ausführungsform umfasst das Umgeben (oder Beschichten) ferner das Montieren eines Oberflächenabschnitts des mit dem abgeschiedenen elektrisch isolierenden Material auf einem weiteren Hilfsträger abgedeckten Halbleiterchips und das anschließende Entfernen des Hilfsträgers und anschließend das Ablagern eines zweitem Teil des elektrisch isolierenden Materials auf einem freiliegenden Teil der Oberfläche des montierten Halbleiterchips, der während der Abscheidung des ersten Teils des elektrisch isolierenden Materials von dem Hilfsträger verdeckt wurde. In einem solchen Wiedermontagekonzept ist es möglich, den oder die Halbleiterchip(s) von dem Hilfsträger zu lösen und vor einem nachfolgenden Beschichtungsvorgang eine andere (zuvor freiliegende) Oberfläche des oder der Halbleiterchips auf dem weiteren Hilfsträger zu befestigen. Durch diese Maßnahme ist es möglich, die Schicht aus elektrisch isolierendem Material auf dem vollen Umfang jedes Oberflächenabschnitts des oder der Halbleiterchips abzuscheiden.
  • In einer Ausführungsform wird das Herstellungsverfahren gleichzeitig mit einer Mehrzahl von Halbleiterchips durchgeführt. Ein solcher Batch-Vorgang ermöglicht eine sehr effiziente Verarbeitung.
  • In einer Ausführungsform wird die elektrisch isolierende Schicht aus einer Gasphase abgeschieden, insbesondere durch chemische Gasphasenabscheidung (engl. Chemical Vapor Deposition, CVD). Dieser Vorgang ermöglicht, eine zuverlässig ununterbrochene, homogen dicke elektrisch isolierende Schicht zu erhalten. Jedoch sind alternative Abscheidungsvorgänge möglich, wie beispielsweise Dampfablagerung (physical vapor deposition, PVD) und plasmaunterstützte chemische Gasphasenabscheidung (plasma-enhanced chemical vapour deposition, PECVD).
  • In einer Ausführungsform umfasst die Packung mindestens eine elektrisch leitende Durchkontaktierung. Jede Durchkontaktierung kann sich durch ein jeweiliges gemeinsames Zugangsloch durch sowohl das Kapselungsmittel und die elektrisch isolierende Schicht erstrecken. Somit ist es durch eine einzige Durchkontaktierung oder ein anderes vertikales Verbindungselement möglich, sowohl das Kapselungsmittel als auch die elektrisch leitende Schicht für den Zugang zu einer oder mehreren Chippads elektrisch zu durchdringen.
  • In einer Ausführungsform umfasst das Kapselungsmittel ein Laminat, insbesondere ein gedrucktes Leiterplattenlaminat. Im Rahmen der vorliegenden Anmeldung kann sich der Begriff „Laminatstruktur“ insbesondere auf ein integrales flaches Element beziehen, das durch elektrisch leitende Strukturen und/oder elektrisch isolierende Strukturen gebildet wird, die durch Aufbringen einer Druckkraft miteinander verbunden werden können. Die Verbindung durch Pressen kann optional durch die Zufuhr von Wärmeenergie begleitet werden. Die Lamination kann somit als die Technik zum Herstellen eines Verbundmaterials in mehreren Schichten bezeichnet werden. Ein Laminat kann durch Wärme und/oder Druck und/oder Schweißen und/oder Haftmittel permanent zusammengesetzt werden.
  • In einer weiteren Ausführungsform umfasst das Kapselungsmittel ein Mold, insbesondere ein Kunststoffmold. Zum Beispiel kann ein entsprechend gekapselter Chip bereitgestellt werden, indem der isolierte Chip (wenn gewünscht zusammen mit anderen Komponenten, wie beispielsweise einem Leiterrahmen) zwischen einem oberen Formwerkzeug und einem unteren Formwerkzeug platziert wird und flüssiger Moldwerkstoff darin eingespritzt wird. Nach dem Erstarren des Moldwerkstoffs ist die Packung, die durch das Kapselungsmittel mit dem isolierten Chip dazwischen gebildet wird, fertiggestellt.
  • In einer Ausführungsform umfasst das Kapselungsmittel einen Montagesockel, auf dem eine Unterseite des isolierten Chips montiert ist, und umfasst eine Abdeckung, die eine Oberseite des isolierten Chips abdeckt. Insbesondere kann der Montagesockel ein elektrisch leitendes Material (beispielsweise ein Metallblech) umfassen und die Abdeckung kann ein versenktes oder durchgängiges elektrisch isolierendes Material umfassen. Zum Beispiel kann eine entsprechende Packung oder ein entsprechendes Modul als BLADE-Packung oder -Modul (vergleiche 12 oder 13) bezeichnet sein.
  • In einer Ausführungsform umfasst die Abdeckung eine seitlich umgebende Struktur, insbesondere aus elektrisch leitendem Material hergestellt, um einen Hohlraum abzugrenzen, in dem der isolierte Chip eingebettet ist, insbesondere vertikal fluchtend mit dem isolierten Chip. Die seitlich umgebende Struktur kann ein ringförmiger Körper sein, der den isolierten Chip umgibt und aufnimmt. Zum Beispiel kann die lateral umgebende Struktur aus dem gleichen Material wie der Montagesockel hergestellt sein und kann hergestellt werden, nachdem der isolierte Chip auf dem Montagesockel montiert ist.
  • In einer Ausführungsform umfasst die Abdeckung mindestens eine Oberschicht, die eine obere Oberfläche des isolierten Chips abdeckt. Die Kapselung des isolierten Chips, zu der auch die seitlich umgebende Struktur beiträgt, kann durch Bedecken des isolierten Chips und der seitlich umgebenden Struktur durch eine oder mehrere planare Schichten vervollständigt werden, die beispielsweise durch Lamination anbringbar sind.
  • In einer Ausführungsform deckt die mindestens eine Oberschicht zusätzlich eine obere Oberfläche der seitlich umgebenden Struktur ab.
  • Wenn die eine oder mehrere von ebenen Schichten auf die seitlich umgebende Struktur aufgebracht werden und der isolierte Chip die gleiche vertikale Höhe aufweist, dann kann der Verbindungsvorgang durch Laminieren erreicht werden (d. h. durch Hitze- und Druckanwendung).
  • In einer Ausführungsform umfasst die mindestens eine Oberschicht eine untere elektrisch isolierende obere Schicht, welche die obere Oberfläche des isolierten Chips direkt abdeckt und welche durch die mindestens eine vertikale Verbindungsstruktur durchdrungen wird, wodurch eine elektrische Verbindung mit dem mindestens einen Chippad bereitgestellt wird. Durch diese Maßnahme kann die untere elektrisch isolierende Oberschicht gewährleisten, dass die verschiedenen Chippads elektrisch voneinander entkoppelt bleiben. Wenn jedoch ein oder mehrere Durchgangslöcher gebildet werden, die sich durch die untere elektrisch isolierenden Oberschicht erstrecken, und diese Durchgangslöcher mit elektrisch leitendem Material gefüllt werden, dann können vertikale Verbindungsstrukturen gebildet werden, wie beispielsweise Durchkontaktierungen. Sehr vorteilhaft ist es, dass das Laserbohren für die Bildung von Zugangslöchern als Basis für die vertikalen Verbindungsstrukturen auf der einen Seite und das Freilegen von einem oder mehreren Chippads des isolierten Chips auf der anderen Seite, durch einen einfachen und einzigen kombinierten und gleichzeitigen Vorgang durchgeführt werden können.
  • In einer Ausführungsform umfasst die mindestens eine Oberschicht eine obere elektrisch leitende Oberschicht, welche die untere Schicht direkt bedeckt und mit der mindestens einen vertikalen Verbindungsstruktur verbunden ist. Die elektrisch leitende Schicht (beispielsweise eine Kupferfolie) kann direkt mit der einen oder den mehreren vertikalen Verbindungsstrukturen verbunden sein.
  • In einer Ausführungsform ist eine Oberfläche des isolierten Chips, der direkt auf dem Montagesockel angeordnet ist, frei von der elektrisch isolierenden Schicht und/oder ist elektrisch mit dem Montagesockel gekoppelt. Zum Beispiel kann sie durch Anlöten an dem Montagesockel, beispielsweise an einem Leiterrahmen, verbunden und elektrisch gekoppelt werden.
  • In einer Ausführungsform ist die seitliche umgebende Struktur aus einem elektrisch leitenden Material hergestellt und ist seitlich von einer elektrisch isolierenden ringförmigen Struktur umgeben, insbesondere einer elektrisch isolierenden ringförmigen Struktur, die bündig (d.h. vertikal ausgerichtet) an der seitlich umgebenden Struktur ist. Somit kann die Anordnung aus isoliertem Chip, seitlich umgebender Struktur und Montagesockel wiederum in einem Hohlraum angeordnet werden, der durch eine zentrale Aussparung der ringförmigen Struktur bestimmt ist.
  • In einer Ausführungsform umfasst die Packung eine Gegenstruktur auf einer Hauptoberfläche des Montagesockels, die einer weiteren Hauptoberfläche des Montagesockels gegenüberliegt, auf der die seitlich umgebenden Struktur angeordnet ist. Die Gegenstruktur und die seitlich umgebende Struktur können beispielsweise in einem gemeinsamen Verfahren und/oder aus dem gleichen Material gebildet werden und können beispielsweise auf gegenüberliegenden Hauptoberflächen des Montagesockels galvanisch plattiert werden. Das Bereitstellen der Gegenstruktur sorgt für eine symmetrischere Anordnung in der vertikalen Richtung, wodurch Biegen und Verziehen der Packung unterdrückt wird.
  • In einer Ausführungsform umfasst die Packung mindestens eine untere Schicht, die eine Hauptfläche der Packung bildet, die einer weiteren Hauptfläche der Packung gegenüberliegt, die von der wenigstens einen Oberschicht gebildet wird. Die mindestens eine Unterschicht (beispielsweise eine elektrisch isolierende Unterschicht und eine elektrisch leitende Unterschicht) können während desselben Laminierungsvorgangs mit der Packung verbunden werden, in dem die mindestens eine Oberschicht verbunden wird. Das Bereitstellen der mindestens einen Unterschicht sorgt für eine symmetrischere Anordnung in der vertikalen Richtung, wodurch Biegen und Verziehen der Packung unterdrückt wird.
  • In einer Ausführungsform ist die elektrisch isolierende Schicht zur elektrischen Isolierung des Halbleiterchips von mindestens einem weiteren Halbleiterchip der Packung und/oder elektrisch leitenden Bahnen der Packung und/oder elektrisch leitenden Kontakten der Packung angeordnet. Durch diese Maßnahme kann es entbehrlich werden sicherzustellen, dass der/die weitere(n) Halbleiterchip(s), die elektrisch leitende(n) Bahn(en) und/oder der/die Kontakt(e) selber zuverlässig von dem isolierten Chip isoliert sind, da diese Funktion durch die elektrisch isolierende Schicht erzielt wird.
  • In einer Ausführungsform umfasst die Packung ferner einen Chipträger, insbesondere einen Leiterrahmen, der den isolierten Chip trägt, und mindestens einen Bonddraht, der den mindestens einen Chippad mit dem Chipträger elektrisch verbindet. Eine solche Ausführungsform kann vorteilhaft mit einem isolierten Chip realisiert werden, in dem die elektrisch isolierende Schicht nur an dem Chippad unterbrochen wird, da dies das Anbringen der Bonddrähte daran vereinfacht.
  • In einer Ausführungsform wird die Packung als eine der Gruppe konfiguriert, bestehend aus einem Stromsensor (insbesondere einem Stromsensor auf Basis von Magneterfassung), einer Halbbrücke, einer Kaskodenschaltung, einer Schaltung gebildet durch einen parallel zueinander verbundenen Feldeffekttransistor und Bipolartransistor und einer Leistungshalbleiterschaltung. Jedoch sind auch andere Hochstrom- und/oder Hochspannungs- und/oder Hochleistungsanwendungen kompatibel mit der Architektur eines isolierten Chips gemäß einem Ausführungsbeispiel der Erfindung.
  • In einer Ausführungsform umfasst das Verfahren ferner das Bilden von mindestens einem gemeinsamen, sich durch sowohl das Kapselungsmittel und die elektrisch isolierende Schicht in einem einzigen gemeinsamen Vorgang erstreckenden Zugangsloch, um dadurch den mindestens einen Chippad freizulegen. Gemäß solch einer stark bevorzugten Ausführungsform ist ein einziger Lochbildungsvorgang ausreichend, um Zugang zu den Chippads des Halbleiterchips, der durch die (selbst hermetisch geschlossene) elektrisch isolierende Schicht isoliert wird, und einer umgebenden (zum Beispiel auch elektrisch isolierend) Kapselung zu erhalten. Mit anderen Worten kann der Zugangsloch-Bildungsvorgang gleichzeitig ein Loch in der (zum Beispiel hermetisch verschlossenen) elektrisch isolierende Schicht und dem Kapselungsmittel bilden. Insbesondere umfasst das Bilden des mindestens einen gemeinsamen Zugangslochs mindestens eines aus der Gruppe bestehend aus Laser-Ablation, Plasma-Verarbeitung und chemischer Verarbeitung.
  • In einer Ausführungsform umfasst das Verfahren das Montieren des isolierten Chips auf einem Montagesockel, insbesondere auf einem planaren Montagesockel (anstatt bei der Montage in einen Hohlraum eingesetzt zu werden). Dies vereinfacht den Montagevorgang, insbesondere im Vergleich zu einem Szenario, in dem der isolierte Chip in eine Aussparung oder einen Hohlraum eingebracht werden müsste.
  • In einer Ausführungsform umfasst das Verfahren nach der Montage das Bilden einer seitlich umgebenden Struktur, insbesondere hergestellt aus dem gleichen Material wie der Montagesockel, um einen Hohlraum abzugrenzen, in dem der bereits montierte isolierte Chip eingebettet ist, insbesondere vertikal fluchtend mit dem isolierten Chip. So kann der Hohlraum, der den isolierten Chip in Umfangsrichtung umgibt, erst nach dem Montagevorgang gebildet werden, das heißt durch einen additiven und nicht durch einen subtraktiven Vorgang. Dies vereinfacht die Verarbeitung und erhöht die Zuverlässigkeit der hergestellten Packung.
  • In einer Ausführungsform wird das Bilden der seitlich umgebenden Struktur an dem Montagesockel durch einen additiven Vorgang (beispielsweise durch Materialabscheidung) erzielt, insbesondere durch galvanische Plattierung. Wenn der Montagesockel aus Kupfer hergestellt ist, beispielsweise ein Kupfer-Leiterrahmen ist, wird eine galvanische Abscheidung von Material auf diesem Sockel ermöglicht und zur Bildung der seitlich umgebenden Struktur durchgeführt. Dies ist ein einfacher und sehr zuverlässiger Vorgang, der den isolierten Chip nicht schädigt. Seine Isolierschicht schützt den Halbleiterchip in einem Inneren des isolierten Chips vor Wechselwirkung mit Chemikalien während eines solchen galvanischen Beschichtungsvorgangs.
  • In einer Ausführungsform umfasst das Verfahren ferner das Einfügen der seitlich umgebenden Struktur und des isolierten Chips auf dem Montagesockel in eine seitlich umgebende ringförmige Struktur (die aus elektrisch isolierendem Material hergestellt sein kann), insbesondere eine ringförmige Struktur, die fluchtend mit der seitlich umgebenden Struktur und dem isolierten Chip ist. Wenn die genannten Komponenten alle fluchtend miteinander sind, d.h. alle auf derselben Höhe liegen, wird die nachfolgende Verbindung von einer oder mehreren zusätzlichen Schichten durch Laminierung gefördert und vereinfacht.
  • In einer Ausführungsform umfasst das Verfahren ferner das Verbinden von mindestens einer Oberschicht mit einer oberen Oberfläche des isolierten Chips und der seitlich umgebenden Struktur (und vorzugsweise einer ringförmigen umgebenden Struktur), insbesondere durch Laminieren. Solch ein Laminierungsvorgang kann durch Hitze- und Druckanwendung durchgeführt werden.
  • In einer Ausführungsform umfasst das Verfahren ferner das Bilden der mindestens einen Oberschicht mit einer elektrisch isolierenden Oberschicht, die die obere Oberfläche des isolierten Chip direkt bedeckt, und das Bilden von mindestens einer vertikalen Verbindungsstruktur, die sich vertikal durch die elektrisch isolierende Oberschicht und die elektrisch isolierende Schicht erstreckt, um eine elektrische Verbindung mit dem mindestens einen Chippad bereitzustellen. Die isolierende Oberschicht in Verbindung mit der einen oder den mehreren vertikalen Verbindungsstrukturen kann somit zwei Funktionen erfüllen, d.h. Kapselung des isolierten Chips und Bestimmen eines oder mehrerer elektrischer Pfade von Signalen, die sich zwischen einem Inneren und einem Äußeren der Packung ausbreiten.
  • In einer Ausführungsform umfasst das Bilden von mindestens einer vertikalen Verbindungsstruktur das Bilden, insbesondere durch Laserbohren, von mindestens einem gemeinsamen, sich durch sowohl die elektrisch isolierende Oberschicht und die elektrisch isolierende Schicht erstreckenden Zugangsloch in einem gemeinsamen Vorgang, um dadurch den mindestens einen Chippad freizulegen, und das Füllen des mindestens einen gemeinsamen Zugangslochs mit elektrisch leitendem Material. Dies hat wesentliche Vorteile: Zum einen können zwei Vorgänge in einem zusammengefasst werden. Zum anderen werden jegliche Registrierungsprobleme zwischen den einzelnen Zugangslöchern für die Freilegung des Chippads und die Bestimmung der Durchkontaktierungen vollständig vermieden.
  • In einer Ausführungsform umfasst das Verfahren das Herstellen einer Mehrzahl von Packungen mindestens teilweise in einem Batch-Vorgang als eine konsekutive/verbundene/integrale Struktur, die anschließend in die einzelnen Packungen oder Vorformen davon vereinzelt wird.
  • Insbesondere können die Vorgänge des Bildens des isolierten Chips, der Montage des isolierten Chips auf dem Montagesockel und des Bildens der seitlich umgebenden Struktur effizient für mehrere Packungen gemeinsam oder selbst auf Wafer-Ebene durchgeführt werden. Nach diesen Vorgängen können die halbfertigen Packungen oder Vorformen von Packungen vereinzelt werden und dann weiterverarbeitet werden. Zur Weiterverarbeitung können die vereinzelten Elemente in eine integrale Struktur eingesetzt werden, die mehrere ringförmige umgebende Strukturen umfasst. Anschließend kann die Schichtbildung und Laminierung sowie Zugangslochbildung und Materialabscheidung zur Bildung der vertikalen Verbindungsstrukturen wieder als ein Batch durchgeführt werden.
  • In einer Ausführungsform umfasst das Verfahren ferner das Befüllen, insbesondere mindestens teilweise galvanisch, des mindestens einen gemeinsamen Zugangslochs mit elektrisch leitendem Material, insbesondere Kupfer. Dies vereint eine sichere elektrische Kontaktfähigkeit des isolierten Chips mit einem hohen Schutz gegen unerwünschten Kriechstrom oder Durchschlagsentladung und ermöglicht eine einfache und schnelle Verarbeitung.
  • In einer Ausführungsform umfasst das Verfahren ferner das Bilden von mindestens einer elektrisch leitenden Schichtstruktur auf dem Kapselungsmittel, die elektrisch mit dem elektrisch leitenden Material gekoppelt ist. Solch eine elektrisch leitende Schicht kann durch Laminierung angebracht werden oder durch einen Abscheidungsvorgang (wie beispielsweise Sputtern) abgeschieden werden.
  • In einer Ausführungsform umfasst die Packung einen Montagesockel, auf dem sowohl der isolierte Chip und der weitere Halbleiterchip getrennt voneinander montiert sind (insbesondere nebeneinandergestellt mit einem Zwischenraum dazwischen auf dem Montagesockel). Daher können der isolierte Chip und der weitere Halbleiterchip miteinander in einer Nebeneinander-Architektur verbunden werden, zum Beispiel elektrisch durch einen oder mehrere Bonddrähte verbunden werden.
  • In einer Ausführungsform werden der isolierte Chip und der weitere Halbleiterchip aufeinander angeordnet (d.h. können vertikal übereinander gestapelt werden). Daher können der isolierte Chip und der weitere Halbleiterchip miteinander in einer Chip-on-Chip-Architektur verbunden werden, zum Beispiel elektrisch durch einen oder mehrere Bonddrähte verbunden werden.
  • Bei dem einen oder den mehreren elektronischen Chips kann es sich um Halbleiterchips, insbesondere Dies, handeln. In einer Ausführungsform ist der mindestens eine elektronische Chip als ein Leistungshalbleiterchip konfiguriert, der insbesondere mindestens eines der Gruppe umfasst bestehend aus einer Diode und einem Transistor, genauer einem Bipolartransistor mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistor (IGBT)). In einer Ausführungsform ist die Vorrichtung als ein Leistungsmodul konfiguriert. Zum Beispiel kann der eine oder die mehreren elektronischen Chips als Halbleiterchips für Leistungsanwendungen zum Beispiel im Automobilbereich verwendet werden. In einer Ausführungsform kann mindestens ein elektronischer Chip eine Logik-IC oder einen elektronischen Chip für HF-Leistungsanwendungen umfassen. In einer Ausführungsform kann oder können der oder die elektronische(n) Chip(s) als ein oder mehrere Sensoren oder Aktoren in mikroelektromechanischen Systemen (MEMS) verwendet werden, beispielsweise als Drucksensoren oder Beschleunigungssensoren.
  • Als Substrat oder Wafer für die elektronischen Chips kann ein Halbleitersubstrat, vorzugsweise ein Siliziumsubstrat, verwendet werden. Alternativ dazu kann ein Siliziumoxid oder ein anderes Isolatorsubstrat bereitgestellt werden. Es ist auch möglich, ein Germaniumsubstrat oder ein III-V-Halbleiter-Material zu implementieren. Zum Beispiel können Ausführungsbeispiele in der GaN- oder SiC-Technologie implementiert werden.
  • Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile werden anhand der folgenden Beschreibung und der angehängten Ansprüche in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen gleiche Teile oder Elemente mit gleichen Bezugsziffern bezeichnet sind.
  • Figurenliste
  • Die begleitenden Zeichnungen, die eingeschlossen sind, um ein weitergehendes Verständnis von Ausführungsbeispielen bereitzustellen, und einen Teil der Patentschrift darstellen, veranschaulichen Ausfü h rungsbeispiele.
  • In den Zeichnungen:
    • 1 zeigt eine Querschnittsansicht eines isolierten Chips, der hermetisch abgedichtet ist, mechanisch und elektrisch, durch eine direkte Beschichtung des Halbleiters und des metallischen Oberflächenmaterial des Chips mit einer elektrisch isolierenden Schicht, gemäß einem Ausführungsbeispiel.
    • 2 zeigt eine Querschnittsansicht eines isolierten Chips mit freiliegenden Pads, wobei alle Halbleiteroberflächen des Chips durch eine elektrisch isolierende Schicht hermetisch umgeben sind, und nur die Pads freigelegt sind, gemäß einem Ausführungsbeispiel.
    • 3 zeigt eine Querschnittsansicht einer halbfertigen Packung mit Halbleiterchips, die nebeneinander montiert sind, gemäß einem Ausführungsbeispiel, vor der Kapselung.
    • 4 zeigt eine Querschnittsansicht einer halbfertigen Packung mit Halbleiterchips, die in einer Chip-on-Chip-Architektur montiert sind, gemäß einem weiteren Ausführungsbeispiel, vor der Kapselung.
    • 5 bis 9 zeigen Strukturen, die bei der Durchführung eines Verfahrens zur Herstellung einer Mehrzahl von isolierten Chips in einer Batch-Architektur erhalten werden, gemäß einem weiteren Ausführungsbeispiel.
    • 10 zeigt eine halbfertige Packung gemäß einem Ausführungsbeispiel vor Freilegen der Chippads durch Entfernen von Material eines Kapselungsmittels und einer hermetisch dichtenden, elektrisch isolierende Schicht in einem gemeinsamen Vorgang.
    • 11 zeigt die halbfertige Packung der 10 nach dem Freilegen der Chippads durch Entfernen von Material des Kapselungsmittels und der elektrisch isolierenden Schicht in einem gemeinsamen Laser-Ablationsvorgang.
    • 12 zeigt eine Querschnittsansicht einer Packung gemäß einem Ausführungsbeispiel, erhalten durch das Herstellungsverfahren nach 10 und 11.
    • 13 zeigt eine Querschnittsansicht einer Packung einer Halbbrückenfunktion gemäß einem Ausführungsbeispiel der Erfindung.
    • 14 zeigt eine Querschnittsansicht einer Packung gemäß noch einem weiteren Ausführungsbeispiel der Erfindung.
    • 15 bis 26 zeigen Strukturen, die bei der Durchführung eines Verfahrens zur Herstellung einer Mehrzahl von Packungen in einer Batch-Architektur erhalten werden, gemäß einem weiteren Ausführungsbeispiel.
  • Detaillierte Beschreibung
  • Die Veranschaulichung in der Zeichnung ist schematisch und nicht maßstabsgetreu.
  • Bevor Ausführungsbeispiele unter Bezugnahme auf die Figuren detaillierter beschrieben werden, werden einige allgemeine Überlegungen kurz zusammengefasst, auf deren Grundlage die Ausführungsbeispiele entwickelt wurden.
  • Gemäß einem Ausführungsbeispiel kann ein isolierter Chip (beispielsweise mit einer Parylen-Schicht oder einem anderen geeigneten dielektrischen Film bedeckt) in einer Packung oder einem Modul (wie beispielsweise einem BLADE-Gehäuse, d. h. in einer Leiterplatte laminiert) realisiert werden. In einer Ausführungsform werden die Isolierschicht und damit die Chippads nur während des Öffnens einer oberen Packungsschicht oder Kapselungsmittels geöffnet (zum Beispiel durch einen Laservorgang). Die vollständige Packung umfasst dann einen umfänglich vollständig isolierten oder hermetisch isolierten Chip, mit der einzigen Ausnahme der Kontaktstelle(n).
  • Eine solche Architektur ermöglicht eine definierte und zuverlässige Isolierung von Chips und Chipoberflächen. Dies schützt die Packung auch gegen unerwünschte Kriechströme und spannungsinduzierte Degradation entlang einer Grenzfläche der Chip-Kapselung (beispielsweise Kunststoff-Kapselung), insbesondere in dem Szenarium einer Delaminierung an dieser Grenzfläche (beispielsweise unter dem Einfluss von Feuchtigkeit).
  • Gemäß einem Ausführungsbeispiel der Erfindung kann dies durch eine vollflächige Abdeckung des Halbleiterchips durch die elektrisch isolierende Schicht (insbesondere aus Parylen) erreicht werden, wobei ein erhaltener isolierender Chip in einer Packung eingebettet werden kann (beispielsweise eine Einbettung in einer gedruckten Leiterplatte oder in einer BLADE-Packung). Vorteilhafterweise wird die Freilegung der Pads des Chips zu dem Kapselungsmittel und der elektrisch isolierenden Schicht in einem einzigen gemeinsamen Vorgang erreicht (beispielsweise durch Laser-Ablation, wobei derselbe Laserstrahl zunächst einen Teil des Kapselungsmittels und dann die elektrisch isolierende Schicht durchdringt).
  • Die beschriebene Architektur kann in sehr verschiedenen Packungskonzepten realisiert werden, wie beispielsweise einer BLADE-Packung (vergleiche 10 bis 12), einem in einer Leiterplatte eingebetteten Chip, einem in einer Kunststoff-Kapselung eingebetteten Chip usw. Vorteilhafterweise kann das Öffnen einer Packung bis zu den Chippads durch Vorgänge, wie beispielsweise Laser-Ablation, erreicht werden. Ein mit Parylen beschichteter Halbleiterchip kann in jeder Standardpackung realisiert werden, beispielsweise in einer Nebeneinander-Konfiguration (siehe 3) oder in einer gestapelten Konfiguration (siehe 4), mit einer Draht-Bond-Architektur (siehe 14), mit einer Clip-Architektur, mit einer Flip-Chip-Architektur usw.
  • Mit einer solchen Packungstechnik ist es beispielsweise möglich, Halbbrückenschaltungen in Leistungselektronik zu realisieren, in denen eine elektrische Isolation zwischen benachbarten Chips, Signalkontaktstellen zwischen benachbarten Chips (beispielsweise mit Clips oder Draht-Bonds) erreicht wird, während eine definierte elektrische Verbindung bereitgestellt wird.
  • Mit dem beschriebenen Konzept ist es auch möglich, Stromsensoren auf der Basis von magnetischen Sensoren zu realisieren. Dazu ist eine elektrische Isolation zwischen dem Sensorchip und der elektrisch leitenden Leiterbahn, die den zu messenden Strom leitet, vorteilhaft.
  • Allgemeiner gesagt, ist die beschriebene Packungstechnik mit jeder Packungs-Architektur vereinbar, in der mindestens ein Halbleiterchip von der Umgebung (beispielsweise von benachbarten Chips und/oder Leiterbahnen und/oder Kontakten) zuverlässig isoliert werden soll.
  • Gemäß einem weiteren Ausführungsbeispiel der Erfindung, kann ein wie oben beschriebener isolierter Chip vorteilhafterweise in einem Chip-Einbettungskonzept implementiert werden, das auf einer inversen Hohlraumbildungs-Architektur basiert ist.
  • Herkömmliche Ansätze zur Montage von Halbleiterchips auf einem Montagesockel bieten eine ringförmige Struktur, die einen Hohlraum auf dem Montagesockel begrenzt, und montieren den Halbleiterchips anschließend in einem jeweiligen Hohlraum. Eine solcher Hohlraum hat die Funktion, die Chiphöhe oder das Chipvolumen auszugleichen, um zu verhindern, dass Glasfasern oder dergleichen bei der Montage mit der Chipkante in Kontakt kommen, was Probleme mit der Zuverlässigkeit verursachen könnte. Jedoch ist die akkurate Herstellung des Hohlraums und eine präzise Montage des Chips auf dem Montagesockel und in dem Hohlraum umständlich und bringt Zuverlässigkeitsprobleme in Bezug auf die Qualität der Anbringung des Dies mit sich.
  • Im Gegensatz dazu, und um die genannten Mängel zu überwinden, kann das Anbringen des Dies gemäß einem Ausführungsbeispiel auf einer planaren Kupferoberfläche und vor Bildung der ringförmigen umgebenden Struktur durchgeführt werden. Letztere wird erst nach der Montage des isolierten Chips gebildet und begrenzt dann einen Chip-Aufnahmehohlraum ohne Ungenauigkeiten. Dies ist einfacher in Bezug auf Verarbeitung und Vorrichtungsaufwand und ist effizienter, sicherer und kostengünstiger. Ein Kern eines Ausführungsbeispiels ist das Durchführen des Anbringens des Dies vor der anschließenden Kupferabscheidung zur Hohlraumbildung. Eine entsprechende Ausführungsform ist in 15 bis 26 gezeigt.
  • Um einen Halbleiterchip vor elektrischer, chemischer und/oder mechanischer Abnutzung oder Beschädigung zu schützen und zum Passivieren und Isolieren des Halbleiterchips von einem Elektrolysebad und andere Chemikalien, die zur Bildung der seitlich umgebenden Struktur verwendet werden, kann dieser beispielsweise auf fünf oder sechs Oberflächen davon mit der dielektrischen und schützende Isolierschicht abgedeckt sein. Beispielsweise kann dies nach dem Sägen und Expandieren auf einer Sägefolie erreicht werden. Vorzugsweise ist die Rückseite des Halbleiterchips durch Sägefolie geschützt und wird nicht abgedeckt. Auf der Rückseite des Chips ist es möglich, eine weitere lötbare oder sinterbare Rückseite (wie beispielsweise eine Mehrschichtanordnung mit einer Silberstruktur) oder einen Vorratsbehälter mit Diffusionslot (wie beispielsweise AuSn, SnAg) bereitzustellen.
  • Als Montagesockel kann ein Leiterrahmen dienen. Ein solcher Leiterrahmen kann unbehandelt sein und kann eine Oberfläche mit niedriger und homogener Rauhtiefe aufweisen (kann beispielsweise mit einer maximalen Rauhtiefe von 400 nm gewalzt sein) und kann frei von störenden Oxiden (beispielsweise einer Anlaufschutzschicht, zum Beispiel Benzotriazol) und organischen Verunreinigungen sein. Auf dieser Oberfläche kann das Anbringen des Dies durchgeführt werden. Nach dem Anbringen des Dies ist der Chip noch auf fünf von sechs Oberflächen durch die Isolierschicht geschützt. Die Rückseite ist durch das Die-Anbringmittel elektrisch leitend mit dem Montagesockel oder Leiterrahmen verbunden und ist ebenfalls geschützt. Anschließend kann die Materialabscheidung (insbesondere Kupferabscheidung) erfolgen, bis der Chip in Umfangsrichtung vollständig in dem abgeschiedenen Material eingebettet ist und nur an seiner Oberseite nicht verkapselt bleibt. Die schützende Isolierschicht verhindert in vorteilhafter Weise jeglichen unerwünschten direkten Kontakt zwischen der Oberfläche/den Seitenwänden des Halbleiterchips auf der einen Seite und einer Chemikalie (wie beispielsweise einem Kupferelektrolyten), der während des Abscheidungsverfahrens verwendet wird, auf der anderen Seite. Folglich wird ein effizienter Schutz gegen mechanische und chemische Schäden geboten. An den Seitenwänden agiert sie ferner als mechanischer Puffer zwischen dem Halbleitermaterial (beispielsweise Silizium) und abgeschiedenem Kupfer. Da beispielsweise ein Gatepad und ein Emitterpad zusätzlich voneinander isoliert sind und durch die schützende Isolierschicht geschützt sind, können jegliche elektrostatische Entladungsschäden während und nach der Kupferabscheidung sicher verhindert werden.
  • Nach der Plattierung des plattenförmigen (beispielsweise aus Kupfer hergestellt) Montagesockels (der bereits den Chip trägt) für die Bildung der seitlich umgebenden Struktur kann der Montagesockel weiter verarbeitet und strukturiert werden um den Packungsvorgang abzuschließen. Dies kann das Platzieren der gebildeten Anordnung in eine ringförmige umgebende Struktur beinhalten, insbesondere in einer Weise, um eine Struktur mit einer planaren oberen Oberfläche zu erhalten, um eine geeignete Grundlage für eine nachfolgende Laminierung von einer oder mehrerer Schichten auf eine oder beide gegenüberliegende Hauptflächen der Anordnung zu schaffen. Äußerst vorteilhafterweise kann die dielektrische Schutzschicht, die einen Hauptoberflächenabschnitt des Halbleiterchips umgibt, so konfiguriert sein, dass ein Laserstrahl, der zum Bohren von Zugangslöchern in einer oder mehreren der Laminierungsschichten für Laserbildung verwendet wird, lokal ebenfalls einen Teil der schützenden Isolierschicht zusammen mit Material der Laminatschicht(en) darauf entfernen kann. Somit gibt es im Wesentlichen keinen zusätzlichen Aufwand für das Freilegen der Chippads des isolierten Chips. Ein besonders geeignetes Material für den genannten Zweck ist Parylen. Als Alternative zu Parylen ist es möglich, ein anderes dielektrisches Material zu verwenden, das sachgemäß abgelagert werden kann und eine hohe Durchschlagfestigkeit und Robustheit gegenüber Diffusion aufweist.
  • Die Vorteile der beschriebenen Ausführungsform sind eine robuste Verarbeitung während der Anbringung des Dies und die Möglichkeit, bekannte Vorgänge für die Packungsbildung zu nutzen. Darüber hinaus ist der Vorgang wesentlich toleranter in Bezug auf Ungenauigkeiten und Toleranzen der plattierten Kupferschichtdicke (die Chipkanten sind durch die schützende Isolierschicht geschützt). Weiterhin wird die Chipoberfläche während eines Aufrauungsvorgangs des Montagesockels (wie beispielsweise eines Leiterrahmens) geschützt, wobei der Aufrauungsvorgang zur Verbesserung der Haftung des Laminats vorteilhaft ist. Dies ermöglicht die Verwendung einer dünneren Kupferschicht auf der Vorderseite, was Kosten reduziert und die Kompaktheit erhöht.
  • Als Alternative zu Kupfer ist es auch möglich, Kupferlegierungen oder ein anderes Material (wie Nickel, Eisen, Aluminium, usw.) für die Abscheidung zu verwenden. Neben der beschriebenen Kupferplatte als Montagesockel ist es auch möglich, andere Materialien zu verwenden (wie beispielsweise Metallplatten, wie beschichtetes Molybdän, Laminate usw.), insbesondere als Grundlage für einen nachfolgenden Beschichtungsvorgang.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird eine Schutzschicht auf Oberflächen (beispielsweise auf fünf der sechs Seiten) eines Halbleiterchips abgeschieden, um letzteren gegen mechanische und insbesondere chemische Schäden zu schützen. Das Material dieser Schutzschicht kann konfiguriert sein, mit einem Laser strukturierbar zu sein. Vorteilhafterweise kann die Schutzschicht als Barriere und Puffer um einen Chip verwendet werden, um letzteren nach der Montage auf einem Träger in Umfangsrichtung in einer plattierten Schicht (beispielsweise ähnlich wie eine Quasi-Plattierungsschutzschicht agierend) einzubetten. Solche Merkmale können in einem Vorgang durchgeführt werden, wie nachstehend im Detail unter Bezugnahme auf 15 bis 26 beschrieben ist.
  • 1 zeigt eine Querschnittsansicht eines elektrisch hermetisch abgedichteten isolierten Chips 100, der hermetisch von einer elektrisch isolierenden Schicht 104 umgeben ist, gemäß einem Ausführungsbeispiel.
  • Der isolierte Chip 100 umfasst einen Halbleiterchip 102, beispielsweise einen Leistungshalbleiterchip, der einen Transistor oder eine Diode für eine Halbbrücke umfasst. Der Halbleiterchip 102 ist ein unisolierter, unverpackter Halbleiterchip, hergestellt aus einem Siliziumkörper mit einer integrierten Schaltung darin und Chippads 106. Der Halbleiterchip 102 kann direkt durch Vereinzeln (z. B. Sägen) eines bearbeiteten Halbleiter-Wafers erhalten werden. Eine elektrisch isolierende Schicht 104, ausgebildet als konform abgeschiedener Dünnfilm aus dielektrischem Material, wie beispielsweise Parylen, überzieht die gesamte umgebende Oberfläche des Halbleiterchips 102 umfänglich, kontinuierlich und vollständig mit homogener Dicke und ohne Unterbrechung. Mit anderen Worten, eine gesamte äußere Oberfläche des Halbleiterchips 102, einschließlich der Pads 106, ist mit der elektrisch isolierenden Schicht 104 bedeckt. Somit ist ein Stromfluss zwischen einem Äußeren und einem Inneren des isolierten Chips 100 durch die dielektrische Schale oder die Wand, die den Halbleiterchip 102 bezüglich eines elektronischen Randbereichs hermetisch abdichtet, ausgeschlossen.
  • Daher hat der isolierte Chip 100 eine äußere Oberfläche, die kontinuierlich mit einem kontinuierlichen einheitlichen Film der elektrisch isolierenden Schicht 104 bedeckt ist. Vorzugsweise wird der Dünnfilm des elektrisch isolierenden Polymers auf dem mit den Pads 106 bestückten unverpackten Halbleiterchip 102 mittels chemischer Gasphasenabscheidung (chemical vapor deposition (CVD)) abgeschieden. Daher zeigt 1 einen Halbleiter-Die, der vollständig mit einer Isolierschicht, vorzugsweise Parylen, bedeckt ist.
  • Der isolierte Chip 100 kann in ein Kapselungsmittel eingebettet werden und ein Zugangsloch kann mittels einem gemeinsamen Vorgang (siehe 11) durch das Kapselungsmittel und die elektrisch isolierende Schicht 104 geformt werden, um dadurch die elektrisch isolierende Schicht 104 selektiv und ausschließlich an den Positionen der Chippads 106 zu öffnen.
  • Der in 1 gezeigte isolierte Chip 100 kann insbesondere auch für den folgenden Verarbeitungspfad verwendet werden: Der voll isolierte Chip 100 gemäß 1 kann auf einem Chipträger (beispielsweise durch Die-Bonden) montiert werden. Erst direkt vor dem Formen der Zugangskontakte am isolierten Chip 100 (beispielsweise durch Drahtbonden oder Clipbonden) werden die elektrischen Pads 106 des isolierten Chips 100 durch selektives Entfernen von Material der elektrisch isolierenden Schicht 104, die die Pads 106 bedeckt (beispielsweise durch Laserabtragung), geöffnet.
  • 2 zeigt eine Querschnittsansicht eines isolierten Chips 100 gemäß einem Ausführungsbeispiel mit freiliegenden Pads 106. Die gesamte Halbleiteroberfläche des Halbleiterchips 102 ist hermetisch mit der elektrisch isolierenden Schicht 104 bedeckt. Mit anderen Worten, die gesamte äußere Oberfläche des isolierten Chips 100 wird von der elektrisch isolierenden Schicht 104 geformt, wobei die Pads 106 die einzige Ausnahme bilden, indem sie ebenfalls zur äußeren Oberfläche des isolierten Chips 100 beitragen.
  • Daher besteht der Unterschied zwischen dem isolierten Chip 100 gemäß 2 und dem isolierten Chip 100 gemäß 1 darin, dass gemäß 2 Zugangslöcher 200 durch Laserabtragung geformt sind (siehe Bezugszeichen 202), um Material der elektrisch isolierenden Schicht 104 selektiv an den Positionen der Chippads 106 zu entfernen. Mit anderen Worten, die elektrisch isolierende Schicht 104 ist nur an den Positionen der Chippads 106 unterbrochen, während sie die gesamte Halbleiteroberfläche des Halbleiterchips 102 bedeckt. Somit ist eine umgebende Oberfläche des Halbleiterchips 102, nur außer den von den Pads 106 definierten Oberflächenabschnitten, mit der elektrisch isolierenden Schicht 104 bedeckt. Daher zeigt 2 einen Halbleiter-Die, der mit einer Isolierschicht bedeckt ist, dessen Kontakte aber geöffnet sind (beispielsweise durch Laserabtragung), sodass der isolierte Chip 100 gemäß 2 direkt durch Drahtbonden weiter verarbeitet werden kann (siehe 3 und 4).
  • In der Konfiguration von 2 wurden die elektrischen Pads 106 des isolierten Chips 100 geöffnet (beispielsweise durch Laserabtragung, Plasmaverarbeitung oder chemisch), sodass der isolierte Chip 100 gemäß 2 als Basis für sehr unterschiedliche Montageprozeduren, wie etwa Drahtbonden (vergleiche 3, 4 oder 14), Flip-Chip-Verarbeitung, Clipverarbeitung usw., verwendet werden kann. Der isolierte Chip 100 gemäß 2 kann in vielen unterschiedlichen Packungsarchitekturen implementiert werden, wie etwa BGA (Ball Grid Array), QFN (Quad Flat No Leads Package), QFP (Quad Flat Package), SOT (Small Outline Transistor) usw. Der isolierte Chip 100 kann die Basis für eine Einzelchippackung oder eine Multichippackung formen.
  • Ausführungsbeispiele der Erfindung können auch mittels ISOFACE-Technologie implementiert werden (insbesondere um galvanisch isolierte High-Side-Schalter und integrierte Eingangsschaltungen bereitzustellen).
  • 3 zeigt eine Querschnittsansicht einer Halbfertigpackung, bei der die Halbleiterchips 102, 300 gemäß einem Ausführungsbeispiel vor der Kapselung Seite an Seite montiert werden.
  • Die in 3 gezeigte Halbfertigpackung (da noch nicht gekapselt) umfasst den isolierten Chip 100 gemäß 2, einen weiteren Halbleiterchip 300 (in der gezeigten Ausführungsform ein nackter Die ohne elektrisch isolierende Schicht 104) und Bonddrähte 302, die einen freiliegenden Pad 106 des isolierten Chips 100 mit einem Pad 106 des weiteren Halbleiterchips 102 elektrisch verbinden. 3 zeigt darüber hinaus, dass weitere Pads 106 des isolierten Chips 100 und des weiteren Halbleiterchips 300 durch weitere Bonddrähte 302 mit einer elektronischen Umgebung (nicht gezeigt) verbunden werden können.
  • Die Halbfertigpackung gemäß 3 umfasst zusätzlich einen Montagesockel 304 (d. h. ein beliebiges Substrat oder einen beliebigen Chipträger, beispielsweise einen Leadframe oder ein organisches Substrat), auf dem sowohl der isolierte Chip 100 als auch der weitere Halbleiterchip 300 mittels Drahtbondverschaltung in einer Seite-an-Seite-Architektur montiert sind.
  • Um eine Packung gemäß einem Ausführungsbeispiel auf der Basis der Halbfertigpackung gemäß 3 zu erhalten, kann die Halbfertigpackung gekapselt werden (zum Einbetten des isolierten Chips 100 und des weiteren Halbleiterchips 300), beispielsweise durch Laminierung (wie in 13 gezeigt) oder durch Molden (wie in 14 gezeigt). Nach der Kapselung stellt die elektrisch isolierende Schicht 104 eine zuverlässige elektrische Entkopplung zwischen dem isolierten Chip 100 und dem weiteren Halbleiterchip 300 bereit.
  • 4 zeigt eine Querschnittsansicht einer Halbfertigpackung, bei der die Halbleiterchips 102, 300 gemäß einem weiteren Ausführungsbeispiel vor der Kapselung in einer Chip-auf-Chip-Architektur montiert werden.
  • Im Gegensatz zu 3 zeigt die Ausführungsform von 4 eine Konfiguration, bei der der weitere Halbleiterchip 300 auf dem Montagesockel 304 montiert ist und der isolierte Chip 100 dagegen auf dem weiteren Halbleiterchip 102 montiert ist. Die elektrisch isolierende Schicht 104 stellt eine zuverlässige elektrische Entkopplung zwischen der direkt verbundenen Anordnung des isolierten Chips 100 und des weiteren Halbleiterchips 300 in der gezeigten gestapelten Die-Konfiguration bereit.
  • Um eine Packung gemäß einem Ausführungsbeispiel auf der Basis der Halbfertigpackung gemäß 4 zu erhalten, kann die Halbfertigpackung gekapselt werden (zum Einbetten des isolierten Chips 100 und des weiteren Halbleiterchips 300), beispielsweise durch Laminierung (wie in 13 gezeigt) oder durch Molden (wie in 14 gezeigt). Nach der Kapselung stellt die elektrisch isolierende Schicht 104 eine zuverlässige elektrische Entkopplung zwischen dem isolierten Chip 100 und dem weiteren Halbleiterchip 300 bereit.
  • 5 bis 9 zeigen Strukturen, die während des Durchführens eines Verfahrens der Herstellung einer Mehrzahl von isolierten Chips 100 in einer Batch-Architektur gemäß einem weiteren Ausführungsbeispiel erhalten werden. Ziel des beschriebenen Verfahrens ist es, eine Mehrzahl isolierter Chips 100 gemäß 1 gleichzeitig herzustellen.
  • Um eine in 5 gezeigte Struktur 520 zu erhalten, wird eine Mehrzahl von nackten Halbleiterchips 102 auf einem Hilfsträger 500 montiert oder platziert. Daher werden die Halbleiterchips 102 nach dem Abtrennen von einem Halbleiterwafer auf den Hilfsträger 500, bei dem es sich um eine Dicing-Folie handeln kann, montiert.
  • Um eine in 6 gezeigte Struktur 620 zu erhalten, wird ein erster Teil des elektrisch isolierenden Materials, das später einen Teil der elektrisch isolierenden Schicht 104 bildet, auf einem freiliegenden Teil der Oberfläche aller montierten Halbleiterchips 102 gleichzeitig abgeschieden. Dieser Abscheidungsvorgang kann mithilfe eines CVD-Prozesses bewerkstelligt werden, durch den elektrisch isolierendes Material, wie etwa Parylen, von der Gasphase auf freiliegende Oberflächen der Halbleiterchips 102 und des Hilfsträgers 500 abgeschieden wird.
  • Um eine in 7 gezeigte Struktur 720 zu erhalten, wird die Struktur 620 umgedreht oder um 180° geschwenkt, um auf diese Weise Oberflächen der Halbleiterchips 102, die bereits mit dem elektrisch isolierenden Material bedeckt sind, auf einem weiteren Hilfsträger 700 zu befestigen (gemäß 6 oben). Diese Prozedur kann als erneute Laminierung bezeichnet werden. Mit anderen Worten, die Oberflächenabschnitte der Halbleiterchips 102, die mit dem zuvor abgeschiedenen elektrisch isolierenden Material bedeckt sind, werden am weiteren Hilfsträger 700 montiert. Daher wird ein Umdrehen der Dies zur erneuten Laminierung auf den weiteren Hilfsträger 700 (beispielsweise eine Folie oder jeder andere Träger) vorgenommen, um die Struktur 720 für die anschließende Rückseitenbeschichtung vorzubereiten. Nach der beschriebenen Befestigung wird der Hilfsträger 500 von den Halbleiterchips 102 entfernt, um dadurch die (gemäß 7 oben) Oberflächenabschnitte der Halbleiterchips 102, die zuvor vom Hilfsträger 500 bedeckt wurden, freizulegen.
  • Um eine in 8 gezeigte Struktur 820 zu erhalten, wird ein zweiter Teil des elektrisch isolierenden Materials, das später die elektrisch isolierende Schicht 104 bildet, auf einem jetzt freiliegenden Teil der Oberfläche der montierten Halbleiterchips 102, die während des Abscheidens des ersten Teils des elektrisch isolierenden Materials vom Hilfsträger 500 bedeckt waren, abgeschieden. Daher wird die Beschichtung der Rückseite der Halbleiterchips 102 durchgeführt, damit schließlich die ganze Oberfläche der Halbleiterchips 102 (einschließlich der Pads 106) mit einer elektrisch isolierenden Schicht 104 gekapselt ist.
  • Um das Batch der in 9 gezeigten hermetisch versiegelnd isolierten Chips 100 zu erhalten, wird der weitere Hilfsträger 700 von den isolierten Chips 100 gelöst oder entfernt. Somit wird das beschriebene Verfahren gleichzeitig an der Mehrzahl der Halbleiterchips 102 durchgeführt, wodurch nach der Vereinzelung (beispielsweise Sägen) eine große Anzahl Halbleiterchips 102 in einer schnellen und einfachen Prozedur auf Waferebene produziert wird.
  • Änderungen an dem unter Bezugnahme auf 5 bis 9 beschriebenen Prozessablauf sind selbstverständlich möglich. Beispielsweise ist es möglich, die Abscheidung auf der Rückseite der Halbleiterchips 102 zu beginnen oder einen Teil der Abscheidung (beispielsweise auf einer Oberfläche und Seitenoberflächen) ohne erneute Laminierung durchzuführen.
  • 10 zeigt eine Halbfertigpackung gemäß einem Ausführungsbeispiel vor dem Freilegen der Chippads 106 (durch Entfernen von Material eines Kapselungsmittels 1000 und der elektrisch isolierenden Schicht 104 in einem gemeinsamen Vorgang).
  • Zum Herstellen der Halbfertigpackung gemäß 10 wird ein isolierter Chip 100 (beispielsweise gemäß 5 bis 9 hergestellt) mit einem Kapselungsmittel 1000 gekapselt. In der gezeigten Ausführungsform ist das Kapselungsmittel 1000 ein aus einem Montagesockel 1002 (auf den ein Boden des isolierten Chips 100 montiert ist) und einer Abdeckung 1004 (die eine Oberseite des isolierten Chips 100 bedeckt) zusammengesetztes Laminat. Der Montagesockel 1002 kann aus einem elektrisch leitfähigen Material bestehen (beispielsweise einem Kupferblech, z. B. mit einer Dicke von ca. 200 µm). Die Abdeckung 1004 kann aus einem elektrisch isolierenden Material bestehen (beispielsweise einer Prepreg-Folie mit oder ohne vorgeformten Hohlraum zum Aufnehmen des isolierten Chips 100). Der isolierte Chip 100 kann beispielsweise durch Kleben oder Löten auf dem Montagesockel 1002 montiert sein. Der Halbleiterchip 102 kann eine (gemäß 10 vertikale) Dicke in einem Bereich zwischen 30 µm und 200 µm haben, beispielsweise 60 µm. Der Montagesockel 1000, der isolierte Chip 100 und die Abdeckung 1004 können durch Laminierung, d. h. durch Zusammenpressen mithilfe von Wärme, miteinander verbunden sein.
  • Daher kann der isolierte Chip 100 in ein Laminat (beispielsweise mittels eines PCB-Prozesses oder eines BLADE-Prozesses) eingebettet sein.
  • 11 zeigt die Halbfertigpackung von 10 nach dem Freilegen der Chippads 106 durch Entfernen von Material des Kapselungsmittels 1000 und der elektrisch isolierenden Schicht 104 in einer gemeinsamen Prozedur.
  • Daher werden gemeinsame Zugangslöcher 1100 durch Laserabtragung (siehe Bezugszeichen 1110) geformt, um sich sowohl durch das Kapselungsmittel 1000 als auch die elektrisch isolierende Schicht 104 zu erstrecken. Mit anderen Worten, die Zugangslöcher 1100 werden in einer gemeinsamen Prozedur geformt, um dadurch die Chippads 106 freizulegen. Höchst vorteilhaft ist, dass das Öffnen des Kapselungsmittels 1000 und der elektrisch isolierenden Schicht 104 im selben Prozess, hier mit demselben Laserstrahl, bewerkstelligt wird. Dies kombiniert eine höchst zuverlässige elektrische Isolierung des Halbleiterchips 102 mit einer einfachen und schnellen Zugänglichkeit der Chippads 106.
  • 12 zeigt eine Querschnittsansicht einer Packung 1200 gemäß einem Ausführungsbeispiel, die durch das Herstellungsverfahren gemäß 10 und 11 erhalten wird.
  • Um die Packung 1200 auf der Basis der Halbfertigpackung von 11 zu erhalten, werden die gemeinsamen Zugangslöcher 1100 (beispielsweise unter Verwendung eines galvanischen Prozesses) mit elektrisch leitfähigem Material gefüllt, um dadurch Vias 1202 herzustellen, die die Pads 106 in den Zugangslöchern 1100 berühren. Darüber hinaus ist eine strukturierte elektrisch leitfähige Schicht 1204 (wie etwa eine strukturierte Kupferfolie) als Oberflächenverdrahtung auf dem Kapselungsmittel 1000 (auf dem Oberflächendielektrikum) geformt und an das elektrisch leitfähige Material, das die Vias 1202 formt, elektrisch gekoppelt. Die Viafüllung und die Formung der Leiterlinien vervollständigen den Herstellungsvorgang der Packung 1200.
  • In der Konfiguration gemäß 12 ist die elektrisch isolierende Schicht 104 zum elektrischen Isolieren des Halbleiterchips 102 von einem oder mehreren möglichen weiteren Halbleiterchips (nicht gezeigt) der Packung 1200, von der elektrisch leitfähigen Schicht 1204 und einem oder mehreren möglichen elektrisch leitfähigen Kontakten (nicht gezeigt) der Packung 1200 angeordnet. Dies stellt eine zuverlässige elektrische Entkopplung des Halbleiterchips 102 von der elektronischen Peripherie und daher einen effizienten Schutz vor Kriechströmen und Durchschlagsentladungen sicher. Dies ist besonders vorteilhaft, wenn die Packung 1200 für Hochstrom- oder Hochspannungsanwendungen, wie etwa eine Stromsensoranwendung auf der Basis der magnetischen Erfassung, eine Halbbrückenanwendung usw., konfiguriert ist.
  • In Verbindung mit dem BLADE-Prozess kann der vollschichtgekapselte isolierte Chip 100 auf den elektrisch leitfähigen Montagesockel 1002 (wie etwa einen Leadframe oder eine Leiterplatte) geheftet und mit der Abdeckung 1004 (wie etwa Leiterplattenmaterial) laminiert werden. Durch Laserverarbeitung werden Kontakte in Form der Zugangslöcher 1110 in das Kapselungsmittel 1000 geschossen, um dadurch die Chippads 106 freizulegen. Die Zugangslöcher 1110 können mit elektrisch leitfähigem Material, wie etwa Kupfer, galvanisch gefüllt werden.
  • Ein höchst vorteilhafter Effekt einer solchen Ausführungsform ist der, dass die Zugangslochformungsprozedur gleichzeitig Material des Kapselungsmittels 1000 und der elektrisch isolierenden Schicht 104, insbesondere ausschließlich und genau an den Positionen, die zum Erhalten des Zugangs zu den Chippads 106 erforderlich sind, entfernt. Die resultierende Packung 1200 umfasst dann den voll eingebetteten Halbleiterchip 102, der, abgesehen von seinen Chippads 106, mit Bezug auf die Umgebung vollständig elektrisch isoliert ist.
  • Ferner kann vorteilhafterweise die Zugangslochformung als Basis für die obere Chipmetallisierung vorzugsweise so durchgeführt werden, dass der Laser automatisch auf der Metallisierung (d. h. auf den Chippads 106) stoppt, nachdem er die Öffnungen im elektrisch isolierenden Material der elektrisch isolierenden Schicht 104 und der Abdeckung 1004 geformt hat. Für diesen Zweck ist Kupfer als Material für die Chippads 106 in hohem Maße angemessen.
  • 13 zeigt eine Querschnittsansicht einer Packung 1200 gemäß einem weiteren Ausführungsbeispiel der Erfindung.
  • Die Packung 1200 stellt eine elektronische Halbbrückenfunktion bereit. In dieser Ausführungsform sind sowohl der isolierte Chip 100 als auch ein konventioneller nackter Halbleiterchip 300 in das Kapselungsmittel 1000 eingebettet. Beispielsweise kann der isolierte Chip 100 auf den Montagesockel 1002 geklebt werden, während der Halbleiterchip 300 unter Verwendung einer elektrisch leitfähigen Verschaltung 1300 auf dem Montagesockel 1002 zusammengebaut werden kann. Der Montagesockel 1002 kann beispielsweise ein Basissubstrat, wie etwa eine Metallfolie oder ein Blech, sein. Beim Montagesockel 1002 kann es sich im Falle eines auf der Magnetfelderfassung basierenden Stromsensors auch um eine Stromführungsschiene handeln. Ein Erdungskontakt ist mit dem Bezugszeichen 1302 in 13 bezeichnet. Ein Detail 1350 von 13 zeigt eine vergrößerte Ansicht des Umfelds des isolierten Chips 100. Wie dem Detail 1350 entnommen werden kann, wird ein sicherer Kriechabstand, 1, auch dann erreicht, wenn die Abdeckung 1004 von der elektrisch isolierenden Schicht 104 delaminiert. Ein sicherer Isolierabstand, d, ist durch die Dicke (beispielsweise 10 µm) der elektrisch isolierenden Schicht 104 definiert.
  • Obwohl in den Figuren nicht gezeigt, kann eine obere Oberfläche der Packung 1200 gemäß 13 auf einer Leiterplatte (printed circuit board (PCB)), beispielsweise über Lotkugeln (nicht gezeigt) montiert sein.
  • Ein möglicher Stromflusspfad während des Betriebs der Packung 1200 gemäß 13 wird vom Bezugszeichen 1390 angezeigt und erstreckt sich von der elektrisch leitfähigen Schicht 1204 an der oberen Oberfläche, durch einen der Vias 1202, entlang des elektrisch leitfähigen Montagesockels 1002, über die leitfähige Verschaltung 1300, durch den weiteren Halbleiterchip 300, durch einen weiteren der Vias 1202 und zurück zu einem anderen Abschnitt der elektrisch leitfähigen Schicht 1204 an der oberen Oberfläche. Somit kann der elektrisch leitfähige Montagesockel 1002 zum Stromfluss beitragen und gleichzeitig als Wärmesenke zum Entfernen von Wärme, die von den Chips 100, 300 während des Betriebs der Packung 1200 erzeugt wird, fungieren.
  • 14 zeigt eine Querschnittsansicht einer Packung 1200 gemäß noch einem weiteren Ausführungsbeispiel der Erfindung. Die Packung 1200 zeigt ein Beispiel einer Drahtbondarchitektur, mittels der der isolierte Chip 100 gemäß 2 in eine Moldmasse als Kapselungsmittel 1000 eingebettet ist.
  • Gemäß 14 umfasst die Packung 1200 ferner einen Chipträger 1400, der als Leadframe, der den isolierten Chip 100 trägt, ausgeführt ist. Der isolierte Chip 100 ist mit einem Haftmaterial 1402 auf dem Chipträger 1400 montiert. Bonddrähte 302 sind zum elektrischen Verbinden von einem entsprechenden der Chippads 106 mit einer entsprechenden Leitung des Chipträgers 1400 bereitgestellt.
  • Die beschriebene Anordnung wird dann zwischen ein unteres Formwerkzeug und ein oberes Formwerkzeug (nicht gezeigt) eingefügt. Flüssiges Moldmaterial wird in die zwischen dem unteren Formwerkzeug und dem oberen Formwerkzeug definierte Kammer eingeführt und verfestigt. Folglich wird das Kapselungsmittel 1000 in Form einer Moldmasse, die den isolierten Chip 100, den Bonddraht 302 und einen Teil des Chipträgers 1400 kapselt, erhalten.
  • In einer Konfiguration hat die Packung 1200 gemäß 14 Leitungen des Leadframes 1400 auf der linken Seite und der rechten Seite der Packung 1200, die mit Seitenwänden des Kapselungsmittels 1000 fluchten. Eine solche Konfiguration kann gemäß der QFN(Quad Flat No Lead)-Packungstechnologie implementiert werden.
  • In einer anderen Konfiguration hat die Packung 1200 gemäß 14 Leitungen des Leadframe 1400 auf der linken Seite und der rechten Seite der Packung 1200, die sich seitlich über die Seitenwände des Kapselungsmittels 1000 hinaus erstrecken und dadurch freie Anschlüsse in Knickflügelform formen, die als gepunktete Linien gemäß 14 gezeigt sind. Eine solche Konfiguration kann gemäß der SO(Small Outline)- oder der QFN(Quad Flat No Lead)-Packungstechnologie implementiert werden.
  • 15 bis 26 zeigen Strukturen, die während des Durchführens eines Verfahrens der Herstellung einer Mehrzahl von Packungen 1200 in einer Batch-Architektur gemäß einem weiteren Ausführungsbeispiel der Erfindung erhalten werden.
  • Die in 15 gezeigte Struktur ist ein verarbeiteter Halbleiterwafer 1500, der eine Mehrzahl von Halbleiterchips 102 mit integrierten Schaltungselementen (wie etwa SFETs oder IGBTs, nicht gezeigt) umfasst.
  • Um eine in 16 gezeigte Struktur zu erhalten, wird der Halbleiterwafer 1500 auf einem Sägerahmen (siehe Bezugszeichen 1600) gedünnt und gesägt. Wie einem Detail 1610 entnommen werden kann, umfasst der Halbleiterwafer 1500 eine Mehrzahl von Halbleiterchips 102, die in Zeilen und Spalten angeordnet sind.
  • Um eine in 17 gezeigte Struktur zu erhalten, wird der in 16 gezeigte Halbleiterwafer 1500 einem Beschichtungsvorgang zum Formen einer elektrisch isolierenden Schicht 104 auf allen freiliegenden Oberflächen aller Halbleiterchips 102 unterzogen. Dadurch wird ein mit einem Dielektrikum beschichteter Halbleiterwafer 1700 erhalten.
  • Um es zu ermöglichen, dass Beschichtungsmaterial auf der gesamten oberen Hauptoberfläche und den vier vertikalen Seitenoberflächen der gesägten Halbleiterchips 102, die mit ihren unteren Oberflächen noch an einer flexiblen Folie befestigt sind, zuverlässig abgeschieden wird, kann der gesägte Halbleiterwafer 1700 während dem Beschichtungsvorgang erweitert werden. Bewerkstelligt werden kann dies durch entsprechendes Biegen der flexiblen Folie, um den Raum zwischen den benachbarten Halbleiterchips 102 während dem Beschichtungsvorgang zu vergrößern. Dies kann unerwünschte Schattierungseffekte verhindern und daher das Risiko der unvollständigen Beschichtung der fünf genannten zu beschichtenden Oberflächen der Halbleiterchips 102 verringern.
  • Nachfolgend werden die einzeln geformten isolierenden Chips 100 aus der flexiblen Folie freigegeben und wie in den folgenden Figuren gezeigt weiter verarbeitet.
  • Um eine in 18 gezeigte Struktur zu erhalten, wird ein Montagesockel 1002 bereitgestellt, wie etwa ein planes oder gerolltes Kupferblech oder ein Leadframe.
  • Um eine in 19 gezeigte Struktur zu erhalten, wird der isolierte Chip 100, wie gemäß 17 erhalten, direkt auf den planen Montagesockel 1002 montiert. Angesichts der Planarität des Montagesockels 1002 ist dies ein sehr einfacher Vorgang. Mit anderen Worten, der Montagesockel 1002 ist vorteilhafterweise anfänglich frei von Hohlräumen, die erst danach durch einen additiven Prozess (vergleiche 21) geformt werden. Dies hat den deutlichen Vorteil, dass der erhebliche Aufwand zum Herstellen von Hohlräumen mit hoher Zuverlässigkeit mittels eines subtraktiven Vorgangs (insbesondere Lithographie einschließend) weggelassen werden kann.
  • Noch immer Bezug nehmend auf eine 19 sind fünf im Wesentlichen rechteckige Oberflächen des im Wesentlichen quaderförmigen Halbleiterchips 102 ganz mit der elektrisch isolierenden Schicht 104 bedeckt. Nur eine sechste im Wesentlichen rechtwinklige Oberfläche des Halbleiterchips 102, spezifischer als die untere Oberfläche gemäß 19 angeordnet, ist von der elektrisch isolierenden Schicht 104 frei. Im Gegensatz hierzu kann sie freiliegend oder mit einer Sägerahmenfolie oder einer elektrisch leitfähigen Kopplungsstruktur bedeckt sein.
  • Das Bonden des Halbleiterchips 102 an den Montagesockel 1002 kann beispielsweise durch Löten (beispielsweise durch Weichlöten oder Gold-Zinn-Löten) oder durch Sintern bewerkstelligt werden.
  • Um eine in 20 gezeigte Struktur zu erhalten, können die obere und die untere Hauptoberfläche des Montagesockels 1002, vorzugsweise aus Kupfer hergestellt, zur Vorbereitung für eine nachfolgende galvanische Abscheidungsprozedur (siehe raue Oberflächen 2000, wie in den Details 2010, 2020 gezeigt) aufgeraut werden. Allgemeiner kann die freiliegende Oberfläche des Montagesockels 1002 für die nachfolgende Plattierung vorkonditioniert werden. Eine solche Vorkonditionierung kann die gezeigte Aufrauungsprozedur sein oder zusätzlich oder alternativ das Reinigen der Oberfläche einschließen.
  • Um eine in 21 gezeigte Struktur zu erhalten, wird erst nach Abschluss der Montageprozedur eine seitlich umgebende Struktur 2100, die aus demselben Material (hier Kupfer) wie der Montagesockel 1002 hergestellt ist, geformt. Als Folge des Vorhandenseins des bereits montierten isolierten Chips 100 auf dem Montagesockel 1002 wird ein Hohlraum, in den der isolierte Chip 100 seitlich eingebettet ist, begrenzt. Wie 21 entnommen werden kann, ist die seitlich umgebende Struktur 2100 mit dem isolierten Chip 100 vertikal fluchtend (d. h. auf demselben Höhenniveau und eine gemeinsame plane Oberfläche bildend). Höchst vorteilhaft ist, dass das Formen der seitlich umgebenden Struktur 2100 auf dem Montagesockel 1002 durch eine additive Prozedur in Form des galvanischen Plattierens bewerkstelligt werden kann. Gleichzeitig mit der Formung der seitlich umgebenden Struktur 2100 formt die galvanische Plattierungsprozedur auch eine Gegenstruktur 2102 auf einer Hauptoberfläche des Montagesockels 1002, die einer weiteren Hauptoberfläche des Montagesockels 1002, auf der die seitlich umgebende Struktur 2100 angeordnet ist, gegenüberliegt. Somit wird eine beidseitige galvanische Beschichtung des Montagesockels 1002 (hier als Kupferblech ausgeführt) durchgeführt (Kupferplattierung). Eine vertikale Dicke, d, jeder der Strukturen 2100, 2102 kann beispielsweise 150 µm sein. Die Strukturen 2100, 2102 können durch Eintauchen der in 20 gezeigten Struktur in ein galvanisches Bad und durch Anlegen von Strom geformt werden. Während dieser und anderer Prozeduren schützt die elektrisch isolierende Schicht 104 aus Parylen aus mechanischer und chemischer Sicht den Halbleiterchip 102 mit Bezug auf die Umgebung. Das Siliziummaterial des Halbleiterchips 102 darf weder mit der galvanischen Chemie noch mit dem Kupfermaterial in direkten Kontakt kommen, weil der Halbleiterchip 102 dadurch zerstört werden könnte. Daher dient das Parylenmaterial der elektrisch isolierenden Schicht 104 auch als leistungsfähige Passivierung des Halbleiterchips 102 mit Bezug auf schwierige Bedingungen in der Umwelt.
  • 22 zeigt eine dreidimensionale Ansicht einer Anordnung von mehreren Komponenten, von denen eine in 21 gezeigt ist, die über eine Stange-Steg-Struktur 2200 verbunden sind. Daher kann die Herstellungsprozedur als Batch durchgeführt werden. Zum Vereinzeln der einzelnen Komponenten ist es ausreichend, die Stege 2202 zu brechen, beispielsweise durch Stanzen.
  • Um eine in 23 gezeigte Struktur zu erhalten, wird die Anordnung von 22 in eine Mehrzahl von Halbfertigpackungen 2300 vereinzelt, beispielsweise durch Stanzen.
  • Um eine in 24 gezeigte Struktur zu erhalten, werden die seitlich umgebende Struktur 2100 und der isolierte Chip 100 auf dem Montagesockel 1002, d. h. eine Halbfertigpackung 2300, wie in 23 gezeigt, in eine seitlich umgebende ringförmige Struktur 2400 (beispielsweise aus FR4-Material hergestellt, das ausgehärtetes Harz und Glasfasern umfassen kann) eingefügt, die mit der seitlich umgebenden Struktur 2100 und mit dem isolierten Chip 100 vertikal fluchtend ist. Mit anderen Worten, die vereinzelten Halbfertigpackungen 2300 werden in Hohlräume einer Rahmenstruktur eingefügt. Mit einer Dicke, D, von beispielsweise 1,2 mm ist die Struktur gemäß 24 hochkompakt. Die ringförmige Struktur 2400 kann eine Leiterplatte mit durchgestanzten Löchern sein, in die die Halbfertigpackungen 2300 in einem Batchherstellungs-Vorgang eingefügt werden können.
  • Um eine in 25 gezeigte Struktur zu erhalten, sind zwei obere Schichten 2500, 2502 als plane Bleche oder Folien auf einer oberen Oberfläche des isolierten Chips 100 und der seitlich umgebenden Struktur 2100 und der seitlich umgebenden ringförmigen Struktur 2400 angeordnet. Entsprechend sind die zwei unteren Schichten 2504, 2506 als plane Bleche oder Folien auf einer unteren Oberfläche der Gegenstruktur 2102 und der seitlich umgebenden ringförmigen Struktur 2400 angeordnet. Zur Verbindung werden die Elemente des so erhaltenen Sandwiches oder Schichtstapels durch Laminierung durch Aufbringen von mechanischem Druck und Wärmeenergie miteinander verbunden. Die Schichten 2500, 2504 sind elektrisch isolierend, während die Schichten 2502, 2506 elektrisch leitfähig (beispielsweise aus Kupfer hergestellt) sind. Die unter Bezugnahme auf 25 beschriebene Prozedur resultiert in einer Kapselung der Halbfertigpackung 2300 durch Laminierung. Die Schichten 2500, 2504 können harzreiche Prepeg-Schichten sein, d. h. nicht ausgehärtetes Harz mit darin enthaltenen Glasfasern. Während der Laminierung fließt ein Teil des Harzes in seitliche Vertiefungen 2450 (vergleiche 24) zwischen der Halbfertigpackung 2300 und der ringförmigen Struktur 2400 und füllt daher leere Lücken.
  • Um eine in 26 gezeigte Packung 1200 zu erhalten, werden in einem oberen Abschnitt der in 25 gezeigten Struktur vertikale Verbindungsstrukturen 2600 geformt, die sich vertikal durch die elektrisch isolierende obere Schicht 2500 und die elektrisch isolierende Schicht 104 erstreckt, um eine elektrische Verbindung mit den Chippads 106 bereitzustellen. Spezifischer umfasst das Formen der vertikalen Verbindungsstrukturen 2600 das Laserbohren gemeinsamer Zugangslöcher (siehe Bezugszeichen 1100 in 11), die sich sowohl durch die elektrisch isolierende obere Schicht 2500 als auch die elektrisch isolierende Schicht 104 erstrecken, in einer gemeinsamen Prozedur, um dadurch die Chippads 106 freizulegen. Daher ist die elektrisch isolierende Schicht 104 vorteilhafterweise aus einem Material hergestellt, das durch Laserbohren entfernbar ist, wie etwa Parylen. Nachfolgend werden die gemeinsamen Zugangslöcher mit elektrisch leitfähigem Material, wie etwa Kupfer, gefüllt. 26 zeigt, dass der Halbleiterchip 102 über entsprechend geformte Laservias elektrisch kontaktiert wird.
  • Als Resultat der unter Bezugnahme auf 15 bis 26 beschriebenen Herstellungsprozedur wird die in 26 gezeigte Packung 1200 gemäß einem Ausführungsbeispiel der Erfindung erhalten. Die Packung 1200 umfasst den oben beschriebenen isolierten Chip 100 und ein Kapselungsmittel 1000, das den isolierten Chip 100 kapselt. Wenn die in 26 gezeigte Packung 1200 in einem Batch-Vorgang mit mehreren anderen Packungen 1200 hergestellt wird (beispielsweise bei Verwenden einer Leiterplatte mit durchgestanzten Löchern als ringförmige Struktur 2400, wobei die Halbfertigpackungen 2300 in diese Durchgangslöcher eingefügt werden), muss eine solche Struktur zunächst in die einzelnen Packungen 1200 vereinzelt werden, beispielsweise durch Sägen.
  • Eine Abdeckung 1004 des Kapselungsmittels 1000 umfasst die seitlich umgebende Struktur 2100, die aus Kupfer hergestellt ist und den Hohlraum, in den der isolierte Chip 100 eingebettet ist, vertikal fluchtend mit dem isolierten Chip 100 begrenzt. Die Abdeckung 1004 umfasst auch die beiden beschriebenen oberen Schichten 2500, 2502, die die obere Oberfläche des isolierten Chips 100 bedecken. Die zwei oberen Schichten 2500, 2502 bedecken zusätzlich eine obere Oberfläche der seitlich umgebenden Struktur 2100. Die zwei oberen Schichten 2500, 2502 umfassen die untere elektrisch isolierende obere Schicht 2500, die die obere Oberfläche des isolierten Chips 100 direkt bedeckt und von den vertikalen Verbindungsstrukturen 2600 durchdrungen wird und so eine elektrische Verbindung mit den Chippads 106 bereitstellt. Darüber hinaus umfassen die zwei oberen Schichten 2500, 2502 die obere elektrisch leitfähige Schicht 2502, die die untere Schicht 2500 direkt bedeckt und mit den vertikalen Verbindungsstrukturen 2600 verbunden ist. Die seitlich umgebende Struktur 2100 ist aus einem elektrisch leitfähigen Material hergestellt, wie etwa Kupfer, und wird seitlich von der elektrisch isolierenden ringförmigen Struktur 2400 umgeben, die mit der seitlich umgebenden Struktur 2100 fluchtend ist.
  • Es sei darauf hingewiesen, dass der Begriff „umfassen“ andere Elemente oder Merkmale nicht ausschließt und „ein“ bzw. „eine“ die Mehrzahl nicht ausschließt. Es können auch Elemente kombiniert werden, die in Zusammenhang mit unterschiedlichen Ausführungsformen beschrieben werden.

Claims (34)

  1. Packung (1200), die Folgendes aufweist: • einen isolierten Chip (100) aufweisend einen Halbleiterchip (102), der mindestens ein Chippad (106) aufweist und eine elektrisch isolierende Schicht (104), die mindestens einen Teil des Halbleiterchips (102) umgibt; • ein Kapselungsmittel (1000), das mindestens einen Teil des isolierten Chips (100) kapselt; wobei das Kapselungsmittel (1000) einen Montagesockel (1002), auf den ein Boden des isolierten Chips (100) montiert ist, aufweist, und eine Abdeckung (1004), die eine Oberseite des isolierten Chips (100) bedeckt, aufweist; wobei die Abdeckung (1004) eine seitlich umgebende Struktur (2100) aufweist, die einen Hohlraum, in den der isolierte Chip (100) eingebettet ist, begrenzt; wobei die Abdeckung (1004) mindestens eine obere Schicht (2500, 2502) aufweist, die eine obere Oberfläche des isolierten Chips (100) bedeckt; wobei die mindestens eine obere Schicht (2500, 2502) zusätzlich eine obere Oberfläche der seitlich umgebenden Struktur (2100) bedeckt; wobei die mindestens eine obere Schicht (2500, 2502) eine untere elektrisch isolierende obere Schicht (2500) aufweist, die die obere Oberfläche des isolierten Chips (100) direkt bedeckt.
  2. Packung (1200) nach Anspruch 1, wobei eine gesamte umgebende Oberfläche des Halbleiterchips (102) und der mindestens eine Pad (106) mit der elektrisch isolierenden Schicht (104) bedeckt sind.
  3. Packung (1200) nach Anspruch 1, wobei eine umgebende Oberfläche des Halbleiterchips (102) außer nur mindestens einem Oberflächenabschnitt um den mindestens einen Pad (106) herum mit der elektrisch isolierenden Schicht (104) bedeckt ist.
  4. Packung (1200) nach Anspruch 1, wobei fünf Seitenoberflächen des Halbleiterchips (102) mit der elektrisch isolierenden Schicht (104) bedeckt sind und eine sechste Seitenoberfläche des Halbleiterchips (102) von der elektrisch isolierenden Schicht (104) frei ist.
  5. Packung (1200) nach einem der Ansprüche 1 bis 4, wobei die elektrisch isolierende Schicht (104) aus einem Polymermaterial, insbesondere Parylen, gebildet ist.
  6. Packung (1200) nach einem der Ansprüche 1 bis 5, die mindestens einen elektrisch leitfähigen Via (1202) aufweist, der mit dem mindestens einen Chippad (106) elektrisch gekoppelt ist, wobei jeder des mindestens einen Via (1202) sich durch ein entsprechendes gemeinsames Zugangsloch (1100) erstreckt, das sich sowohl durch das Kapselungsmittel (1000) als auch die elektrisch isolierende Schicht (104) erstreckt.
  7. Packung (1200) nach einem der Ansprüche 1 bis 6, wobei das Kapselungsmittel (1000) ein Laminat aufweist, insbesondere ein Leiterplattenlaminat.
  8. Packung (1200) nach einem der Ansprüche 1 bis 6, wobei das Kapselungsmittel (1000) ein Mold aufweist, insbesondere ein Kunststoffmold.
  9. Packung (1200) nach einem der Ansprüche 1 bis 8, wobei die seitlich umgebende Struktur (2100) mindestens teilweise aus elektrisch leitfähigem Material hergestellt ist.
  10. Packung (1200) nach einem der Ansprüche 1 bis 9, wobei die seitlich umgebende Struktur den Hohlraum vertikal fluchtend mit dem isolierten Chip (100) begrenzt.
  11. Packung (1200) nach einem der Ansprüche 1 bis 10, wobei die untere elektrisch isolierende obere Schicht (2500) von mindestens einer vertikalen Verbindungsstruktur (2600) durchdrungen wird, die eine elektrische Verbindung mit dem mindestens einen Chippad (106) bereitstellt.
  12. Packung (1200) nach einem der Ansprüche 1 bis 11, wobei die mindestens eine obere Schicht (2500, 2502) eine obere elektrisch leitfähige Schicht (2500) aufweist, die die untere Schicht (2500) direkt bedeckt und mit der mindestens einen vertikalen Verbindungsstruktur (2600) verbunden ist.
  13. Packung (1200) nach einem der Ansprüche 1 bis 12, wobei eine Oberfläche des isolierten Chips (100), der direkt auf dem Montagesockel (1002) angeordnet ist, mindestens eines ist aus der Gruppe ist bestehend aus: • frei von der elektrisch isolierenden Schicht (104) und • elektrisch mit dem Montagesockel (1002) gekoppelt.
  14. Packung (1200) nach einem der Ansprüche 1 bis 13, wobei die seitlich umgebende Struktur (2100) von einer, insbesondere elektrisch isolierenden, ringförmigen Struktur (2400), insbesondere einer ringförmigen Struktur (2400), die mit der seitlich umgebenden Struktur (2100) fluchtet, seitlich umgeben ist.
  15. Packung (1200) nach einem der Ansprüche 1 bis 14, die eine Gegenstruktur (2102) auf einer Hauptoberfläche des Montagesockels (1002) aufweist, die einer weiteren Hauptoberfläche des Montagesockels (1002) gegenüberliegt, auf der die seitlich umgebende Struktur (2100) angeordnet ist.
  16. Packung (1200) nach einem der Ansprüche 1 bis 15, die mindestens eine untere Schicht (2504, 2506) aufweist, die eine Hauptoberfläche der Packung (1200) ausmacht, die einer weiteren Hauptoberfläche der Packung (1200) gegenüberliegt, die von der mindestens einen oberen Schicht (2500, 2502) ausgemacht wird.
  17. Packung (1200) nach einem der Ansprüche 1 bis 16, ferner aufweisend: • einen weiteren Halbleiterchip (300); • mindestens einen Bonddraht (302), der den isolierten Chip (100) mit dem weiteren Halbleiterchip (102) elektrisch verbindet.
  18. Packung (1200) nach Anspruch 17, die einen Montagesockel (304) aufweist, auf dem sowohl der isolierte Chip (100) als auch der weitere Halbleiterchip (102) separat voneinander montiert sind.
  19. Packung (1200) nach Anspruch 18, wobei der isolierte Chip (100) und der weitere Halbleiterchip (102) aufeinander montiert sind.
  20. Verfahren zum Herstellen einer Packung (1200), wobei das Verfahren Folgendes aufweist: • Herstellen eines isolierten Chips (100) mit einem Verfahren aufweisend: • Bereitstellen eines Halbleiterchips (102), der mindestens ein Chippad (106) aufweist; • Umgeben mindestens eines Teils des Halbleiterchips (102) mit einer elektrisch isolierenden Schicht (104); wobei das Verfahren zum Herstellen der Packung ferner aufweist: • Kapseln mindestens eines Teils des Halbleiterchips (100) mit einem Kapselungsmittel (1000); Montieren des isolierten Chips (100) auf einem Montagesockel (1002) ; nach dem Montieren, Bilden einer seitlich umgebenden Struktur (2100), die einen Hohlraum begrenzt, in dem der isolierte Chip (100) eingebettet ist; Anschließen mindestens einer oberen Schicht (2500, 2502) an eine obere Oberfläche des isolierten Chips (100) und der seitlich umgebenden Struktur (2100).
  21. Verfahren nach Anspruch 20, wobei das Umgeben Folgendes aufweist: • Platzieren des Halbleiterchips (102) auf einem Hilfsträger (500); und • Abscheiden eines ersten Teils von elektrisch isolierendem Material der elektrisch isolierenden Schicht (104) auf einer freiliegenden Oberfläche des Halbleiterchips (102), der auf dem Hilfsträger (500) platziert ist.
  22. Verfahren nach Anspruch 21, wobei das Umgeben ferner Folgendes aufweist: • Platzieren eines Oberflächenabschnitts des Halbleiterchips (102), der mit dem abgeschiedenen elektrisch isolierenden Material bedeckt ist, auf einem weiteren Hilfsträger (700); • Entfernen des Hilfsträgers (500); und • Abscheiden eines zweiten Teils des elektrisch isolierenden Materials der elektrisch isolierenden Schicht (104) auf einer freiliegenden Oberfläche des Halbleiterchips (102), der auf dem weiteren Hilfsträger (700) platziert ist, wobei die Oberfläche während des Abscheidens des ersten Teils des elektrisch isolierenden Materials vom Hilfsträger (500) bedeckt war.
  23. Verfahren nach einem der Ansprüche 20 bis 22, wobei das Verfahren gleichzeitig an einer Mehrzahl von Halbleiterchips (102) durchgeführt wird.
  24. Verfahren nach einem der Ansprüche 20 bis 23, wobei das Verfahren ferner das Bilden von mindestens einem gemeinsamen Zugangsloch (1100), das sich sowohl durch das Kapselungsmittel (1000) als auch die elektrisch isolierende Schicht (104) erstreckt, in einem gemeinsamen Vorgang aufweist, um dadurch den mindestens einen Chippad (106) freizulegen.
  25. Verfahren nach Anspruch 24, wobei das Verfahren ferner ein Füllen, insbesondere galvanisch, des mindestens einen gemeinsamen Zugangslochs (1100) mit elektrisch leitfähigem Material aufweist.
  26. Verfahren nach Anspruch 24 oder 25, wobei das Bilden des mindestens einen gemeinsamen Zugangslochs (1100) mindestens eines der aus Laserabtragung, Plasmaverarbeitung und chemischer Verarbeitung bestehenden Gruppe aufweist.
  27. Verfahren nach einem der Ansprüche 20 bis 26, wobei der Montagesockel (1002) ein planer Montagesockel (1002) ist, insbesondere ein Montagesockel (1002), der anfänglich an einer Montageposition des isolierten Chips (100) frei von Hohlräumen ist.
  28. Verfahren nach einem der Ansprüche 20 bis 27, wobei die seitlich umgebende Struktur (2100) aus demselben Material wie der Montagesockel (1002) hergestellt ist, insbesondere wobei die seitlich umgebende Struktur mit dem isolierten Chip (100) vertikal fluchtet.
  29. Verfahren nach einem der Ansprüche 20 bis 28, wobei das Bilden der seitlich umgebenden Struktur (2100) auf dem Montagesockel (1002) durch einen Materialadditionsvorgang, insbesondere durch einen galvanischen Plattierungsvorgang, bewerkstelligt wird.
  30. Verfahren nach einem der Ansprüche 20 bis 29, wobei das Verfahren ferner das Einfügen der seitlich umgebenden Struktur (2100) und des isolierten Chips (100) auf dem Montagesockel (1002) in eine seitlich umgebende ringförmige Struktur (2400) aufweist, insbesondere eine ringförmige Struktur (2400), die mit der seitlich umgebenden Struktur (2100) und dem isolierten Chip (100) fluchtet.
  31. Verfahren nach einem der Ansprüche 20 bis 30, wobei das Anschließen der mindestens einen oberen Schicht (2500, 2502) an die obere Oberfläche des isolierten Chips (100) und die seitlich umgebende Struktur (2100) durch Laminieren erfolgt.
  32. Verfahren nach Anspruch 31, wobei das Verfahren ferner Folgendes aufweist: • Bilden der mindestens einen oberen Schicht (2500, 2502) mit einer elektrisch isolierenden oberen Schicht (2500), die die obere Oberfläche des isolierten Chips (100) direkt bedeckt, und • Bilden von mindestens einer vertikalen Verbindungsstruktur (2600), die sich vertikal durch die elektrisch isolierende obere Schicht (2500) und durch die elektrisch isolierende Schicht (104) erstreckt, um eine elektrische Verbindung mit dem mindestens einen Chippad (106) bereitzustellen.
  33. Verfahren nach Anspruch 32, wobei das Bilden von mindestens einer vertikalen Verbindungsstruktur (2600) Folgendes aufweist: • Bilden, insbesondere durch Laserbohren, von mindestens einem gemeinsamen Zugangsloch (1100), das sich sowohl durch die elektrisch isolierende obere Schicht (2500) als auch die elektrisch isolierende Schicht (104) erstreckt, in einem gemeinsamen Vorgang, um dadurch den mindestens einen Chippad (106) freizulegen; und • Füllen des mindestens einen gemeinsamen Zugangslochs (1100) mit elektrisch leitfähigem Material.
  34. Verfahren nach einem der Ansprüche 20 bis 33, wobei das Verfahren das Herstellen einer Mehrzahl von Packungen (1200) zumindest teilweise in einem Batch-Vorgang als fortlaufende Struktur, die nachfolgend in die einzelnen Packungen (1200) vereinzelt wird, aufweist.
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