DE102016107031B4 - Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung - Google Patents

Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung

Info

Publication number
DE102016107031B4
DE102016107031B4 DE102016107031.9A DE102016107031A DE102016107031B4 DE 102016107031 B4 DE102016107031 B4 DE 102016107031B4 DE 102016107031 A DE102016107031 A DE 102016107031A DE 102016107031 B4 DE102016107031 B4 DE 102016107031B4
Authority
DE
Germany
Prior art keywords
material
body
chip carrier
chip
portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102016107031.9A
Other languages
English (en)
Other versions
DE102016107031A1 (de
Inventor
Jürgen Högerl
Horst Theuss
Gottfried Beer
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE102016107031.9A priority Critical patent/DE102016107031B4/de
Publication of DE102016107031A1 publication Critical patent/DE102016107031A1/de
Application granted granted Critical
Publication of DE102016107031B4 publication Critical patent/DE102016107031B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4871Bases, plates or heatsinks
    • H01L21/4875Connection or disconnection of other leads to or from bases or plates
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/06Containers; Seals characterised by the material of the container or its electrical properties
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142Metallic substrates having insulating layers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. IMC (insert mounted components)
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026Bonding areas specifically adapted for layer connectors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124Aluminium [Al] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/051Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/05099Material
    • H01L2224/05193Material with a principal constituent of the material being a solid not provided for in groups H01L2224/051 - H01L2224/05191, e.g. allotropes of carbon, fullerene, graphite, carbon-nanotubes, diamond
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05575Plural external layers
    • H01L2224/0558Plural external layers being stacked
    • H01L2224/05582Two-layer coating
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644Gold [Au] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684Tungsten [W] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4697Manufacturing multilayer circuits having cavities, e.g. for mounting components

Abstract

Packung (100), umfassend:
• einen Chipträger (102), hergestellt aus einem ersten Material;
• einen Körper (104), hergestellt aus einem zweiten Material, das sich vom ersten Material unterscheidet und auf dem Chipträger (102) angeordnet ist, um eine Kavität (106) zu bilden;
• einen Halbleiterchip (108), der mindestens teilweise in der Kavität (106) angeordnet ist;
• ein Laminat (110), das mindestens eines von mindestens einem Teil des Chipträgers (102), mindestens einem Teil des Körpers (104) und mindestens einem Teil des Halbleiterchips (108) einkapselt;
• eine seitliche Umgebungsstruktur (116), die den Chipträger (102) mit Körper (104) und Halbleiterchip (108) seitlich umgibt und mindestens • teilweise durch das Laminat (110) eingekapselt ist.

Description

  • Allgemeiner Stand der Technik
  • Technisches Gebiet
  • Verschiedene Ausführungsformen beziehen sich allgemein auf eine Packung, eine Anordnung und auf Verfahren zur Herstellung einer Packung.
  • Beschreibung des Standes der Technik
  • Herkömmliche Packungen, wie beispielsweise Formstrukturen, für elektronische Chips haben sich zu einem Niveau entwickelt, auf dem die Packung die Leistung der elektronischen Chips nicht länger signifikant behindert. Solche elektronischen Chips können auf einem Leadframe montiert sein, und eine gegenüberliegende Hauptoberfläche der elektronischen Chips kann durch einen Bonddraht mit dem Leadframe verbunden sein.
  • Die DE 10 2013 114 472 A1 offenbart ein Verfahren zur Herstellung einer Chipanordnung sowie eine Chipanordnung die einen Chip aufweist, der innerhalb einer Öffnung einer Metallstruktur angeordnet ist, wobei mindestens ein Kontakt des Chips elektrisch mit der Metallstruktur verbunden ist und wobei eine Fläche des Chips zumindest im Wesentlichen mit einer Fläche der Metallstruktur abschließt. Die DE 10 2011 000 751 A1 offenbart ein Halbleiter-Bauelement mit einem Träger, der einen Hohlraum aufweist, und ein Verfahren zur Herstellung eines derartigen Halbleiter-Bauelements, wobei das Verfahren ein Bereitstellen eines Trägers, der einen ersten Hohlraum aufweist, ein Bereitstellen einer dielektrischen Folie mit einer an der dielektrischen Folie angebrachten Metallschicht, ein Platzieren eines ersten Halbleiterchips in dem ersten Hohlraum des Trägers und ein Aufbringen der dielektrischen Folie auf den Träger umfasst. Die DE 36 39 630 A1 offenbart einen Datenträger mit mindestens einem IC-Baustein zur Verarbeitung elektrischer Signale, wobei der IC-Baustein auf einem im Vergleich zur Fläche des Datenträgers kleinen Substrat angeordnet ist, über Leiterbahnen mit ebenfalls auf dem Substrat vorgesehenen Kontaktelementen, die die Kommunikation des IC-Bausteins mit entsprechenden Automaten ermöglichen, in Verbindung steht und wobei der IC- Baustein in einer Aussparung einer Kartenschicht angegeordnet ist und der IC-Baustein auf der dem Innern der Karte zugewandten Seite von einem Folienstreifen abgedeckt ist, der etwa die Breite und mindestens die Länge des IC-Bausteins hat und aus einem Material besteht, das ein gegenüber den umgebenden Materialien des Datenträgers höheres Deformierungsvermögen aufweist. Die US 2010/0159647 A1 offenbart eine Leiterplatte, bei der auf einer isolierenden Harzschicht, in der ein Halbleiterelement untergebracht ist, eine weitere isolierende Harzschicht und einen Leiterschaltkreis gebildet sind, wobei eine elektromagnetische Abschirmschicht auf einer isolierenden Harzschicht gebildet ist, die einen konkaven Bereich zum Unterbringen eines Halbleiterelement umgibt.
  • Jedoch gibt es noch Verbesserungsmöglichkeiten für das Packen von Chips hinsichtlich Verlässlichkeit und Effizienz.
  • Kurzfassung
  • Es besteht gegebenenfalls Bedarf nach einer verlässlich funktionierenden und einfach herstellbaren Packung.
  • Gemäß einem Ausführungsbeispiel wird eine Packung bereitgestellt, die einen Chipträger, hergestellt aus einem ersten Material, einen Körper, hergestellt aus einem zweiten Material, das sich vom ersten Material unterscheidet und so auf dem Chipträger angeordnet ist, dass es eine Kavität bildet, einen Halbleiterchip, angeordnet in mindestens einem Teil der Kavität, ein Laminat, das mindestens eines von mindestens einem Teil des Chipträgers, mindestens einem Teil des Körpers und mindestens einem Teil des Halbleiterchips einkapselt, und eine seitliche Umgebungsstruktur, die den Chipträger mit Körper und Halbleiterchip seitlich umgibt und mindestens teilweise durch das Laminat eingekapselt ist, umfasst.
  • Nach einem weiteren Ausführungsbeispiel wird eine Anordnung bereitgestellt, die eine Packung mit den oben genannten Merkmalen umfasst sowie eine Montagebasis, auf die und/oder in der die Packung montiert ist.
  • Gemäß noch einem weiteren Ausführungsbeispiel wird ein Herstellungsverfahren für eine Packung bereitgestellt, das Folgendes umfasst: Bereitstellen eines Chipträgers, hergestellt aus einem ersten Material, Anordnen eines Körpers, hergestellt aus einem zweiten Material, das sich vom ersten Material unterscheidet, auf dem Chipträger, sodass eine Kavität gebildet wird, Anordnen eines Halbleiterchips mindestens teilweise in der Kavität, Bilden einer seitlichen Umgebungsstruktur, die den Chipträger mit Körper und Halbleiterchip seitlich umgibt, und Einkapseln mindestens eines Teils der seitlichen Umgebungsstruktur und von mindesten einem von mindestens einem Teil des Chipträgers, mindestens einem Teil des Körpers und mindestens einem Teil des Halbleiterchips durch ein Laminat.
  • Gemäß noch einem weiteren Ausführungsbeispiel wird ein Herstellungsverfahren für eine Packung bereitgestellt, das Folgendes umfasst: Bereitstellen eines Chipträgers, Anordnen eines Körpers auf dem Chipträger, sodass eine Kavität gebildet wird, Anordnen eines Halbleiterchips in mindestens einem Teil der Kavität, nachfolgendes Aufrauen mindestens eines Teils des Chipträgers, mindestens eines Teils des Körpers und mindestens eines Teils des Halbleiterchips, Bilden einer seitlichen Umgebungsstruktur, die den Chipträger mit Körper und Halbleiterchip seitlich umgibt, und Einkapseln mindestens eines Teils der seitlichen Umgebungsstruktur und von mindesten einem von mindestens einem Teil des Chipträgers, mindestens einem Teil des Körpers und mindestens einem Teil des Halbleiterchips.
  • Gemäß eines Ausführungsbeispiels der Erfindung wird ein Packungsaufbau bereitgestellt, bei dem ein in einer Kavität angeordneter Chip, definiert durch einen Chipträger in Verbindung mit einem ringförmigen Körper darauf, durch Laminierung eingekapselt wird. Höchst vorteilhaft ist, dass ein erstes Material des Chipträgers und ein zweites Material des Körpers, die darauf befindliche Kavität definierend, sich voneinander unterscheiden. Dadurch lassen sich die beiden Materialien frei und individuell gemäß der damit verbundenen jeweiligen Funktion wählen. Insbesondere das erste Material kann frei gewählt werden, um als geeignete Basis für die (insbesondere galvanische) Ablagerung des zweiten Materials darauf zu dienen. Dementsprechend kann das zweite Material spezifisch so angepasst werden, dass es sich im höchsten Maße dazu eignet, um auf dem ersten Material gebildet (insbesondere galvanisch abgelagert) zu werden. Durch Ergreifen dieser Maßnahme kann die Verarbeitbarkeit bezüglich der Formung, insbesondere des Körpers (durch galvanische Ablagerung), erheblich verbessert und die intrinsische Adhäsion zwischen Chipträger und Körper zuverlässig gemacht werden. Dies hat außerdem vorteilhafte Auswirkungen auf die Zuverlässigkeit der Packung als Ganzes, da sichergestellt wird, dass sich die Schichten von Körper und Chipträger nicht voneinander lösen oder sie getrennt werden, wenn während des Laminierungsvorgangs und der Handhabung der fertig hergestellten Packung mechanischer Druck auf sie ausgeübt wird.
  • Nach einem weiteren Ausführungsbeispiel wird/werden der Chipträger und/oder der Körper und/oder der Halbleiterchip in einer der Herstellungsphasen im Herstellungsverfahren, bei dem der Halbleiter-Chip schon in die durch Chipträger und Körper definierte Kavität eingesetzt ist, selektiv aufgeraut. Dadurch kann die Zuverlässigkeit der nachfolgenden Laminierung unterstützt und eine ungewünschte Delaminierung der Laminierung und anderer Packungselemente langfristig sicher vermieden werden. Bei der Durchführung des Aufrauens nach der Platzierung des Chips in der Kavität ist es vorteilhafterweise möglich, mehrere Oberflächenabschnitte von sogar mehreren von Chipträger, Körper und Halbleiterchip zusammen aufzurauen, sodass eine besonders starke Verbesserung der Adhäsion mit einem einfachen und schnellen Verfahren erreicht werden kann, bei dem die genannten mehreren Komponenten alle gleichzeitig und mit demselben Verfahren aufgeraut werden.
  • Beschreibung weiterer Ausführungsbeispiele
  • Im Folgenden werden weitere Ausführungsbeispiele der Packung, der Anordnung und der Verfahren erläutert.
  • Im Zusammenhang mit der vorliegenden Anmeldung kann der Begriff „Packung“ oder Modul im Speziellen einen oder mehrere Halbleiterchip(s) bezeichnen, optional umfassend eine oder mehrere Art(en) von zusätzlichen elektronischen Komponenten, eingefasst in einer Einkapselung, wie z.B. einem Laminat.
  • Im Rahmen der vorliegenden Anmeldung kann sich der Begriff „Halbleiterchip“ insbesondere auf einen „nackten“ Die beziehen, d. h. einen unverpackten (beispielsweise nicht-geformten) Chip, der aus einem verarbeiteten Halbleiter, beispielsweise einem vereinzelten Stück eines Halbleiter-Wafers, hergestellt ist. Eine oder mehrere integrierte Schaltungselemente (wie etwa eine Diode, ein Transistor usw.) können innerhalb des Halbleiterchips ausgestaltet sein. Auch bereits eingekapselte Chips können als Halleiterchip verwendet werden, verpackt gemäß einem Ausführungsbeispiel.
  • Das erste Material und/oder das zweite Material können ein metallisches Material oder eine Legierung sein. Demgemäß können insbesondere das erste Material und das zweite Material unterschiedliche metallische Materialien sein. Dies ermöglicht einen sachgerechten Schutz des empfindlichen Halbleiterchips durch einen metallischen Rand. Dies ermöglicht es dem Halbleiterchip, der mechanischen Belastung standzuhalten, die während der Laminierung und während der Verwendung der schon vorgefertigten Packung ausgeübt wird. Darüber hinaus ermöglicht die Verwendung eines metallischen Materials für den Chipträger, eine Lötverbindung zwischen mindestens einer Lötfläche (Pad) des Halbleiterchips und dem metallischen Material des Chipträgers herzustellen. Dies verstärkt ferner die mechanische Intaktheit des Aufbaus von Chipträger, Körper und Halbleiterchip.
  • Vor allem können sowohl das erste als auch das zweite Material das gleiche Metall umfassen, insbesondere das gleiche Hauptmetall. Genauer gesagt können das erste Material und das zweite Material Kupfer umfassen, allerdings mit unterschiedlichen metallischen und/oder nichtmetallischen Zusätzen. Dadurch wird eine chemische Ähnlichkeit zwischen den Materialien des Chipträgers und dem Material des Körpers gewährleistet, wodurch das Material chemisch kompatibel gehalten wird, während immer noch Unterschiede zwischen Ihnen möglich sind, um die unterschiedlichen Besonderheiten der unterschiedlichen Funktionen des Chipträgers und des Körpers zu berücksichtigen. Spezifischer formuliert halten ähnliche Materialien und insbesondere gleiches Material für das erste und das zweite Material die Unterschiede zwischen den Wärmeausdehnungskoeffizienten (CTE) des Chipträgers und des Körpers gering und verhindern somit thermische Belastung.
  • In einer Ausführungsform unterscheiden sich das erste Material und das zweite Material hinsichtlich der Materialzusammensetzung.
  • Zum Beispiel kann das erste Material eine gewalzte Kupferlegierung (wie z.B. K80) und insbesondere eine Zusammensetzung von Kupfer, Eisen und Phosphor sein. Der Eisenanteil kann zum Beispiel in einem Bereich zwischen 0,03 Gewichtsprozent und 1 Gewichtsprozent liegen (zum Beispiel 0,1 Gewichtsprozent). Der Phosphoranteil kann in einem Bereich zwischen 0,01 Gewichtsprozent und 0,2 Gewichtsprozent liegen (zum Beispiel 0,04 Gewichtsprozent). Der Rest kann Kupfermaterial sein. Alternativ kann das erste Material auch eine andere Zusammensetzung haben. Es kann zum Beispiel als K81 enthalten sein, d.h. als eine Zusammensetzung aus Kupfer und Zinn. Der Zinnanteil kann zum Beispiel in einem Bereich zwischen 0,03 Gewichtsprozent und 1,0 Gewichtsprozent liegen (zum Beispiel 0,1 Gewichtsprozent). Der Rest kann Kupfermaterial sein. Mehr im Allgemeinen kann das erste Material mindestens 95%, insbesondere mindestens 99%, Kupfer umfassen, und der Rest kann einen oder mehrere Zusatzstoff/e umfassen, insbesondere ausgewählt aus der Gruppe bestehend aus Eisen, Zinn und Phosphor.
  • In einer Ausführungsform kann das zweite Material Kupfer mit einer kleinen Menge an Zusatzstoffen umfassen, insbesondere weniger als 5% Zusatzstoffe, weiter insbesondere mindestens 1 % Zusatzstoffe. Die Zusatzstoffe können spezifisch ausgewählt werden, um eine galvanische Ablagerung des zweiten Materials am ersten Material zur Verbesserung der Verarbeitbarkeit zu fördern.
  • In einer Ausführungsform umfassen sowohl das erste Material als auch das zweite Material Kupfer, insbesondere unterschiedliche Kupferlegierungen. Dadurch wird eine ordnungsgemäße elektrische und thermische Leitfähigkeit gewährleistet. Allgemeiner können insbesondere das erste Material und das zweite Material unterschiedliche Legierungen mit demselben Hauptmetall sein (wie z.B. Kupfer, Nickel, Aluminium). Insbesondere können das erste und das zweite Material dasselbe Hauptmetall und unterschiedliche Zusatzstoffe umfassen. In diesem Zusammenhang kann der Ausdruck „Hauptmetall“ das Metall bezeichnen, das entsprechend einen bedeutenden Beitrag (zum Beispiel von mehr als 50 Gewichtsprozent, insbesondere mindestens 90 Gewichtsprozent) zum gesamten Chipträger oder Körper leistet. Dies hält die Unterschiede der Wärmeausdehnungskoeffizient-Werte zwischen Chipträger und Körper gering.
  • In einer Ausführungsform umfasst der Halbleiterchip eine lötbare Schicht auf einer Hauptoberfläche, die in Kontakt mit dem Chipträger steht. Wenn eine solche lötbare Schicht auf der Hauptoberfläche des HalbleiterChips, zur Seite des Chipträgers zeigend, bereitgestellt wird, kann eine mechanische und elektrische Verbindung zwischen Chipträger und Chip durch Löten erzielt werden. Dies begünstigt die elektrische Verbindbarkeit mit geringem Aufwand, hält die Packung klein und erhöht gleichzeitig die mechanische Robustheit.
  • In einer Ausführungsform umfasst die lötbare Schicht mindestens eine der Gruppen, bestehend aus einer Kupfer-Zinn-Legierung, einer Gold-Zinn-Legierung und einer Silber-Zinn-Legierung. Jedoch sind auch andere Materialien möglich.
  • In einer Ausführungsform umfasst der Halbleiterchip eine elektrisch leitfähige Kontaktstruktur auf einer Hauptoberfläche, die in Kontakt mit der Laminierung steht. Zum Beispiel kann der Halbleiter-Chip nach oben zeigend angeordnet werden, das heißt mit seiner aktiven Oberfläche in Richtung äußere Laminatschicht oder -schichten zeigend. Alternativ, wenn zum Beispiel Halbleiterchips mit einem vertikalen Spannungsfluss, Leistungshalbleiterchips etc. implementiert werden, ist es darüber hinaus möglich, dass beide Seiten des Halbleiterchips elektrische Kontakte haben. Es ist auch ein nach unten zeigender Aufbau möglich, der eine Ausführungsform der Erfindung darstellt.
  • In einer Ausführungsform ist der Körper als ringförmige Struktur rund um die Kavität konfiguriert. Eine solche ringförmige Struktur umfasst den Halbleiterchip vollständig im Umfang und bietet somit einen besonders verlässlichen mechanischen Schutz.
  • Die Packung umfasst ferner eine seitliche Umgebungsstruktur, die den Chipträger mit Körper und Halbleiterchip seitlich einfasst und mindestens teilweise von der Laminierung eingekapselt ist. Ferner umgebend den - insbesondere ringförmigen - Körper kann eine seitliche Umgebungsstruktur sein, hergestellt aus elektrisch isolierendem Material. Zum Beispiel können vereinzelte Strukturen, jeweils zusammengesetzt aus Chipträger, Körper und Halbleiterchip, in Aussparungen einer vertieften elektrischen Isolierungsschicht oder einem Kern für die Herstellung mehrerer Packungen in einem Chargen-Verfahren eingebettet werden. Insbesondere kann auch eine Laminierung auf Chargen-Ebene ausgeführt werden. Infolgedessen kann die Struktur, zusammengesetzt aus mehrfachen Anordnungen von Chip, Chipträger und Körper, der seitlichen Umgebungsstruktur auf Chargen-Ebene und Laminatschichten auf Chargen-Ebene, vereinzelt werden, zum Beispiel durch mechanisches Schneiden, Ätzen oder Laserschneiden. Dies ermöglicht eine besonders effiziente Fertigung mehrerer Packungen mit hohem Durchsatz.
  • In einer Ausführungsform ist das Laminat eine Leiterplatte (PCB). Daher basiert das Material der Schicht gegebenenfalls auf Harz (insbesondere Epoxy-Harz), nach Wunsch in Vermischung mit Partikeln (wie Fasern, zum Beispiel Glasfasern). Geeignete dielektrische Materialien für die Laminierung sind zum Beispiel Prepreg oder FR4. Ein geeignetes elektrisch leitfähiges Material für das Laminat ist Kupfer.
  • In einer Ausführungsform umfasst die Methode die Formung des zweiten Materials auf dem ersten Material durch Plattierung. Insbesondere kann ein solches Plattierungsverfahren Galvanisierung oder stromlose Plattierung sein. Die Plattierung wird vorzugsweise durch galvanische Plattierung erreicht. Durch ein solches Verfahren wird eine hocheffiziente Anlagerung elektrisch leitfähiger Körpermaterialien an elektrisch leitfähigem Trägerstoff erreicht, insbesondere, wenn die zwei unterschiedlichen Materialien entsprechend so gewählt werden, dass sie diese Aufgaben erfüllen.
  • In einer Ausführungsform umfasst die Methode das Aufrauen mindestens einen Teil der Oberfläche des ersten Materials, bevor das zweite Material auf dem ersten Material gebildet wird. Dieses Verfahren zum Aufrauen fördert die Adhäsion des zweiten Materials auf dem ersten Material.
  • In einer Ausführungsform umfasst das Verfahren das Aufrauen mindestens eines Teils der Oberfläche des zweiten Materials, insbesondere nach Anordnen des Halbleiterchips in der Kavität. Dies fördert die Adhäsion zwischen dem Körper und dem Laminatmaterial.
  • In einer Ausführungsform umfasst das Verfahren das Aufrauen mindestens eines Teils der Oberfläche des Halbleiterchips, insbesondere nach Einsetzen des Halbleiterchips in die Kavität. Dies fördert die Adhäsion zwischen Halbleiterchip und Laminatmaterial.
  • Das Ausführen mindestens eines Teils des/der Aufrauverfahren/s nach Einsetzen des Chips in der Kavität ermöglicht das gleichzeitige Aufrauen aller freiliegenden Flächen von Halbleiterchip, Chipträger und Körper, und ist somit hinsichtlich der Aufrauzeit und der Verbesserung der Adhäsion hocheffizient.
  • In einer Ausführungsform wird das Aufrauen durch chemisches Aufrauen durchgeführt. Durch eine entsprechende chemische Behandlung können sich auf den unterschiedlichen Elementen Mikroprotrusionen bilden, die die aktive Oberfläche erhöhen und daher die Tendenz zur Verhinderung von Delaminierung verbessern. Als Alternative zum chemischen Aufrauungsprozess kann auch ein mechanischer Aufrauungsprozess oder ein Aufrauen mit Laser eingesetzt werden.
  • In einer Ausführungsform umfasst das Verfahren ferner das Bilden, insbesondere das Bohren, weiter insbesondere Laserbohren, mindestens eines Durchgangslochs durch das Laminat, um dadurch eine Oberfläche des Halbleiterchips freizulegen. Laserbohren durch das Laminatmaterial, um einen oder mehrere Pads des Halbleiterchips freizulegen, ist ein einfaches und verlässliches Verfahren für schnelles und präzises Definieren von elektrischen Kontakten.
  • In einer Ausführungsform umfasst die Methode ferner das Befüllen mindestens eines Durchgangslochs mit elektrisch leitfähigem Material, insbesondere durch Galvanisieren. Zum Beispiel kann Kupfermaterial durch Laserbohren, mechanisches Bohren oder ähnlichem in die Durchgangslöcher gefüllt werden.
  • In einer Ausführungsform wird der Körper durch Bilden einer Opferstruktur auf einem Oberflächenabschnitt des Chipträgers hergestellt, wobei der Körper durch Auftragen des zweiten Materials gebildet wird, das sich von dem ersten Material auf einem anderen Oberflächenabschnitt des Chipträgers unterscheidet, welcher nicht durch die Opferstruktur bedeckt ist und infolgedessen die Opferstruktur entfernend, um somit die Kavität zu bilden. Die Opferstruktur bedeckt somit selektiv Oberflächenabschnitte, auf denen später ein oder mehrere Halbleiterchip(s) eingesetzt werden. Die verbleibenden Oberflächenabschnitte, die einer Umgebung ausgesetzt bleiben, können daher infolgedessen mit dem zweiten elektrisch leitfähigen Material galvanisiert werden. Danach kann die Opferstruktur entfernt werden (zum Beispiel durch Ätzen oder Laserablation). Dies ist ein einfaches Verfahren zur Bestimmung der Positionen für Halbleiterchips und zum Bilden eines Körpers.
  • In einer Ausführungsform besteht die Opferstruktur aus Photoresist. Ein solches Photoresist kann auf der gesamten Oberfläche des Chipträgers abgelagert werden und kann infolgedessen durch Lithographie und Ätzen gemustert werden.
  • In einer Ausführungsform wird das Bilden des Körpers durch Auftragen des zweiten Materials auf einer ersten Hauptoberfläche des Chipträgers und gleichzeitig durch Bilden eines weiteren Körpers mit dem zweiten Material auf einer entgegengesetzten zweiten Hauptoberfläche des Chipträgers ausgeführt. Demnach kann das zweite Material nicht nur auf der Hauptoberfläche des Chipträgers abgelagert werden, auf dem in der Folge die Halbleiterchips platziert werden sollen, sondern auch auf einer anderen, einander entgegengesetzten Hauptoberfläche des Chipträgers. Das erhöht die vertikale Symmetrie des Aufbaus und erhöht somit die mechanische Stabilität und verhindert Verbiegen.
  • In einer Ausführungsform umfasst das Verfahren vor der Einkapselung ferner das Einsetzen des Chipträgers mit Körper und Halbleiterchip in eine Kavität in eine seitliche Umgebungsstruktur. Daher kann eine seitliche Umgebungsstruktur mit elektrisch isolierendem Material vor der vertikalen Einfassung der Anordnung von Halbleiterchip, Körper und Chipträger durch das Laminat erreicht werden.
  • In einer Ausführungsform umfasst die Einkapselung ferner das Einkapseln von mindestens einem Teil der seitlichen Einbettungsstruktur durch das Laminat. Somit kann das Laminat auch die seitliche Einbettungsstruktur bedecken, um das Innere der Packung von der Außenseite mechanisch und elektrisch davon abzukoppeln.
  • In einer Ausführungsform ist der Halbleiterchip ein Leistungshalbleiterchip. Derartige Leistungshalbleiterchips neigen besonders zum Versagen im Fall von Kriechströmen oder Durchschlagsentladung, die unter Bedingungen von Hochspannung oder hohem Strom auftreten können. Dielektrische Laminierung schützt auf zuverlässige Art solche Leistungshalbleiterchips gegen Leckströme. Leistungshalbleiterchips können für Kraftfahrzeuganwendungen verwendet werden. Leistungshalbleiterchips können als integrierte Schaltungselemente Leistungstransistoren und/oder Dioden umfassen.
  • In einer Ausführungsform umfasst die Verkapselungsmasse ein Laminat, insbesondere ein Leiterplattenlaminat. Im Kontext der vorliegenden Anmeldung kann der Begriff „Laminatstruktur“ insbesondere ein flaches Element aus einem Stück bezeichnen, das durch elektrisch leitfähige Strukturen und/oder elektrisch isolierende Strukturen ausgebildet wird, die durch Aufbringen einer Presskraft miteinander verbunden werden können. Die Verbindung durch Pressen kann optional durch die Zufuhr von Wärmeenergie begleitet werden. Die Laminierung kann somit als die Technik zum Herstellen eines Verbundmaterials in mehreren Schichten bezeichnet werden. Ein Laminat kann durch Wärme und/oder Druck und/oder Schweißen und/oder Haftmittel permanent zusammengesetzt werden.
  • In einer Ausführungsform umfasst die Packung als Chipträger einen Leiterrahmen, der den Halbleiterchip trägt. Optional kann mindestens ein Bonddraht für eine elektrische Verbindung mindestens eines Chip-Pads mit dem Chipträger bereitgestellt werden.
  • In einer Ausführungsform wird die Packung als eine der Gruppe konfiguriert, bestehend aus einem Stromsensor (insbesondere einem Stromsensor auf Basis von Magneterfassung), einer Halbbrücke, einer Kaskodenschaltung, einer Schaltung gebildet durch einen parallel zueinander verbundenen Feldeffekttransistor und Bipolartransistor und einer Leistungshalbleiterschaltung. Jedoch sind auch andere Anwendungen mit hoher Stromstärke und/oder hoher Stromspannung und/oder hoher Leistung mit einem Ausführungsbeispiel der Erfindung kompatibel.
  • In einer Ausführungsform wird das Herstellungsverfahren gleichzeitig mit einer Mehrzahl von Halbleiterchips durchgeführt. Ein solches Chargen-Verfahren ermöglicht eine sehr effiziente Verarbeitung und Herstellung von Packungen. Daher kann das Verfahren die Herstellung einer Vielzahl von Packungen in, zumindest teilweise, einem Chargen-Verfahren als konsekutive/angeschlossene/integrale Struktur umfassen, die anschließend in die einzelnen Packungen oder Vorformen davon vereinzelt werden. Insbesondere kann/können ein oder mehrere der Verfahren zum Bilden mehrerer Körper auf einer gemeinsamen Trägerstruktur, zur Montage der Halbleiterchips in den Kavitäten, zum Aufrauen der freiliegenden Oberflächenabschnitte, zum Bilden einer seitlichen Umgebungsstruktur, zur Laminierung und/oder zum Bilden eines Zugangslochs und einer Materialabscheidung für das Bilden der vertikalen Verbindungsstrukturen effizient für eine Vielzahl von Packungen auf gleiche Weise durchgeführt werden. Nach diesen Verfahren können die halbfertigen Packungen oder Vorformen der Packungen vereinzelt werden.
  • In einer Ausführungsform ist mindestens ein Halbleiterchip als Hochleistungshalbleiterchip konfiguriert, insbesondere umfassend mindestens eines aus der Gruppe bestehend aus einer Diode, und einem Transistor, weiter insbesondere einem Bipolartransistor mit isolierter Gate-Elektrode (Insulated-Gate Bipolar Transistor, IGBT). In einer Ausführungsform ist die Vorrichtung als ein Leistungsmodul konfiguriert. Beispielsweise kann der eine oder die mehreren elektronischen Chips als Halbleiterchips und Leiterchips für Leistungsanwendungen, zum Beispiel im Automobilbereich, verwendet werden. In einer Ausführungsform kann mindestens ein elektronischer Chip eine Logik-IC oder einen elektronischen Chip für RF-Leistungsanwendungen umfassen. In einer Ausführungsform können der/die elektronische/n Chip/s für einen oder mehrere Sensor/en oder Betätigungselemente in mikroelektromechanischen Systemen (MEMS) eingesetzt werden, zum Beispiel als Drucksensoren oder Beschleunigungssensoren.
  • Als Substrat oder Wafer für die elektronischen Chips kann ein Halbleitersubstrat, vorzugsweise ein Siliziumsubstrat, verwendet werden. Alternativ dazu kann ein Siliziumoxid oder ein anderes Isolatorsubstrat bereitgestellt werden. Es ist auch möglich, ein Germaniumsubstrat oder ein III-V-Halbleiter-Material zu implementieren. Zum Beispiel können Ausführungsbeispiele in der GaN- oder SiC-Technologie implementiert werden.
  • Die vorstehenden und weitere Aufgaben, Merkmale und Vorteile werden anhand der folgenden Beschreibung und der angehängten Ansprüche in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen gleiche Teile oder Elemente mit gleichen Bezugsziffern bezeichnet sind.
  • Figurenliste
  • Die begleitenden Zeichnungen, die eingeschlossen sind, um ein weitergehendes Verständnis von Ausführungsbeispielen bereitzustellen, veranschaulichen Ausführungsbeispiele.
  • In den Zeichnungen:
    • 1 bis 15 zeigen Strukturen, die bei der Durchführung eines Verfahrens zur Herstellung einer Packung gemäß einem Ausführungsbeispiel erhalten werden.
    • 16 zeigt eine Packung gemäß einem Ausführungsbeispiel, hergestellt in Übereinstimmung mit 1 bis 15.
    • 17 zeigt eine dreidimensionale Ansicht eines Halbleiterchips, der als Basis für die Herstellung einer Packung gemäß einem Ausführungsbeispiel dient.
    • 18 zeigt eine Querschnittansicht eines Halbleiterchips, der als Basis für die Herstellung einer Packung gemäß einem Ausführungsbeispiel dient.
    • 19 zeigt eine Detailansicht des oberen Teils eines Halbleiterchips, der als Basis für die Herstellung einer Packung gemäß einem Ausführungsbeispiel dient.
    • 20 zeigt eine Detailansicht des unteren Teils eines Halbleiterchips, der als Basis für die Herstellung einer Packung gemäß einem Ausführungsbeispiel dient.
  • Detaillierte Beschreibung
  • Die Veranschaulichung in der Zeichnung ist schematisch und nicht maßstabsgetreu.
  • Bevor Ausführungsbeispiele Bezug nehmend auf die Figuren detaillierter beschrieben werden, werden einige allgemeine Überlegungen kurz zusammengefasst, auf deren Grundlage die Ausführungsbeispiele entwickelt wurden.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird ein Packungsaufbau bereitgestellt, der ein Aufrauen der Oberfläche des Halbleiterchips, des Chipträgers und/oder des Körpers nach dem Einsetzen des Chips in die Kavität ermöglicht. Nach Fertigung der Kavität, die durch Ablagerung von Material (z.B. Kupfer) auf dem Chipträger gefertigt werden kann, kann der Halbleiterchip in die Kavität eingesetzt werden. Anschließend können der Halbleiterchip und die Oberfläche des abgelagerten Materials (auf beiden einander entgegengesetzten Hauptoberflächen der erhaltenen Anordnung) aufgeraut werden, zum Beispiel in einem chemischen Prozess.
  • Des Weiteren ist vorteilhaft, dass nach der Laminierung Laserbohren durchgeführt werden kann, um ein oder mehrere Pads des Halbleiterchips freizulegen. Für das Bilden eines solchen Durchgangslochs kann der aufgeraute Chipträger mit Körper und Chip auf beiden Seiten laminiert werden und anschließend können Kontaktlöcher durch Laserbohren durch das Laminat gebildet werden. Die Kontaktlöcher können dann in einem nachfolgenden Verfahren zusätzlich mit galvanischem Material aufgefüllt werden, um dadurch vertikale Verbindungen zu schaffen.
  • Ein weiterer vorteilhafter Aspekt von einem Ausführungsbeispiel ist jene Bereitstellung des Halbleiterchips mit einer Schicht lötbaren Materials (zum Beispiel Kupfer-Zinn, Gold-Zinn oder Silber-Zinn) auf der Rückseite, d.h. auf der Hauptoberfläche des Halbleiterchips, die dem Chipträger zugewandt ist. Eine solche Schicht aus elektrisch leitfähigem, lötbarem Material kann als Lötstruktur dienen. Sie kann zum Beispiel eine Dicke in einem Bereich zwischen 0,5 µm und 10,0 µm, insbesondere zwischen 1,0 µm und 5,0 µm, aufweisen. Es ist außerdem möglich, dass die Vorderseite des elektronischen Chips, d.h. die obere Hauptoberfläche in Richtung Laminat zeigend, mit einer elektrischen Kontaktstruktur (zum Beispiel in Form einer Kupfermetallisierung), zum Beispiel mit einer Dicke in einem Bereich zwischen 0,5 µm und 10,0 µm, insbesondere in einem Bereich zwischen 1,0 µm und 5,0 µm, bereitgestellt werden kann.
  • Gemäß einem Ausführungsbeispiel der Erfindung kann ein Halbleiterchip in eine Kavität eingesetzt werden, bevor er eingebettet wird. Diese Einbettung kann durch Laminierung mindestens einer Laminatschicht auf der oberen und/oder unteren Seite davon durchgeführt werden. Elektrische Kontakte können durch Laserbohren von Kontaktlöchern im Laminat gebildet werden. Die Kavität erfüllt dabei die Funktion, die Höhe und das Volumen des Halbleiterchips auszugleichen, damit das Auftragen des Laminats nicht den empfindlichen Chip beschädigt (insbesondere, um zu vermeiden, dass Glasfasern an einer Kante den Halbleiterchip beschädigen). Dies verbessert die Zuverlässigkeit der hergestellten Packung. Dementsprechend kann eine weitere Laminatstruktur, die als seitliche Umgebungsstruktur dient, Aussparungen aufweisen, in die vor der Laminierung eine entsprechende Anordnung von Chipträger, Körper und Halbleiterchip eingesetzt werden kann. Der Halbleiterchip kann elektrisch leitfähig mit dem elektrischen leitenden Chipträger, wie zum Beispiel einem Leiterrahmen, gekoppelt werden. Dies ist insbesondere von Vorteil für vertikal leitfähige Leistungshalbleiterchips (zum Beispiel Implementierung von integrierten Schaltungselementen wie z.B. Sperrschicht- oder Junction-Feldeffekttransistoren (SFETs oder JFETs), Bipolartransistoren mit isolierter Gate-Elektrode (IGBTs) etc.).
  • In einer Ausführungsform werden nicht alle Halbleiterchips, die für eine Schaltungsanordnung verwendet werden, in einen Leiterrahmen eingesetzt, sondern es wird jeder Halbleiterchip auf einen separaten Chipträger aufgesetzt (wie zum Beispiel ein Leiterrahmenabschnitt). Die Chip-bezogenen Chipträger in Chip-Größe können in die Kavitäten eines Mainboards eingesetzt und gemeinsam laminiert werden. Das hat den Vorteil, dass standardisierte Basiszellen verwendet werden können, die mit geringem Aufwand vorgefertigt werden können. Selbst dies erlaubt einen Einzeltest von Halbleiterchips, was zu einem hohen Durchsatz und hoher Ausbeute führt.
  • Die Fertigung einer Kavität, in die ein Halbleiterchip eingesetzt werden kann, kann mit einem subtraktiven Verfahren oder mit einem additiven Verfahren ausgeführt werden. Im subtraktiven Verfahren wird die Kavität durch Fräsen gebildet. Dieses Verfahren ist jedoch relativ kostenintensiv und führt zu einer übermäßig rauen Oberfläche, die nicht mit bestimmten Verfahren zur Matrizen-Befestigung kompatibel ist. Fräsen könnte außerdem eine ungewünschte Rundung in dem tiefsten Abschnitt der Kavität bilden, die die Genauigkeit beim Einsetzen des Halbleiterchips in die Kavität reduziert. Folglich muss eine solche Kavität mit einer geringeren Toleranz bereitgestellt werden, sodass das Harz von den Laminatschichten die Kavität ausfüllt.
  • Daher hat die Fertigung der Kavität über ein additives Verfahren Vorteile. In einem solchen Verfahren kann eine anfänglich glatte Basisplatte aus Kupfer mit Führungsbohrungen versehen werden, um eine solche Struktur in eine Kupferbeschichtungsvorrichtung zu hängen. Um zu begünstigen, dass sich das Kupfer während des Plattierungsprozesses ordnungsgemäß und dauerhaft auf der Kupferbasis ablagert, ist es vorteilhafterweise möglich, die Fläche der Kupferbasisplatte chemisch vorzubehandeln, um Kontaminationen und Oxid zu entfernen. Anschließend wird eine Photoresistschicht abgelagert und entwickelt, wodurch die Position und die Form der folgenden Kavität definiert wird. Durch Abscheidung von kupferhaltigem Material kann die Kavität gebildet werden. Das abgelagerte kupferhaltige Material kann den vorstehend genannten Körper bilden. Die Basiskupfer-umfassende Platte, d.h. der vorstehend genannte Chipträger, kann mit dem kupfer-umfassenden Material auf beiden Hauptoberflächen beschichtet werden, um das Verziehen der daraus resultierenden Leiterrahmenstruktur klein zu halten. Nach Entfernen des Photoresists und dem Fräsen bestimmter Außenkontouren ist der Chipträger samt Körper bereit für die Montage.
  • 1 bis 15 zeigen die Strukturen, die während der Durchführung eines Verfahrens zur Herstellung einer Packung 100, abgebildet in 16, gemäß einem Ausführungsbeispiel erhalten werden. Vor Beschreibung des Herstellungsverfahrens wird die Packung 100 gemäß 16 beschrieben.
  • Packung 100, gezeigt in 16, umfasst einen Chipträger 102, gefertigt aus einem ersten elektrisch leitfähigen Material in Form einer Kupferlegierung (zum Beispiel K80, d.h. Kupfer mit 0,1% Eisen und 0,04% Phosphor, oder K81, d.h. eine Zusammensetzung von Kupfer und 0,1% Zinn), spezifisch ausgewählt, um ein sachgerechtes Bilden eines galvanisch gebildeten zweiten Materials darauf zu fördern. Das erste Material kann als angemessen geeignet für das Bilden einer Basis für eine anschließende galvanische Ablagerung des zweiten Materials ausgewählt werden. Darüber hinaus umfasst Packung 100 einen Körper 104, hergestellt aus einem zweiten elektrisch leitfähigen Material, das sich von dem ersten leitfähigen Material unterscheidet. Der Körper 104 ist als ringförmige Struktur konfiguriert, die eine Kavität 106 vollständig ringförmig umgibt, um einen Halbleiterchip 108 aufzunehmen, so dass dadurch ein hoher Grad an mechanischem Schutz gewährleistet ist. Insbesondere kann das zweite elektrisch leitfähige Material eine andere Kupferlegierung sein (insbesondere hauptsächlich bestehend aus Kupfer mit Zusätzen von bis zu einem Gewichtsprozent), welche speziell ausgewählt werden kann, um in Bezug auf die Fähigkeit einer galvanischen Ablagerung dieses elektrisch leitfähigen zweiten Materials auf dem zuvor beschriebenen elektrisch leitfähigen ersten Material höchst angemessen zu sein. Die Materialeigenschaften des ersten Materials und des zweiten Materials können daher spezifisch ausgewählt werden, um eine sachgerechte Adhäsion des galvanisch gebildeten, elektrisch leitfähigen zweiten Materials des Köpers 104 auf dem gewalzten, elektrisch leitfähigen ersten Material des Chipträgers 102 zu erhalten. Die separate Bereitstellung des ersten Materials und des zweiten Materials gibt dem Packungs-Designer nicht nur große Freiheit und Flexibilität beim Gestalten der Packung, sondern macht auch die additive Herstellungsprozedur, durch die der Körper 104 gebildet wird, hoch effizient.
  • Wie aus 16 entnommen werden kann, ist der Körper 104 so auf dem Chipträger 102 angeordnet, dass die Kavität 106 begrenzt wird, d.h. eine Sackbohrung innerhalb der Träger-Körper-Anordnung ergibt.
  • Halbleiterchip 108, zum Beispiel ein Leistungshalbleiterchip, wird so in der Kavität 106 angeordnet, dass eine obere Hauptoberfläche des Halbleiterchips 108 an einer oberen Oberfläche des Körpers 104 ausgerichtet oder mit ihr bündig ist. Dies ist für den Laminierungsprozess vorteilhaft, der bei der Herstellung der Packung 100 ausgeführt wird, und sichert eine hohe intrinsische Adhäsion der Komponenten an der Packung 100, während dabei gleichzeitig der empfindliche Halbleiterchip 108 während der Fertigung gegen Schäden geschützt wird. Obwohl die Packung 100, gezeigt in 16, nur einen Halbleiterchip 108 hat, ist es auch möglich, mehrere Halbleiterchips 108 in die Kavität 106 einzusetzen und/oder eine Packung 100 mit mehreren Halbleiterchips 108 in unterschiedlichen Kavitäten 106 bereitzustellen.
  • Ein Laminat 110, das hier aus einer vertikalen symmetrischen Stapelung aus elektrisch isolierenden Lagen 180 (zum Beispiel basierend auf Prepreg) und elektrisch leitfähigen Lagen 182 (zum Beispiel Kupferfolien) oberhalb und unterhalb der Packung 100 zusammengesetzt ist, kapselt Seitenoberflächen des Chipträgers 102, horizontale und seitliche Oberflächen des Körpers 104 und horizontale und seitliche Oberflächen des Halbleiterchips 108 ein.
  • Obwohl nicht in 16 abgebildet, kann der Halbleiterchip 108 eine lötbare Schicht 112 (zum Beispiel hergestellt aus Kupfer-Zinn-Legierung, siehe 18 und 20) auf einer unteren Hauptoberfläche, die in Kontakt mit dem Chipträger 102 ist, umfassen. In anderen Worten, die untere Hauptoberfläche des Halbleiterchips 108 kann auf dem Träger 102 verlötet werden. Somit hat die Bereitstellung des ersten Materials von einem elektrisch leitfähigen Material den Vorteil, dass es einen Teil einer verlässlichen Lötverbindung mit dem Halbleiterchip 108 bilden kann, welcher eine mechanische Verbindung und optional auch eine elektrische Verbindung herstellen kann. Darüber hinaus, jedoch nicht in 16 abgebildet, kann der Halbleiterchip 108 eine elektrisch leitfähige Kontaktstruktur 114 (siehe 18 und 19) auf einer oberen Hauptoberfläche, die in Kontakt mit dem Laminat 110 ist, umfassen.
  • Ferner umfasst die Packung 100 eine seitliche Umgebungsstruktur 116 (zum Beispiel Teil eines ausgesparten FR4-Kerns), die den Chipträger 102 mit Körper 104 und Halbleiterchip 108 seitlich umgibt. Seitliche Oberflächen sowie obere und untere horizontale Oberflächen der seitlichen Umgebungsstruktur 116 sind ebenfalls durch das Laminat 110 eingekapselt. Harzmaterial der elektrisch isolierenden Schichten 180 kann während der Laminierung zum einen in die Spalten zwischen der Chip-Körper-Träger-Anordnung fließen und zum anderen in die seitliche Umgebungsstruktur 116, d.h. während mechanischer Druck und thermische Energie ausgeübt werden.
  • Chip-Pads (nicht abgebildet) können über Kontaktlöcher elektrisch mit einem elektronischen äußeren Rand verbunden sein, der durch elektrisch leitfähiges Material 130 gebildet wird.
  • Im Folgenden wird das Herstellungsverfahren zum Erhalt der Packung 100 gemäß 16 detailliert beschrieben:
  • Um die in 1 gezeigte Struktur zu erhalten, wird Chipträger 102, hergestellt aus dem oben beschriebenen ersten Material, bereitgestellt. Der Chipträger 102, abgebildet in 1, ist aus gewalzter Kupfer-Legierungsfolie (mit Zusatzstoffen) mit einer Dicke von 1,0 mm und einer Größe von 600,0 mm × 600,0 mm hergestellt. Daher, obwohl nicht in 1 bis 8 abgebildet, können in einem Chargen-Verfahren eine Vielzahl von Packungen 100 hergestellt werden. Mit anderen Worten, die besagte Kupfer-Legierungsfolie kann eine zweidimensionale Anordnung von Vorformen der Packungen 100 sein.
  • Um die in 2 gezeigte Struktur zu erhalten, können Transportlöcher im äußeren Bereich (nicht sichtbar in 2) der Kupferfolie, die den Chipträger 102 bildet, gebohrt werden.
  • Um die in 3 gezeigte Struktur zu erhalten, wird eine freiliegende Oberfläche des ersten Materials chemisch aufgeraut, bevor das zweite Material auf dem ersten Material gebildet wird. Genauer gesagt, können Oberflächenreinigung und Oberflächenaufrauung als Vorbereitung für eine nachfolgende Plattierung gemäß 3 ausgeführt werden. Das Aufrauen kann durch eine chemische Behandlung oder alternativ durch eine mechanische Behandlung und Behandlung mit Laser oder ähnlichem erreicht werden.
  • Um die in 4 gezeigte Struktur zu erhalten, wird eine Opferstruktur 124, hier ausgeführt als eine Schicht aus Photoresist, auf die obere Hauptoberfläche des Chipträgers 102 gebildet. Zum Beispiel kann eine vollständige Schicht Photoresist auf die aufgeraute obere Hauptoberfläche des Chipträgers 102 als Opferstruktur 124 laminiert werden.
  • Um die in 5 gezeigte Struktur zu erhalten, wird der Chipträger 124 strukturiert. Nach Aussetzen und Entwickeln der Photoresistschicht, die die Opferstruktur 124 bildet, wird Letztere teilweise von der oberen Hauptoberfläche des Chipträgers 102 entfernt, damit sie nur selektiv auf einem Oberflächenbereich des Chipträgers 102 verbleibt, die einer späteren Montageposition des Halbleiterchips 108 entspricht.
  • Um die in 6 gezeigte Struktur zu erhalten, wird das vorstehend beschriebene zweite Material, das den Körper 104 bildet, auf den Chipträger 102 gebildet, zum Beispiel durch Plattierung. Genauer gesagt, wird der Körper 104 durch Auftragen des zweiten Materials, das sich vom ersten Material unterscheidet, auf einen freiliegenden Flächenanteil des Chipträgers 102 gebildet, der nicht durch die Opferstruktur 124 bedeckt ist. Somit dient die Opferstruktur 124 als Maske, die die Position des Körpers 104 definiert. Wie aus 6 entnommen werden kann, wird das Bilden des Körpers 104 durch Auftragen des zweiten Materials auf einer oberen ersten Hauptoberfläche des Chipträgers 102 sowie gleichzeitig mit dem Bilden eines weiteren (hier: schichtförmigen) Körpers 126 des zweiten Materials auf einer entgegengesetzten unteren zweiten Hauptoberfläche des Chipträgers 102 ausgeführt. Um die in 6 gezeigte Struktur zu erhalten, wird eine doppelseitige Plattierung der Struktur gemäß 5 durchgeführt, zum Beispiel durch eine galvanische Behandlung. Abgesehen von der Oberfläche, die mit der Opferstruktur 124 bedeckt ist, sind die anderen aufgerauten Oberflächenabschnitte der Struktur gemäß 5 alle mit dem zweiten Material bedeckt, um somit Körper 104 und ferner Körper 126 zu bilden. Das zweite Material kann Kupfer mit Zusätzen im Verhältnis von weniger als 1% sein, um die Verarbeitbarkeit während der galvanischen Abscheidung zu fördern.
  • Um die in 7 gezeigte Struktur zu erhalten, wird die Opferstruktur 124 nachfolgend vollständig entfernt, um somit die Kavität 106 zu bilden. Das Entfernen des Photoresists als Opferstruktur 124 kann durch Ätzen durchgeführt werden, zum Beispiel mit Natriumhydroxid.
  • Um die in 8 gezeigte Struktur zu erhalten, obwohl nicht in 8 gezeigt, können individuelle Führungslöcher gebohrt oder streifenförmige Folien 192 oder Leiterrahmen als separate, vereinzelte Teile gebildet werden. Es kann zum Beispiel eine Größe der Streifen von 62,0 mm × 260,0 mm bestimmt werden.
  • Die in 9 gezeigte Struktur zeigt die Führungslöcher 190 und die Kavitäten 106 in streifenförmiger Folie 192. Mit anderen Worten, 9 zeigt einen Überblick 194 und eine Detailansicht 196 einer dreidimensionalen Ansicht von dem Ergebnis nach Ausführen des vorher beschriebenen Verfahrens.
  • Um die in 10 gezeigt Struktur zu erhalten, werden eine Vielzahl von Halbleiterchips 108 in die Kavitäten 106 der Lage 192 eingesetzt, in der abgebildeten Ausführungsform ein Halbleiterchip 108 pro Kavität 106. Daher kann die in 9 gezeigte Struktur einem Matrizen-Befestigungsverfahren unterzogen werden.
  • Das oben beschriebene Ergebnis des Verfahrens, das sich auf 10 bezieht, wird in 11 gezeigt. Danach kann ein elektrischer Test durchgeführt werden. Streifentest, Test auf Komponentenebene, einschließlich Multi-Needle-Avalanche-Test etc. können ausgeführt werden.
  • Anschließend, wie in 12 gezeigt, wird eine Vereinzelung von individuellen Träger-Körper-Chip-Anordnungen von der Chargen-Struktur aus 11 durchgeführt. Dies kann durch Konturstanzen erzielt werden. Es ist möglich, dass auf der derzeitigen Stufe des Herstellungsverfahrens eine automatische optische Inspektion und/oder ein Förderflächensortierverfahren ausgeführt wird/werden.
  • 13 zeigt eine vereinzelte Anordnung von Chipträger 102, Körper 104 sowie Halbleiterchip 108, platziert in der Kavität 106, definiert zwischen Chipträger 102 und Körper 104. Um eine aufgeraute Träger-Körper-Chip-Anordnung, wie in 13 gezeigt, zu erhalten, wird ein Aufrauen der freiliegenden Fläche des zweiten Materials auf dem Körper 104, einer freiliegenden Oberfläche des ersten Materials auf dem Träger 102 und einer freiliegenden Fläche des Halbleiterchips 108 in der Kavität 106 ausgeführt. Vorzugsweise werden diese ähnlichen und simultanen Aufrauverfahren der besagten mehreren Oberflächen nach Platzieren des Halbleiterchips 108 in den Kavitäten 106 der Trägerkörper-Anordnung durchgeführt, da dadurch die Fertigungszeit beschleunigt wird. Darüber hinaus verstärkt das Aufrauen aller genannten Flächen die Bindekraft des Laminats 110 und der Chip-Träger-Körper-Anordnung. Vorzugsweise wird das Aufrauen durch chemisches Aufrauen durchgeführt. Zusätzlich dazu oder alternativ kann das Aufrauen auch durch eine mechanische Bearbeitung, eine Bearbeitung mit Laser und/oder eine Bearbeitung mit Plasma durchgeführt werden. Somit kann das Aufrauen der freiliegenden Chipoberflächen, der freiliegenden Trägeroberflächen und der freiliegenden Körperflächen ausgeführt werden. All diese Oberflächen können in einem herkömmlichen Verfahren aufgeraut werden, dies ist somit hoch effizient. Durch Ergreifen dieser Maßnahmen kann die Zuverlässigkeit einer nachfolgend gebildeten Laminierungsverbindung verbessert werden.
  • Um die Struktur aus 14 zu erhalten, werden die Chip-Träger-Körper-Anordnungen gemäß 13, d.h. Bestandteile bestehend aus Chipträger 102 mit Körper 104 und Halbleiterchip 108, in eine Aussparung 128 in Form eines Durchgangslochs, das vertikal durch die seitliche Umgebungsstruktur 116 verläuft, platziert oder eingesetzt.
  • Zusätzlich oder alternativ zum Aufrauverfahren, ausgeführt wie vorstehend mit Bezug auf 13 beschrieben, ist es darüber hinaus nur möglich, den Chipträger 102, den Körper 104 und den Halbleiterchip 108 aufzurauen, wenn die entsprechende Anordnung innerhalb der seitlichen Umgebungsstruktur 116 eingesetzt wurde, d.h. im Zustand wie in 14 gezeigt. Zwischen den seitlichen Oberflächen der seitlichen Umgebungsstruktur 116 und der Chip-Träger-Körper-Anordnung bleiben nach Einsetzen des Letzteren in die entsprechende Aussparung 128 kleine Spalten. Wie aus 14 entnommen werden kann, werden die Anordnungen aus 13 nach oder vor dem Aufrauen in die Durchgangsloch-ähnlichen Aussparungen 128, gebildet in der seitlichen Umgebungsstruktur 116, zum Beispiel in einen FR4-Kern mit Ausstanzungen eingesetzt. Dies kann auf Chargen-Ebene geschehen. Mit anderen Worten, ein Kern mit mehrfachen Aussparungen 128 kann als seitliche Umgebungsstruktur 116 für mehrfache Anordnungen zusammen für die Herstellung von mehrfachen Packungen 100 gleichzeitig bereitgestellt werden. Die Packungen 100 können nach dem Laminierungsprozess und optional nach dem Bilden einer vertikalen Zwischenverbindung, im Folgenden beschrieben, vereinzelt werden.
  • Um die in 15 gezeigte Struktur zu erhalten, werden die Chip-Träger-Körper-Anordnungen in der Aussparung 128, jede zusammengesetzt aus entsprechend einem der Abschnitte des Chipträgers 102, entsprechend einem der Körper 104, entsprechend einem der Halbleiterchips 108 und einem Abschnitt der seitlichen Umgebungsstruktur 116 durch Laminierung mit einem Laminat 110 eingekapselt oder aneinander angeschlossen.
  • Wie aus 15 zu entnehmen, kann die Anordnung aus 14 mit elektrisch isolierenden Schichten 180 (wie z.B. Prepreg-Schichten) und elektrisch leitfähigen Schichten 182 (wie z.B. Kupferfolien) laminiert werden, um somit das halbfertige Produkt wie in 15 gezeigt zu bilden. Während der Laminierung kann Harzmaterial (oder anderes fließfähiges Material) der elektrisch isolierenden Schichten 180 in die schmalen Spalten zwischen den seitlichen Oberflächen der seitlichen Umgebungsstruktur 116 und der Chip-Träger-Körper-Anordnung fließen.
  • Um die Packung 100 gemäß 16 zu erhalten, werden Chipverbindungen unter Verwendung von kupferplattierten Laserbohrungen hergestellt. Folglich kann das Verfahren ferner das Laserbohren von Durchgangslöchern durch einen oberen Abschnitt des Laminats 110 umfassen, um somit ein oder mehrere Pad/s (nicht abgebildet) auf der oberen Hauptoberfläche des Halbleiterchips 108 freizulegen. Nachfolgend können die gebildeten Durchgangslöcher mit elektrisch leitfähigem Material 130, wie zum Beispiel mit Kupfer durch Plattieren, ausgefüllt werden, um somit galvanisierte Durchgangslöcher zu schaffen.
  • 17 zeigt eine dreidimensionale Ansicht eines Halbleiterchips 108, der als Basis für die Herstellung einer Packung 100 gemäß einem Ausführungsbeispiel dient. Positionsnummer 176 zeigt ein Gate-Pad (Gate-Kontaktfläche), vergrößert auf 600,0 µm × 600,0 µm.
  • 18 zeigt eine Querschnittansicht eines Halbleiterchips 108, der als Basis für die Herstellung einer Packung 100 gemäß einem Ausführungsbeispiel dient.
  • Wie aus der Querschnittansicht des Halbleiterchips 108 in 18 zu entnehmen ist, kann eine anfängliche Kontaktfläche 198 (zum Beispiel eine Aluminium-Silizium-Kupfer-Kontaktfläche) durch eine zusätzliche Kupferschicht bedeckt werden, siehe elektrisch leitfähige Kontaktstruktur 114. Darüber hinaus werden in 18 ein Detail 193 einer Schichtenfolge, bedeckend eine untere Hauptoberfläche von Halbleiterstruktur 191 des Halbleiterchips 108 sowie ein Detail 195 einer Schichtenfolge einer oberen Hauptoberfläche einer Halbleiterstruktur 191 von Halbleiterchip 108 abgebildet. Das Detail 193 zeigt eine lötbare Schicht 112, die zum Beispiel basierend auf einer Gold-Zinn-Legierung gebildet werden kann. Außerdem wird eine Polyimidschicht 133 gezeigt.
  • 19 zeigt Detail 195 des oberen Abschnitts von Halbleiterchip 108 gemäß 18, der als Basis für die Herstellung einer Packung 100 gemäß einem Ausführungsbeispiel dient. 19 zeigt demgemäß die Metallisierung der Chip-Vorderseite.
  • 20 zeigt Detail 193 des unteren Abschnitts von Halbleiterchip 108, der gemäß 18 als Basis für die Herstellung einer Packung 100 gemäß einem Ausführungsbeispiel dient. 20 zeigt demgemäß die Metallisierung der Chip-Rückseite. Die bildliche Darstellung A bezieht sich auf einen Zustand vor dem Löten, wobei sich die bildliche Darstellung B auf einen Zustand nach dem Löten bei 350,0°C bei einem Druck von 3,0 MPa (3,0 N/mm2) bezieht. Die bildliche Darstellung B zeigt eine Schicht aus NiAuSn und eine Schicht aus CuAuSn.

Claims (23)

  1. Packung (100), umfassend: • einen Chipträger (102), hergestellt aus einem ersten Material; • einen Körper (104), hergestellt aus einem zweiten Material, das sich vom ersten Material unterscheidet und auf dem Chipträger (102) angeordnet ist, um eine Kavität (106) zu bilden; • einen Halbleiterchip (108), der mindestens teilweise in der Kavität (106) angeordnet ist; • ein Laminat (110), das mindestens eines von mindestens einem Teil des Chipträgers (102), mindestens einem Teil des Körpers (104) und mindestens einem Teil des Halbleiterchips (108) einkapselt; • eine seitliche Umgebungsstruktur (116), die den Chipträger (102) mit Körper (104) und Halbleiterchip (108) seitlich umgibt und mindestens • teilweise durch das Laminat (110) eingekapselt ist.
  2. Packung (100) nach Anspruch 1, wobei sowohl das erste Material als auch das zweite Material Kupfer umfasst.
  3. Packung (100) nach Anspruch 1 oder 2, wobei das erste Material und das zweite Material unterschiedliche Legierungen desselben Hauptmetalls sind.
  4. Packung (100) nach einem der Ansprüche 1 bis 3, wobei das erste Material und das zweite Material dasselbe Hauptmetall und unterschiedliche Zusatzstoffe umfassen.
  5. Packung (100) nach einem der Ansprüche 1 bis 4, wobei der Halbleiterchip (108) eine lötbare Schicht (112) auf einer Hauptoberfläche umfasst, die Kontakt mit dem Chipträger (102) hat.
  6. Packung (100) nach Anspruch 5, wobei die lötbare Schicht (112) mindestens eines aus der Gruppe umfasst bestehend aus einer Kupfer-Zinn-Legierung, einer Gold-Zinn-Legierung und einer Silber-Zinn-Legierung.
  7. Packung (100) nach einem der Ansprüche 1 bis 6, wobei der Halbleiterchip (108) eine elektrisch leitfähige Kontaktstruktur (114) auf einer Hauptoberfläche umfasst, die Kontakt mit dem Laminat (110) hat.
  8. Packung (100) nach einem der Ansprüche 1 bis 7, wobei der Körper (104) als ringförmige Struktur konfiguriert ist, welche die Kavität (106) umgibt.
  9. Packung (100) nach einem der Ansprüche 1 bis 8, wobei das Laminat (110) ein Leiterplattenlaminat (110) ist.
  10. Anordnung, umfassend: • eine Packung (100) nach einem der Ansprüche 1 bis 9; • eine Montagebasis auf und/oder in der die Packung (100) montiert ist.
  11. Verfahren zum Herstellen einer Packung (100), wobei das Verfahren umfasst: • Bereitstellen eines Chipträgers (102), hergestellt aus einem ersten Material; • Anordnen eines Körpers (104), hergestellt aus einem zweiten Material, das sich vom ersten Material unterscheidet, auf dem Chipträger (102), um eine Kavität (106) zu bilden; • Anordnen eines Halbleiterchips (108) mindestens teilweise in der Kavität (106); • Bilden einer seitlichen Umgebungsstruktur (116), die den Chipträger (102) mit Körper (104) und Halbleiterchip (108) seitlich umgibt; • Einkapseln mindestens eines Teils der seitlichen Umgebungsstruktur (116) und mindestens eines von mindestens einem Teil des Chipträgers (102), mindestens einem Teil des Körpers (104) und mindestens einem Teil des Halbleiterchips (108) durch ein Laminat (110).
  12. Verfahren nach Anspruch 11, wobei das Verfahren das Bilden des zweiten Materials auf dem ersten Material durch Plattierung umfasst.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Verfahren das Aufrauen mindestens eines Teils einer Oberfläche des ersten Materials umfasst, bevor das zweite Material auf dem ersten Material gebildet wird.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Verfahren das Aufrauen mindestens eines Teils einer Oberfläche des zweiten Materials umfasst.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei das Verfahren das Aufrauen mindestens eines Teils einer Oberfläche des Halbleiterchips (108) umfasst.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei das Aufrauen durch ein chemisches Aufrauen durchgeführt wird.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei das Verfahren weiterhin das Bilden umfasst. mindestens eines Durchgangslochs, das durch das Laminat (110) hindurchgeht, um somit eine Oberfläche des Halbleiterchips (108) freizulegen.
  18. Verfahren nach Anspruch 17, wobei das Verfahren ferner das Auffüllen des mindestens einen Durchgangslochs mit elektrisch leitfähigem Material (130) umfasst.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei der Körper (104) hergestellt wird durch: • Bilden einer Opferstruktur (124) auf einem Oberflächenabschnitt des Chipträgers (102); • Bilden des Körpers (104) durch Auftragen eines zweiten Materials auf einem weiteren Oberflächenabschnitt des Chipträgers (102), der nicht durch die Opferstruktur (124) bedeckt wird; • anschließendes Entfernen der Opferstruktur (124) zum Bilden der Kavität (106).
  20. Verfahren nach einem der Ansprüche 11 bis 19, wobei das Bilden des Körpers (104) durch Auftragen des zweiten Materials auf einer ersten Hauptoberfläche des Chipträgers (102) ausgeführt wird und gleichzeitig mit einem Bilden eines weiteren Körpers (126) aus dem zweiten Material auf einer entgegengesetzten zweiten Hauptoberfläche des Chipträgers (102).
  21. Verfahren nach einem der Ansprüche 11 bis 20, wobei das Verfahren vor der Einkapselung weiterhin das Einsetzen des Chipträgers (102) mit Körper (104) und Halbleiterchip (108) in eine Aussparung (128) in einer seitlichen Umgebungsstruktur (116) umfasst.
  22. Verfahren nach Anspruch 21, wobei die Einkapselung weiterhin die Einkapselung mindestens eines Teils der seitlichen Einbettungsstruktur durch das Laminat (110) umfasst.
  23. Verfahren zum Herstellen einer Packung (100), wobei das Verfahren umfasst: • Bereitstellen eines Chipträgers (102); • Anordnen eines Körpers (104) auf dem Chipträger (102), um eine Kavität (106) zu bilden; • Anordnen eines Halbleiterchips (108) mindestens teilweise in der Kavität (106); • nachfolgendes Aufrauen mindestens eines Teils des Chipträgers (102), mindestens eines Teils des Körpers (104) und mindestens eines Teils des Halbleiterchips (108); • Bilden einer seitlichen Umgebungsstruktur (116), die den Chipträger (102) mit Körper (104) und Halbleiterchip (108) seitlich umgibt; • Einkapseln mindestens eines Teils der seitlichen Umgebungsstruktur (116) und mindestens eines von mindestens einem Teil des Chipträgers (102), mindestens einem Teil des Körpers (104) und mindestens einem Teil des Halbleiterchips (108).
DE102016107031.9A 2016-04-15 2016-04-15 Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung Active DE102016107031B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE102016107031.9A DE102016107031B4 (de) 2016-04-15 2016-04-15 Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102016107031.9A DE102016107031B4 (de) 2016-04-15 2016-04-15 Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung
US15/487,942 US10522433B2 (en) 2016-04-15 2017-04-14 Laminate package of chip on carrier and in cavity

Publications (2)

Publication Number Publication Date
DE102016107031A1 DE102016107031A1 (de) 2017-10-19
DE102016107031B4 true DE102016107031B4 (de) 2019-06-13

Family

ID=59980407

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102016107031.9A Active DE102016107031B4 (de) 2016-04-15 2016-04-15 Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung

Country Status (2)

Country Link
US (1) US10522433B2 (de)
DE (1) DE102016107031B4 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018104144A1 (de) 2018-02-23 2019-08-29 Technische Universität Chemnitz Verfahren zum Kontaktieren und Paketieren eines Halbleiters und zugehöriger Halbleiter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3639630A1 (de) 1986-11-20 1988-06-01 Gao Ges Automation Org Datentraeger mit integriertem schaltkreis und verfahren zur herstellung desselben
US20100159647A1 (en) 2005-12-16 2010-06-24 Ibiden Co., Ltd. multilayer printed circuit board and the manufacturing method thereof
DE102011000751A1 (de) 2010-02-16 2011-12-08 Infineon Technologies Ag Halbleiter-Bauelement mit einem einen Hohlraum aufweisenden Träger und Herstellungsverfahren
DE102013114472A1 (de) 2012-12-20 2014-06-26 Infineon Technologies Ag Verfahren zur Herstellung einer Chipanordnung und Chipanordnung

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689967A (en) * 1985-11-21 1987-09-01 American Standard Inc. Control and method for modulating the capacity of a temperature conditioning system
US4715190A (en) 1985-11-21 1987-12-29 American Standard Inc. Control and method for modulating the capacity of a temperature conditioning system
JP5280014B2 (ja) * 2007-04-27 2013-09-04 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
JP5355935B2 (ja) * 2007-05-29 2013-11-27 古河電気工業株式会社 電気電子部品用金属材料
US7902661B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US8927339B2 (en) * 2010-11-22 2015-01-06 Bridge Semiconductor Corporation Method of making thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US8952489B2 (en) * 2012-10-09 2015-02-10 Infineon Technologies Ag Semiconductor package and method for fabricating the same
US9704780B2 (en) * 2012-12-11 2017-07-11 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming low profile fan-out package with vertical interconnection units
US9111912B2 (en) * 2013-05-30 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9613930B2 (en) * 2013-10-25 2017-04-04 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
JP6273362B2 (ja) * 2013-12-23 2018-01-31 インテル コーポレイション パッケージ構造上のパッケージ及びこれを製造するための方法
US9659815B2 (en) * 2014-01-23 2017-05-23 Nvidia Corporation System, method, and computer program product for a cavity package-on-package structure
US9929100B2 (en) * 2015-04-17 2018-03-27 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US9842789B2 (en) * 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
US20170133352A1 (en) * 2015-05-27 2017-05-11 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3639630A1 (de) 1986-11-20 1988-06-01 Gao Ges Automation Org Datentraeger mit integriertem schaltkreis und verfahren zur herstellung desselben
US20100159647A1 (en) 2005-12-16 2010-06-24 Ibiden Co., Ltd. multilayer printed circuit board and the manufacturing method thereof
DE102011000751A1 (de) 2010-02-16 2011-12-08 Infineon Technologies Ag Halbleiter-Bauelement mit einem einen Hohlraum aufweisenden Träger und Herstellungsverfahren
DE102013114472A1 (de) 2012-12-20 2014-06-26 Infineon Technologies Ag Verfahren zur Herstellung einer Chipanordnung und Chipanordnung

Also Published As

Publication number Publication date
US10522433B2 (en) 2019-12-31
US20170316994A1 (en) 2017-11-02
DE102016107031A1 (de) 2017-10-19

Similar Documents

Publication Publication Date Title
US9478486B2 (en) Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV
US10074614B2 (en) EMI/RFI shielding for semiconductor device packages
TWI546915B (zh) 多重中介層基板電路組件以及其製造方法
TWI536519B (zh) 半導體封裝結構以及其製造方法
US8557639B2 (en) Apparatus for thermally enhanced semiconductor package
KR101522763B1 (ko) 콤포넌트 패키지용 장치 및 방법
TWI679736B (zh) 功率覆蓋結構及其製造方法
KR102071522B1 (ko) 극박의 매설식 다이 모듈 및 그 제조 방법
US8879276B2 (en) Flexible circuit assembly and method thereof
TWI541918B (zh) 積體電路封裝之組裝方法及其封裝
US8093711B2 (en) Semiconductor device
US8004068B2 (en) Shielded multi-layer package structures
US7261596B2 (en) Shielded semiconductor device
US7193329B2 (en) Semiconductor device
EP0567814B1 (de) Leiterplatte zur Montage von Halbleitern und sonstigen elektronischen Bauelementen
KR101476894B1 (ko) 다중 다이 패키징 인터포저 구조 및 방법
KR101058621B1 (ko) 반도체 패키지 및 이의 제조 방법
US9117815B2 (en) Method of fabricating a packaged semiconductor
JP5621155B2 (ja) 3d電子モジュールをビアにより垂直に相互接続する方法
EP2084739B1 (de) Halbleiterflipchippackung mit verkapselungshaltestruktur und streifen
KR101614960B1 (ko) 반도체 다이 어셈블리 및 반도체 다이 준비 방법
DE10164800B4 (de) Verfahren zur Herstellung eines elektronischen Bauelements mit mehreren übereinander gestapelten und miteinander kontaktierten Chips
EP2524394B1 (de) Elektronisches bauteil, verfahren zu dessen herstellung und leiterplatte mit elektronischem bauteil
US9209081B2 (en) Semiconductor grid array package
TWI313504B (en) Thermally enhanced electronic flip-chip packaging with external-connector-side die and method

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative