DE102020109555A1 - Eingehäuste halbleitervorrichtung und verfahren zur herstellung einer eingehäusten halbleitervorrichtung - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 210
- 238000000034 method Methods 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 claims abstract description 19
- 238000000465 moulding Methods 0.000 claims abstract description 19
- 238000005520 cutting process Methods 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229920000642 polymer Polymers 0.000 claims description 8
- 239000004020 conductor Substances 0.000 description 16
- 238000000227 grinding Methods 0.000 description 8
- 239000000463 material Substances 0.000 description 6
- 150000001875 compounds Chemical class 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 238000003113 dilution method Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000002390 adhesive tape Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 238000005452 bending Methods 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 150000004696 coordination complex Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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Abstract
Verfahren zur Herstellung von eingehäusten Halbleitervorrichtungen, umfassend: Bereitstellen einer Vielzahl von Halbleiterchips, wobei die Halbleiterchips in einem Array auf einem Träger so angeordnet sind, dass eine erste Seite der Halbleiterchips dem Träger zugewandt ist und dass ein leerer Raum seitlich neben jedem Halbleiterchip angeordnet ist, Anordnen eines Substrats mit einer Vielzahl von leitenden Elementen über der Vielzahl von Halbleiterchips, sodass ein leitendes Element in dem jeweiligen leeren Raum neben jedem der Halbleiterchips angeordnet ist, Formgießen über die Vielzahl von Halbleiterchips, um einen Formkörper zu bilden, und Vereinzeln eingehäuster Halbleitervorrichtungen aus dem Formkörper durch Schneiden durch den Formkörper.
Description
- TECHNISCHER BEREICH
- Diese Offenbarung bezieht sich im Allgemeinen auf eine eingehäuste Halbleitervorrichtung und auf ein Verfahren zur Herstellung einer eingehäusten Halbleitervorrichtung.
- HINTERGRUND
- Eingehäuste Halbleitervorrichtungen können einen Halbleiterchip umfassen, der von einem Formkörper eingekapselt ist. Der Halbleiterchip kann elektrische Kontakte umfassen, die auf einer ersten Seite, z.B. der Unterseite, der eingehäusten Halbleitervorrichtung angeordnet sind. Eine oder mehrere vertikale Verbindungen können verwendet werden, um einen oder mehrere der elektrischen Kontakte des Halbleiterchips oder anderer elektrischer Komponenten zu einer zweiten Seite, z.B. der Oberseite, der eingehäusten Halbleitervorrichtung gegenüber der ersten Seite umzuleiten. Die Bereitstellung von elektrischen Kontakten auf zwei gegenüberliegenden Seiten einer eingehäusten Halbleitervorrichtung kann z.B. ein Stapeln von Bauelementen ermöglichen und dadurch bei den laufenden Miniaturisierungsbemühungen von elektronischen Komponenten helfen. Bei der Herstellung von eingehäusten Halbleitervorrichtungen kann der zusätzliche Verarbeitungsschritt der Herstellung solcher vertikalen Verbindungen jedoch die Gesamtfertigungszeiten und -kosten erhöhen. Aus diesen und anderen Gründen kann ein Bedarf an verbesserten eingehäusten Halbleitervorrichtungen sowie an verbesserten Verfahrenn zur Herstellung von eingehäusten Halbleitervorrichtungen bestehen.
- Das Problem, auf dem die Erfindung beruht, wird durch die Merkmale der unabhängigen Ansprüche gelöst. Weitere vorteilhafte Beispiele werden in den abhängigen Ansprüchen beschrieben.
- KURZFASSUNG
- Verschiedene Aspekte beziehen sich auf ein Verfahren zur Herstellung von eingehäusten Halbleitervorrichtungen, wobei das Verfahren Folgendes umfasst: Bereitstellen einer Vielzahl von Halbleiterchips, wobei die Halbleiterchips in einem Array auf einem Träger so angeordnet sind, dass eine erste Seite der Halbleiterchips dem Träger zugewandt ist und dass ein leerer Raum seitlich neben jedem Halbleiterchip angeordnet ist, Anordnen eines Substrats, das eine Vielzahl von leitenden Elementen umfasst, über der Vielzahl von Halbleiterchips, sodass ein leitendes Element in dem jeweiligen leeren Raum neben jedem der Halbleiterchips angeordnet ist, Formgießen über der Vielzahl von Halbleiterchips, um einen Formkörper zu bilden, und Vereinzeln eingehäuster Halbleitervorrichtungen aus dem Formkörper durch Schneiden durch den Formkörper.
- Verschiedene Aspekte beziehen sich auf eine eingehäuste Halbleitervorrichtung, umfassend: einen Halbleiterchip, der eine erste Seite und eine gegenüberliegende zweite Seite umfasst, einen Formkörper, der den Halbleiterchip einkapselt und eine erste Seite und eine gegenüberliegende zweite Seite umfasst, eine erste Umverteilungsschicht, die auf den ersten Seiten des Halbleiterchips und des Formkörpers angeordnet ist, und ein leitendes Element, das in dem Formkörper seitlich neben dem Halbleiterchip angeordnet ist, wobei sich das leitende Element von der ersten Umverteilungsschicht mindestens bis zu einer Ebene erstreckt, die die zweite Seite des Halbleiterchips umfasst.
- Figurenliste
- Die beigefügten Zeichnungen illustrieren Beispiele und dienen zusammen mit der Beschreibung zur Erläuterung der Grundsätze der Offenbarung. Andere Beispiele und viele der beabsichtigten Vorteile der Offenbarung werden leicht erkannt, wenn sie durch Bezugnahme auf die folgende detaillierte Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind im Verhältnis zueinander nicht unbedingt maßstabsgerecht. Identische Referenzzahlen kennzeichnen entsprechende ähnliche Teile.
-
1 zeigt eine Schnittdarstellung einer eingehäusten Halbleitervorrichtung. -
2 zeigt eine Schnittdarstellung einer weiteren eingehäusten Halbleitervorrichtung mit einem leitenden Element, das sich bis zu einem Punkt innerhalb des Umfangs eines Halbleiterchips erstreckt. -
3 zeigt eine Schnittdarstellung einer weiteren eingehäusten Halbleitervorrichtung, wobei das leitende Element eine auf einem isolierenden Teil aufgebrachte Leiterbahn aufweist. -
4 zeigt eine Schnittdarstellung einer eingehäusten Halbleitervorrichtung mit Umverteilungsschichten auf gegenüberliegenden Seiten eines Formkörpers. - Die
5A-5G zeigen Schnittdarstellungen einer eingehäusten Halbleitervorrichtung in verschiedenen Stufen der Herstellung Gemäß einem Beispielhaften Verfahren zur Herstellung einer eingehäusten Halbleitervorrichtung. -
6 ist ein Flussdiagramm eines beispielhaften Verfahrens zur Herstellung einer eingehäusten Halbleitervorrichtung. - DETAILLIERTE BESCHREIBUNG
- In der folgenden detaillierten Beschreibung werden Richtungsbegriffe wie „oben“, „unten“, „links“, „rechts“, „oberer“, „unterer“ usw. in Bezug auf die Ausrichtung der zu beschreibenden Figur(en) verwendet. Da die Komponenten der Offenbarung in einer Reihe verschiedener Ausrichtungen positioniert werden können, wird die Richtungsterminologie nur zu Illustrationszwecken verwendet. Es ist zu verstehen, dass auch andere Beispiele verwendet und strukturelle oder logische Änderungen vorgenommen werden können.
- Darüber hinaus kann ein bestimmtes Merkmal oder ein bestimmter Aspekt eines Beispiels zwar nur in Bezug auf eine von mehreren Implementierungen offenbart werden, dieses Merkmal oder dieser Aspekt kann jedoch mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie es für eine gegebene oder bestimmte Anwendung gewünscht und vorteilhaft ist, sofern nicht ausdrücklich anders angegeben oder technisch eingeschränkt. In dem Maße, in dem die Begriffe „einschließen“, „haben“, „mit“ oder andere Varianten davon entweder in der ausführlichen Beschreibung oder in den Ansprüchen verwendet werden, sollen diese Begriffe in ähnlicher Weise einschließend sein wie der Begriff „umfassen“. Die Begriffe „gekoppelt“ und „verbunden“ sowie Derivate davon können verwendet werden. Es sollte verstanden werden, dass diese Begriffe verwendet werden können, um anzuzeigen, dass zwei Elemente zusammenwirken oder interagieren, unabhängig davon, ob sie sich in direktem physischen oder elektrischen Kontakt oder nicht in direktem Kontakt miteinander befinden; zwischen den „verbundenen“, „befestigten“ oder „gekoppelten“ Elementen können dazwischenliegende Elemente oder Schichten vorgesehen werden. Es ist jedoch auch möglich, dass die „verbundenen“, „befestigten“ oder „gekoppelten“ Elemente in direktem Kontakt miteinander stehen. Auch der Begriff „beispielhaft“ ist lediglich als Beispiel gedacht und nicht als das beste oder optimale.
- Die weiter unten erwähnten Halbleiterchips können von unterschiedlichem Typ sein, können mit unterschiedlichen Technologien hergestellt sein und können beispielsweise integrierte elektrische, elektrooptische oder elektromechanische Schaltungen, logische integrierte Schaltungen, Steuerschaltungen usw. umfassen.
- Die unten beschriebenen eingehäusten Halbleitervorrichtungen können einen oder mehrere Halbleiterchips enthalten. Zum Beispiel können ein oder mehrere Leistungshalbleiterchips enthalten sein. Weiterhin können eine oder mehrere logische integrierte Schaltungen in den Bausteinen enthalten sein. Die logischen integrierten Schaltungen können so konfiguriert sein, dass sie die integrierten Schaltungen anderer Halbleiterchips steuern, z.B. die integrierten Schaltungen von Leistungshalbleiterchips. Die logischen integrierten Schaltungen können in Logikchips implementiert sein.
-
1 zeigt eine eingehäuste Halbleitervorrichtung100 mit einem Halbleiterchip110 , einem Formkörper120 , einer ersten Umverteilungsschicht130 und einem leitenden Element140 . - Der Halbleiterchip
110 umfasst eine erste Seite111 und eine gegenüberliegende zweite Seite112 . Der Formkörper120 kapselt den Halbleiterchip110 zumindest teilweise ein und umfasst eine erste Seite121 und eine gegenüberliegende zweite Seite122 . Die erste Umverteilungsschicht130 ist auf den ersten Seiten111 ,121 des Halbleiterchips110 und des Formkörpers120 angeordnet. Das leitende Element140 ist in dem Formkörper120 seitlich neben dem Halbleiterchip110 angeordnet und erstreckt sich von der ersten Umverteilungsschicht130 mindestens bis zu einer zweiten Ebene160 , die die zweite Seite112 des Halbleiterchips110 umfasst. - Der Halbleiterchip
110 kann zum Beispiel elektrische Kontakte auf der ersten Seite111 , aber keine elektrischen Kontakte auf der zweiten Seite112 aufweisen. Nach einem anderen Beispiel kann der Halbleiterchip110 elektrische Kontakte auf beiden Seiten111 ,112 aufweisen. Die zweite Seite112 kann z.B. eine Rückseite des Halbleiterchips110 sein. Der Halbleiterchip110 kann ein verdünnter Chip sein, was bedeutet, dass ein Rückseiten-Schleifprozess verwendet wurde, um die Dicke des Halbleiterchips110 zu reduzieren. Der Halbleiterchip110 kann z.B. eine Dicke gemessen zwischen der ersten und zweiten Seite111 ,112 im Bereich von 50µm bis 800µm haben, z.B. etwa 100µm, etwa 200µm oder etwa 500µm. - Die erste Umverteilungsschicht
130 kann ein isolierendes Material134 und eine Vielzahl von Leiterbahnen136 umfassen. Das isolierende Material134 kann z.B. ein Laminat oder eine Oxidschicht umfassen. Die Leiterbahnen136 können mit den elektrischen Kontakten des Halbleiterchips110 auf der ersten Seite111 des Halbleiterchips gekoppelt sein. Zumindest einige der elektrischen Kontakte können durch die Leiterbahnen136 auf entsprechende Punkte außerhalb des Umfangs des Halbleiterchips110 umverteilt werden (Fan-out-Konfiguration). Eine erste Seite131 der ersten Umverteilungsschicht, die vom Halbleiterchip110 abgewandt ist, kann so konfiguriert sein, dass an den Enden der Leiterbahnen136 Lotkugeln angebracht sind. Eine zweite Seite132 der ersten Umverteilungsschicht130 , die erste Seite111 des Halbleiterchips110 und ein unteres Ende des leitenden Elements140 können in einer ersten Ebene150 angeordnet sein. - Der Formkörper
120 kann die lateralen Seiten des Halbleiterchips110 zwischen der ersten Seite111 und der zweiten Seite112 vollständig bedecken. Gemäß einem Beispiel werden die erste Seite111 und/oder die zweite Seite112 nicht durch den Formkörper120 bedeckt. Eine untere Seite des Formkörpers120 kann komplanar mit der ersten Seite111 des Halbleiterchips110 sein. Eine Oberseite des Formkörpers120 kann in der zweiten Ebene160 angeordnet sein. - Das leitende Element
140 kann jede geeignete Form und jede geeignete seitliche Abmessung haben. Das leitende Element140 kann auch als „vertikale Zwischenverbindung“ oder als „Durchkontaktierung“ bezeichnet werden. Das leitende Element140 kann jeden geeigneten Leiter umfassen, z.B. ein Metall wie Al, Cu oder Fe oder eine Metalllegierung, die eines dieser Metalle enthält. Das leitende Element140 kann ein einzelner fester Körper sein, z.B. ein einzelnes Metallstück wie ein Leadframeteil. Nach einem anderen Beispiel kann das leitende Element140 stattdessen einen isolierenden Teil und eine auf dem isolierenden Teil aufgebrachten Leiterbahn umfassen, z.B. ein Halbleiterwaferteil mit einer Metallisierung oder einem Kunststoff- oder Polymerteil mit einer Metallisierung. Das leitende Element140 kann seitlich in einem Abstand vom Halbleiterchip110 angeordnet sein, z.B. in einem Abstand von 1mm, 5mm oder mehr. - Das leitende Element
140 , insbesondere das untere Ende des leitenden Elements140 , kann (z.B. durch eine Lötverbindung oder durch leitfähigen Klebstoff) mit einer Leiterbahn136 der ersten Umverteilungsschicht130 und dadurch mit einem elektrischen Kontakt des Halbleiterchips110 gekoppelt sein. Das leitende Element140 kann als Durchkontaktierung, insbesondere als Durchgangs-Via, konfiguriert sein, und es kann so konfiguriert sein, dass es einen elektrischen Kontakt des Halbleiterchips110 auf die Oberseite der eingehäusten Halbleitervorrichtung100 umleitet. Für den Fall, dass die eingehäuste Halbleitervorrichtung100 mehr als ein leitendes Element140 umfasst, können einzelne leitende Elemente140 an verschiedene der Leiterbahnen136 und damit an verschiedene elektrische Kontakte des Halbleiterchips110 gekoppelt sein. - Das leitende Element
140 kann zum Beispiel so konfiguriert sein, dass es als elektromagnetische Abschirmstruktur oder Teil einer Abschirmstruktur für den Halbleiterchip110 , als Antenne oder Teil einer Antenne, z.B. einer Radarantenne, als HF-Struktur oder Teil einer HF-Struktur oder als Teil einer Umverteilungsstruktur der eingehäusten Halbleitervorrichtung100 wirkt. - Gemäß einem Beispiel ist das leitende Element
140 ein verdünntes Stück, was bedeutet, dass ein Schleifprozess verwendet wurde, um die Dicke des leitenden Elements zu reduzieren (wobei die Dicke senkrecht zur ersten und zweiten Ebene150 ,160 gemessen wird). Die geschliffene Oberfläche des leitenden Elements140 kann sein oberes Ende sein, das in oder über der zweiten Ebene160 angeordnet ist. - Gemäß einem Beispiel kann die eingehäuste Halbleitervorrichtung
100 mehr als ein leitendes Element140 umfassen, z.B. zwei, drei, vier oder mehr. So können z.B. zwei leitende Elemente140 an gegenüberliegenden lateralen Seiten des Halbleiterchips110 angeordnet sein, wie in1 gezeigt. Außerdem kann die eingehäuste Halbleitervorrichtung100 mehr als einen Halbleiterchip110 umfassen, und ein oder mehrere leitende Elemente140 können neben jedem der Halbleiterchips110 angeordnet sein. -
2 zeigt eine weitere eingehäuste Halbleitervorrichtung200 , das ähnlich oder identisch mit der eingehäusten Halbleitervorrichtung100 sein kann, mit Ausnahme der im Folgenden beschriebenen Unterschiede. - In der Halbleiteranordnung
200 erstreckt sich das leitende Element140 von der ersten Umverteilungsschicht130 (d.h. von der ersten Ebene150 ) zur zweiten Ebene160 , die die zweite Seite112 des Halbleiterchips110 umfasst, und weiter zu einer dritten Ebene210 , die oberhalb der zweiten Ebene160 angeordnet ist. In der eingehäusten Halbleiteranordnung200 ist die Dicke des leitenden Elements140 daher größer als die Dicke des Halbleiterchips110 . - Außerdem erstreckt sich in der eingehäusten Halbleitervorrichtung
200 das leitende Element140 von einem ersten Punkt seitlich neben dem Halbleiterchip110 zu einem zweiten Punkt oberhalb der zweiten Seite112 des Halbleiterchips110 und innerhalb des Umfangs113 des Halbleiterchips110 . Insbesondere kann das leitende Element140 den Umfang113 des Halbleiterchips oberhalb der zweiten Ebene150 kreuzen. - Gemäß einem Beispiel umfasst das leitende Element
140 einen schrägen Teil141 . Der schräge Teil141 kann z.B. in einem Winkel im Bereich von 30° bis 80°, z.B. etwa 45°, relativ zur ersten und zweiten Seite111 ,112 des Halbleiterchips110 angeordnet sein. Der schräge Teil141 kann sich von der ersten Ebene150 bis zur zweiten Ebene160 erstrecken, wie im Beispiel von2 gezeigt. Es ist jedoch auch möglich, dass das leitende Element140 eine andere Form hat, mit einem schrägen Teil141 , der sich nur über einen Teil des Abstandes zwischen den beiden Ebenen150 ,160 erstreckt. - Das leitende Element
140 kann auch einen oder mehrere horizontale Teile142 umfassen, die parallel zur ersten und zweiten Seite111 ,112 des Halbleiterchips110 verlaufen. Zum Beispiel können horizontale Teile142 an den oberen und unteren Enden des leitenden Elements140 angeordnet sein. Gemäß einem Beispiel kreuzt nur ein horizontaler Teil142 den Umfang113 des Halbleiterchips110 . Gemäß einem anderen Beispiel kreuzt der schräge Teil141 den Umfang und der horizontale Teil142 am oberen Ende des leitenden Elements140 ist vollständig innerhalb des Umfangs113 des Halbleiterchips110 angeordnet. - Gemäß einem Beispiel umfasst das leitende Element
140 an seinem oberen Ende einen horizontalen Teil142 , und dieser horizontale Teil142 ist vom Formkörper120 in der dritten Ebene210 freigelegt. - Das leitende Element
140 kann nur einen Teil der Oberfläche der zweiten Seite112 des Halbleiterchips110 bedecken oder es kann die Oberfläche der zweiten Seite112 vollständig bedecken, z.B. in dem Fall, dass das leitende Element140 als elektromagnetische Abschirmung für den Halbleiterchip110 konfiguriert ist. - Das leitende Element
140 , das den schrägen Teil141 und den/die horizontalen Teil(e)142 umfasst, kann z.B. durch Stanzen oder Biegen eines Leadframes hergestellt werden. -
3 zeigt eine eingehäuste Halbleitervorrichtung300 , die ähnlich oder identisch mit den Halbleitervorrichtungen100 und200 sein kann, mit Ausnahme der nachfolgend beschriebenen Unterschiede. - In der eingehäusten Halbleitervorrichtung
300 umfasst das leitende Element140 einen isolierenden Teil310 und eine auf dem isolierenden Teil310 angeordnete Leiterbahn320 . Die Leiterbahn320 kann z.B. auf dem isolierenden Teil310 durch Plattieren, Sprühen, Dispensieren, Bedampfen usw. abgeschieden sein. Die Leiterbahn320 kann z.B. durch Lithographie und/oder Laserstrukturierung hergestellt werden. - Gemäß einem Beispiel umfasst das isolierende Teil
310 einen „laseraktivierbaren Teil“, das ein elektrisch isolierendes Material wie eine Keramik oder ein Epoxid und einen Zusatzstoff, z.B. in Form eines organischen Metallkomplexes, enthält. Der Zusatzstoff kann eine durch Bestrahlung mit einem Laser induzierte physio-chemische Reaktion eingehen. Die Energie des Lasers kann laseraktivierte Bereiche auf der Oberfläche des laseraktivierbaren Teils erzeugen, wobei die laseraktivierten Bereiche freiliegende Metallkomplexe umfassen, die als Keime für einen Metallbeschichtungsprozess wirken können. Diejenigen Oberflächenbereiche, die nicht mit dem Laser bestrahlt wurden, enthalten keine freiliegenden Metallkomplexe und erhalten daher keine Metallbeschichtung. - Das isolierende Teil
310 kann z.B. ein Halbleitermaterial, z.B. Si, enthalten und Teil eines Halbleiterwafers sein. Nach einem anderen Beispiel kann das isolierende Teil310 z.B. einen Kunststoff oder ein Polymer umfassen. In diesem Fall kann das isolierende Teil310 die gleiche oder eine andere Materialzusammensetzung haben wie der Formkörper120 . - Das isolierende Teil
310 kann eine geschliffene Oberfläche311 aufweisen, wobei ein Schleifverfahren zur Verdünnung des isolierenden Teils310 verwendet wurde. Das Schleifverfahren kann verwendet worden sein, um die Leiterbahn320 freizulegen. Die geschliffene Oberfläche311 und ein Teil der Leiterbahn320 können komplanar sein. Die Leiterbahn320 kann einen schrägen Teil141 und einen oder mehrere horizontale Teile142 umfassen, wie in Bezug auf2 beschrieben. -
4 zeigt eine weitere eingehäuste Halbleitervorrichtung400 , die ähnlich oder identisch mit den eingehäusten Halbleitervorrichtungen100 ,200 und300 sein kann, mit Ausnahme der nachfolgend beschriebenen Unterschiede. - Die eingehäuste Halbleitervorrichtung
400 umfasst eine zweite Umverteilungsschicht410 gegenüber der ersten Umverteilungsschicht130 . Für den Fall, dass die eingehäuste Halbleiteranordnung400 der eingehäusten Halbleiteranordnung100 ähnlich ist, kann die zweite Umverteilungsschicht410 in der zweiten Ebene160 angeordnet sein (in4 nicht dargestellt). Für den Fall, dass die eingehäuste Halbleiteranordnung400 den eingehäusten Halbleiteranordnungen200 und300 ähnlich ist, kann die zweite Umverteilungsschicht410 in der dritten Ebene210 angeordnet sein (siehe4 ). - Die zweite Umverteilungsschicht
410 kann elektrisch mit dem einen oder mehreren leitenden Elementen140 gekoppelt sein, z.B. durch Lötverbindungen oder Leitkleber. Die zweite Umverteilungsschicht410 kann die gleichen Materialien oder die gleiche Materialzusammensetzung wie die erste Umverteilungsschicht130 umfassen. Es ist jedoch auch möglich, dass die beiden Umverteilungsschichten130 ,410 unterschiedliche Materialien oder Materialzusammensetzungen umfassen. Die erste und/oder zweite Umverteilungsschicht130 ,410 kann jeweils eine ein- oder mehrschichtige Struktur umfassen. - Die zweite Umverteilungsschicht
410 kann z.B. so konfiguriert sein, dass eine Stapelung von Halbleitervorrichtungen möglich ist, d.h. eine weitere Halbleitervorrichtung kann über der zweiten Umverteilungsschicht410 angeordnet und mit dieser z.B. durch Lotkugeln elektrisch verbunden werden („Package-on-Package“). Es ist auch möglich, dass beliebige andere geeignete elektrische Bauelemente, z.B. ein Kondensator oder ein Widerstand, auf der zweiten Umverteilungsschicht410 angeordnet und mit ihr elektrisch verbunden werden. - Da die zweite Umverteilungsschicht
410 die Rückseite der eingehäusten Halbleitervorrichtung400 bedeckt, muss das leitende Element140 auf der Rückseite der eingehäusten Halbleitervorrichtung400 nicht unbedingt nach außen freigelegt sein. - Die
5A bis5G zeigen die eingehäuste Halbleitervorrichtung200 in verschiedenen Stufen der Herstellung nach einem beispielhaften Verfahren zur Herstellung von eingehäusten Halbleitervorrichtungen. Ein ähnliches Verfahren kann für die Herstellung der eingehäusten Halbleitervorrichtungen100 ,300 und400 verwendet werden. -
5A zeigt eine Vielzahl von Halbleiterchips110 , die auf einem Träger, z.B. einem temporären Träger510 , angeordnet sind. Die Vielzahl der Halbleiterchips110 kann z.B. in einer Matrix oder einem Array angeordnet sein. Der temporäre Träger510 kann z.B. ein Klebeband umfassen. Die Halbleiterchips110 sind in einem vordefinierten Abstand zueinander angeordnet, sodass neben jedem Halbleiterchip110 mindestens ein leitendes Element140 platziert werden kann. Das Anordnen der Vielzahl von Halbleiterchips110 auf dem temporären Träger510 kann die Verwendung eines „Pick-and-Place“-Verfahrens umfassen. - Wie in
5B dargestellt, wird eine Vielzahl von leitenden Elementen140 auf dem temporären Träger510 neben den Halbleiterchips110 angeordnet. Die leitenden Elemente140 können alle Teil eines gemeinsamen Substrats520 sein, wenn sie auf dem temporären Träger510 angeordnet werden. Mit anderen Worten, das Anordnen der Vielzahl von leitenden Elementen140 auf dem temporären Träger510 kann die Bereitstellung eines einzigen gemeinsamen Substrats520 und das Anordnen des einzigen gemeinsamen Substrats520 auf dem temporären Träger510 umfassen. Das gemeinsame Substrat520 kann z.B. ein Panel, ein Metallteil, insbesondere ein Leadframe, einen Halbleiterwafer oder einen Kunststoff- oder Polymerkörper umfassen. - Die Verwendung des gemeinsamen Substrats
520 zur Bereitstellung der Vielzahl von leitenden Elementen140 wie oben beschrieben hat den Vorteil, dass ein paralleler Prozess anstelle eines seriellen Bestückungsprozesses verwendet wird. Dies kann die Herstellungszeit und die Herstellungskosten von eingehäusten Halbleitervorrichtungen reduzieren. - Wie in
5C dargestellt, kann ein Vereinzelungsprozess verwendet werden, um die einzelnen leitenden Elemente140 aus dem gemeinsamen Substrat520 zu vereinzeln. Der Vereinzelungsprozess kann das Schneiden durch das gemeinsame Substrat520 oder das Schleifen des gemeinsamen Substrats520 umfassen, um die einzelnen leitenden Elemente140 zu vereinzeln. Nach der Vereinzelung können die leitenden Elemente140 z.B. durch ein Klebeband des temporären Trägers510 an ihrem Platz gehalten werden. - Der mit Bezug auf
5C beschriebene Vereinzelungsvorgang ist nicht zwingend erforderlich. Es ist auch möglich, dass die leitenden Elemente140 in einem späteren Fertigungsschritt vereinzelt werden. Zum Beispiel können die leitenden Elemente140 durch den weiter unten mit Bezug auf5F beschriebenen Schleifprozess vereinzelt werden. Dies kann insbesondere in dem Fall geschehen, dass das gemeinsame Substrat510 ein Halbleiterwafer oder ein Kunststoff- oder Polymerkörper ist. Wenn das gemeinsame Substrat510 jedoch ein Metallteil wie ein Leadframe ist, kann ein spezieller Vereinzelungsprozess, wie in5C beschrieben, erforderlich sein. - Wie in
5D dargestellt, kann ein Formgussverfahren zur Herstellung des Formkörpers120 verwendet werden. Die Mehrzahl der Halbleiterchips110 und die Mehrzahl der leitenden Elemente140 können teilweise oder vollständig umspritzt werden. Für den Fall, dass der Vereinzelungsprozess von5C nicht durchgeführt wurde, ist das gemeinsame Substrat520 immer noch vorhanden und kann ganz oder teilweise umspritzt werden. Die leitenden Elemente140 und/oder der Rest des gemeinsamen Substrats520 können Öffnungen aufweisen, durch die die Formmasse hindurchfließen kann, um einen hohlraumfreien Formkörper120 herzustellen. - Die Formmasse kann die Halbleiterchips
110 und/oder die leitenden Elemente140 vollständig bedecken. Nach dem Formgussvorgang kann die Formmasse ausgehärtet werden, z.B. durch einen Heizvorgang. Vor dem Ausdünnen kann der Formkörper120 eine größere Dicke als die leitenden Elemente140 haben, und eine ursprüngliche zweite Seite122' des Formkörpers120 kann über der dritten Ebene210 angeordnet sein. Es ist auch möglich, dass sich das Formmaterial nach dem Formvorgang nicht bis zu einer Ebene oberhalb der dritten Ebene210 erstreckt. Zum Beispiel kann ein filmgestütztes Formverfahren verwendet werden, bei dem die leitenden Elemente140 in der dritten Ebene durch einen Film abgedeckt werden und der Film nach dem Aushärten der Formmasse entfernt wird, wodurch die leitenden Elemente140 in der dritten Ebene210 freigelegt werden. - Die in
5D gezeigte Struktur mit den Halbleiterchips110 , den leitenden Elementen140 und dem Formkörper120 kann als „rekonstituierter Wafer“ oder „rekonstituiertes Panel“ bezeichnet werden. - Wie in
5E dargestellt, wird der rekonstituierte Wafer oder die rekonstituierte Platte vom temporären Träger510 entfernt und die erste Umverteilungsschicht130 mit einer beliebigen geeigneten Technik hergestellt. Dies kann z.B. das Bereitstellen eines isolierenden Materials, das Bohren von Durchgangslöchern in das isolierende Material, das Aufbringen eines leitenden Materials und die Strukturierung des leitenden Materials zur Bildung von Leiterbahnen umfassen. - Wie in
5F dargestellt, wird ein Verdünnungsverfahren verwendet, um die leitenden Elemente140 an der zweiten Seite122 des Formkörpers120 freizulegen. Das Verdünnungsverfahren kann z.B. ein Schleifen des Formkörpers an der ursprünglichen zweiten Seite122' und/oder ein Schleifen des gemeinsamen Substrats520 umfassen. Wie oben erwähnt, kann das Verdünnungsverfahren auch zum Vereinzeln der einzelnen leitenden Elemente140 vom gemeinsamen Substrat520 verwendet werden. Mit anderen Worten, die Vereinzelung der leitenden Elemente140 und die Freilegung der leitenden Elemente140 aus dem Formkörper120 kann in einem einzigen gemeinsamen Bearbeitungsschritt erfolgen. - Nach dem Verdünnungsverfahren können weitere Verarbeitungsschritte durchgeführt werden. Zum Beispiel kann ein Reinigungsprozess durchgeführt werden, um Schleifabfälle zu entfernen, die zweite Umverteilungsschicht
410 kann auf der zweiten Seite122 des Formkörpers120 hergestellt werden, usw. - Wie in
5G dargestellt, können einzelne eingehäuste Halbleitervorrichtungen200 aus dem rekonstituierten Wafer oder dem rekonstituierten Panel durch Schneiden entlang der Schnittlinien530 vereinzelt werden. Gemäß einem Beispiel sind die leitenden Elemente140 zu diesem Zeitpunkt noch Teil des gemeinsamen Substrats520 und werden vom gemeinsamen Substrat520 durch Schneiden durch das gemeinsame Substrat520 entlang der Schnittlinien530 vereinzelt. -
6 ist ein Flussdiagramm eines Verfahrens600 zur Herstellung einer eingehäusten Halbleitervorrichtung. Das Verfahren600 kann z.B. für die Herstellung der eingehäusten Halbleitervorrichtungen100 ,200 ,300 und400 verwendet werden. - Das Verfahren
600 umfasst bei 601 einen Akt des Bereitstellens einer Vielzahl von Halbleiterchips, wobei die Halbleiterchips in einem Array auf einem Träger so angeordnet sind, dass eine erste Seite der Halbleiterchips dem Träger zugewandt ist und dass ein leerer Raum seitlich neben jedem Halbleiterchip angeordnet ist, bei 602 einen Akt des Anordnens eines Substrats, das eine Vielzahl von leitenden Elementen umfasst, über der Vielzahl von Halbleiterchips, sodass ein leitendes Element in dem jeweiligen leeren Raum neben jedem der Halbleiterchips angeordnet ist, bei 603 einen Akt des Formgießens über die Vielzahl von Halbleiterchips, um einen Formkörper zu bilden, und bei 604 einen Akt des Vereinzelns eingehäuster Halbleitervorrichtungen aus dem Formkörper durch Schneiden durch den Formkörper. - Das Verfahren
600 kann einen optionalen Akt des Formgießens über das Substrat und des Verdünnens des Formkörpers umfassen, um die leitenden Elemente auf einer zweiten Seite des Formkörpers freizulegen, wobei die zweite Seite vom Träger abgewandt ist. Das Verfahren600 kann einen optionalen Akt des Bildens einer ersten Umverteilungsschicht auf der ersten Seite der Halbleiterchips und auf einer ersten Seite des Formkörpers umfassen, wobei die erste Umverteilungsschicht elektrisch mit den leitenden Elementen gekoppelt ist. Das Verfahren600 kann auch einen optionalen Akt des Bildens einer strukturierten leitenden Schicht auf einer zweiten Seite des Formkörpers umfassen, wobei die zweite Seite des Formkörpers vom Träger abgewandt ist und die strukturierte leitende Schicht elektrisch mit den leitenden Elementen gekoppelt ist. Die strukturierte leitende Schicht kann zum Beispiel eine zweite Umverteilungsschicht, elektromagnetische Abschirmstrukturen oder Antennen umfassen. - BEISPIELE
- Im Folgenden werden die eingehäuste Halbleitervorrichtung und das Verfahren zur Herstellung einer eingehäusten Halbleitervorrichtung anhand spezifischer Beispiele näher beschrieben.
- Beispiel 1 ist ein Verfahren zur Herstellung von eingehäusten Halbleitervorrichtungen, wobei das Verfahren umfasst: Bereitstellen einer Vielzahl von Halbleiterchips, wobei die Halbleiterchips in einem Array auf einem Träger so angeordnet sind, dass eine erste Seite der Halbleiterchips dem Träger zugewandt ist und dass ein leerer Raum seitlich neben jedem Halbleiterchip angeordnet ist, Anordnen eines Substrats mit einer Vielzahl von leitenden Elementen über der Vielzahl von Halbleiterchips, sodass ein leitendes Element in dem jeweiligen leeren Raum neben jedem der Halbleiterchips angeordnet ist, Formgießen über die Vielzahl von Halbleiterchips, um einen Formkörper zu bilden, und Vereinzeln eingehäuster Halbleitervorrichtungen aus dem Formkörper durch Schneiden durch den Formkörper.
- Beispiel 2 ist das Verfahren von Beispiel 1, wobei sich jedes leitende Element von einer ersten Ebene mit der ersten Seite der Halbleiterchips zu einer zweiten Ebene mit einer zweiten Seite der Halbleiterchips gegenüber der ersten Seite erstreckt.
- Beispiel 3 ist das Verfahren von Beispiel 1 oder 2, ferner umfassend: Formgießen über das Substrat und Verdünnen des geformten Körpers, um die leitenden Elemente auf einer zweiten Seite des geformten Körpers freizulegen, wobei die zweite Seite von dem Träger abgewandt ist.
- Beispiel 4 ist das Verfahren von Beispiel 1 oder 2, ferner umfassend: Bedecken des Substrats mit einem Film und Formgießen über das filmbedeckte Substrat.
- Beispiel 5 ist das Verfahren nach einem der vorhergehenden Beispiele, wobei das Substrat ein Leadframe ist.
- Beispiel 6 ist das Verfahren nach einem der vorhergehenden Beispiele, wobei das Substrat ein metallplattiertes Polymer oder einen Halbleiterwafer umfasst.
- Beispiel 7 ist das Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend: Bilden einer ersten Umverteilungsschicht auf der ersten Seite der Halbleiterchips und auf einer ersten Seite des Formkörpers, wobei die erste Umverteilungsschicht elektrisch mit den leitenden Elementen gekoppelt ist.
- Beispiel 8 ist das Verfahren nach einem der vorhergehenden Beispiele, ferner umfassend: Bilden einer strukturierten leitenden Schicht auf einer zweiten Seite des Formkörpers, wobei die zweite Seite des Formkörpers von dem Träger abgewandt ist und die strukturierte leitende Schicht elektrisch mit den leitenden Elementen gekoppelt ist.
- Beispiel 9 ist das Verfahren von Beispiel 8, wobei die strukturierte leitende Schicht eine zweite Umverteilungsschicht, elektromagnetische Abschirmstrukturen oder Antennen umfasst.
- Beispiel 10 ist eine eingehäuste Halbleitervorrichtung, umfassend: einen Halbleiterchip mit einer ersten Seite und einer gegenüberliegenden zweiten Seite, einen Formkörper, der den Halbleiterchip einkapselt und eine erste Seite und eine gegenüberliegende zweite Seite umfasst, eine erste Umverteilungsschicht, die auf den ersten Seiten des Halbleiterchips und des Formkörpers angeordnet ist, und ein leitendes Element, das in dem Formkörper seitlich neben dem Halbleiterchip angeordnet ist, wobei sich das leitende Element von der ersten Umverteilungsschicht mindestens bis zu einer Ebene erstreckt, die die zweite Seite des Halbleiterchips umfasst.
- Beispiel 11 ist die eingehäuste Halbleitervorrichtung von Beispiel 10, wobei das leitende Element ein Leadframeteil, ein metallplattiertes Polymerteil oder ein metallplattierter Halbleiterchip ist.
- Beispiel 12 ist die eingehäuste Halbleitervorrichtung von Beispiel 10 oder 11, wobei sich das leitende Element von einem ersten Punkt seitlich neben dem Halbleiterchip zu einem zweiten Punkt oberhalb der zweiten Seite des Halbleiterchips und innerhalb des Umfangs des Halbleiterchips erstreckt.
- Beispiel 13 ist die eingehäuste Halbleitervorrichtung nach einem der Beispiele 10 bis 12, wobei das leitende Element einen schrägen Teil aufweist.
- Beispiel 14 ist die eingehäuste Halbleitervorrichtung von Beispiel 13, wobei der schräge Teil einen Winkel im Bereich von 30° bis 80° relativ zur ersten und zweiten Seite des Halbleiterchips aufweist.
- Beispiel 15 ist die eingehäuste Halbleitervorrichtung nach einem der Beispiele 10 bis 14, wobei das leitende Element an der zweiten Seite des Formkörpers vom Formkörper freigelegt ist.
- Beispiel 16 ist die eingehäuste Halbleitervorrichtung nach einem der Beispiele 10 bis 15, wobei das leitende Element eine Antenne oder eine elektromagnetische Abschirmstruktur bildet oder Teil davon ist.
- Beispiel 17 ist die eingehäuste Halbleitervorrichtung nach einem der Beispiele 10 bis 16, ferner umfassend: eine zweite Umverteilungsschicht, die auf der zweiten Seite des Formkörpers angeordnet ist, wobei die zweite Umverteilungsschicht elektrisch mit dem leitenden Element gekoppelt ist.
- Beispiel 18 ist eine Vorrichtung mit Mitteln zur Durchführung des Verfahrens gemäß einem der Beispiele 1 bis 9.
- Obwohl die Offenbarung in Bezug auf eine oder mehrere Implementierungen illustriert und beschrieben wurde, können Änderungen und/oder Modifikationen an den illustrierten Beispielen vorgenommen werden, ohne vom Geist und Umfang der beigefügten Ansprüche abzuweichen. Insbesondere in Bezug auf die verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Baugruppen, Geräte, Schaltungen, Systeme usw.) erfüllt werden, sollen die zur Beschreibung dieser Komponenten verwendeten Begriffe (einschließlich eines Verweises auf ein „Mittel“), sofern nicht anders angegeben, jeder Komponente oder Struktur entsprechen, die die spezifizierte Funktion der beschriebenen Komponente erfüllt (z.B. die funktionell äquivalent ist), auch wenn sie strukturell nicht mit der offenbarten Struktur äquivalent ist, die die Funktion in den hier illustrierten beispielhaften Implementierungen der Offenbarung erfüllt.
Claims (17)
- Verfahren zur Herstellung eingehäuster Halbleitervorrichtungen, wobei das Verfahren umfasst: Bereitstellen einer Vielzahl von Halbleiterchips, wobei die Halbleiterchips in einem Array auf einem Träger so angeordnet sind, dass eine erste Seite der Halbleiterchips dem Träger zugewandt ist und dass ein leerer Raum seitlich neben jedem Halbleiterchip angeordnet ist, Anordnen eines Substrats mit einer Vielzahl von leitenden Elementen über der Vielzahl von Halbleiterchips, sodass ein leitendes Element in dem jeweiligen leeren Raum neben jedem der Halbleiterchips angeordnet ist, Formgießen über die Vielzahl von Halbleiterchips, um einen Formkörper zu bilden, und Vereinzeln eingehäuster Halbleitervorrichtungen aus dem Formkörper durch Schneiden durch den Formkörper.
- Verfahren nach
Anspruch 1 , wobei sich jedes leitende Element von einer ersten Ebene, die die erste Seite der Halbleiterchips umfasst, zu einer zweiten Ebene erstreckt, die eine zweite Seite der Halbleiterchips umfasst, die der ersten Seite gegenüberliegt. - Verfahren nach
Anspruch 1 oder2 , ferner umfassend: Formgießen über das Substrat, und Verdünnung des Formkörpers, um die leitenden Elemente auf einer zweiten Seite des Formkörpers freizulegen, wobei die zweite Seite vom Träger abgewandt ist. - Verfahren nach
Anspruch 1 oder2 , ferner umfassend: Bedecken des Substrats mit einem Film, und Formgießen über das filmbedeckte Substrat. - Verfahren nach einem der vorhergehenden Ansprüche, wobei das Substrat ein Leadframe umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, wobei das Substrat ein metallbeschichtetes Polymer oder einen Halbleiterwafer umfasst.
- Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bilden einer ersten Umverteilungsschicht auf der ersten Seite der Halbleiterchips und auf einer ersten Seite des Formkörpers, wobei die erste Umverteilungsschicht elektrisch mit den leitenden Elementen gekoppelt ist.
- Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Bilden einer strukturierten leitenden Schicht auf einer zweiten Seite des Formkörpers, wobei die zweite Seite des Formkörpers von dem Träger abgewandt ist und die strukturierte leitende Schicht elektrisch mit den leitenden Elementen gekoppelt ist.
- Verfahren nach
Anspruch 8 , wobei die strukturierte leitende Schicht eine zweite Umverteilungsschicht, elektromagnetische Abschirmstrukturen oder Antennen umfasst. - Eingehäuste Halbleitervorrichtung, umfassend: einen Halbleiterchip mit einer ersten Seite und einer gegenüberliegenden zweiten Seite, einen Formkörper, der den Halbleiterchip einkapselt und eine erste Seite und eine gegenüberliegende zweite Seite umfasst, eine erste Umverteilungsschicht, die auf den ersten Seiten des Halbleiterchips und des Formkörpers angeordnet ist, und ein leitendes Element, das in dem Formkörper seitlich neben dem Halbleiterchip angeordnet ist, wobei sich das leitende Element von der ersten Umverteilungsschicht mindestens bis zu einer Ebene erstreckt, die die zweite Seite des Halbleiterchips umfasst.
- Eingehäuste Halbleitervorrichtung nach
Anspruch 10 , wobei das leitende Element ein Leadframeteil, ein metallplattiertes Polymerteil oder ein metallplattierter Halbleiterchip ist. - Eingehäuste Halbleitervorrichtung nach
Anspruch 10 oder11 , wobei sich das leitende Element von einem ersten Punkt seitlich neben dem Halbleiterchip zu einem zweiten Punkt oberhalb der zweiten Seite des Halbleiterchips und innerhalb des Umfangs des Halbleiterchips erstreckt. - Eingehäuste Halbleitervorrichtung nach einem der
Ansprüche 10 bis12 , wobei das leitende Element einen schrägen Teil umfasst. - Eingehäuste Halbleitervorrichtung nach
Anspruch 13 , wobei der schräge Teil einen Winkel im Bereich von 30° bis 80° relativ zur ersten und zweiten Seite des Halbleiterchips aufweist. - Eingehäuste Halbleitervorrichtung nach einem der
Ansprüche 10 bis14 , wobei das leitende Element vom Formkörper an der zweiten Seite des Formkörpers freigelegt ist. - Eingehäuste Halbleitervorrichtung nach einem der
Ansprüche 10 bis15 , wobei das leitende Element eine Antenne oder eine elektromagnetische Abschirmstruktur bildet oder Teil davon ist. - Eingehäuste Halbleitervorrichtung nach einem der
Ansprüche 10 bis16 , ferner umfassend: eine zweite Umverteilungsschicht, die auf der zweiten Seite des Formkörpers angeordnet ist, wobei die zweite Umverteilungsschicht elektrisch mit dem leitenden Element gekoppelt ist.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102020109555.4A DE102020109555A1 (de) | 2020-04-06 | 2020-04-06 | Eingehäuste halbleitervorrichtung und verfahren zur herstellung einer eingehäusten halbleitervorrichtung |
US17/221,974 US11967562B2 (en) | 2020-04-06 | 2021-04-05 | Packaged semiconductor device and method for fabricating a packaged semiconductor device |
CN202110367208.7A CN113496900A (zh) | 2020-04-06 | 2021-04-06 | 封装的半导体器件和制作封装的半导体器件的方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102020109555.4A DE102020109555A1 (de) | 2020-04-06 | 2020-04-06 | Eingehäuste halbleitervorrichtung und verfahren zur herstellung einer eingehäusten halbleitervorrichtung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102020109555A1 true DE102020109555A1 (de) | 2021-10-07 |
Family
ID=77749698
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102020109555.4A Pending DE102020109555A1 (de) | 2020-04-06 | 2020-04-06 | Eingehäuste halbleitervorrichtung und verfahren zur herstellung einer eingehäusten halbleitervorrichtung |
Country Status (3)
Country | Link |
---|---|
US (1) | US11967562B2 (de) |
CN (1) | CN113496900A (de) |
DE (1) | DE102020109555A1 (de) |
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- 2020-04-06 DE DE102020109555.4A patent/DE102020109555A1/de active Pending
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