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Die
vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer
Halbleiteranordnung und eine Halbleiteranordnung.
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Halbleiterchips
enthalten Kontaktstellen von Kontaktelementen auf einer oder mehreren
ihrer Oberflächen.
Bei der Herstellung einer Halbleiteranordnung (bei einer Ausführungsform
beim Unterbringen des Halbleiterchips in einer Halbleiterchipkapselung)
müssen
die Kontaktstellen des Halbleiterchips mit externen Kontaktelementen
der Halbleiterchipkapselung verbunden werden.
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Es
ist die Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen
einer Halbleiteranordnung anzugeben, welches eine einfachere oder effizientere
Herstellung der Halbleiteranordnung, insbesondere Unterbringung
des Halbleiterchips in der Halbleiterchipkapselung, ermöglicht.
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Die
beigefügten
Zeichnungen sind vorgesehen, um ein weiteres Verständnis von
Ausführungsformen
zu geben und sind in die vorliegende Beschreibung integriert und
bilden einen Teil dieser. Die Zeichnungen zeigen Ausführungsformen
und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von
Ausführungsformen.
Andere Ausführungsformen
und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres
ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche
Beschreibung besser verständlich werden.
Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu
zueinander. Gleiche Bezugszahlen kennzeichnen entsprechende ähnliche Teile.
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1 zeigt
ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleiteranordnung
gemäß einer
Ausführungsform.
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2A–D zeigen
schematische Querschnittdarstellungen von Zwischenprodukten und eine
Halbleiteranordnung zur Darstellung einer Ausführungsform eines Verfahrens
zum Herstellen einer Halbleiteranordnung.
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3 zeigt
ein Flussdiagramm eines Verfahrens zum Herstellen einer Halbleiteranordnung
gemäß einer
Ausführungsform.
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4A–D zeigen
schematische Querschnittsdarstellungen von Zwischenprodukten und einer
Halbleiteranordnung zur Darstellung einer Ausführungsform eines Verfahrens
zum Herstellen einer Halbleiteranordnung.
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5A–M zeigen
schematische Querschnittsdarstellungen von Zwischenprodukten und einer
Halbleiteranordnung zur Darstellung einer Ausführungsform eines Verfahrens
zum Herstellen einer Halbleiteranordnung.
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6 zeigt
ein Flussdiagramm eines Verfahrens zum Herstellen mehrerer Halbleiteranordnungen
gemäß einer
Ausführungsform.
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7A–F zeigen
schematische Querschnittdarstellungen von Zwischenprodukten und
Halbleiteranordnungen zur Darstellung einer Ausführungsform eines Verfahrens
zur Herstellung mehrerer Halbleiteranordnungen.
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8 zeigt
eine schematische Querschnittdarstellung einer Halbleiteranordnung
gemäß einer Ausführungsform.
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9 zeigt
eine schematische Querschnittdarstellung einer Halbleiteranordnung
gemäß einer Ausführungsform.
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10 zeigt
eine schematische Querschnittdarstellung einer Halbleiteranordnung
gemäß einer Ausführungsform.
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In
der folgenden ausführlichen
Beschreibung wird auf die beigefügten
Zeichnungen Bezug genommen, die Teil dieser bilden und in denen
zur Veranschaulichung spezifische Ausführungsformen gezeigt sind,
in denen die Erfindung ausgeübt
werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „oben”, „unten”, „vorne”, „hinten”, „vorderes”, „hinteres” usw. mit
Bezug auf die Orientierung der beschriebenen Figur(en) verwendet.
Da Komponenten von Ausführungsformen
in einer Anzahl verschiedener Orientierungen positioniert werden
können,
dient die Richtungsterminologie zur Veranschaulichung und ist auf
keinerlei Weise einschränkend.
Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle
oder logische Änderungen
vorgenommen werden können,
ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen.
Die folgende ausführliche
Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen,
und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
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Es
versteht sich, dass die Merkmale der verschiedenen hier beschriebenen
beispielhaften Ausführungsformen
miteinander kombiniert werden können,
sofern es nicht spezifisch anders erwähnt wird.
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Die
Aspekte und Ausführungsformen
werden nun mit Bezug auf die Zeichnungen beschrieben, wobei im Allgemeinen
durchweg gleiche Bezugszahlen benutzt werden, um gleiche Elemente
zu bezeichnen. In der folgenden Beschreibung werden zur Erläuterung
zahlreiche spezifische Einzelheiten dargelegt, um ein umfassendes
Verständnis
eines oder mehrerer Aspekte der Ausführungsformen zu geben. Für Fachleute
ist jedoch erkennbar, dass ein oder mehrere Aspekte der Ausführungsformen
mit einem geringeren Grad dieser spezifischen Einzelheiten ausgeübt werden
können.
In anderen Ausführungsformen
werden bekannte Strukturen und Elemente in schematischer Form dargestellt,
um die Beschreibung eines oder mehrerer Aspekte der Ausführungsformen
zu erleichtern. Es versteht sich, dass andere Ausführungsformen
benutzt und strukturelle oder logische Änderungen vorgenommen werden
können, ohne
von dem Schutzumfang der vor liegenden Erfindung abzuweichen. Ferner
sollte beachtet werden, dass die Zeichnungen nicht maßstabsgetreu
oder nicht unbedingt maßstabsgetreu
sind.
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Obwohl
ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform
der Erfindung möglicherweise
mit Bezug auf nur eine von mehreren Implementierungen offenbart
wurde, kann ein solches Merkmal oder ein solcher Aspekt auch mit
einem oder mehreren anderen Merkmalen oder Aspekten der anderen
Implementierungen kombiniert werden, so wie es für eine beliebige gegebene oder
konkrete Anwendung erwünscht
und vorteilhaft sein kann. So wie die Ausdrücke „enthalten”, „aufweisen”, „mit” oder andere Varianten davon
entweder in der ausführlichen
Beschreibung oder in den Ansprüchen
verwendet wurden, sollen ferner solche Ausdrücke auf ähnliche Weise wie der Ausdruck „umfassen” einschließend sein.
Es wurden möglicherweise
die Ausdrücke „gekoppelt” und „verbunden” zusammen mit
ihren Ableitungen verwendet. Es versteht sich, dass diese Ausdrücke möglicherweise
verwendet wurden, um anzugeben, dass zwei Elemente miteinander zusammenarbeiten
oder wechselwirken, gleichgültig,
ob sie sich in direktem physischem oder elektrischem Kontakt befinden
oder sie sich nicht in direktem Kontakt miteinander befinden. Außerdem ist
der Ausdruck „beispielhaft” lediglich
als ein Beispiel gemeint, statt als Bestes oder Optimales. Die folgende
ausführliche
Beschreibung ist deshalb nicht in einem einschränkenden Sinne aufzufassen und der
Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
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Die
Ausführungsformen
eines Verfahrens zum Herstellen einer Halbleiteranordnung und die Ausführungsformen
einer Halbleiteranordnung können
verschiedene Arten von Halbleiterchips oder Halbleitersubstraten
verwenden, darunter logische integrierte Schaltungen, analoge integrierte
Schaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen,
MEMS (mikroelektromechanische Systeme), integrierte Leistungsschaltungen,
Chips mit integrierten passiven Anordnungen, diskreten passiven
Anordnungen und so weiter. Der in der vorliegenden Anmeldung verwendete
Ausdruck „Halbleiterchip” kann verschiedene
Bedeutungen aufweisen, darunter ein Halbleiterchip oder ein Halbleitersubstrat,
der bzw. das eine elektrische Schaltung enthält.
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In
mehreren Ausführungsformen
werden Schichten oder Schichtstapel aneinander aufgebracht oder
Materialien werden auf Schichten aufgebracht oder abgeschieden.
Es versteht sich, dass Ausdrücke
wie „aufgebracht” oder „abgeschieden” praktisch
alle Arten und Techniken des Aufbringens einer Schicht auf eine
andere abdecken sollen. Bei einer Ausführungsform sollen sie Techniken
abdecken, bei denen Schichten auf einmal als Ganzes aufgebracht
werden, wie zum Beispiel Laminationstechniken, sowie Techniken,
bei denen auf sequentielle Weise abgeschieden wird, wie zum Beispiel
Sputtern, Plattieren, Vergießen,
chemische Aufdampfung (CVD) und so weiter.
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Die
Halbleiterchips können
auf einer oder mehreren ihrer äußeren Oberflächen Kontaktelemente
oder Kontaktstellen enthalten, wobei die Kontaktelemente zum elektrischen
Kontaktieren der Halbleiterchips dienen. Die Kontaktelemente können aus
einem beliebigen elektrisch leitenden Material bestehen, z. B. aus
einem Metall wie Aluminium, Gold oder Kupfer als Beispiel oder einer
Metalllegierung oder einem elektrisch leitenden organischen Material
oder einem elektrisch leitenden Halbleitermaterial.
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Die
Halbleiterchips können
mit einem Einkapselungsmaterial überdeckt
werden. Das Einkapselungsmaterial kann ein beliebiges elektrisch
isolierendes Material sein, wie zum Beispiel eine beliebige Art
von Vergussmaterial, eine beliebige Art von Epoxidmaterial oder
eine beliebige Art von Harzmaterial. In Spezialfällen könnte es vorteilhaft sein, ein
leitfähiges
Einkapselungsmaterial zu verwenden. Im Verlauf des Überdeckens
der Halbleiterchips bzw. -dies mit dem Einkapselungsmaterial können Fan-Out-Einbettungschips
hergestellt werden.
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Die
Fan-Out-Einbettungschips können
in einem Array angeordnet werden, das z. B. die Form eines Wafers
aufweist, und werden somit nachfolgend als ein „umkonfigurierter Wafer” bezeichnet.
Es versteht sich jedoch, dass das Fan-Out-Einbettungschiparray nicht
auf die Form und Gestalt eines Wafers beschränkt ist, sondern eine beliebige
Größe und Form
und ein beliebiges geeignetes Array von darin eingebetteten Halbleiterchips
aufweisen kann.
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Mit
Bezug auf 1 ist ein Flussdiagramm eines
Verfahrens zum Herstellen einer Halbleiteranordnung gemäß einer
Ausführungsform
dargestellt. Das Verfahren umfasst das Bereitstellen einer ersten Schicht,
wobei die erste Schicht Durchgangslöcher enthält (s1), das Bereitstellen
mindestens eines Halbleiterchips, wobei der Halbleiterchip eine
erste Oberfläche,
die Kontaktelemente enthält,
und eine der ersten Oberfläche
des Halbleiterchips gegenüberliegende
zweite Oberfläche
definiert (s2), das Platzieren des Halbleiterchips auf der ersten
Schicht, wobei die erste Oberfläche
der ersten Schicht zugewandt ist (s3) und das Aufbringen eines Einkapselungsmaterials über der
zweiten Oberfläche
des Halbleiterchips (s4).
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen einer Halbleiteranordnung umfasst
das Verfahren ferner das Platzieren des Halbleiterchips auf der
ersten Schicht, wobei die Kontaktelemente mit den Durchgangslöchern ausgerichtet
sind.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen einer Halbleiteranordnung werden die
Durchgangslöcher
durch Stanzen und/oder Laserbohren und/oder selektives Ätzen der
ersten Schicht gebildet.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen einer Halbleiteranordnung ist die erste
Schicht eine Isolationsschicht.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen einer Halbleiteranordnung besteht
die erste Schicht aus einer ersten Isolationsschicht, die dem Halbleiterchip
zugewandt ist, und einer Metallschicht, die dem Halbleiterchip abgewandt ist.
Die Metallschicht kann die Funktion einer Keimschicht für einen
späteren
Metallisierungsprozess umfassen.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen einer Halbleiteranordnung wird die
erste Schicht an einer zweiten Schicht angebracht. Gemäß einer
weiteren Ausführungsform
davon wird die zweite Schicht nach dem Platzieren des Halbleiterchips
auf der ersten Schicht und der Einkapselung von der ersten Schicht
getrennt.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen einer Halbleiteranordnung umfasst
das Verfahren ferner das Aufbringen einer leitenden Schicht über der
ersten Schicht und den Kontaktelementen, wobei die leitende Schicht
leitende Bereiche enthalten kann, die mit den Durchgangslöchern ausgerichtet
sind und die elektrisch mit den Kontaktelementen der Halbleiterchips
verbunden werden können,
indem elektrisch leitendes Material in die Durchgangslöcher gefüllt wird.
Die leitende Schicht kann die Funktion einer Umverteilungsschicht
zum Umverteilen der Anordnung der Kontaktelemente über einen
größeren Bereich
umfassen.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen einer Halbleiteranordnung umfasst
das Verfahren ferner das Aufbringen von Lotkugeln und das elektrische
Verbinden der Lotkugeln mit den Kontaktelementen des Halbleiterchips.
Gemäß einer
Ausführungsform
davon umfasst das Verfahren ferner das Aufbringen einer Lötresistschicht,
wobei die Lötresistschicht Öffnungen
enthält,
wobei die Lotkugeln über
den Öffnungen
der Lötresistschicht
aufgebracht werden.
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Mit
Bezug auf 2A–D sind Querschnittdarstellungen
von Zwischenprodukten und einer Halbleiteranordnung zur Darstel lung
einer Ausführungsform
eines Verfahrens zum Herstellen einer Halbleiteranordnung entsprechend
der Ausführungsform
von 1 dargestellt. 2A zeigt
eine Querschnittdarstellung einer ersten Schicht 1, wobei
die erste Schicht 1 Durchgangslöcher 1A enthält. Die erste
Schicht 1 kann aus einem dielektrischen isolierenden Material
bestehen, das zum Beispiel aus einer Folie bestehen kann, die auf
einem Acrylat basiert oder die auch eine Epoxid-Zweistufenfolie
sein kann. Die erste Schicht 1 kann zum Beispiel aus einer
Prepreg-(präimpregnierten)Folie
bestehen, wie zum Beispiel der aus der herkömmlichen Substrattechnologie
bekannten. Die erste Schicht 1 kann beispielsweise aus
einem fotostrukturierbaren Prepreg bestehen, das nach lithografischer
Belichtung geätzt werden
kann. Es ist auch möglich,
dass die erste Schicht 1 mit einem Laserstrahl abgetragen
oder strukturiert wird. Die erste Schicht 1 kann auch einen Zusatzstoff
enthalten, der bei Bestrahlung elektrisch leitendes Material abscheidet
oder der eine katalytische Schicht zur Plattierung abscheidet. Die
erste Schicht 1 kann auch Adhäsionseigenschaften aufweisen,
um Halbleiterchips, die auf ihre Oberfläche aufgebracht werden sollen,
zu fixieren. Wenn die erste Schicht 1 jedoch selbst keine
ausreichende Adhäsionskraft
an ihrer Oberfläche
aufweist, kann eine (nicht dargestellte) dritte Schicht, die einen
Adhäsionspromoter
enthält,
auf die Oberfläche
der ersten Schicht 1 aufgebracht werden.
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Die
Durchgangslöcher 1A können zum
Beispiel durch Stanzen, Laserbohren oder selektives Ätzen der
ersten Schicht 1 produziert werden.
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2B zeigt
eine Querschnittdarstellung eines Halbleiterchips 2 mit
einer ersten Oberfläche,
die Kontaktelemente oder Kontaktstellen 2A darauf aufweist,
und einer der ersten Oberfläche
gegenüberliegenden
zweiten Oberfläche.
Die hier zu verwendenden Halbleiterchips können von extrem verschiedener
Art sein und können
integrierte elektrische oder elektrooptische Schaltungen umfassen.
Die Halbleiterchips können
zum Beispiel als Leistungstransistoren, Leistungsdioden, Steuerschaltungen,
Mikroprozessoren oder mikroelektromechanische Komponenten oder diskrete
passive Anordnungen ausgelegt sein. Die Halbleiterchips müssen nicht
unbedingt aus spezifischem Halbleitermaterial hergestellt werden und
können
ferner anorganische und/oder organische Materialien enthalten, die
nicht Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe
oder Metalle.
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2C zeigt
ein Zwischenprodukt nach dem Aufbringen des Halbleiterchips 2 auf
die erste Schicht 1. Der Halbleiterchip 2 wird
so auf der ersten Schicht 1 platziert, dass die erste Oberfläche des
Halbleiterchips 2 der ersten Schicht 1 zugewandt
ist. Der Halbleiterchip 2 kann so auf der ersten Schicht 1 platziert werden,
dass die Kontaktelemente 2A des Halbleiterchips 2 mit
den Durchgangslöchern 1A der
ersten Schicht 1 ausgerichtet sind. Der Halbleiterchip 2 kann durch
andere Mittel auf der ersten Schicht 1 platziert werden,
wobei zum Beispiel im Fall des Platzierens mehrerer Halbleiterchips 2 auf
der ersten Schicht 1 eine Pick-and-Place-Maschine verwendet
werden kann. Es kann eine Mustererkennung der Durchgangslöcher implementiert
werden, um die Halbleiterchips an der korrekten Position zu platzieren.
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2D zeigt
eine Querschnittdarstellung einer Halbleiteranordnung nach dem Aufbringen
eines Einkapselungsmaterials 3 über dem Halbleiterchip 2. Das
Einkapselungsmaterial 3 kann zum Beispiel ein Vergussmaterial
umfassen, wobei die Vergusstechnik zum Beispiel Formpressen sein
kann. Das Einkapselungsmaterial kann auch durch andere Prozesstechniken
aufgebracht werden, wie zum Beispiel Siebdruck. Die Einkapselungsmaterialien
umfassen zum Beispiel aliphatische und aromatische Polymere, darunter
thermoplastische und thermisch härtende
Polymere und Mischungen dieser sowie andere verschiedene Arten von
Polymeren.
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Typische
Werte der Dicken der Schichten können
wie folgt sein. Die Dicke der ersten Schicht 1 liegt typischerweise
im Bereich von 5 μm
bis 150 μm, während die
Dicke des Halbleiterchips 2 typischerweise im Bereich von
50 μm bis
450 μm und
die Dicke des Einkapselungsmaterials typischerweise im Bereich von
300 μm bis
700 μm liegt.
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Mit
Bezug auf 3 ist ein Flussdiagramm eines
Verfahrens zum Herstellen einer Halbleiteranordnung gemäß einer
Ausführungsform
dargestellt. Das Verfahren umfasst das Bereitstellen einer ersten Schicht,
wobei die erste Schicht Durchgangslöcher enthält (s1), das Bereitstellen
mindestens eines Halbleiterchips, wobei der Halbleiterchip Kontaktelemente
enthält
(s2), das Platzieren des Halbleiterchips auf der ersten Schicht,
wobei die Kontaktelemente mit den Durchgangslöchern ausgerichtet sind (s3)
und das Aufbringen eines Einkapselungsmaterials über dem Halbleiterchip (s4).
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen einer Halbleiteranordnung umfasst
das Verfahren ferner, dass der Halbleiterchip eine erste Oberfläche, die
die Kontaktelemente enthält,
und eine der ersten Oberfläche
gegenüberliegende
zweite Oberfläche
definiert, und das Platzieren des Halbleiterchips auf der ersten
Schicht, wobei die erste Oberfläche
der ersten Schicht zugewandt ist.
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Es
können
weitere Ausführungsformen
des Verfahrens zum Herstellen einer Halbleiteranordnung entsprechend
der oben in Verbindung mit der in 1 und 2 abgebildeten
Halbleiteranordnung beschriebenen Ausführungsform bereitgestellt werden.
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Mit
Bezug auf 4A–D sind Querschnittdarstellungen
von Zwischenprodukten und eine Halbleiteranordnung zur Darstellung
einer Ausführungsform
eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß der Ausführungsform von 3 dargestellt. 4A zeigt
eine Querschnittdarstellung einer ersten Schicht 1, wobei
die erste Schicht 1 Durchgangslö cher 1A enthält. Die
erste Schicht 1 kann aus einem dielektrischen isolierenden Material
bestehen, das zum Beispiel aus einer Folie bestehen kann, die auf
einem Acrylat basiert oder die auch eine Epoxid-B-Stufen-Folie sein
kann. Die erste Schicht 1 kann zum Beispiel aus einer Prepreg-(präimpregnierten)Folie
bestehen, wie zum Beispiel der aus der herkömmlichen Substrattechnologie
bekannten. Die erste Schicht 1 kann zum Beispiel aus einem fotostrukturierbaren
Prepreg bestehen, das nach lithographischer Belichtung geätzt werden
kann. Es ist auch möglich,
dass die erste Schicht 1 mit einem Laserstrahl abgetragen
oder strukturiert wird. Die erste Schicht 1 kann auch einen
Zusatzstoff enthalten, der bei Bestrahlung elektrisch leitendes
Material abscheidet oder der eine katalytische Schicht zur Plattierung
abscheidet. Die erste Schicht 1 kann auch Adhäsionseigenschaften
aufweisen, um auf ihre Oberfläche
aufzubringende Halbleiterchips zu fixieren. Wenn die erste Schicht
jedoch selbst nicht genug Adhäsionskraft
an ihrer Oberfläche
aufweist, kann eine (nicht dargestellte) dritte Schicht, die einen Adhäsionspromoter
enthält,
auf die Oberfläche
der ersten Schicht aufgebracht werden.
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Die
Durchgangslöcher 1A können zum
Beispiel durch Stanzen, Laserbohren oder Ätzen der ersten Schicht 1 produziert
werden.
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4B zeigt
eine Querschnittdarstellung eines Halbleiterchips mit einer ersten
Oberfläche
mit Kontaktelementen oder Kontaktstellen 2A darauf und einer
der ersten Oberfläche
gegenüberliegenden zweiten
Oberfläche.
Die hier zu verwendenden Halbleiterchips können extrem verschiedener Art
sein und können
integrierte elektrische oder elektrooptische Schaltungen umfassen.
Die Halbleiterchips können zum
Beispiel als Leistungstransistoren, Leistungsdioden, Steuerschaltungen,
Mikroprozessoren oder mikroelektromechanische Komponenten ausgelegt sein.
Die Halbleiterchips müssen
nicht unbedingt aus spezifischem Halbleitermaterial hergestellt
werden und können ferner
anorganische und/oder organische Materialien enthalten, die nicht
Halbleiter sind, wie zum Beispiel Isolatoren, Kunststoffe oder Metalle.
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4C zeigt
ein Zwischenprodukt nach dem Aufbringen des Halbleiterchips 2 auf
die erste Schicht 1. Der Halbleiterchip 2 wird
so auf der ersten Schicht 1 platziert, dass die erste Oberfläche des
Halbleiterchips 2 der ersten Schicht 1 zugewandt
ist. Der Halbleiterchip 2 kann so auf der ersten Schicht 1 platziert werden,
dass die Kontaktelemente 2A des Halbleiterchips 2 mit
den Durchgangslöchern 1A der
ersten Schicht 1 ausgerichtet sind. Der Halbleiterchip 2 kann durch
andere Mittel auf der ersten Schicht 1 platziert werden,
wobei zum Beispiel im Fall der Platzierung mehrerer Halbleiterchips 2 auf
der ersten Schicht 1 eine Pick-and-Place-Maschine verwendet
werden kann.
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4D zeigt
eine Querschnittdarstellung einer Halbleiteranordnung nach dem Aufbringen
eines Einkapselungsmaterials 3 über dem Halbleiterchip 2. Das
Einkapselungsmaterial 3 kann zum Beispiel ein Vergussmaterial
umfassen, wobei die Vergusstechnik zum Beispiel Formpressen sein
kann. Das Einkapselungsmaterial kann auch durch andere Prozesstechniken
aufgebracht werden, wie zum Beispiel Siebdruck. Die Einkapselungsmaterialien
können zum
Beispiel aliphatische und aromatische Polymere, darunter thermoplastische
und thermisch härtende
Polymere und Mischungen dieser sowie andere verschiedene Arten von
Polymeren sein.
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Typische
Werte der Dicken der Schichten können
wie folgt sein. Die Dicke der ersten Schicht 1 liegt typischerweise
im Bereich von 5 μm
bis 150 μm, während die
Dicke des Halbleiterchips 2 typischerweise im Bereich von
150 μm bis
450 μm und
die Dicke des Einkapselungsmaterials typischerweise im Bereich von
300 μm bis
700 μm liegt.
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Gemäß einer
Ausführungsform
der in der vorliegenden Anmeldung beschriebenen Ausführungsformen
werden in einer Phase des Prozesses, in der der mindestens eine
Halbleiterchip noch nicht auf die erste Schicht aufgebracht wurde,
Durchgangslöcher
in der ersten Schicht gebildet. Deshalb bestehen keine spezifischen
Einschränkungen
bei der Behandlung der ersten Schicht und es sind keine besonderen
Maßnahmen
zu treffen, um irgendwelche Beschädigungen zu verhindern. Die
Durchgangslöcher
können
deshalb leicht durch eine beliebige Art von Prozess gebildet werden,
wie zum Beispiel Stanzen der ersten Schicht, Laserbohren oder Laserstrukturieren
der ersten Schicht, selektives Ätzen
der ersten Schicht und so weiter. Ferner kann eine Metallschicht
auf der ersten Schicht aufgewachsen oder abgeschieden werden, wobei
die Metallschicht für
spätere
Elektroplattierungs- oder galvanische Prozesse zu benutzen ist.
Die Metallschicht kann auch ohne bestimmte Einschränkungen
oder zu treffende Maßnahmen
auf die erste Schicht abgeschieden werden. Ein weiterer Vorteil
ist in dem Umstand begründet,
dass die Halbleiterchips auf die erste Schicht aufgebracht und dann
leicht so auf der ersten Schicht platziert werden können, dass
die Kontaktelemente der Halbleiterchips mit den Durchgangslöchern der
ersten Schicht ausgerichtet sind. Die Durchgangslöcher können für eine Mustererkennung
eines automatisierten Prozesses zum Platzieren von Halbleiterchips
zum Beispiel durch Verwendung einer Pick-and-Place-Maschine benutzt werden.
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Mit
Bezug auf 5A–M sind Querschnittdarstellungen
von Zwischenprodukten und Halbleiteranordnungen zur Darstellung
eines Verfahrens zum Herstellen einer Halbleiteranordnung gemäß einer
Ausführungsform
dargestellt. 5A zeigt einen Schichtstapel
mit einer ersten Schicht 1, die der in den vorherigen Ausführungsformen
beschriebenen ersten Schicht 1 entsprechen kann, d. h.
aus einem dielektrischen Harz hergestellt werden kann. Auf einer
Oberfläche
der ersten Schicht 1 wird eine dünne Metallschicht 4 abgeschieden.
Die Metallschicht 4 dient dem Zweck einer Keimschicht,
die benutzt wird, um einen Metallisierungsplattierungsprozess, z.
B. einen galvanischen Metallisierungsprozess, zu unterstützen, der
in einem späteren
Prozess zur Herstellung einer Umverteilungsschicht ausgeführt wird.
Die Metallschicht 4 kann eine Dicke im Bereich von 20 nm
bis 300 nm aufweisen. Sie kann als eine einzige Schicht zum Beispiel
aus einem Elementmetall wie Ti oder Cu abgeschieden werden oder
kann als ein Schichtstapel abgeschieden werden, der zum Beispiel
eine 50-nm-Ti-Schicht und eine Cu-Schicht einer Dicke zwischen 100
nm und 200 nm enthält.
Die Metallschicht 4 kann auf verschiedene Weisen produziert
werden. Sie kann zum Beispiel produziert werden, indem sie auf die
Oberfläche
der ersten Schicht 1 (bei einer Ausführungsform durch Sputtern) abgeschieden
wird. Es ist auch möglich,
ein spezifisches Material der ersten Schicht 1 zu wählen, wobei das
spezifische Material einen Zusatzstoff enthält, der bei Bestrahlung elektrisch
leitendes Material freigibt. Das spezifische Material kann auch
bei Bestrahlung einen katalytischen Starter für einen nachfolgenden Plattierungsprozess
abscheiden. Es ist auch möglich,
die Metallschicht 4 wegzulassen, wie später ausführlicher erläutert werden
wird. Der in 5A dargestellte Schichtstapel
enthält
auch eine Hilfsschicht 5, die auf die erste Schicht 1 oder
die Metallschicht 4 aufgebracht wird. Die Hilfsschicht 5 kann die
Form eines transparenten Bands umfassen und kann dem Zweck eines
Schutzbands dienen, das in einer späteren Phase zu entfernen ist.
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5B zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts. Das
Zwischenprodukt von 5B wird nach dem Produzieren
von Durchgangslöchern 1A in
der ersten Schicht 1 erhalten. Die Durchgangslöcher 1A können durch
Fotostrukturieren der ersten Schicht 1 durch Verwendung eines
Laserstrahls produziert werden, wenn die erste Schicht 1 aus
einem fotostrukturierbaren Material besteht. Wenn das Material der
ersten Schicht 1 nicht nur aus einem fotostrukturierbaren
Material besteht, sondern auch einen Zusatzstoff enthält, der
wie oben beschrieben elektrisch leitendes Material freigibt, wäre es möglich, die
Durchgangslöcher 1A zu
erzeugen und gleichzeitig eine dünne
elektrisch leitende Oberflächenschicht
an den Wänden
der Durchgangslöcher 1A zu
erzeugen. Die Strukturierung der ersten Schicht 1 durch
Laserbestrahlung kann zum Beispiel durch einen gescannten Laserstrahl
durchgeführt
werden, oder durch ein optisches Bildgebungssystem, das eine herkömmliche
(inkohärente) Lichtquelle,
eine Maske und eine Linse enthält.
Die Strukturierung der ersten Schicht 1 kann auch durch einen
Stanzprozess oder einen selektiven Ätzprozess der ersten Schicht 1 durchgeführt werden.
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5C zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts, das
nach dem Aufbringen eines Halbleiterchips 2 auf die erste
Schicht 1 erhalten wird. Der Halbleiterchip 2 wird
auf einer Oberfläche
der ersten Schicht 1 platziert, die sich gegenüber der
(optionalen) Metallschicht 4 und der (optionalen) Hilfsschicht 5 befindet.
Der Halbleiterchip 2 enthält Kontaktelemente 3A und
wird so platziert, dass die Kontaktelemente 3A mit den
Durchgangslöchern 1A der
ersten Schicht 1 ausgerichtet sind. Der Halbleiterchip 2 kann
durch Verwendung einer Pick-and-Place-Maschine platziert werden,
die mit einem Mustererkennungswerkzeug ausgestattet werden kann,
das die Durchgangslöcher 1A als
Orientierung für
den Platzierungsprozess verwendet. Bei der Ausführungsform von 5A–M sind
nur zwei Kontaktelemente 2A pro Chip 2 dargestellt.
Es sollte jedoch beachtet werden, dass der Chip 2 sogar
noch mehr Kontaktelemente aufweisen kann.
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5D zeigt
eine Querschnittsdarstellung eines weiteren Zwischenprodukts, das
nach dem Aufbringen eines Einkapselungsmaterials 3 auf
den Halbleiterchip 2 erhalten wird. Das Einkapselungsmaterial
kann aus beliebigem Material bestehen, wie bei einer der vorherigen
Ausführungsformen
beschrieben. Das Einkapselungsmaterial kann so auf den Halbleiterchip 2 aufgebracht
werden, dass der Halbleiterchip 2 in das Einkapselungsmaterial
eingebettet und bei einer Ausführungsform
auf allen Seiten außer
der Oberfläche,
an der die Kontaktelemente 2A vorgesehen werden, durch
das Einkapselungsmaterial umgeben wird. Nach dem Aufbringen des Einkapselungsmaterials
wird ein Temper- oder Aushärtprozess
zum Aushärten
oder Härten
des Einkapselungsmaterials ausgeführt.
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5E zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts, das
nach dem Entfernen der Hilfsschicht 5 und dem Füllen einer
leitfähigen
Tinte 6 in die Durchgangslöcher 1A erhalten wird.
Das Zwischenprodukt ist mit Bezug auf die vorherige Zeichnung von 5D kopfüber dargestellt. Die
leitfähige
Tinte 6 kann zum Beispiel aus einem beliebigen flüssigen Medium
bestehen, in das elektrisch leitfähige Partikel, bei einer Ausführungsform mikroskopische
Partikel wie Nanopartikel, eingebettet sind, wobei z. B. Silber-Nanopartikel
verwendet werden können.
Die Durchgangslöcher 1A könnten jeweils
mit einer Menge von 3 bis 40 pl pro Tropfen leitfähiger Tinte 6 gefüllt werden.
Die Aufbringung der leitfähigen
Tinte 6 und das nachfolgende Trocknen und/oder Aushärten ergibt
eine leitende Keimschicht am Boden der Durchgangslöcher 1A,
d. h. auf den Kontaktelementen 2A des Halbleiterchips 2 und
den Seitenwänden
der Durchgangslöcher 1A.
Das Tintenbefüllen
kann auch mit Hilfe von Mustererkennung auf der Basis des Orts der
Durchgangslöcher 1A durchgeführt werden.
Das Aushärten
der abgeschiedenen Tinte könnte
so durchgeführt
werden, dass das Einkapselungsmaterial 3 gleichzeitig ausgehärtet oder
nachgehärtet
wird. Die Aushärttemperatur sollte
höher als
150°C sein,
bei einer Ausführungsform
höher als
200°C, um
gute Leitfähigkeit
der ausgehärteten
leitfähigen
Tinte 6 sicherzustellen. Nach dem Aushärten der leitfähigen Tinte 6 sind
die Wände der
Durchgangslöcher 1A und
der Kontaktelemente 2A mit einem leitfähigen Material bedeckt, wobei
das leitfähige
Material aus in eine Matrix eingebetteten leitfähigen Partikeln besteht.
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Bei
einer Ausführungsform
wird bei der Herstellung des Zwischenprodukts von 5A keine Metallschicht 4 auf
die erste Schicht 1 aufgebracht; bei der Herstellung des
Zwischenprodukts von 5E wird also die leitfähige Tinte 6 auf
die gesamte obere Oberfläche
der ersten Schicht 1, einschließlich der Durchgangslöcher 1A,
aufgebracht.
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In 5F ist
eine Querschnittdarstellung eines weiteren Zwischenprodukts nach
dem Aufbringen einer Resistschicht 7 auf die obere Oberfläche der
Metallschicht 4 und die Durchgangslöcher 1A der ersten
Schicht 1 dargestellt. Die Resistschicht 7 kann aus
einem Trockenresist oder einem aufgesprühten Resist bestehen, das eine
Dicke von zum Beispiel 10 μm–30 μm, bei einer
Ausführungsform
15 μm, aufweisen
kann. Die Resistschicht 7 kann auf die Oberfläche der
Metallschicht 4 auflaminiert werden, wenn sie in Form eines
Trockenresists vorliegt.
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5G zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts nach
dem Belichten und Entwickeln der Resistschicht 7. Die Resistschicht 7 kann
zum Beispiel mit einem LDI-Prozess (Laser Direct Imaging) oder mit
einem beliebigen anderen herkömmlichen
Abbildungsverfahren belichtet werden. Nach dem Entwickeln der Resistschicht 7 wird
ein vorbestimmter Teil der Resistschicht entfernt, um elektrisch
leitfähige
Kontaktbereiche darauf herzustellen.
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5H zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts nach
der Bildung der Kontaktbereiche 8A in den Durchgangslöchern 1A bzw.
auf den Regionen der Metallschicht 4, die mit den Durchgangslöchern 1A verbunden
sind. Die Kontaktbereiche 8A sind dafür bestimmt, einen Teil einer
Umverteilungsschicht 8 zum Umverteilen der Verteilung der
Kontaktelemente 2A auf einen größeren Bereich zu bilden. Die
Kontaktbereiche 8A können
zum Beispiel durch Elektroplattieren in einem stark agitierten Elektrolyten
hergestellt werden. In 5H ist nur ein Kontaktbereich 8A in
seinem vollen Ausmaß dargestellt,
wobei der Kontaktbereich 8A wie dargestellt mit dem rechten
der Durchgangslöcher 1A verbunden
ist. Es versteht sich, dass auch andere Kontaktbereiche 8A mit
denselben geometrischen Abmessungen hergestellt werden können, wobei sich
zum Beispiel der mit dem linken Durchgangsloch 1A verbundene
Kontaktbereich 8A in einer zu der Bildebene senkrechten
Richtung erstrecken kann. Der Kontaktbereich 8A kann durch
galvanisches Plattieren oder durch andere Mittel produziert werden,
wie zum Beispiel chemisches Plattieren oder sogar durch einen Siebdruckprozess.
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5I zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts nach
dem Ätzen
der übrigen
Teile der Resistschicht 7.
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5J zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts, das
erhalten wird, nachdem die übrigen
Teile der Metallschicht 4 unter den in dem vorherigen Prozess
entfernten übrigen Teilen
der Resistschicht 7 geätzt
wurden, so dass die Kontaktbereiche 8A der Umverteilungsschicht 8 elektrisch
voneinander getrennt werden. Im Fall der obenerwähnten alternativen Ausführungsform,
bei der von Anfang an keine Metallschicht auf der ersten Schicht 1 abgeschieden
wird, sondern stattdessen eine leitfähige Tintenschicht auf die
gesamte Oberfläche
der ersten Schicht 1 aufgebracht wird, um das Zwischenprodukt
von 5E zu erhalten, werden die übrigen Teile der leitfähigen Tintenschicht
zwischen den Kontaktbereichen 8A entfernt. Im Fall von Siebdruck
muss keine Keimschicht aufgebracht werden.
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5K zeigt
eine Querschnittdarstellung eines nach dem Aufbringen und Strukturieren
einer Lötresistschicht 9 erhaltenen
weiteren Zwischenprodukts. Die Lötresistschicht 9 wird
so strukturiert, dass wesentliche oder große Teile der Kontaktbereiche 8A nicht
durch die Lötresistschicht 9 bedeckt
werden.
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5L zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts, das
erhalten wird, nachdem die Lotkugeln 10 in die Öffnungen
der Lötresistschicht 9 gefüllt werden,
so dass jede Lotkugel 10 jeweils mit einem der Kontaktbereiche 8A der Umverteilungsschicht 8 verbunden
wird.
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5M zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts, das
erhalten wird, nachdem weiteres Material des Lötresists in Regionen am Boden
der Lotkugeln 10 aufgebracht wird, um die Fixierung der
Lotkugeln 10 in den Öffnungen der
Lötresistschicht 9 zu
stabilisieren und zu stärken.
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Mit
Bezug auf 6 ist ein Flussdiagramm eines
Verfahrens zum Herstellen mehrerer Halbleiteranordnungen gemäß einer
Ausführungsform
dargestellt. Das Verfahren umfasst das Bereitstellen einer ersten
Schicht, wobei die erste Schicht Durchgangslöcher enthält (s1), das Bereitstellen
mehrerer Halbleiterchips, wobei jeder der Halbleiterchips eine erste
Oberfläche
mit Kontaktelementen und eine der ersten Oberfläche der Halbleiterchips gegenüberliegende
zweite Oberfläche
und Seitenoberflächen
zwischen der ersten bzw. der zweiten Oberfläche definiert (s2), Platzieren
der Halbleiterchips auf der ersten Schicht, wobei die erste Oberfläche der
ersten Schicht zugewandt ist (s3), Aufbringen eines Einkapselungsmaterials über mindestens
den Seitenoberflächen
der Halbleiterchips (s4), Aufbringen einer leitenden Schicht über der
ersten Schicht und den Kontaktelementen, wobei die leitende Schicht
leitende Bereiche enthält,
wobei jeder der leitenden Bereiche jeweils mit einem der Kontaktelemente
verbunden ist (s5) und Aufteilen der resultierenden Struktur in
Halbleiteranordnungen (s6).
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen mehrerer Halbleiteranordnungen umfasst
das Verfahren ferner das Platzieren der Halbleiterchips auf der
ersten Schicht so, dass die Kontaktelemente mit den Durchgangslöchern ausgerichtet
sind.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen mehrerer Halbleiteranordnungen werden
die Durchgangslöcher
durch Stanzen und/oder Laserbohren und/oder selektives Ätzen der ersten
Schicht gebildet.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen mehrerer Halbleiteranordnungen ist
die erste Schicht eine isolierende Schicht.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen mehrerer Halbleiteranordnungen besteht
die erste Schicht aus einer den Halbleiterchips zugewandten ersten
Isolationsschicht und einer den Halbleiterchips abgewandten Metallschicht.
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Gemäß einer
Ausführungsform
des Verfahrens zum Herstellen mehrerer Halbleiteranordnungen wird
die erste Schicht an einer zweiten Schicht angebracht. Gemäß einer
weiteren Ausführungsform davon
wird die zweite Schicht nach dem Platzieren der Halbleiterchips
auf der ersten Schicht und dem Einkapseln der Halbleiterchips von
der ersten Schicht getrennt.
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Mit
Bezug auf 7A–E sind Querschnittdarstellungen
von Zwischenprodukten und Halbleiteranordnungen zum Darstellen eines
Verfahrens zum Herstellen mehrerer Halbleiteranordnungen gemäß einer
Ausführungsform
der in 6 abgebildeten Ausführungsform dargestellt. Diese
Ausführungsform
zeigt einen vollständigen
Einbettungs-Kapselungsprozess. 7A zeigt
eine Querschnittdarstellung einer ersten Schicht 1, wobei
die erste Schicht 1 Durchgangslöcher 1A enthält, und
mehrerer Halbleiterchips 2, wobei jeder der Halbleiterchips 2 eine
erste Oberfläche
mit Kontaktelementen 2A bzw. eine der ersten Oberfläche der
Halbleiterchips 2 gegenüberliegende
zweite Oberfläche
definiert.
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7B zeigt
eine Querschnittdarstellung eines Zwischenprodukts, das erhalten
wird, nachdem die mehreren Halbleiterchips 2 auf der ersten
Schicht 1 platziert werden, wobei die erste Oberfläche der Halbleiterchips 2 der
ersten Schicht 1 zugewandt ist. Die Halbleiterchips 2 werden
mit einem ausrei chenden Abstand voneinander auf der ersten Schicht 1 platziert,
um ein Fan-Out der elektrischen Kontakte zu erlauben. Eine Pick-and-Place-Maschine
kann verwendet werden, um die Halbleiterchips 2 auf der ersten
Schicht 1 zu platzieren. Es sind drei Halbleiterchips 2 dargestellt,
was nur als ein Beispiel aufzufassen ist. Tatsächlich kann die Anzahl der
Halbleiterchips viel höher
sein und die Halbleiterchips 2 können in der Form eines regelmäßigen Arrays
auf der ersten Schicht 1 platziert werden. Außerdem kann der
Halbleiterchip 2 eine Mehrfachchipanordnung repräsentieren,
so dass ein SIP (System-in-Package) entsteht.
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In 7C ist
eine Querschnittdarstellung eines weiteren Zwischenprodukts dargestellt,
das erhalten wird, nachdem ein Einkapselungsmaterial 3 so auf
die Halbleiterchips 2 aufgebracht wird, dass die Halbleiterchips 2 in
das Einkapselungsmaterial 3 eingebettet werden. Das Einkapselungsmaterial 3 kann zum
Beispiel durch Gießen
aufgebracht werden, bei einer Ausführungsform durch Verwendung
einer Gußform,
die der Form eines Wafers entspricht, so dass ein eingebetteter
Wafer gebildet werden kann.
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7D zeigt
eine Querschnittdarstellung eines weiteren Zwischenprodukts, das
erhalten wird, nachdem eine leitende Schicht 8 über der
ersten Schicht 1 und den Kontaktelementen 2A aufgebracht wird,
wobei die leitende Schicht 8 Kontaktbereiche 8A enthält, wobei
jeder der leitenden Bereiche 8A jeweils mit einem der Kontaktelemente 2A der
Halbleiterchips 2 verbunden ist.
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7E zeigt
eine Querschnittdarstellung eines nach dem Aufbringen einer Lötresistschicht 9 erhaltenen
Zwischenprodukts. Die Lötresistschicht 9 wird
nach ihrer Aufbringung so strukturiert, dass sie Öffnungen 9A bildet,
wobei die Öffnungen 9A der Lötresistschicht 9 mit
den Kontaktbereichen 8A der leitenden Schicht 8 ausgerichtet
sind. Gemäß einer weiteren
Ausführungsform
wird das Lötresist
in einer strukturierten Form zum Beispiel durch einen Druckprozess
wie z. B. Tintenfüllen
oder Sieb- oder Schablonendruck aufgebracht.
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7F zeigt
eine Querschnittdarstellung eines nach dem Füllen der Lotkugeln 10 in
die Öffnungen 9A der
Lötresistschicht 9 erhaltenen
Zwischenprodukts. Die Lötkugeln 10 werden
somit elektrisch mit den Kontaktbereichen 8A verbunden
und erstrecken sich nach außen über die
Oberfläche
der Lötresistschicht 9.
Schließlich
wird wie durch die gestrichelten Linien dargestellt die resultierende
Struktur entlang der gestrichelten Linien aufgeteilt, um mehrere
Halbleiteranordnungen zu liefern.
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In 8 ist
eine Querschnittdarstellung einer Halbleiteranordnung oder einer
Halbleiterchipkapselung gemäß einer
Ausführungsform
dargestellt. Die Halbleiterchipkapselung 20 enthält mindestens
einen Halbleiterchip 2 mit Kontaktelementen 2A auf
einer ersten Oberfläche
des Halbleiterchips 2, ein Einkapselungsmaterial 3,
das den Halbleiterchip 2 mindestens teilweise bedeckt,
eine auf der ersten Oberfläche
des Halbleiterchips 2 befindliche dielektrische Schicht 1,
wobei die dielektrische Schicht 1 mit den Kontaktelementen 2A ausgerichtete
Durchgangslöcher 1A enthält, und
eine Schicht 26 aus einem leitfähigen Material, die eine Oberfläche der
dielektrischen Schicht 1 über den Durchgangslöchern 1A bedeckt,
wobei das leitfähige
Material durch Aufbringen von leitfähiger Tinte auf die Oberfläche und
Trocknen und/oder Aushärten
und/oder Sintern der leitfähigen Tinte
produziert wird.
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Gemäß einer
Ausführungsform
der Halbleiteranordnung 20 enthält die Halbleiteranordnung 20 ferner
eine leitende Schicht mit leitenden Bereichen, wobei jeder einzelne
der leitenden Bereiche durch ein jeweils in die Durchgangslöcher 1A gefülltes elektrisch
leitendes Material mit jeweiligen Kontaktelementen 2A verbunden
ist, wobei das leitende Material eine leitfähige Tinte sein kann. Gemäß einer
weiteren Ausführungsform
davon enthält
die Halbleiteranordnung 20 ferner eine über der leitenden Schicht aufgebrachte
Lötresistschicht,
wobei die Lötresistschicht Öffnungen über den
leitenden Bereichen enthält.
Gemäß einer
weiteren Ausführungsform
davon enthält
die Halbleiteranordnung 20 ferner über den Öffnungen der Lötresistschicht
aufgebrachte Lotkugeln, wobei die Lotkugeln elektrisch jeweils mit
den Kontaktbereichen verbunden sind.
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Mit
Bezug auf 9 ist eine Querschnittdarstellung
einer Halbleiteranordnung gemäß einer
Ausführungsform
dargestellt. Die in 9 dargestellte Halbleiteranordnung 30 enthält mindestens
einen Halbleiterchip 2 mit Kontaktelementen 2A auf
einer ersten Oberfläche
des Halbleiterchips 2, ein Einkapselungsmaterial 3,
das den Halbleiterchip 2 mindestens teilweise bedeckt,
eine auf der ersten Oberfläche
des Halbleiterchips 2 befindliche dielektrische Schicht 1,
wobei die dielektrische Schicht 1 mit den Kontaktelementen 2A ausgerichtete
Durchgangslöcher 1A enthält, und
eine Schicht 36 aus einem leitfähigen Material, die eine Oberfläche der
dielektrischen Schicht 1 über den Durchgangslöchern 1A bedeckt,
wobei das leitfähige
Material aus in eine Matrix eingebetteten leitfähigen Partikeln besteht.
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Gemäß einer
Ausführungsform
der Halbleiteranordnung 30 enthält die Halbleiteranordnung 30 ferner
eine leitende Schicht mit leitenden Bereichen, wobei jeder der leitenden
Bereiche durch ein jeweils in die Durchgangslöcher 1A gefülltes elektrisch
leitendes Material mit jeweiligen Kontaktelementen 2A verbunden
wird, wobei das leitende Material eine leitfähige Tinte oder leitfähige Paste
sein kann. Gemäß einer
weiteren Ausführungsform
davon enthält
die Halbleiteranordnung 30 ferner eine über der leitenden Schicht aufgebrachte
Lötresistschicht,
wobei die Lötresistschicht Öffnungen über den
Kontaktbereichen enthält.
Gemäß einer
weiteren Ausführungsform
davon enthält
die Halbleiteranordnung 30 ferner über den Öffnungen der Lötresistschicht
aufgebrachte Lötkugeln,
wobei die Lötkugeln
elektrisch jeweils mit den Kontaktbereichen verbunden sind.
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In 10 ist
eine Querschnittdarstellung einer Halbleiteranordnung oder einer
Halbleiterchipkapselung gemäß einer
Ausführungsform
dargestellt. Die Halbleiterchipkapselung 40 enthält mindestens einen
Halbleiterchip 2 mit Kontaktelementen 2A auf einer
ersten Oberfläche
des Halbleiterchips 2, ein Einkapselungsmaterial 3,
das den Halbleiterchip 2 mindestens teilweise bedeckt,
eine auf der ersten Oberfläche
des Halbleiterchips 2 befindliche dielektrische Schicht 1,
wobei die dielektrische Schicht 1 mit den Kontaktelementen 2A ausgerichtete
Durchgangslöcher 1A enthält, und
eine Schicht 46 aus einem leitfähigen Material, die eine Oberfläche der
dielektrischen Schicht 1 über den Durchgangslöchern 1A bedeckt,
wobei die Schicht 46 durch einen Sputterprozess produziert
wird. Gemäß einer
Ausführungsform
ist die Schicht 46 eine gesputterte Metallschicht, die
ein Elementmetall oder eine Metalllegierung umfasst.
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Gemäß einer
Ausführungsform
der Halbleiteranordnung 40 enthält die Halbleiteranordnung 40 ferner
eine leitende Schicht mit leitenden Bereichen, wobei jeder der leitenden
Bereiche durch ein jeweils in die Durchgangslöcher 1A gefülltes elektrisch
leitendes Material mit jeweiligen Kontaktelementen 2A verbunden
wird, wobei das leitende Material eine leitfähige Tinte sein kann. Gemäß einer
weiteren Ausführungsform
davon enthält
die Halbleiteranordnung 20 ferner eine über der leitenden Schicht aufgebrachte
Lötresistschicht,
wobei die Lötresistschicht Öffnungen über den
leitenden Bereichen enthält.
Gemäß einer
weiteren Ausführungsform
davon enthält
die Halbleiteranordnung 20 ferner über den Öffnungen der Lötresistschicht
aufgebrachte Lotkugeln, wobei die Lotkugeln jeweils elektrisch mit
den Kontaktbereichen verbunden sind.
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Obwohl
hier spezifische Ausführungsformen dargestellt
und beschrieben wurden, ist für
Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente
Implementierungen die gezeigten und beschriebenen spezifischen Aus führungsformen
ersetzen können,
ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die
vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der
hier besprochenen spezifischen Ausführungsformen abdecken. Deshalb
ist beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und
ihre Äquivalente
beschränkt
wird.