KR102353651B1 - 반도체 다이 내에 스루 바디 비아 및 스루 바디 비아를 포함하는 집적회로를 형성하는 방법 - Google Patents

반도체 다이 내에 스루 바디 비아 및 스루 바디 비아를 포함하는 집적회로를 형성하는 방법 Download PDF

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Abstract

반도체 다이 내에 스루 바디 비아(TBV)를 형성하기 위한 기술들이 개시된다. 일부 실시예들에 따르면, 개시되는 기술들을 이용하여 제공되는 TBV는 폴리머 기반 장벽 층 및 장벽 층에 직접 전기 도전성 잉크를 도포한 후에 인시투(in situ) 경화함으로써 형성된 전기 도전성 시드 층을 포함한다. 일부 실시예들에서, 경화 후에, 결과적인 시드 층은 얇고 실질적으로 컨포멀한 전기 도전성 금속 막일 수 있으며, 그 위에는 TBV 상호접속 금속이 퇴적될 수 있다. 일부 예들에서, 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 및/또는 폴리프로필렌 카보네이트(PPC) 장벽 층 및 나노 입자 기반 또는 금속 착물 기반 제제의 구리(Cu) 및/또는 은(Ag)을 포함하는 잉크가 TBV를 형성하는 데 사용될 수 있다. 일부 예들에서, 개시되는 기술들은 기존의 물리적 증착(PVD) 기반 파-백엔드-오브-라인(far-back-end-of-line: FBEOL) 프로세스들과 관련된 열악한 스텝 커버리지, 낮은 런 레이트(run rate) 및/또는 고비용 문제들을 해결하는 데 사용될 수 있다.

Description

반도체 다이 내에 스루 바디 비아 및 스루 바디 비아를 포함하는 집적회로를 형성하는 방법{A METHOD OF FORMING A THROUGH-BODY VIA IN A SEMICONDUCTOR DIE AND AN INTEGRATED CIRCUIT COMPRISING THE THROUGH-BODY VIA}
스루 실리콘 비아(through-silicon via: TSV)는 실리콘(Si) 기판(예로서, 실리콘 웨이퍼/다이)을 그의 상면으로부터 그의 대향 하면으로 관통하는 수직 전기 접속이다. 통상적으로, TSV는 먼저 Si 기판을 에칭하여 상면으로부터 대향 하면으로 통하는 스루 홀을 정의함으로써 형성된다. 이어서, 실리콘 이산화물(Si02)과 같은 유전성 재료의 층이 기판 내의 스루 홀의 내부 측벽면(들)을 따라 퇴적된다. 마지막으로, 구리(Cu)와 같은 전기 도전성 재료가 스루 홀의 나머지 안에 퇴적되어 기판의 상면과 하면 사이의 전기 접속을 제공한다. TSV들은 단일 칩 또는 다수의 다이 내의 다수의 능동 회로 층(예로서, 적층된 칩들)을 상호접속하여, 삼차원 집적 회로(3D IC) 또는 다른 삼차원 패키지를 형성하는 데 사용될 수 있다.
도 1a 내지 도 1c는 본 개시내용의 실시예에 따라 구성된 스루 바디 비아(TBV)의 사시도, 측단면도, 및 평면도를 각각 나타낸다.
도 2는 본 개시내용의 실시예에 따른 집적 회로(IC)의 단면도이다.
도 3은 본 개시내용의 실시예에 따른, 내부에 TBV 개구를 형성한 후의 도 2의 IC의 단면도이다.
도 4는 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층 및 하드마스크 층을 제거한 이후의 그리고 장벽 층을 형성한 이후의 도 3의 IC의 단면도이다.
도 5는 본 개시내용의 실시예에 따른, 장벽 층을 패터닝한 후의 도 4의 IC의 단면도이다.
도 6은 본 개시내용의 실시예에 따른, 전기 도전성 잉크를 도포한 후의 도 5의 IC의 단면도이다.
도 7은 본 개시내용의 실시예에 따른, 잉크 층을 경화하여 전기 도전성 시드 층을 형성하고 금속 층을 형성한 후의 도 6의 IC의 단면도이다.
도 8은 본 개시내용의 실시예에 따른, 평탄화 이후의 도 7의 IC의 단면도이다.
도 9는 본 개시내용의 실시예에 따른, 하나 이상의 백엔드 층과 금속 범프 층의 형성 이후의 도 8의 IC의 단면도이다.
도 10은 본 개시내용의 실시예에 따른, 접착 층을 퇴적하고 캐리어 기판과 본딩한 이후의 도 9의 IC의 단면도이다.
도 11은 본 개시내용의 실시예에 따른, 그의 박화(thinning) 이후의 도 10의 IC의 단면도이다.
도 12는 본 개시내용의 실시예에 따른, 유전체 층과 레지스트 층을 형성한 이후의 도 11의 IC의 단면도이다.
도 13은 본 개시내용의 실시예에 따른, 유전체 층을 패터닝한 이후의 도 12의 IC의 단면도이다.
도 14는 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층을 제거하고, 장벽/접착 층, 하나 이상의 재분배 층(RDL), 유전체 층, 및 표면 마무리 층을 형성한 이후의 도 13의 IC의 단면도이다.
도 15는 본 개시내용의 실시예에 따른, 캐리어 기판을 본딩 해제한 이후의 도 14의 IC의 단면도이다.
도 16은 예시적 실시예에 따른, 개시된 기술을 이용하여 형성된 집적 회로 구조물 또는 장치들로 구현된 컴퓨팅 시스템을 나타낸다.
본 실시예들의 이들 및 다른 피처들은 여기서 설명된 도면들과 함께 취해질 때 이하의 상세한 설명을 판독함으로써 더 양호하게 이해될 것이다. 도면에서, 다양한 도면들에 나타나 있는 각각의 동일하거나 거의 동일한 컴포넌트는 유사한 참조번호로 표시된다. 명료성을 위해, 모든 도면에서 모든 컴포넌트가 라벨링되지는 않았다. 또한, 이해하는 바와 같이, 도면들은 반드시 축적비율대로 그려진 것은 아니고 설명되는 실시예들을 도시된 특정한 구성으로 제한하고자 함도 아니다. 예를 들어, 일부 도면들은 대체로 직선, 직각, 및 평활한 표면을 나타내고 있지만, 제조 프로세스의 현실적 제한을 감안하면, 개시된 기술들의 실제의 구현은 완벽한 직선, 직각 등이 아닐 수도 있고, 일부 피처들은 표면 토폴로지를 갖거나 기타의 방식으로 평활하지 않을 수 있다. 요약하면, 도면들은 단순히 예시적 구조를 나타내기 위해 제공된다.
반도체 다이 내에 스루 바디 비아(TBV)를 형성하기 위한 기술들이 개시된다. 일부 실시예들에 따르면, 개시되는 기술들을 이용하여 제공되는 TBV는 폴리머 기반 장벽 층 및 장벽 층에 직접 전기 도전성 잉크를 도포한 후에 인시투(in situ) 경화함으로써 형성된 전기 도전성 시드 층을 포함한다. 일부 실시예들에서, 경화 후에, 결과적인 시드 층은 얇고 실질적으로 컨포멀한 전기 도전성 금속 막일 수 있으며, 그 위에는 TBV의 상호접속 금속이 퇴적될 수 있다. 일부 예들에서, 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 및/또는 폴리프로필렌 카보네이트(PPC) 장벽 층 및 나노 입자 기반 또는 금속 착물 기반 제제의 구리(Cu) 및/또는 은(Ag)을 포함하는 잉크가 TBV를 형성하는 데 사용될 수 있다. 일부 예들에서, 개시되는 기술들은 기존의 물리적 증착(PVD) 기반 파-백엔드-오브-라인(far-back-end-of-line: FBEOL) 프로세스들과 관련된 잘 알려진 열악한 스텝 커버리지, 낮은 런 레이트(run rate) 및/또는 고비용 문제들을 해결하는 데 사용될 수 있다. 본 개시 내용에 비추어 다수의 구성 및 변형이 명백할 것이다.
일반 개요
파-백엔드 구리(Cu) 비아들을 제조하기 위한 기존 프로세스들에서는, 물리적 증착(PVD) 기술들을 이용하여 티타늄(Ti) 또는 탄탈(Ta) 장벽 막 상에 전기 도전성 시드 층 막이 퇴적된다. 그러나, PVD는 고종횡비 피처들 위에 퇴적된 막의 열악한 스텝 커버리지를 제공한다. 결과적으로, 심지어 최소로 수용 가능한 측벽 커버리지를 달성하기 위해 이러한 재료들의 매우 두꺼운 층들을 퇴적하는 것이 통상적으로 필요하며, 이는 또한 PVD 장벽 및 시드 층 퇴적들에 대한 런 레이트가 매우 느려지고 제조 비용이 매우 커지게 한다. 게다가, 이러한 퇴적 프로세스들 동안 그러한 피처들의 개구들을 막지 않도록 주의해야 한다. 계속되는 프로세스 스케일링은 그러한 문제들을 악화시키는 경향이 있을 것이다. 현재, 파-백엔드-오브-라인(FBEOL) 실리콘 처리에서의 PVD 시드 층 퇴적과 관련된 이러한 문제들에 대한 어떠한 알려진 해법이 존재하지 않는다.
따라서, 본 개시 내용의 일부 실시예들에 따르면, 반도체 다이 내에 스루 바디 비아(TBV)를 형성하기 위한 기술들이 개시된다. 일부 실시예들에 따르면, 개시되는 기술들을 이용하여 제공되는 TBV는 폴리머 기반 장벽 층 및 장벽 층에 직접 전기 도전성 잉크를 도포한 후에 인시투(in situ) 경화함으로써 형성된 전기 도전성 시드 층을 포함한다. 일부 실시예들에서, 경화 후에, 결과적인 시드 층은 얇고 실질적으로 컨포멀한(conformal) 전기 도전성 금속 막일 수 있으며, 그 위에는 TBV의 상호접속 금속이 퇴적될 수 있다. 일부 예들에서, 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 및/또는 폴리프로필렌 카보네이트(PPC) 장벽 층 및 나노 입자 기반 또는 금속 착물 기반 제제의 구리(Cu) 및/또는 은(Ag)을 포함하는 잉크가 TBV를 형성하는 데 사용될 수 있다. 일부 예들에서, 개시되는 기술들은 기존의 물리적 증착(PVD) 기반 파-백엔드-오브-라인(FBEOL) 프로세스들과 관련된 잘 알려진 열악한 스텝 커버리지, 낮은 런 레이트 및/또는 고비용 문제들을 해결하는 데 사용될 수 있다.
본 명세서에서 설명되는 바와 같이 구성되는 TBV는 호스트 다이의 바디를 통해 연장할 수 있고, 따라서 그의 단자들은 그의 상면 및/또는 하면 상에서 접근 가능하다. 따라서, 일부 예들에서, 일부 실시예들에 따르면, 호스트 다이는 다른 다이와 전기적으로 접속되어 다이 스택 또는 다른 삼차원 집적회로(3D IC)를 제공할 수 있다. 예로서, 일부 예들에서, 본 명세서에서 설명되는 바와 같이 구성되는 TBV는 호스트 다이 스택의 다른 회로 컴포넌트들과 그의 하나 이상의 재분배 층(RDL)을 통해 전기적으로 접속될 수 있다. 일부 다른 예들에서, 개시되는 TBV는 예로서 호스트 다이 스택의 활성 금속 층을 이용하여 전기적으로 접속될 수 있다. 일부 예들에서, 본 명세서에서 설명되는 바와 같이 구성되는 TBV는 예로서 제1 다이의 활성 전면 상의 하나 이상의 상호접속 층을 제2의 인접하는 다이의 활성 전면 상의 하나 이상의 상호접속 층과 전기적으로 접속하는 데 사용될 수 있다. 본 개시 내용에 비추어 다수의 적절한 구성이 명백할 것이다.
또한, 일부 실시예들에 따르면, 개시되는 기술들의 사용은 예로서 본 명세서에서 설명되는 바와 같이 구성되는 폴리머 기반 장벽 층을 포함하는 스루 바디 비아(TBV)를 갖는 주어진 집적회로 또는 다른 장치의 시각적 또는 다른 검사(예로서, 단면 주사 전자 현미경, 즉 SEM 등)에 의해 검출될 수 있다. 일부 예들에서, 개시되는 기술들의 사용은 예로서 TBV 및/또는 선택 사항으로서 그와 전기적으로 결합되는 임의의 RDL의 전기 도전성 상호접속과 재료 조성이 다른 전기 도전성 시드 층을 관찰할 때 검출될 수 있다.
구조
도 1a-1c는 본 개시 내용의 실시예에 따라 구성된 스루 바디 비아(TBV)(101)의 여러 도면을 나타낸다. 본 명세서에서 설명되는 바와 같이, TBV(101)는 반도체 층(102) 내에 형성된 장벽 층(114)을 포함할 수 있다. 또한, TBV(101)는 장벽 층(114) 위에(예로서, 장벽 층(114)에 의해 정해지는 내부 영역 내에) 형성된 전기 도전성 시드 층(116')을 포함할 수 있다. TBV(101)는 시드 층(116') 위에(예로서, 시드 층(116')에 의해 정해지는 내부 영역 내에) 형성된 상호접속(118)(예로서, 비아 또는 다른 적절한 단일 상감 또는 이중 상감 상호접속)을 더 포함할 수 있다. 일부 실시예들에 따르면, 장벽 층(114), 시드 층(116') 및 상호접속(118)은 도 1a-1c에 일반적으로 도시된 바와 같이 일반적 동심 구성으로 배열될 수 있다. 본 개시 내용에 비추어 다른 적절한 TBV(101) 구성들이 명백할 것이다.
또한, 본 명세서에서 설명되는 바와 같이, TBV(101)는 임의의 다양한 전기 접속들을 구비할 수 있다. 일부 실시예들에 따르면, 본 명세서에서 설명되는 바와 같이 구성되는 TBV(101)는 주어지는 타겟 응용 또는 최종 이용에 필요한 바와 같이 (예로서, 3D 다이 스택에서) 상부 및/또는 하부 회로 다이들과 전기적으로 접속될 수 있다. 예로서, 일부 실시예들에 따르면, TBV(101)는 삼차원 다이 스택의 하나 이상의 재분배 층(RDL)을 통한 접속들을 구비할 수 있다. 일부 다른 실시예들에 따르면, TBV(101)는 삼차원 다이 스택의 활성 금속 층을 이용하여 접속될 수 있다. 일부 예들에서, TBV(101)는 예로서 하부 다이의 활성 회로 요소들에 대한 활성 측 접속들을 구비할 수 있다. 본 개시 내용에 비추어 더 인식되는 바와 같이, 본 명세서에서 설명되는 바와 같이 구성되는 TBV(101)는 임의의 광범위한 응용을 가질 수 있다.
방법
도 2-15는 본 개시 내용의 실시예에 따른, 집적 회로(IC) 제조 프로세스 흐름을 나타낸다. 여기서 설명되는 바와 같이, 개시된 기술은, 일부 실시예에 따라, 하나 이상의 스루 바디 비아(TBV)(101)를 포함하는 IC(100)를 제공하는 데 이용될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 개시된 프로세스 흐름은 일반적 의미에서 TBV(101)를 형성하기 위한 (예를 들어, 비아-먼저 또는 비아-마지막과는 대조적으로) 비아-중간 프로세스 흐름으로 간주될 수 있다.
프로세스는, 본 개시내용의 실시예에 따른 집적 회로(IC)(100)의 단면도인, 도 2에서와 같이 시작할 수 있다. 알 수 있는 바와 같이, IC(100)는 초기에 반도체 층(102)을 포함할 수 있다. 반도체 층(102)은, 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe) 등의, 임의의 적절한 반도체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 반도체 층(102)은, 예를 들어: 벌크 반도체 기판; 실리콘-온-인슐레이터(SOI) 구조물; 반도체 웨이퍼; 및/또는 다층 구조물을 포함한, 임의의 광범위한 구성을 가질 수 있다. 또한, 반도체 층(102)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 맞춤화될 수 있다. 본 개시내용에 비추어 이해할 수 있는 바와 같이, 반도체 층(102)이, 주어진 타겟 응용이나 최종 이용에 대해 충분한 치수인, 하나 이상의 TBV(101)의 형성을 허용하기에 충분한 두께인 것을 보장하는 것이 바람직할 수 있다. 반도체 층(102)에 대한 다른 적절한 재료, 구성, 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 알 수 있는 바와 같이, IC(100)는 초기에 반도체 층(102) 위에 형성된 하나 이상의 프론트엔드(front-end) 트랜지스터 층(104)을 포함할 수 있다. 반도체 층(102)과 하나 이상의 프론트엔드 층(104)은 함께, 일부 경우에, 다운스트림 이용 및/또는 추가 처리에 이용가능한 부분적으로 완성된 장치 웨이퍼를 제공할 수 있다. 예를 들어, 일부 실시예에 따르면, 반도체 층(102)과 프론트엔드 층(들)(104)은 추가 층 및/또는 컴포넌트가 채워질 수 있는 구조물을 제공할 수 있다.
도 2로부터 더 알 수 있는 바와 같이, 연마 정지 층(106)이 IC(100)의 표면 위에(예를 들어, 하나 이상의 프론트엔드 층(104) 위에) 형성될 수 있다. 연마 정지 층(106)은 임의의 광범위한 기술을 이용하여 임의의 적절한 연마 정지 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 연마 정지 층(106)은, 실리콘 질화물(Si3N4); 실리콘 탄화물(SiC); 및/또는 이들 중 임의의 것의 조합으로부터 형성될 수 있다. 일부 경우에, 예를 들어, 개시된 프로세스 흐름에서 이용될 수 있는 화학적-기계적 평탄화(CMP) 슬러리(또는 기타의 평탄화/연마 프로세스)에 대해 충분한 선택성을 갖는 연마 정지 층(106)을 선택하는 것이 바람직할 수 있다. 일부 예시적 실시예에 따르면, 연마 정지 층(106)은, 플라즈마-강화된 CVD(PECVD) 등의, 화학적 증착(CVD) 프로세스를 이용하여 형성될 수 있다. 연마 정지 층(106)을 형성하기 위한 다른 적절한 재료 및 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 연마 정지 층(106)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 연마 정지 층(106)은, 약 30-3000 nm 범위의(예를 들어, 약 30-1000 nm, 약 1000-2000 nm, 약 2000-3000 nm, 또는 약 0.1-1.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 연마 정지 층(106)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 하나 이상의 프론트엔드 층(104))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 연마 정지 층(106)은 이러한 토포그래피 위에 실질적으로 컨포멀 층(conformal layer)으로서 제공될 수 있다. 일부 다른 사례에서, 연마 정지 층(106)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 연마 정지 층(106)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 연마 정지 층(106)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
추가적으로, 도 2로부터 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 연마 정지 층(106) 위에) 하드마스크 층(108)이 형성될 수 있다. 하드마스크 층(108)은 임의의 광범위한 기술을 이용하여 임의의 적절한 하드마스크 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 하드마스크 층(108)은, 실리콘 이산화물(SiO2); 실리콘 질화물(Si3N4); 실리콘 산화질화물(SiOxNy); 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 실시예에 따르면, 하드마스크 층(108)은 화학적 증착(CVD) 프로세스; 스핀-온 퇴적(SOD; spin-on deposition) 프로세스; 및/또는 이들 중 임의의 하나 이상의 조합을 이용하여 형성될 수 있다. 하드마스크 층(108)을 형성하기 위한 다른 적절한 재료 및 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 하드마스크 층(108)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 하드마스크 층(108)은, 약 1.0-5.0㎛ 범위의(예를 들어, 약 1.0-2.5㎛, 약 2.5-5.0 ㎛, 또는 약 1.0-5.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(108)의 두께는, 적어도 부분적으로, IC(100) 내에 에칭될 (이하에서 설명되는) 하나 이상의 개구(112)의 원하는 깊이에 기초하여 선택될 수 있다. 일부 사례에서, 하드마스크 층(108)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 연마 정지 층(106))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 하드마스크 층(108)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 하드마스크 층(108)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 하드마스크 층(108)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 하드마스크 층(108)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 2로부터 더 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 하드마스크 층(108) 위에) 레지스트 층(110)이 형성될 수 있다. 본 개시내용에 비추어 이해할 수 있는 바와 같이, 레지스트 층(110)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 레지스트 재료(또는 이러한 재료들의 조합)로부터 임의의 적절한 기술(또는 기술들의 조합)을 이용하여 형성될 수 있다. 예를 들어, 일부 경우에, IC(100) 위에 액체 포토레지스트를 살포하기 위해 스핀-온 퇴적(SOD) 프로세스가 이용될 수 있다. 일부 다른 경우에, 라미네이트화된 건식 필름 포토레지스트가 IC(100) 위에 퇴적될 수 있다. 더 이해할 수 있는 바와 같이, 퇴적 이후에, 레지스트 층(110)은, 통상적으로 행해지는 바와 같이, 추가 처리(예를 들어, 노광 및 현상)를 겪을 수 있다. 레지스트 층(110)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 레지스트 층(110)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 레지스트 층(110)은, 약 0.3-5.0㎛ 범위의(예를 들어, 약 0.3-2.5㎛, 약 2.5-5.0 ㎛, 또는 약 0.3-5.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(110)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 하드마스크 층(108))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(110)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 레지스트 층(110)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 레지스트 층(110)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 레지스트 층(110)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 레지스트 층(110)은 그 내부에 하나 이상의 개구(110')를 형성하도록 처리될 수 있다. 일부 실시예에 따르면, 개구(110')는 (이하에서 설명되는) TBV 개구(112)가 형성될 IC(100)의 영역 위에 형성될 수 있다. 레지스트 층(110)의 주어진 개구(110')의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 개구(110')에는, 예를 들어, 일부 경우에는, 레지스트 층(110)의 전체 두께를 횡단하는 깊이가 제공되어, 하부에 놓인 하드마스크 층(108)의 표면을 노출할 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 개구(110')의 폭은, 적어도 부분적으로, 그 아래에 형성될 수 있는 (이하에서 설명되는) TBV 개구(112)의 폭/직경(W)을 결정할 수 있다. 하나 이상의 개구(110')에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따라, 내부에 TBV 개구(112)를 형성한 이후의 도 2의 IC(100)의 단면도인, 도 3에서와 같이 계속될 수 있다. TBV 개구(112)는, 일부 실시예에 따르면, 패터닝된(예를 들어, 하나 이상의 개구(110')로 패터닝된) 레지스트 층(110)을 마스크로서 이용하여, 하드마스크 층(108), 연마 정지 층(106), 및/또는 하나 이상의 프론트엔드 층(104)을 통해 및 반도체 층(102) 내로 에칭함으로써 IC(100)에 형성될 수 있다. 이 목적을 위해, TBV 개구(112)는, 일부 실시예에 따라, 이방성 건식 플라즈마 에칭 프로세스를 이용하여 형성될 수 있다. 에칭 화학물질은, 원하는 대로 맞춤화될 수 있고, 일부 사례에서는, 예를 들어, 펄스형 또는 시간-멀티플렉싱형(예를 들어, Bosch 프로세스) 에칭에서 이용될 수 있는 것일 수 있다. TBV 개구(112)를 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
여기서 설명되는 바와 같이, TBV 개구(112)는, 일부 실시예에 따르면, 적어도 부분적으로, (1) 장벽 층(114); (2) 전기 도전성 시드 층(116')을 제공하도록 후속 경화될 전기 도전성 잉크(116); 및/또는 (3) TBV(101)의 금속 층(118)(예로서, 상호접속(118))을 호스팅하도록 구성될 수 있다. 이 목적을 위해, TBV 개구(112)의 지오메트리 및/또는 치수는 일부 실시예에 따르면 주어진 타겟 응용이나 최종 이용을 위해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, TBV 개구(112)는, 단면 프로파일에서 대체로 원형일 수 있는 대체로 원통형 지오메트리를 가질 수 있다. 일부 실시예에서, TBV 개구(112)는, 예를 들어, 약 50-100㎛ 범위의(예를 들어, 약 50-75㎛, 약 75-100 ㎛, 또는 약 50-100㎛ 범위 내의 기타 임의의 하부-범위) 깊이(D)를 가질 수 있다. 일부 실시예에서, TBV 개구(112)는, 예를 들어, 약 6-30㎛ 범위의(예를 들어, 약 6-18㎛, 약 18-30 ㎛, 또는 약 6-30㎛ 범위 내의 기타 임의의 하부-범위) 폭(W)을 가질 수 있다. TBV 개구(112)를 형성하기 위한 다른 적절한 지오메트리 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층(110) 및 하드마스크 층(108)을 제거한 이후의 그리고 장벽 층(114)을 형성한 이후의 도 3의 IC(100)의 단면도인, 도 4에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 임의의 잔여 레지스트 층(110) 및 하드마스크 층(108)은 IC(100)로부터 제거될 수 있다. 그러나, 일부 경우에, TBV 개구(112)를 형성하기 위한 에칭 시간은, 예를 들어, 레지스트 층(110)이 이러한 에칭 처리 동안에 부분적으로 또는 전체적으로 에칭될 수 있도록 충분히 길 수도 있다는 점에 유의해야 한다. 또한, 일부 경우에, 예를 들어, TBV 개구(112)를 형성하도록 절연체 층(102)의 에칭 처리 동안에 형성될 수 있는 임의의 에칭 폴리머를 제거하는 하나 이상의 추가 세정(clean)이 존재할 수 있다. 레지스트 층(110) 및/또는 하드마스크 층(108)의, 있다면, 나머지를 제거하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 4로부터 알 수 있는 바와 같이, 장벽 층(114)은 IC(100)의 표면 위에 (예로서, 연마 정지 층(106), 하나 이상의 프론트엔드 층(104), 및/또는 반도체 층(102) 내에 형성된 주어진 TBV 개구(112)에 의해 제공된 토포그래피 위에) 형성될 수 있다. 일부 실시예들에 따르면, 장벽 층(114)은 (후술하는) 상호접속(118)의 구성 재료(들)의 주변 층들로의 확산을 방지하거나 줄이는 것을 돕도록 구성될 수 있다. 이 때문에, 장벽 층(114)은 임의의 광범위한 기술을 이용하여 임의의 적절한 절연체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예로서, 일부 예들에서, 장벽 층(114)은 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB) 및/또는 폴리프로필렌 카보네이트(PPC) 및/또는 이들의 하나 이상의 조합과 같은 절연성 폴리머로 형성될 수 있다. 장벽 층(114)이 예로서 폴리이미드 및/또는 파릴렌을 포함하는 일부 예들에서, 층(114)은 화학 증착(CVD) 프로세스, 예로서 플라즈마 강화 CVD(PECVD) 또는 다른 적절한 기상 퇴적(vapor-phase deposition) 기술을 이용하여 형성될 수 있다. 장벽 층(114)이 예로서 BCB 및/또는 PPC를 포함하는 일부 예들에서, 층(114)은 스핀 코팅 프로세스 또는 다른 적절한 스핀-온 퇴적(SOD) 기술을 이용하여 형성될 수 있다. 일부 예들에서, 기상 및 스핀-온 퇴적 기술들의 조합이 장벽 층(114)을 형성하는 데 이용될 수 있다. 장벽 층(114)을 형성하기 위한 다른 적절한 재료들 및 기술들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
또한, 장벽 층(114)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, (후술하는) 패터닝 후에 TBV 개구(112) 내의 장벽 층(114)의 일부가 약 100-400 nm(예를 들어, 약 100-200 nm, 약 200-300 nm, 약 300-400 nm, 또는 약 100-400 nm 범위 내의 임의의 다른 하위 범위) 범위의 두께를 갖는 것을 보장하도록 충분한 양의 장벽 층(114)이 IC(100) 위에 퇴적될 수 있다. 일부 실시예에서, 장벽 층(114)은, 적어도 부분적으로, 주어진 TBV 개구(112)의 하부와 측벽들을 정렬하도록 IC(100) 위에 형성될 수 있다. 일부 사례에서, 장벽 층(114)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 연마 정지 층(106), 하나 이상의 프론트엔드 층(104), 및/또는 반도체 층(102)의 주어진 TBV 개구(112))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 장벽 층(114)은 이러한 토포그래피 위에 실질적 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 장벽 층(114)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 장벽 층(114)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 장벽 층(114)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는 본 개시 내용의 실시예에 따른, 장벽 층(114)을 패터닝한 후의 도 4의 IC(100)의 단면도인 도 5에서와 같이 계속될 수 있다. 일부 실시예들에 따르면, 장벽 층(114)은 (1) TBV 개구(112)의 바닥 위에 위치하고/하거나, (2) 연마 정지 층(106) 위에(예로서, 선택적으로 제공되는 경우에 IC(100)의 이웃 TBV들(101) 간의 필드 영역들 내에) 위치하는 그의 부분들을 제거하도록 처리될 수 있다. 이 때문에, 장벽 층(114)은 본 개시 내용에 비추어 명백한 바와 같이 임의의 적절한 표준 및/또는 맞춤형 패터닝 프로세스를 이용하여 패터닝될 수 있다. 일부 실시예들에 따르면, 건식 플라즈마 기반 에치 프로세스를 이용하여 장벽 층(114)을 비등방성 에칭할 수 있다. 또한, 에치 화학이 필요에 따라 맞춤화될 수 있으며, 일부 예들에서는 산소(O2) 기반 플라즈마를 이용할 수 있다. 도 5에 일반적으로 도시된 바와 같이, 패터닝 후에, 장벽 층(114)의 적어도 일부가 TBV 개구(112) 내에 그의 측벽(들) 위에 남을 수 있다. 장벽 층(114)을 패터닝하기 위한 임의의 적절한 기술들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
프로세스는 본 개시 내용의 실시예에 따른, 전기 도전성 잉크(116)를 도포한 후의 도 5의 IC(100)의 단면도인 도 6에서와 같이 계속될 수 있다. 여기서 알 수 있듯이, IC(100)의 표면(예로서, 연마 정지 층(106), 장벽 층(114), 및/또는 반도체 층(102) 내의 주어진 TBV 개구(112)에 의해 제공되는 토포그래피)이 전기 도전성 잉크(116)로 코팅될 수 있다. 일부 실시예들에 따르면, 잉크 층(116)은 구리(Cu), 은(Ag) 및 이들의 하나 이상의 조합을 포함하는 금속 기반 도전성 잉크일 수 있다. 그러나, 본 개시 내용은 더 일반적인 의미에서와 같이 이러한 예시적인 재료들만 한정되지 않으며, 일부 다른 실시예들에 따르면, 잉크 층(116)을 위해 선택되는 재료(들)는 후술하는 금속 층(118)에서 사용되는 재료(들)와 매칭될 수 있다는 점에 유의해야 한다. 또한, 층(116)의 도전성 잉크 재료는 주어지는 타겟 응용 또는 최종 이용에 요구되는 바와 같이 나노 입자 기반 제제(nanoparticle-based formulation) 및/또는 금속 착물 기반 제제(metal complex-based formulation)일 수 있다. 일부 실시예들에 따르면, 도전성 잉크 재료는 장벽 층(114) 상에 직접 도포될 수 있다. 이 때문에, 전기 도전성 잉크 층(116)은 예로서 스핀 코팅과 같은 스핀-온 퇴적(SOD) 프로세스; 물리적 증착(PVD) 프로세스; 화학적 증착(CVD) 프로세스; 및/또는 이들의 하나 이상의 조합을 이용하여 형성될 수 있다. 전기 도전성 잉크 층(116)을 형성하기 위한 다른 적절한 재료들 및 기술들은 주어지는 응용에 의존할 것이며, 본 개시 내용에 비추어 명백할 것이다.
프로세스는 본 개시 내용의 실시예에 따른, 잉크 층(116)을 경화하여 전기 도전성 시드 층(116')을 형성하고 금속 층(118)을 형성한 후의 도 6의 IC(100)의 단면도인 도 7에서와 같이 계속될 수 있다. 퇴적 후에 전기 도전성 잉크 층(116)은 경화 프로세스를 겪을 수 있다. 일부 실시예들에 따르면, 잉크 층(116)은 질소(N2)의 주변 환경에서 IC(100) 위에 경화될 수 있다. 일부 예들에서, 경화는 예로서 약 100-200℃(예로서, 약 100-125℃, 약 125-150℃, 약 150-175℃, 약 175-200℃, 또는 약 100-200℃의 범위 내의 임의의 다른 하위 범위)의 범위 내의 온도에서 수행될 수 있다. 더 일반적인 의미에서, 잉크 층(116)을 경화하기 위한 프로세스 조건들은 주어지는 타겟 응용 또는 최종 이용에 필요한 대로 맞춤화될 수 있다. 잉크 층(116)을 경화한 후, 결과적인 시드 층(116')은 일부 실시예들에 따르면 TBV 개구(112) 내의 (후술하는) 금속 층(118)의 퇴적을 위한 시드 층으로 사용될 수 있는 전기 도전성 금속 막일 수 있다.
더구나, 전기 도전성 시드 층(116')의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 경화 후에 결과적인 시드 층(116')이 약 50-150 nm 범위(예를 들어, 약 75-125 nm, 또는 약 50-150 nm 범위 내의 기타 임의의 하위 범위)의 두께를 갖는 것을 보장하도록 충분한 양의 잉크 층(116)이 IC(100) 위에 퇴적될 수 있다. 일부 사례에서, 시드 층(116')은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 연마 정지 층(106), 장벽 층(114), 및/또는 반도체 층(102)의 주어진 TBV 개구(112))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 시드 층(116')은 이러한 토포그래피에 대해 실질적으로 컨포멀할 수 있다. 일부 다른 사례에서, 시드 층(116')은 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 시드 층(116')의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 전기 도전성 시드 층(116')(및/또는 그의 프리커서 잉크 층(116))을 위한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 7로부터 더 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 전기 도전성 시드 층(116') 위에) 금속 층(118)이 형성될 수 있다. 본 개시내용에 비추어 알 수 있는 바와 같이, 통상적으로 행해지는 바와 같이 임의의 광범위한 기술을 이용하여 임의의 적절한 전기 전도성 금속(또는 이러한 재료들의 조합)으로부터 금속 층(118)이 형성될 수 있다. 일부 예시적 경우에, 금속 층(118)은 구리(Cu), 니켈(Ni), 코발트(Co) 및/또는 이들의 하나 이상의 조합으로부터 형성될 수 있다. 일부 예시적 경우에, 금속 층(118)은 전기도금 프로세스를 이용하여 형성될 수 있다. 금속 층(118)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 8을 참조하여 이하에서 설명되는 바와 같이, 금속 층(118)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 경우에, 주어진 TBV 개구(112)의 적어도 일부(예를 들어, 내부의 장벽 층(114) 및 전기 도전성 시드 층(116')의 형성 이후의 그 잔여 부분)를 채우는 것을 보장하도록 IC(100) 위에 충분한 양의 금속 층(118)이 퇴적될 수 있다. 일부 다른 사례에서, 금속 층(118)에는, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 전기 도전성 시드 층(116'))에 의해 제공된 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 금속 층(118)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 일부 경우에, 금속 층(118)은 (예를 들어, 내부에 잉크 층(116)을 경화하여 시드 층(116')을 형성하고 장벽 층(114)을 형성한 후에) TBV 개구(112)의 나머지를 완전히 채울 수 있다. 금속 층(118)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 평탄화 이후의 도 7의 IC(100)의 단면도인, 도 8에서와 같이 계속될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 예를 들어, (1) 금속 층(118); 및/또는 (2) 전기 도전성 시드 층(116')의 임의의 원치 않는 과도부(예를 들어, 상부 퇴적물)를 제거하기 위해, 일부 사례에서 IC(100)를 평탄화하는 것이 바람직할 수 있다. 이 목적을 위해, 본 개시내용에 비추어 명백한 바와 같이, IC(100)는, 화학적-기계적 평탄화(CMP) 프로세스; 에칭-및-세정 프로세스; 및/또는 기타 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 선택된 평탄화 프로세스는, 예를 들어, 평탄화 프로세스가 완료된 이후에 층(106)이 실질적으로 영향받지 않도록 연마 정지 층(106)에 대해 선택적일 수 있다. IC(100)를 평탄화하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
평탄화 이후에, 금속 층(118)의 일부는 TBV 개구(112) 내에 남을 수 있다. 일부 실시예에 따르면, 금속 층(118)의 이 나머지는, 예를 들어, TBV(101)의 비아 타입 상호접속(예로서, 이하 상호접속(118))으로서 이용될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 상호접속(118)의 지오메트리 및/또는 치수는, 적어도 부분적으로, 그의 연관된 TBV 개구(112)와 그 내부의 임의의 추가 층들(예를 들어, 장벽 층(114); 전기 도전성 시드 층(116'))의 지오메트리 및/또는 치수에 의존할 수 있다. 따라서, 일부 경우에, 상호접속(118)은 약 50-100 ㎛ 범위(예를 들어, 약 50-75㎛, 약 75-100 ㎛, 또는 약 50-100㎛ 범위 내의 기타 임의의 하위 범위)의 길이를 가질 수 있다. 예로서, TBV 개구(112)가 대체로 원형 단면 프로파일의 대체로 원통형 지오메트리를 갖는 일부 경우에, 상호접속(118)은 지오메트리와 프로파일에 있어서 실질적으로 유사할 수 있다. 상호접속(118)을 위한 다른 적절한 지오메트리 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 하나 이상의 백엔드(back-end) 층(134)과 금속 범프 층(136)의 형성 이후의 도 8의 IC(100)의 단면도인 도 9에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, IC(100)는 그 위에 형성된 하나 이상의 백엔드 층(134)을 포함할 수 있다. 일부 예들에서, 주어진 백엔드 층(134)은 하나 이상의 파-백엔드 층을 포함할 수 있다. 일부 실시예에서, 백엔드 층(들)(134)은, 적어도 부분적으로, 연마 정지 층(106) 위에 형성될 수 있다. 그러나, 본 개시내용은 이와 같이 제한되지 않고, 일부 다른 실시예에서와 같이, IC(100) 위에 하나 이상의 백엔드 층(134)을 형성하기 이전에, 부분적으로 또는 전체적으로, 연마 정지 층(106)을 제거하는 것이 바람직할 수 있다. 본 개시내용에 비추어 수많은 구성이 명백할 것이다. 일부 실시예에 따르면, 백엔드 층(들)(134)은 (1) 하나 이상의 백엔드 와이어링 층; (2) 하나 이상의 원격지-백엔드 패시베이션 층; 및/또는 (3) 하나 이상의 금속 재분배 층(redistribution layer; RDL)을 포함할 수 있다. 일부 사례에서, 백엔드 층(들)(134)은 하나 이상의 디커플링 커패시터를 포함할 수 있다. 일부 사례에서, 백엔드 층(들)(134)은, 임베디드 동적 랜덤 액세스 메모리(eDRAM) 및/또는 스핀-전달 토크 랜덤 액세스 메모리(STT-RAM; spin-transfer torque random-access memory) 등의 하나 이상의 랜덤 액세스 메모리 장치를 포함할 수 있다. 일부 경우에, 하나 이상의 백엔드 층(134)은 추가 층 및/또는 컴포넌트가 채워질 수 있는 구조물을 제공할 수 있다. IC(100)의 하나 이상의 백엔드 층(134)에 포함될 수 있는 다른 적절한 층 및/또는 장치는 주어진 응용에 의존할 것이고 본 개시내용에 비추어 명백할 것이다.
도 9로부터 더 알 수 있는 바와 같이, IC(100)는 그 위에(예를 들어, 하나 이상의 백엔드 층(134) 위에) 형성된 금속 범프 층(136)을 포함할 수 있다. 금속 범프 층(136)은 통상적으로 행해지는 바와 같이 임의의 적절한 전기 전도성 금속(또는 이러한 재료들의 조합)을 이용하여 형성될 수 있다. 예를 들어, 일부 경우에, 금속 범프 층(136)은, 납-주석(Pb-Sn) 솔더; 주석-은(Sn-Ag) 솔더; 주석-구리(Sn-Cu) 솔더; 금(Au); 구리(Cu); 및/또는 이들의 임의의 하나 이상의 조합으로부터 형성될 수 있다. 또한, 금속 범프 층(136)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있다. 또한, 금속 범프 층(136)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 금속 범프 층(136)을 형성하기 위한 다른 적절한 재료, 치수, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 접착 층(138)을 퇴적하고 캐리어 기판(140)과 본딩한 이후의 도 9의 IC(100)의 단면도인 도 10에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 접착 층(138)은 IC(100)의 표면 위에(예를 들어, 금속 범프 층(136) 및 하나 이상의 백엔드 층(134) 위에) 퇴적될 수 있다. 접착 층(138)은 통상적으로 행해지는 바와 같이, 임의의 적절한 접착성 본딩 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 접착 층(138)은, 일부 실시예에 따르면, 용매-릴리스가능한 접착제, 레이저-릴리스가능한 접착제, 및/또는 열-릴리스가능한 접착제로부터 형성될 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 접착 층(138)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있다. 또한, 접착 층(138)에 이용되는 접착 재료의 양은 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 접착 층(138)을 형성하기 위한 다른 적절한 재료, 양, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 캐리어 기판(140)은 임시적인 방식으로 또는 원하는 기타의 방식으로 IC(100)의 표면과 본딩될 수 있다. 캐리어 기판(140)의 재료 조성 및 구성은 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 일부 경우에, 캐리어 기판(140)은, 예를 들어, 베어 실리콘 웨이퍼(bare silicon wafer) 또는 유리 웨이퍼일 수 있다. 일부 경우에, 접착 층(138)이, 용매-릴리스가능한 접착제를 포함한다면, 캐리어 기판(140)은, 예를 들어, IC(100)로부터 캐리어 기판(140)을 본딩 해제하기 위한 목적의 용매의 인가를 보조하기 위한 천공(perforation)을 포함할 수 있다. 일부 경우에, 접착 층(138)이, 레이저-릴리스가능한 접착제를 포함한다면, 캐리어 기판(140)은, 예를 들어, IC(100)로부터 캐리어 기판(140)을 본딩 해제하기 위한 목적의 레이저 광의 인가를 보조하기 위해 투명할 수 있다. 또한, 캐리어 기판(140)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 캐리어 기판(140)에 대한 다른 적절한 재료, 구성, 및 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 그 박화 이후의 도 10의 IC(100)의 단면도인 도 11에서와 같이 계속될 수 있다. IC(100)는, 일부 실시예에 따라, (1) 반도체 층(102); (2) 장벽 층(114); 및/또는 (3) 시드 층(116')의 임의의 원치 않는 부분을 제거하기 위해 박화를 겪을 수 있다. 이 목적을 위해, 본 개시내용에 비추어 명백한 바와 같이, IC(100)는, 예를 들어, 연삭 프로세스; 화학적-기계적 평탄화(CMP) 프로세스; (예를 들어, 플라즈마 에칭 및/또는 벌크 실리콘 에칭제를 이용한) 에칭-및-세정 프로세스; 및/또는 기타 임의의 적절한 평탄화/연마 프로세스를 겪을 수 있다. 일부 경우에, 박화 이후에, TBV(101)의 상호접속(118)은 IC(100)의 표면에서 노출되어, 원한다면, 추가 처리를 위해 TBV(101)의 노출된 단부를 드러낼 수 있다. 또한, 박화 이후에, IC(100)는, 예를 들어, 반도체 층(102)의 표면으로부터 (상호접속(118)을 형성할 수 있는) 임의의 구리(Cu) 또는 기타의 전도성 금속을 제거하기 위해 하나 이상의 세정 프로세스를 겪을 수 있다. 일부 실시예에 따르면, 이것은 반도체 층(102)을 통한 하나 이상의 프론트엔드 층(104)으로의 금속 확산을 방지하거나 기타의 방식으로 감소시키는 것을 도울 수 있다. 일부 사례에서, 이것은 트랜지스터 장치 성능 열화를 최소화하거나 기타의 방식으로 감소시키는 것을 도울 수 있다. IC(100)를 박화하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 유전체 층(142)과 레지스트 층(144)을 형성한 이후의 도 11의 IC(100)의 단면도인 도 12에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 유전체 층(142)은 IC(100)의 표면 위에(예를 들어, 반도체 층(102), 장벽 층(114), 시드 층(116'), 및/또는 상호접속(118)에 의해 제공되는 토포그래피 위에) 형성될 수 있다. 유전체 층(142)은 광범위한 적절한 유전체 재료들 중 임의의 것으로부터 형성될 수 있다. 예를 들어, 일부 경우에, 유전체 층(142)은, 실리콘 질화물(Si3N4); 실리콘 탄화물(SiC); 실리콘 이산화물(SiO2); 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 경우에, 유전체 층(142)은, 일부 실시예에 따르면, 적어도 부분적으로, 트레이스 금속 및/또는 수분 오염으로부터 하부에 놓인 반도체 층(102)을 보호하는 밀폐 장벽을 제공하는 패시베이션 층으로서 역할할 수 있다. 또한, 유전체 층(142)은 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있고, 일부 경우에는, 플라즈마-강화된 CVD(PECVD) 프로세스 등의, 화학적 증착(CVD) 프로세스를 이용하여 형성될 수 있다. 유전체 층(142)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 유전체 층(142)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 유전체 층(142)은, 약 0.5-2.0㎛ 범위의(예를 들어, 약 0.5-1.25㎛, 약 1.25-2.0 ㎛, 또는 약 0.5-2.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 유전체 층(142)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 반도체 층(102), 장벽 층(114), 시드 층(116') 및/또는 상호접속(118))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 유전체 층(142)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 유전체 층(142)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 유전체 층(142)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 유전체 층(142)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 유전체 층(142) 위에) 레지스트 층(144)이 형성될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 레지스트 층(144)은, 예를 들어, 일부 실시예에 따라 레지스트 층(110)을 참조하여 앞서 설명된 예시적 레지스트 재료들 중 임의의 것으로부터 형성될 수 있다. 더 이해할 수 있는 바와 같이, 레지스트 층(144)은, 예를 들어, 일부 실시예에 따라 하드마스크 층(110)을 참조하여 앞서 설명된 예시적 기술들 중 임의의 것을 이용하여 형성(예를 들어, 퇴적, 노광, 및/또는 현상)될 수 있다. 레지스트 층(144)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 레지스트 층(144)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 레지스트 층(144)은, 약 0.3-5.0㎛ 범위의(예를 들어, 약 0.3-2.5㎛, 약 2.5-5.0 ㎛, 또는 약 0.3-5.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(144)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 유전체 층(142))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 레지스트 층(144)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 레지스트 층(144)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 레지스트 층(144)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 레지스트 층(144)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 레지스트 층(144)은 그 내부에 하나 이상의 개구(144')를 형성하도록 처리될 수 있다. 일부 실시예에 따르면, 주어진 개구(144')는 TBV(101)의 상호접속(118) 위의 위치에서 레지스트 층(144)에 형성될 수 있다. 레지스트 층(144)의 주어진 개구(144')의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 개구(144')에는, 예를 들어, 일부 경우에는, 레지스트 층(144)의 전체 두께를 횡단하는 깊이가 제공되어, 하부에 놓인 유전체 층(142)의 표면을 노출할 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 개구(144')의 폭은, 적어도 부분적으로, 유전체 층(142) 내에 형성될 수 있는 (이하에서 설명되는) 대응하는 개구(142')의 치수를 결정할 수 있다. 하나 이상의 개구(144')에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 유전체 층(142)을 패터닝한 이후의 도 12의 IC(100)의 단면도인 도 13에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 하나 이상의 개구(142')가 유전체 층(142)에 형성될 수 있다. 일부 실시예에 따르면, 유전체 층(142)은, TBV(101)의 상호접속(118) 위에 개구(142')가 형성되도록 처리될 수 있다. 여기서 설명되는 바와 같이, 이러한 구성 덕택에, 개구(142')는 일부 실시예에 따르면 상호접속(118)에 대한 전기 단자 접속을 허용할 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 개구(142')의 치수(예를 들어, 폭)는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있고, 적어도 부분적으로, 그와 연관된 레지스트 층(144)의 개구(144')의 치수(예를 들어, 폭)에 의존할 수 있다.
개구(들)(142')는, 일부 실시예에 따르면, 패터닝된(예를 들어, 하나 이상의 개구(144')로 패터닝된) 레지스트 층(144)을 마스크로서 이용하고 유전체 층(142)을 통해 에칭함으로써 형성될 수 있다. 이 목적을 위해, 개구(142')는, 일부 실시예에 따라, 이방성 건식 플라즈마 에칭 프로세스 및/또는 습식 에칭 프로세스를 이용하여 형성될 수 있다. 에칭 화학물질은, 원하는 대로 맞춤화될 수 있고, 일부 사례에서, 예를 들어, 펄스형 또는 시간-멀티플렉싱형(예를 들어, Bosch 프로세스) 에칭에서 이용될 수 있는 것일 수 있다. 유전체 층(142)이 실리콘 질화물(Si3N4)을 포함하는 일부 경우에, 예를 들어, 개구(들)(142')를 에칭하기 위해 불산(HF acid) 또는 버퍼링된 불산(예를 들어, NH4F/HF acid), 또는 뜨거운 인산(H3PO4 acid)을 이용하는 습식 에칭 화학물질을 이용할 수 있다. 일부 사례에서, 예를 들어, 하부에 놓인 상호접속(118)에 도달할 때, 유전체 층(142)의 에칭을 중단하는 것이 바람직할 수 있다. 유전체 층(142)에서 주어진 개구(142')를 형성하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 임의의 잔여 패터닝된 레지스트 층(144)을 제거하고 장벽/접착 층(146), 하나 이상의 재분배 층(RDL)(148), 유전체 층(150), 및 표면 마무리 층(152)을 형성한 이후의 도 13의 IC(100)의 단면도인 도 14에서와 같이 계속될 수 있다. 알 수 있는 바와 같이, 임의의 잔여 레지스트 층(144)은 IC(100)로부터 제거될 수 있다. 또한, 일부 경우에, IC(100)의 표면으로부터 임의의 잔여 에칭 폴리머 및/또는 잔여물을 제거하기 위해 하나 이상의 추가적인 세정이 있을 수 있다. 레지스트 층(144)의, 있다면, 나머지를 제거하기 위한 다른 적절한 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 패터닝된 유전체 층(142) 위에) 장벽/접착 층(146)이 형성될 수 있다. 장벽/접착 층(146)은 임의의 적절한 장벽/접착 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 장벽/접착 층(146)은, 티타늄(Ti); 탄탈(Ta); 티타늄 질화물(TiN); 탄탈 질화물(TaN); 티타늄-텅스텐(Ti-W) 합금; 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 또한, 장벽/접착 층(146)은, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있고, 일부 실시예에 따르면, 물리적 증착(PVD) 프로세스를 이용하여 형성될 수 있다. 장벽/접착 층(146)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 장벽/접착 층(146)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 장벽/접착 층(146)은, 약 250-1000 Å 범위의(예를 들어, 약 250-500 Å, 약 500-750 Å, 약 750-1000 Å, 또는 약 250-1000 Å 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 장벽/접착 층(146)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 패터닝된 유전체 층(142))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 장벽/접착 층(146)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 장벽/접착 층(146)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 장벽/접착 층(146)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 장벽/접착 층(146)을 위한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 14로부터 알 수 있는 바와 같이, IC(100)의 표면 위에(예를 들어, 장벽/접착 층(146) 위에) 하나 이상의 재분배 층(RDL)(148)이 형성될 수 있다. RDL(148)은 임의의 적절한 전기 전도성 금속(또는 이러한 재료들의 조합)으로부터 형성될 수 있다. 예를 들어, 일부 경우에, RDL(148)은, 구리(Cu); 알루미늄(Al); 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 또한, RDL(148)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100) 위에 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, RDL(148)은 플레이트-스루 레지스트(plate-through resist) 및/또는 준-첨가적 프로세스 흐름을 이용하여 형성될 수 있다. 주어진 RDL(148)을 형성하기 위한 다른 적절한 재료와 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 주어진 RDL(148)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 하나 이상의 RDL(148)은, 약 1.0-10.0㎛ 범위의(예를 들어, 약 1.0-5.0㎛, 약 5.0-10.0 ㎛, 또는 약 1.0-10.0㎛ 범위 내의 기타 임의의 하부-범위) 높이를 가질 수 있다. 일부 경우에, 주어진 RDL(148)은, 유전체 층(142)에 형성된 주어진 개구(142') 위에 존재하며 그로부터 연장되는 비아 타입 또는 다른 상호접속 구조물을 포함할 수 있다. 하나 이상의 RDL(148)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
도 14로부터 더 알 수 있는 바와 같이, 유전체 층(150)이 IC(100)의 표면 위에(예를 들어, 하나 이상의 RDL(148) 및/또는 유전체 층(142) 위에) 형성될 수 있다. 일부 실시예에 따르면, 유전체 층(150)은, 적어도 부분적으로, 하나 이상의 하부에 놓인 RDL(148)을 보호하는 밀폐 장벽을 제공하는 패시베이션 층(예를 들어, 원격-백엔드 패시베이션 층)으로서 역할할 수 있다. 이 목적을 위해, 유전체 층(150)은 임의의 광범위한 기술을 이용하여 임의의 적절한 유전체 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 유전체 층(150)은, 실리콘 질화물(Si3N4); 실리콘 탄화물(SiC); 및/또는 그의 임의의 하나 이상의 조합으로부터 형성될 수 있다. 일부 경우에, 유전체 층(150)은 활성 다이의 배면측을 또 다른(예를 들어, 상위) 다이에 접속하는 범프 구조물에 대해 또는 로직/메모리 인터페이스에 대한 유전체 층으로서 역할하도록 구성될 수 있다. 일부 실시예들에 따르면, 유전체 층(150)은 화학적 증착(CVD) 프로세스, 예로서 플라즈마 강화 CVD(PECVD)를 이용하여 형성될 수 있다. 유전체 층(150)을 형성하기 위한 다른 적절한 재료 및 기술은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 유전체 층(150)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 유전체 층(150)은, 약 0.5-2.0㎛ 범위의(예를 들어, 약 0.5-1.25㎛, 약 1.25-2.0 ㎛, 또는 약 0.5-2.0㎛ 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 유전체 층(150)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, RDL(148) 및/또는 유전체 층(142))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 유전체 층(150)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 유전체 층(150)에는 이러한 토포그래피 위에 불균일하거나 기타의 방식으로 변동하는 두께가 제공될 수 있다. 예를 들어, 일부 경우에 유전체 층(150)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 유전체 층(150)에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
일부 실시예에 따르면, 유전체 층(150)은 그 내부의 하나 이상의 개구(150')(예를 들어, 랜딩 패드 개구)와 함께 패터닝될 수 있다. 일부 실시예에 따르면, 개구(150')는 TBV(101)의 상호접속(118)과 연관된 RDL(148) 위의 위치에서 유전체 층(150)에 형성될 수 있다. 유전체 층(150)의 주어진 개구(150')의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 개구(150')에는, 예를 들어, 일부 경우에는, 유전체 층(150)의 전체 두께를 횡단하는 깊이가 제공되어, 하부에 놓인 RDL(148)의 표면을 노출할 수 있다. 하나 이상의 개구(150')에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 도 14로부터 알 수 있는 바와 같이, 표면 마무리 층(152)이 IC(100)의 표면 위에(예를 들어, RDL(148) 위의 주어진 개구(150') 내에 및/또는 유전체 층(150)의 일부 위에) 형성될 수 있다. 일부 실시예에 따르면, 표면 마무리 층(152)은 솔더-호환될 수 있고 (1) 범프 부분(152a); 및 (2) 캡핑 필름 부분(152b)을 포함할 수 있다. 일부 실시예에 따르면, 주어진 범프 부분(152a)은, 적어도 부분적으로, 유전체 층(150)에 형성된 개구(150') 내에 존재할 수 있고 하부에 놓인 RDL(148)과 물리적으로 접촉할 수 있다. 주어진 범프 부분(152a)은, 일부 실시예에 따르면, 그 위에 형성된 캡핑 필름 부분(152b)을 가질 수 있다.
표면 마무리 층(152)은 광범위한 적절한 재료들 중 임의의 재료로부터 및 임의의 적절한 기술 또는 기술들의 조합을 이용하여 형성될 수 있다. 예를 들어, 일부 실시예에 따르면, 표면 마무리 층(152)(예를 들어, 범프 부분(152a) 및/또는 캡핑 필름 부분(152b))을 형성하기 위한 일부 예시의 적절한 재료 및 연관된 기술들을 열거하는 이하의 표 1을 고려해 보자.
Figure 112016080218617-pct00001
그러나, 본 개시내용은 표면 마무리 층(152)을 형성하기 위한 이들 예시적 조성 및 기술들로 제한되지 않으며, 더 일반적 의미로서, 표면 마무리 층(152)은, 예를 들어, 주어진 타겟 응용이나 최종 이용에 대해 어느 칩-대-칩 솔더 재료(들) 및/또는 칩-대-칩 부착 방법이 채용되는지에 따라 맞춤화될 수 있다는 점에 유의해야 한다. 표면 마무리 층(152)을 형성하기 위한 다른 적절한 재료 및/또는 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
또한, 표면 마무리 층(152)의 치수는 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 예를 들어, 일부 실시예에서, 표면 마무리 층(152)의 범프 부분(152a)은, 약 2.0-4.0㎛ 범위의(예를 들어, 약 2.0-3.0㎛, 약 3.0-4.0 ㎛, 또는 약 2.0-4.0㎛ 범위 내의 기타 임의의 하부-범위) 두께(예를 들어, 높이)를 가질 수 있다. 일부 경우에, 이웃하는 범프 부분(152a)은, 약 30-400 ㎛ 범위의(예를 들어, 약 30-120 ㎛, 약 120-210 ㎛, 또는 약 210-300 ㎛, 약 300-400 ㎛, 또는 약 30-400 ㎛ 범위 내의 기타 임의의 하부-범위) 거리에 의해 분리될 수 있다. 일부 실시예에서, 표면 마무리 층(152)의 캡핑 필름 부분(152b)은, 약 50-200 nm 범위의(예를 들어, 약 50-100 nm, 약 100-150 nm, 약 150-200 nm, 또는 약 50-200 nm 범위 내의 기타 임의의 하부-범위) 두께를 가질 수 있다. 일부 사례에서, 표면 마무리 층(152)의 캡핑 필름 부분(152b)은, 예를 들어, IC(100)의 임의의 하부에 놓인 층들(예를 들어, 범프 층(152a) 및/또는 유전체 층(150))에 의해 제공된 토포그래피 위에 실질적으로 균일한 두께를 가질 수 있다. 일부 사례에서, 표면 마무리 층(152)의 캡핑 필름 부분(152b)은 이러한 토포그래피 위에 실질적으로 컨포멀 층으로서 제공될 수 있다. 일부 다른 사례에서, 표면 마무리 층(152)의 캡핑 필름 부분(152b)은 이러한 토포그래피 위에 불균일하거나 또는 기타의 방식으로 변동하는 두께로 제공될 수 있다. 예를 들어, 일부 경우에 표면 마무리 층(152)의 캡핑 필름 부분(152b)의 제1 부분은 제1 범위 내의 두께를 가질 수 있는 반면 그 제2 부분은 제2의 상이한 범위 내의 두께를 가진다. 표면 마무리 층(152)(범프 부분(152a); 캡핑 필름 부분(152b))에 대한 다른 적절한 치수는 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
그러나, 본 개시내용은 IC(100)에 표면 마무리 층(152)을 제공하는 것으로만 제한되지 않는다는 점에 유의해야 한다. 예를 들어, 일부 다른 실시예에 따르면, 하나 이상의 플립-칩 범프(예를 들어, 제어된 컬랩스 칩 접속(collapse chip connection) 또는 C4)가 선택사항으로서 표면 마무리 층(152) 대신에 IC(100) 위에 제공될 수 있다. 이용될 때, 주어진 플립-칩 범프는 임의의 적절한 전기 전도성 재료(또는 이러한 재료들의 조합)로부터 형성될 수 있다. 예를 들어, 일부 경우에, 주어진 플립-칩 범프는 주석(Sn); 구리(Cu); 인듐(In); 금(Au); 납-주석(Pb-Sn) 합금; 주석-은(Sn-Ag) 합금; 주석-은-구리(Sn-Ag-Cu) 합금; 주석-구리(Sn-Cu) 합금; 및/또는 이들 중 임의의 하나 이상의 조합으로부터 형성될 수 있다. 또한, 본 개시내용에 비추어 이해하는 바와 같이, 주어진 플립-칩 범프는, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술(예를 들어, 스크린-프린팅 프로세스 및/또는 전기도금 프로세스)을 이용하여 형성될 수 있다. 또한, 주어진 플립-칩 범프의 치수는, 주어진 타겟 응용이나 최종 이용에 대해 원하는 대로 맞춤화될 수 있다. 주어진 플립-칩 범프를 형성하기 위한 다른 적절한 재료, 구성, 및 기술들은 주어진 응용에 의존할 것이며 본 개시내용에 비추어 명백할 것이다.
프로세스는, 본 개시내용의 실시예에 따른, 캐리어 기판(140)을 본딩 해제한 이후의 도 14의 IC(100)의 단면도인 도 15에서와 같이 계속될 수 있다. 캐리어 기판(140)은, 통상적으로 행해지는 바와 같이, 임의의 적절한 기술을 이용하여 IC(100)으로부터 본딩 해제될 수 있다. 본 개시내용에 비추어 이해하는 바와 같이, 주어진 본딩 해제 기술의 선택은, 적어도 부분적으로, 이용되는 접착 층(138)의 유형(예를 들어, 용매-릴리스, 레이저-릴리스, 및/또는 열-릴리스)에 의존할 수 있다. 캐리어 기판(140)을 본딩 해제한 후에, IC(100)는, 원한다면, 다운스트림 이용 및/또는 추가 처리에 이용가능할 수 있다. 예를 들어, 일부 실시예에 따르면, IC(100)는 추가 층 및/또는 컴포넌트가 채워질 수 있는 구조물을 제공할 수 있다.
개시된 기술들은, 일부 실시예에 따르면, 임의의 다양한 전기 접속들을 구성되는 하나 이상의 스루 바디 비아(TBV)(101)를 반도체 층(102) 내에 제공하는 데 사용될 수 있다. 예로서, 일부 실시예들에서, TBV(101)의 상호접속(118)은 RDL(148)과 전기적으로 접속될 수 있다. 일부 다른 실시예들에서, TBV(101)의 상호접속(118)은 백엔드 층(134)과 전기적으로 접속될 수 있다. 일부 실시예들에서, TBV(101)의 상호접속(118)은 2개 이상의 위치에서 백엔드 층(134)과 전기적으로 접속될 수 있다. 일부 다른 실시예들에서, TBV(101)의 상호접속(118)은 2개 이상의 위치에서 RDL(148)과 전기적으로 접속될 수 있다. 일부 또 다른 실시예들에서, TBV(101)의 상호접속(118)은 백엔드 층(134)은 물론 RDL(148)과도 전기적으로 접속될 수 있다. 본 개시 내용에 비추어 다수의 구성 및 조합이 명백할 것이다.
예시적 시스템
도 16은 예시적 실시예에 따른 개시된 기술을 이용하여 형성된 집적 회로 구조물 또는 장치들로 구현된 컴퓨팅 시스템(1000)을 나타낸다. 알 수 있는 바와 같이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 하우징한다. 마더보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이것으로 제한되지 않는 다수의 컴포넌트를 포함하며, 그 각각은 물리적으로 및 전기적으로 마더보드(1002)에 결합되거나, 그 내부에 기타의 방식으로 통합될 수 있다. 이해하는 바와 같이, 마더보드(1002)는, 예를 들어, 메인보드, 메인보드에 탑재된 도터보드, 또는 시스템(1000)의 유일한 보드 등, 임의의 인쇄 회로 기판일 수 있다. 그 응용에 따라, 컴퓨팅 시스템(1000)은, 마더보드(1002)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 처리기, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, (하드 디스크 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 장치를 포함할 수 있지만, 이것으로 제한되는 것은 아니다. 컴퓨팅 시스템(1000)에 포함된 컴포넌트들 중 임의의 것은 예시적 실시예에 따른 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 장치들을 포함할 수 있다. 일부 실시예들에서, 복수의 기능이 하나 이상의 칩에 통합될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 기타의 방식으로 여기에 통합될 수 있다는 점에 유의한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로의 및 컴퓨팅 시스템(1000)으로부터의 데이터의 전송을 위한 무선 통신을 가능케 한다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 기술하는데 이용될 수 있다. 이 용어는 연관된 장치가 어떠한 유선도 포함하지 않는다는 것을 암시하는 것은 아니지만, 일부 실시예들에서는 아닐 수도 있다. 통신 칩(1006)은, Wi-Fi(IEEE 802.11군), WiMAX(IEEE 802.16군), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, 그 파생물뿐만 아니라 3G, 4G, 5G, 및 그 이상으로 표기된 기타 임의의 무선 프로토콜을 포함하지만 이들로 제한되지 않는 다수의 무선 표준이나 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 시스템(1000)은 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 Bluetooth 등의 더 단거리의 무선 통신에 전용되고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등의 더 긴 거리의 무선 통신에 전용될 수도 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 팩키징된 집적 회로 다이를 포함한다. 일부 실시예에서, 프로세서의 집적 회로 다이는, 여기서 다양하게 설명되는 바와 같이, 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 장치들로 구현된 온보드 회로를 포함한다. 용어 "프로세서"란, 레지스터 및/또는 메모리로부터의 전자적 데이터를 처리하여 그 전자적 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 장치 또는 장치의 일부를 말한다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 팩키징된 집적 회로 다이를 포함할 수 있다. 일부 이러한 예시적 실시예에 따르면, 통신 칩의 집적 회로 다이는 여기서 설명된 개시된 기술을 이용하여 형성된 하나 이상의 트랜지스터 구조물 또는 장치들을 포함한다. 본 개시내용에 비추어 이해하겠지만, (예를 들어, 별개의 통신 칩을 갖는 것이 아니라, 프로세서(1004) 내에 임의의 칩(1006)의 기능이 통합되는 경우) 멀티-표준 무선 기능이 프로세서(1004) 내에 직접 통합될 수도 있다는 점에 유의한다. 또한 프로세서(1004)는 이러한 무선 기능을 갖는 칩셋일 수도 있다는 점에 유의한다. 요약하면, 임의 개수의 프로세서(1004) 및/또는 통신 칩(1006)이 이용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋은 그 내부에 통합된 복수의 기능을 가질 수 있다.
다양한 구현에서, 컴퓨팅 장치(1000)는, 랩탑, 넷북, 노트북, 스마트폰, 태블릿, 개인 디지털 보조도구(PDA), 울트라-모바일 PC, 모바일 전화, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋탑 박스, 오락 제어 유닛, 디지털 카메라, 휴대형 음악 재생기, 디지털 비디오 레코더, 또는, 여기서 다양하게 설명되는 바와 같은, 개시된 기술을 이용하여 형성된 하나 이상의 집적 회로 구조물 또는 장치들을 채용하거나 데이터를 처리하는 기타 임의의 전자 장치일 수 있다.
추가적인 예시적 실시예들
이하의 예들은, 추가 실시예에 속하며, 이로부터 수많은 치환과 구성이 명백할 것이다.
예 1은 반도체 층; 및 반도체 층 내에 형성된 스루 바디 비아(TBV)를 포함하고, TBV는 전기 도전성 상호접속; 및 상호접속과 반도체 층 사이에 배치된 폴리머 기반 장벽 층을 포함하는 집적 회로이다.
예 2는 예 1 및 예 3-18 중 어느 한 예의 내용을 포함하고, 반도체 층은 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함한다.
예 3은 예 1-2 및 4-18 중 어느 한 예의 내용을 포함하고, TBV는 반도체 층을 통해 그의 상면으로부터 그의 대향 하면으로 연장한다.
예 4는 예 1-3 및 5-18 중 어느 한 예의 내용을 포함하고, 상호접속은 구리(Cu), 니켈(Ni), 코발트(Co) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함한다.
예 5는 예 1-4 및 6-18 중 어느 한 예의 내용을 포함하고, 상호접속과 폴리머 기반 장벽 층 사이에 배치된 전기 도전성 시드 층을 더 포함한다.
예 6은 예 5의 내용을 포함하고, 시드 층은 구리(Cu), 은(Ag) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함한다.
예 7은 예 5의 내용을 포함하고, 시드 층 및 상호접속은 상이한 재료 조성을 갖는다.
예 8은 예 5의 내용을 포함하고, 시드 층은 폴리머 기반 장벽 층에 대해 컨포멀하다.
예 9는 예 1-8 및 10-18 중 어느 한 예의 내용을 포함하고, 폴리머 기반 장벽 층은 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB), 폴리프로필렌 카보네이트(PPC) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함한다.
예 10은 예 1-9 및 11-18 중 어느 한 예의 내용을 포함하고, 반도체 층의 표면 위에 형성된 프론트엔드 트랜지스터 층을 더 포함한다.
예 11은 예 1-10 및 12-18 중 어느 한 예의 내용을 포함하고, 반도체 층의 표면 위에 형성된 금속 재분배 층(RDL)을 더 포함하고, RDL은 TBV와 전기적으로 접촉한다.
예 12는 예 1-11 및 13-18 중 어느 한 예의 내용을 포함하고, 반도체 층의 표면 위에 형성된 백엔드 층을 더 포함하고, 백엔드 층은 TBV와 전기적으로 접촉한다.
예 13은 예 12의 내용을 포함하고, 백엔드 층은 와이어링 층, 패시베이션 층 및/또는 금속 재분배 층(RDL) 중 적어도 하나를 포함한다.
예 14는 예 12의 내용을 포함하고, 백엔드 층은 랜덤 액세스 메모리 장치를 포함한다.
예 15는 예 12의 내용을 포함하고, 백엔드 층 위에 형성된 표면 마무리 층을 더 포함한다.
예 16은 예 12의 내용을 포함하고, 백엔드 층 위에 형성된 금속 범프 층을 더 포함한다.
예 17은 예 16의 내용을 포함하고, 금속 범프 층은 납-주석(Pb-Sn) 솔더, 주석-은(Sn-Ag) 솔더, 주석-구리(Sn-Cu) 솔더, 금(Au), 구리(Cu) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함한다.
예 18은 예 1-17 중 어느 한 예의 내용을 포함하고, 상기 집적 회로의 표면에 본딩된 캐리어 기판을 더 포함한다.
예 19는 반도체 층 내에 스루 바디 비아(TBV)를 형성하는 방법이며, 방법은 반도체 층 내에 폴리머 기반 장벽 층을 형성하는 단계; 폴리머 기반 장벽 층에 의해 구획된(bounded) 내부 영역 내에 전기 도전성 시드 층을 형성하는 단계; 및 시드 층에 의해 구획된 내부 영역 내에 전기 도전성 상호접속을 형성하는 단계를 포함한다.
예 20은 예 19 및 21-32 중 어느 한 예의 내용을 포함하고, 반도체 층 내에 폴리머 기반 장벽 층을 형성하는 단계는 반도체 층 내에 형성된 피처 내에 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB), 폴리프로필렌 카보네이트(PPC) 및/또는 이들의 하나 이상의 조합 중 적어도 하나의 층을 퇴적하는 단계; 및 결과적인 층을 패터닝하여 피처의 하나 이상의 측벽만을 커버하는 단계를 포함한다.
예 21은 예 20의 내용을 포함하고, 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB), 폴리프로필렌 카보네이트(PPC) 및/또는 이들의 하나 이상의 조합 중 적어도 하나의 층을 퇴적하는 단계는 기상 퇴적 프로세스 및/또는 스핀-온 퇴적 프로세스 중 적어도 하나를 포함한다.
예 22는 예 20의 내용을 포함하고, 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB), 폴리프로필렌 카보네이트(PPC) 및/또는 이들의 하나 이상의 조합 중 적어도 하나의 층을 패터닝하는 단계는 산소(O2) 기반 플라즈마 에치 프로세스를 포함한다.
예 23은 예 19-22 및 24-32 중 어느 한 예의 내용을 포함하고, 폴리머 기반 장벽 층에 의해 구획된 내부 영역 내에 전기 도전성 시드 층을 형성하는 단계는 폴리머 기반 장벽 층 위에 전기 도전성 잉크를 퇴적하는 단계; 및 잉크를 경화하여 시드 층을 형성하는 단계를 포함한다.
예 24는 예 23의 내용을 포함하고, 전기 도전성 잉크는 구리(Cu), 은(Ag) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함한다.
예 25는 예 23의 내용을 포함하고, 전기 도전성 잉크는 나노 입자 기반 제제 및/또는 금속 착물 기반 제제 중 적어도 하나를 포함한다.
예 26은 예 23의 내용을 포함하고, 전기 도전성 잉크를 경화하여 전기 도전성 시드 층을 형성하는 단계는 질소(N2)의 주변 환경에서 수행된다.
예 27은 예 19-26 및 28-32 중 어느 한 예의 내용을 포함하고, 반도체 층 위에 프론트엔드 트랜지스터 층을 형성하는 단계를 더 포함한다.
예 28은 예 19-27 및 29-32 중 어느 한 예의 내용을 포함하고, 반도체 층, 폴리머 장벽 층, 전기 도전성 시드 층 및 상호접속 위에 백엔드 층을 형성하는 단계를 더 포함하고, 백엔드 층은 상호접속과 전기적으로 접촉한다.
예 29는 예 28의 내용을 포함하고, 백엔드 층에 캐리어 기판을 본딩하는 단계를 더 포함한다.
예 30은 예 19-29 및 31-32 중 어느 한 예의 내용을 포함하고, 상호접속을 재분배 층(RDL)과 전기적으로 결합하는 단계를 더 포함한다.
예 31은 예 30의 내용을 포함하고, RDL 위에 표면 마무리 층을 형성하는 단계를 더 포함한다.
예 32는 예 19-31 중 어느 한 예의 내용을 포함하는 방법을 이용하여 형성된 집적 회로이다.
예 33은 제1 반도체 다이; 및 제2 반도체 다이를 포함하고, 제2 반도체 다이는 제2 반도체 다이 내에 형성된 스루 바디 비아(TBV)에 의해 제1 반도체 다이와 전기적으로 결합되고, TBV는 제2 반도체 다이를 통해 그의 상면으로부터 그의 대향 하면으로 연장하는 전기 도전성 비아; 및 비아와 제2 반도체 다이 사이에 배치된 장벽 층을 포함하고, 장벽 층은 폴리이미드, 파릴렌, 벤조사이클로부텐(BCB), 폴리프로필렌 카보네이트(PPC) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함하는 집적 회로이다.
예 34는 예 33 및 35-39 중 어느 한 예의 내용을 포함하고, 제2 반도체 다이는 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함한다.
예 35는 예 33-34 및 36-39 중 어느 한 예의 내용을 포함하고, 비아는 구리(Cu), 니켈(Ni), 코발트(Co) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함한다.
예 36은 예 33-35 및 37-39 중 어느 한 예의 내용을 포함하고, 비아와 장벽 층 사이에 배치된 전기 도전성 시드 층을 더 포함하고, 시드 층은 장벽 층에 대해 컨포멀하다.
예 37은 예 36의 내용을 포함하고, 전기 도전성 시드 층은 구리(Cu), 은(Ag) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함한다.
예 38은 예 36의 내용을 포함하고, 전기 도전성 시드 층 및 비아는 상이한 재료 조성을 갖는다.
예 39는 예 33-38 중 어느 한 예의 내용을 포함하고, TBV는 재분배 층(RDL) 및/또는 백엔드 층 중 적어도 하나와 전기적으로 결합된다.
예시적 실시예들의 상기 설명은 예시와 설명의 목적을 위해 제공되었다. 이 설명은 본 개시내용을 포괄적이나, 본 개시 내용을 개시된 그 형태만으로 제한하는 것을 의도하지 않는다. 본 개시내용에 비추어 많은 변경과 변형이 가능하다. 본 개시내용의 범위는 이 상세한 설명에 의해 제한되는 것이 아니라 첨부된 청구범위에 의해 제한되는 것을 의도한다. 본원에 대해 우선권을 주장하는 미래의 출원은 개시된 발명을 상이한 방식으로 청구할 수 있고, 일반적으로 여기서 다양하게 개시되거나 다른 방식으로 예증된 바와 같은 임의 세트의 하나 이상의 제한을 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    기본적으로 반도체 재료로 구성되는 반도체 층; 및
    상기 반도체 층 내에 형성된 스루 바디 비아(through-body via; TBV)
    를 포함하고, 상기 TBV는
    기본적으로 하나 이상의 금속 재료로 구성되는 전기 도전성 상호접속; 및
    상기 전기 도전성 상호접속과 상기 반도체 층 사이에 벤조사이클로부텐(BCB), 폴리프로필렌 카보네이트(PPC), 또는 이들의 조합으로 구성되는 폴리머 기반 장벽 층 - 상기 전기 도전성 상호접속은 전기 도전성 시드 층 및 상호접속 층을 포함하고, 상기 상호접속 층 및 상기 폴리머 기반 장벽 사이에 상기 전기 도전성 시드 층이 있고, 상기 전기 도전성 시드 층은 상기 상호접속 층 및 상기 폴리머 기반 장벽 층 사이의 경화된 전기 도전성 잉크 층에 의해 형성됨 -
    을 포함하는 집적 회로.
  2. 제1항에 있어서,
    상기 반도체 층은 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함하고, 상기 상호접속은 구리(Cu), 니켈(Ni), 코발트(Co) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함하는 집적 회로.
  3. 제1항에 있어서,
    상기 경화된 전기 도전성 잉크 층은 구리(Cu), 은(Ag) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함하는 집적 회로.
  4. 제3항에 있어서,
    상기 시드 층 및 상기 상호접속은 상이한 재료 조성을 갖는 집적 회로.
  5. 제3항에 있어서,
    상기 시드 층은 상기 폴리머 기반 장벽 층에 대해 컨포멀(conformal)한 집적 회로.
  6. 제1항에 있어서,
    상기 반도체 층의 표면 위에 형성된 프론트엔드(front-end) 트랜지스터 층;
    상기 반도체 층의 표면 위에 형성된 금속 재분배 층(redistribution layer; RDL) - 상기 RDL은 상기 TBV와 전기적으로 접촉함 -;
    상기 반도체 층의 표면 위에 형성된 백엔드(back-end) 층 중 적어도 하나를 더 포함하고, 상기 백엔드 층은 상기 TBV와 전기적으로 접촉하는 집적 회로.
  7. 제1항에 있어서,
    상기 집적 회로의 표면에 본딩된 캐리어 기판을 더 포함하는 집적 회로.
  8. 기본적으로 반도체 재료로 구성되는 반도체 층 내에 스루 바디 비아(TBV)를 형성하는 방법으로서,
    상기 반도체 층에 형성된 피처 내에 벤조사이클로부텐(BCB), 폴리프로필렌 카보네이트(PPC), 또는 이들의 조합으로 구성되는 폴리머 기반 장벽 층을 형성하는 단계;
    상기 폴리머 기반 장벽 층에 의해 구획된(bounded) 내부 영역 내에 전기 도전성 시드 층을 형성하는 단계; 및
    상기 시드 층에 의해 구획된 내부 영역 내에 전기 도전성 상호접속을 형성하여 하나 이상의 폴리머 재료가 상기 반도체 재료에 직접 접촉하고, 상기 하나 이상의 폴리머 재료는 상기 전기 도전성 시드 층과도 직접 접촉하는 단계
    를 포함하고,
    상기 폴리머 기반 장벽 층에 의해 구획된 상기 내부 영역 내에 상기 전기 도전성 시드 층을 형성하는 단계는:
    상기 폴리머 기반 장벽 층에 직접 전기 도전성 잉크를 도포한 후 인시투(in situ) 경화하는 단계; 및
    상기 잉크를 경화하여 상기 시드층을 형성하는 단계
    를 포함하는 방법.
  9. 제8항에 있어서,
    상기 반도체 층 내에 상기 폴리머 기반 장벽 층을 형성하는 단계는
    상기 피처의 하나 이상의 측벽만을 커버하도록 위 결과로 생성된 상기 폴리머 기반 장벽 층을 패터닝하는 단계
    를 더 포함하는 방법.
  10. 제9항에 있어서,
    위 결과로 생성된 폴리머 기반 장벽 층을 패터닝하는 상기 단계는 산소(O2) 기반 플라즈마 에치 프로세스를 포함하는 방법.
  11. 제8항에 있어서,
    상기 전기 도전성 잉크는 구리(Cu), 은(Ag) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함하는 방법.
  12. 제11항에 있어서,
    상기 전기 도전성 잉크는 나노 입자 기반 제제(nanoparticle-based formulation) 및/또는 금속 착물 기반 제제(metal complex-based formulation) 중 적어도 하나를 포함하는 방법.
  13. 제11항에 있어서,
    상기 전기 도전성 잉크를 경화하여 전기 도전성 시드 층을 형성하는 단계는 질소(N2)인 주변 환경에서 수행되는 방법.
  14. 제8항의 방법을 이용하여 형성된 집적 회로.
  15. 집적 회로로서,
    제1 반도체 다이; 및
    기본적으로 반도체 재료로 구성되는 제2 반도체 다이
    를 포함하고,
    상기 제2 반도체 다이는 상기 제2 반도체 다이 내에 형성된 스루 바디 비아(TBV)에 의해 상기 제1 반도체 다이와 전기적으로 결합되고,
    상기 TBV는
    기본적으로 하나 이상의 금속 재료로 구성되고 상기 제2 반도체 다이를 통해 상면으로부터 대향 하면으로 연장하는 전기 도전성 비아; 및
    상기 전기 도전성 비아와 상기 제2 반도체 다이 사이의 장벽 층 - 상기 전기 도전성 비아는 전기 도전성 시드 층 및 비아 층을 포함하고, 상기 비아 층과 상기 장벽 층 사이에 상기 전기 도전성 시드 층이 있음 -
    을 포함하고,
    상기 장벽 층은 벤조사이클로부텐(BCB), 폴리프로필렌 카보네이트(PPC) 또는 이들의 조합으로 구성되고, 상기 전기 도전성 시드 층은 상기 비아 층 및 상기 장벽 층 사이의 경화된 전기 도전성 잉크 층에 의해 형성되는, 집적 회로.
  16. 제15항에 있어서,
    상기 제2 반도체 다이는 실리콘(Si) 및/또는 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함하고, 상기 비아는 구리(Cu), 니켈(Ni), 코발트(Co) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함하는 집적 회로.
  17. 제15항에 있어서,
    상기 경화된 전기 도전성 잉크 층은 구리(Cu), 은(Ag) 및/또는 이들의 하나 이상의 조합 중 적어도 하나를 포함하는 집적 회로.
  18. 제17항에 있어서,
    상기 전기 도전성 시드 층 및 상기 비아는 상이한 재료 조성을 갖는 집적 회로.
  19. 제15항에 있어서,
    상기 TBV는 재분배 층(RDL) 및/또는 백엔드 층 중 적어도 하나와 전기적으로 결합되는 집적 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102353651B1 (ko) 2014-03-24 2022-01-21 인텔 코포레이션 반도체 다이 내에 스루 바디 비아 및 스루 바디 비아를 포함하는 집적회로를 형성하는 방법
EP3178162A4 (en) 2014-08-07 2018-04-04 Intel Corporation Method and apparatus for forming backside die planar devices and saw filter
FR3037720A1 (fr) 2015-06-19 2016-12-23 St Microelectronics Crolles 2 Sas Composant electronique et son procede de fabrication
US10903109B2 (en) * 2017-12-29 2021-01-26 Micron Technology, Inc. Methods of forming high aspect ratio openings and methods of forming high aspect ratio features
US11753736B2 (en) * 2020-11-16 2023-09-12 Raytheon Company Indium electroplating on physical vapor deposition tantalum

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800161B1 (ko) * 2006-09-30 2008-02-01 주식회사 하이닉스반도체 관통 실리콘 비아 형성방법
US20100200989A1 (en) * 2009-02-12 2010-08-12 Asm International, N.V. Liner materials and related processes for 3-d integration
US20110101532A1 (en) * 2009-11-03 2011-05-05 Infineon Technologies Ag Device fabricated using an electroplating process

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US7410884B2 (en) * 2005-11-21 2008-08-12 Intel Corporation 3D integrated circuits using thick metal for backside connections and offset bumps
US20100025848A1 (en) * 2008-08-04 2010-02-04 Infineon Technologies Ag Method of fabricating a semiconductor device and semiconductor device
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
JP5547566B2 (ja) * 2010-06-29 2014-07-16 株式会社アドバンテスト 貫通配線基板の製造方法
KR20120031811A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2012195383A (ja) 2011-03-15 2012-10-11 Ulvac Japan Ltd バリヤー膜の形成方法及びｉｃチップパッケージ
US20130062736A1 (en) * 2011-09-09 2013-03-14 Texas Instruments Incorporated Post-polymer revealing of through-substrate via tips
JP6063475B2 (ja) * 2011-12-07 2017-01-18 ジョージア・テック・リサーチ・コーポレーション パッケージングに適合する、ｍｅｍｓデバイスのウェハレベルキャッピング
DE102012201976A1 (de) * 2012-02-10 2013-08-14 Robert Bosch Gmbh Bauelement mit einer Durchkontaktierung
US20140247269A1 (en) * 2013-03-04 2014-09-04 Qualcomm Mems Technologies, Inc. High density, low loss 3-d through-glass inductor with magnetic core
US8877559B2 (en) * 2013-03-15 2014-11-04 Globalfoundries Inc. Through-silicon via with sidewall air gap
KR102353651B1 (ko) 2014-03-24 2022-01-21 인텔 코포레이션 반도체 다이 내에 스루 바디 비아 및 스루 바디 비아를 포함하는 집적회로를 형성하는 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800161B1 (ko) * 2006-09-30 2008-02-01 주식회사 하이닉스반도체 관통 실리콘 비아 형성방법
US20100200989A1 (en) * 2009-02-12 2010-08-12 Asm International, N.V. Liner materials and related processes for 3-d integration
US20110101532A1 (en) * 2009-11-03 2011-05-05 Infineon Technologies Ag Device fabricated using an electroplating process

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