KR101548786B1 - 반도체 패키지 및 반도체 패키지 제조 방법 - Google Patents

반도체 패키지 및 반도체 패키지 제조 방법 Download PDF

Info

Publication number
KR101548786B1
KR101548786B1 KR1020120058493A KR20120058493A KR101548786B1 KR 101548786 B1 KR101548786 B1 KR 101548786B1 KR 1020120058493 A KR1020120058493 A KR 1020120058493A KR 20120058493 A KR20120058493 A KR 20120058493A KR 101548786 B1 KR101548786 B1 KR 101548786B1
Authority
KR
South Korea
Prior art keywords
molding material
forming
cavity
mold
circuit layer
Prior art date
Application number
KR1020120058493A
Other languages
English (en)
Other versions
KR20130134755A (ko
Inventor
이두환
정태성
정율교
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020120058493A priority Critical patent/KR101548786B1/ko
Priority to US13/572,833 priority patent/US9087837B2/en
Priority to US14/081,697 priority patent/US8871569B2/en
Publication of KR20130134755A publication Critical patent/KR20130134755A/ko
Application granted granted Critical
Publication of KR101548786B1 publication Critical patent/KR101548786B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/54—Providing fillings in containers, e.g. gas fillings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명의 실시 예에 따른 반도체 패키지는 캐비티가 형성된 몰딩재, 상기 캐비티에 장착된 소자, 상기 캐비티 내부, 상기 몰딩재 및 상기 소자 상부에 형성된 절연재, 상기 소자 상부 및 상기 절연재에 형성되며, 접속 패드 및 비아를 포함하는 회로층, 상기 회로층 상부에 형성되며, 상기 접속 패드의 상부가 노출되도록 개구부가 형성된 솔더 레지스트층 및 상기 개구부에 형성된 솔더볼이 제공된다.

Description

반도체 패키지 및 반도체 패키지 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
고밀도 집적화와 동시에 소형화되는 반도체 소자의 기술 진보에 따라 반도체 패키지를 제조하기 위한 조립 기술도 크게 발전하고 있다. 이와 더불어 전세계적으로 휴대용 전자기기 시장이 확대되면서, 소형화 및 경량화가 급속히 추진되고 있다. 이에 따라 파인 피치(fine pitch)화, 소형화 및 박형화를 실현하기 위해 여러 가지 형태의 반도체 패키지 방법이 개발되었다.(미국 등록특허 제5879964호) 그러나 종래의 반도체 패키지는 소자에 몰드를 형성한 후, 몰드를 경화하기 위한 열처리가 수행될 수 있다. 이 때, 몰드를 경화한 후, 솔더볼과 같은 외부 접속 단자를 형성하는 단계에서 리플로우(Reflow)를 위한 열처리가 추가로 수행될 수 있다. 이와 같은 여러 번의 열처리 단계가 수행되면서, 소자와 몰드 간의 열팽창계수의 차이에 의해서 휨(Warpage) 현상이 발생할 수 있다.
본 발명은 몰딩재와 소자 간의 열팽창계수에 의해 발생하는 휨 현상을 방지할 수 있는 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
본 발명은 외부로부터 가해진 물리적 충격으로부터 소자를 보호할 수 있는 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
본 발명은 몰딩재의 하부를 연마함으로써 두께가 감소된 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
본 발명은 양면 모두에 전극이 형성된 소자를 패키지 할 수 있는 반도체 패키지 및 반도체 패키지 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 패키지는 캐비티가 형성된 몰딩재, 상기 캐비티에 장착된 소자, 상기 캐비티 내부 그리고 상기 몰딩재 및 상기 소자의 상부 및 하부 중 적어도 하나에 형성된 절연재, 상기 절연재에 형성되며, 상기 소자와 전기적으로 연결되도록 형성된 비아 및 접속 패드를 포함하는 회로층, 상기 회로층 상부에 형성되며, 상기 접속 패드의 상부가 노출되도록 개구부가 형성된 솔더 레지스트층 및 상기 개구부에 형성된 솔더볼이 제공된다.
상기 캐비티의 너비는 상기 소자의 너비보다 크게 형성될 수 있다.
상기 캐비티의 높이는 상기 소자의 높이보다 높게 형성될 수 있다.
상기 소자 하면에 도포된 접착제를 더 포함할 수 있다.
상기 몰딩재는 에폭시 수지일 수 있다.
상기 몰딩재는 필러를 포함할 수 있다.
상기 필러는 알루미나 또는 실리카 중 적어도 하나일 수 있다.
상기 소자의 하면은 상기 몰딩재 하부로 노출되도록 형성될 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 제조 방법은 상부에 캐비티 형성용 패턴을 갖는 금형을 준비하는 단계, 상기 금형 상부에 몰딩재를 형성하는 단계, 상기 몰딩재로부터 상기 금형을 제거하여 캐비티를 갖는 몰딩재를 형성하는 단계, 상기 몰딩재의 캐비티에 소자를 장착하는 단계, 상기 몰딩재 및 소자 상부에 절연재를 형성하는 단계, 상기 절연재에 비아 및 접속 패드를 포함하는 회로층을 형성하는 단계, 상기 회로층 상부에 상기 접속 패드의 상부가 노출되도록 개구부가 형성된 솔더 레지스트층을 형성하는 단계 및 상기 개구부에 솔더볼을 형성하는 단계가 제공된다.
상기 금형을 준비하는 단계에서, 상기 캐비티 형성용 패턴의 너비는 상기 소자의 너비보다 크게 형성될 수 있다.
상기 금형을 준비하는 단계에서, 상기 캐비티 형성용 패턴의 높이는 상기 소자의 높이보다 높게 형성될 수 있다.
상기 금형을 준비하는 단계에서, 상기 금형의 일측 또는 양측 상부에 피듀셜 마크(Fiducial Mark)가 더 형성될 수 있다.
상기 금형을 제거 시, 상기 피듀셜 마크가 상기 몰딩재로 전사될 수 있다.
상기 금형은 일측 또는 양측 상부에 피듀셜 마크 삽입홈용 패턴을 더 가지며, 상기 몰딩재로부터 상기 금형을 제거하여 캐비티 및 피듀셜 마크 삽입홈을 갖는 몰딩재를 형성할 수 있다.
상기 몰딩재를 형성하는 단계는, 상기 몰딩재가 상기 금형 상부에 충전될 수 있다.
상기 몰딩재를 형성하는 단계는, 상기 몰딩재에 상기 금형을 프레스(Press) 가공할 수 있다.
상기 캐비티에 소자를 장착하는 단계 이전에, 상기 캐비티 하면에 접착제를 도포하는 단계를 더 포함할 수 있다.
상기 몰딩재를 형성하는 단계 이후에, 상기 피듀셜 마크 삽입홈에 피듀셜 마크를 장착하는 단계를 더 포함할 수 있다.
상기 절연재를 형성하는 단계에서, 상기 절연재는 상기 캐비티 내부에 충전될 수 있다.
상기 회로층을 형성하는 단계는, 상기 소자의 상부의 절연재에 비아홀을 형성하는 단계, 상기 비아홀에 전도성 물질을 충전하여 상기 비아를 형성하는 단계, 및 상기 절연재 및 상기 비아 상부에 전도성 물질로 상기 접속 패드를 형성하는 단계를 포함할 수 있다.
상기 캐비티에 소자를 장착하는 단계 이후에, 상기 몰딩재 하부를 연마하는 단계를 더 포함할 수 있다.
상기 몰딩재 하부를 연마하는 단계에서, 상기 몰딩재 하부는 상기 소자가 노출되도록 연마될 수 있다.
상기 몰딩재 및 소자 상부에 절연재를 형성하는 단계 이후에, 상기 몰딩재 하부를 연마하는 단계를 더 포함할 수 있다.
상기 몰딩재 하부를 연마하는 단계에서, 상기 몰딩재 하부는 상기 소자가 노출되도록 연마될 수 있다.
상기 회로층을 형성하는 단계 이전에, 상기 몰딩재 하부에 절연재를 형성하는 단계를 더 포함할 수 있다.
상기 회로층을 형성하는 단계에서, 상기 회로층은 상기 몰딩재 하부에 형성된 상기 절연재에 형성될 수 있다.
상기 회로층은 상기 소자와 전기적으로 연결될 수 있다.
상기 회로층은 상기 몰딩재 상부 및 하부에 형성된 절연재 및 상기 몰딩재를 관통하는 관통 비아를 더 포함할 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 안되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 다르면, 소자가 몰딩재에 장착되기 전에 몰딩재를 경화함으로써, 소자와 몰딩재 간의 열팽창계수의 차이에 의해 발생하는 휨 현상을 방지할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 따르면, 캐비티가 소자 보다 크게 형성되고, 캐비티 내부에 절연재가 형성됨으로써, 외부로부터 가해진 물리적 충격으로부터 소자를 보호할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 따르면, 몰딩재의 하부를 연마함으로써, 반도체 패키지의 두께를 감소시킬 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 따르면, 양면 모두에 전극이 형성된 소자를 패키지 할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 2 내지 도 9는 본 발명의 실시 예에 따른 반도체 패키지 제조 방법을 나타낸 예시도이다.
도 10 내지 도 17은 본 발명의 실시 예에 따른 반도체 패키지 제조 방법을 나타낸 예시도이다.
도 18 내지 도 20은 본 발명의 다른 실시 예에 따른 반도체 패키지 제조 방법을 나타낸 예시도이다.
도 21 내지 도 24는 본 발명의 또 다른 실시 예에 따른 반도체 패키지 제조 방법을 나타낸 예시도이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시 예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지를 나타낸 예시도이다.
도 1을 참조하면, 반도체 패키지(100)는 몰딩재(110), 소자(120), 절연재(140), 회로층(150), 솔더 레지스트층(160) 및 외부연결수단(170)을 포함할 수 있다.
몰딩재(110)는 소자(120)가 장착되기 위한 캐비티(111)를 포함할 수 있다. 몰딩재(110)의 캐비티(111)는 장착될 소자(120)보다 크게 형성될 수 있다. 예를 들어, 캐비티(111)의 너비는 소자(120)의 너비보다 크게 형성될 수 있다. 또한, 캐비티(111)의 높이는 소자(120)의 높이보다 높게 형성될 수 있다. 몰딩재(110)는 EMC(Epoxy Molding Compound) 또는 기타 레진(Resin) 등으로 형성될 수 있다. 또한 몰딩재(110)는 EMC 또는 레진 등에 필러(Filler)를 포함할 수 있다. 필러는 실리카(SiO2), 알루미나(Al2O3), 보론나이트라이드(BN) 등과 같이 열전도성이 우수한 재료가 될 수 있다.
소자(120)는 몰딩재(110)에 형성된 캐비티(111)에 삽입되어 장착될 수 있다. 소자(120)는 회로가 형성되며, 특정 기능을 수행하는 반도체 칩 등의 전자 소자가 될 수 있다. 소자(120)가 캐비티(111)에 장착 시, 소자(120)와 몰딩재(110)와의 접착력 향상을 위해 접착제(130)가 사용될 수 있다. 접착제(130)는 소자(120)의 하면에 도포될 수 있다. 또는 접착제(130)는 소자(120)가 장착될 캐비티(111)의 상면에 도포될 수 있다. 접착제(130)는 공지된 재질로 형성될 수 있다.
절연재(140)는 몰딩재(110) 및 소자(120)의 상부에 형성될 수 있다. 또한 절연재(140)는 캐비티(111) 내부에서, 소자(120)와 캐비티(111) 내부 간의 이격 공간 사이에 형성될 수 있다. 이와 같이 형성된 절연재(140)는 몰딩재(110)의 외부로부터 가해진 물리적 충격을 완충하여 소자(120)를 보호하는 역할을 할 수 있다. 절연재(140)는 폴리이미드(Polyimide), 레진, 포토 레지스트(Photo Resist), 프리프레그 (Prepreg) 등과 같은 절연성 물질로 형성될 수 있다.
회로층(150)은 절연재(140) 내부 및 상부에 형성될 수 있다. 회로층(150)은 소자(120)와 전기적으로 연결될 수 있다. 회로층(150)은 전도성 물질로 형성될 수 있다. 회로층(150)은 비아(151) 및 접속 패드(152)를 포함할 수 있다. 비아(151)는 절연재(140) 내부에 형성될 수 있다. 접속 패드(152)는 절연재(140) 상부에 형성될 수 있다. 비아(151)는 소자(120) 및 접속 패드(152)와 전기적으로 연결될 수 있다. 접속 패드(152)는 외부 장치(미도시)와 전기적으로 연결될 수 있다. 이와 같이 형성된 회로층(150)에 의해서 몰딩재(110) 내부에 위치한 소자(120)가 외부 장치(미도시)와 전기적으로 연결될 수 있다.
솔더 레지스트층(160)은 회로층(150) 및 절연재(140) 상부에 형성될 수 있다. 솔더 레지스트층(160)은 접속 패드(152)의 상부가 노출되도록 형성된 개구부(161)를 포함할 수 있다.
외부연결수단(170)은 솔더 레지스트층(160)의 개구부(161)에 의해서 외부로 노출된 접속 패드(152) 상부에 형성될 수 있다. 외부연결수단(170)은 접속 패드(152)와 전기적으로 연결될 수 있다. 또한, 외부연결수단(170)은 표면 실장 부품과 같은 외부 장치(미도시)와 전기적으로 연결될 수 있다. 예를 들어 외부연결수단(170)은 솔더볼 등이 될 수 있다.
본 발명의 실시 예에는 도시되어 있지 않지만, 접속 패드(152) 상부에는 표면 처리층이 형성될 수 있다. 표면 처리층은 금(Au), OSP, 팔라듐(Pd) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
도 2 내지 도 9는 본 발명의 실시 예에 따른 반도체 패키지 제조 방법을 나타낸 예시도이다.
도 2를 참조하면, 금형(200)이 준비될 수 있다. 금형(200)은 소자(120)가 장착될 캐비티를 형성하기 위한 것이다. 금형(200)의 상부에는 캐비티 형성용 패턴(210)이 형성될 수 있다. 몰딩재(110)에 캐비티(111)를 형성하는 캐비티 형성용 패턴(210)은 양각으로 형성될 수 있다. 여기서, 캐비티 형성용 패턴(210)은 한 개 이상 형성될 수 있다. 캐비티 형성용 패턴(210)의 너비는 캐비티(111)에 장착될 소자(120)의 너비보다 크게 형성될 수 있다. 또한, 캐비티 형성용 패턴(210)의 높이는 캐비티(111)에 장착될 소자(120)의 높이보다 높게 형성될 수 있다. 이와 같이 금형(200)에 형성된 캐비티 형성용 패턴(210)에 의해서 몰딩재(110)에 형성될 캐비티(111)의 너비 및 높이가 소자(120)의 높이 및 너비보다 크게 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 금형(200)의 일측 또는 양측 상부에 피듀셜 마크(Fiducial Mark)(220)가 형성될 수 있다. 피듀셜 마크(220)는 소자(120)를 몰딩재(110)의 캐비티(111)에 장착할 때 정확한 위치를 판별하기 위한 기준점이 될 수 있다.
금형(200)은 플라스틱 또는 금속으로 형성될 수 있다. 또한 금형(200)은 몰딩재(110)를 경화를 위한 고온 환경에 강한 내열성을 갖는 물질로 형성될 수 있다.
도 3을 참조하면, 금형(200)에 몰딩재(110)를 형성할 수 있다. 몰딩재(110)는 금형(200) 상부에 프린팅 방식으로 형성될 수 있다. 또한, 몰딩재(110)는 시트와 같은 형태로 형성되며, 몰딩재(110)에 금형(200)이 프레스(Press)됨으로써, 도 3과 같이 형성될 수 있다.
몰딩재(110)는 EMC(Epoxy Molding Compound) 또는 기타 레진(Resin) 등으로 형성될 수 있다. 또한 몰딩재(110)는 EMC 또는 레진 등에 필러(Filler)를 포함할 수 있다. 필러는 실리카(SiO2), 알루미나(Al2O3), 보론나이트라이드(BN) 등과 같이 열전도성이 우수한 재료가 될 수 있다. 이와 같이 금형(200)에 몰딩재(110)를 형성 한 후, 경화(Cure)를 수행할 수 있다. 이와 같이, 소자(120)가 몰딩재(110)에 장착되기 전에 몰딩재(110)를 경화할 수 있다. 따라서, 종래에 몰딩재(110)에 소자(120)를 형성 한 후, 경화함으로써, 소자(120)와 몰딩재(110) 간의 열팽창계수 차이로 인해 발생하는 휨(Warpage) 현상을 방지할 수 있다.
도 4를 참조하면, 금형(200)을 몰딩재(110)로부터 제거할 수 있다. 몰딩재(110)로부터 금형(200)을 제거함으로써, 캐비티(111)를 갖는 몰딩재(110)가 형성될 수 있다. 즉, 금형(200)의 캐비티 형성용 패턴(210)이 매립되어 있던 몰딩재(110)에는 소자(120)를 장착하기 위한 캐비티(111)가 형성될 수 있다. 이때, 금형(200)의 캐비티 형성용 패턴(210)의 너비가 소자(120)의 너비보다 크게 형성되었으므로, 캐비티(111)의 너비 역시 소자(120)의 너비보다 크게 형성될 수 있다. 또한, 금형(200)의 캐비티 형성용 패턴(210)의 높이가 소자(120)의 높이보다 높게 형성되었으므로, 캐비티(111)의 높이 역시 소자(120)의 높이보다 높게 형성될 수 있다.
또한, 금형(200)이 몰딩재(110)로부터 제거될 때, 금형(200)에 형성된 피듀셜 마크(220)가 몰딩재(110)에 전사될 수 있다.
도 5를 참조하면, 몰딩재(110)에 소자(120)를 장착할 수 있다. 소자(120)는 회로가 형성되며, 특정 기능을 수행하는 반도체 칩 등의 전자 소자가 될 수 있다. 소자(120)는 몰딩재(110)에 형성된 캐비티(111)에 삽입되어 장착될 수 있다. 이때, 캐비티(111)의 너비가 소자(120)의 너비보다 크게 형성됨으로, 삽입된 소자(120)의 양측면과 캐비티(111)의 양측 내벽에 간에 이격공간이 형성될 수 있다. 또한, 캐비티(111)의 높이가 소자(120)의 높이보다 높게 형성되므로, 삽입된 소자(120)의 상면이 캐비티(111)의 상면보다 하부에 위치할 수 있다.
또한, 소자(120) 하면 또는 몰딩재(110)의 캐비티(111) 하면에 접착제(130)가 도포될 수 있다. 도포된 접착제(130)에 의해서 몰딩재(110)의 캐비티(111)에 소자(120)가 더 신뢰성 있게 고정될 수 있다.
도 6을 참조하면, 소자(120)가 장착된 몰딩재(110)에 절연재(140)를 형성할 수 있다. 절연재(140)는 캐비티(111)와 캐비티(111) 내부에 장착 소자(120)간의 이격 공간에 충전될 수 있다. 또한, 절연재(140)는 몰딩재(110)의 상부 및 소자(120)의 상부에 형성될 수 있다. 절연재(140)는 폴리이미드(Polyimide), 레진, 포토 레지스트(Photo Resist), 프리프레그 (Prepreg) 등과 같은 절연성 물질로 형성될 수 있다. 캐비티(111)가 소자(120) 보다 크게 형성되어 상호 이격 공간이 형성되며, 이 이격 공간에 절연재(140)가 충전될 수 있다. 이와 같이, 이격 공간에 형성된 절연재(140)가 외부로부터 가해진 충격을 완충하여 캐비티(111)에 장착된 소자(120)를 충격으로부터 보호하는 역할을 할 수 있다.
도 7을 참조하면, 회로층(150)이 형성될 수 있다. 회로층(150)은 소자(120)와 전기적으로 연결될 수 있다. 회로층(150)은 비아(151) 및 접속 패드(152)를 포함할 수 있다. 소자(120)의 상부가 노출되도록 절연재(140)에 비아홀을 형성할 수 있다. 비아홀은 노광, 레이저 가공, 드릴 가공 및 화학 약품에 의한 가공과 같은 일반적인 비아홀 가공 방법에 의해서 형성될 수 있다. 이때, 노출되는 소자(120)의 상부는 전기 신호가 입력 또는 출력되는 전극() 등이 될 수 있다. 비아홀을 형성 후, 비아홀을 전도성 물질로 충전하여 비아(151)를 형성할 수 있다. 또한, 절연재(140) 상부에는 비아(151)와 전기적으로 연결되는 접속 패드(152)를 형성할 수 있다. 접속 패드(152) 역시 절연성 물질로 형성될 수 있다. 비아(151) 및 접속 패드(152)는 스퍼터링(Sputtering), 무전해 도금, 전해 도금 및 페이스트 도포 등과 같은 일반적인 회로 형성 방법에 의해서 형성될 수 있다. 이와 같이 형성된 비아(151)에 의해서, 소자(120)와 접속 패드(152)가 전기적으로 연결될 수 있다.
도 8을 참조하면, 솔더 레지스트층(160) 및 외부연결수단(170)을 형성할 수 있다. 절연재(140) 및 회로층(150) 상부에 솔더 레지스트층(160)이 형성될 수 있다. 여기서 솔더 레지스트층(160)은 접속 패드(152)의 상부를 노출시키는 개구부(161)를 포함하여 형성될 수 있다. 솔더 레지스트층(160)을 형성 한 후, 개구부(161)에 의해서 노출된 접속 패드(152) 상부에 외부연결수단(170)을 형성할 수 있다. 여기서 외부연결수단(170)은 솔더볼 등이 될 수 있다.
도 9를 참조하면, 캐비티(111)에 장착된 소자(120)들 사이를 절단함으로써, 단위 레벨의 반도체 패키지(100)로 분리할 수 있다. 본 발명의 실시 예에서는 다수개의 소자(120)를 동시에 패키징하기 때문에 단위 레벨의 반도체 패키지(100)로 분리하는 공정을 포함할 수 있다. 그러나, 1개의 소자(120)를 패키징 하는 경우, 단위 레벨의 반도체 패키지(100)로 분리하는 공정은 생략될 수 있다.
도 10 내지 도 17은 본 발명의 실시 예에 따른 반도체 패키지 제조 방법을 나타낸 예시도이다.
도 10을 참조하면, 금형(200)이 준비될 수 있다. 금형(200)은 소자(120)가 장착될 캐비티를 형성하기 위한 것이다. 금형(200)의 상부에는 캐비티 형성용 패턴(210)이 형성될 수 있다. 몰딩재(110)에 캐비티(111)를 형성하는 캐비티 형성용 패턴(210)은 양각으로 형성될 수 있다. 여기서, 캐비티 형성용 패턴(210)은 한 개 이상 형성될 수 있다. 캐비티 형성용 패턴(210)의 너비는 캐비티(111)에 장착될 소자(120)의 너비보다 크게 형성될 수 있다. 또한, 캐비티 형성용 패턴(210)의 높이는 캐비티(111)에 장착될 소자(120)의 높이보다 높게 형성될 수 있다. 이와 같이 금형(200)에 형성된 캐비티 형성용 패턴(210)에 의해서 몰딩재(110)에 형성될 캐비티(111)의 너비 및 높이가 소자(120)의 높이 및 너비보다 크게 형성될 수 있다.
또한, 본 발명의 실시 예에 따르면, 금형(200)의 일측 또는 양측 상부에 피듀셜 마크 삽입홈용 패턴()이 형성될 수 있다. 피듀셜 마크 삽입홈용 패턴()은 몰딩재(110)에 피듀셜 마크()를 삽입하기 위한 홈을 형성할 수 있다. 피듀셜 마크 삽입홈용 패턴()은 양각으로 형성될 수 있다.
금형(200)은 플라스틱 또는 금속으로 형성될 수 있다. 또한 금형(200)은 몰딩재(110)를 경화를 위한 고온 환경에 강한 내열성을 갖는 물질로 형성될 수 있다.
도 11을 참조하면, 금형(200)에 몰딩재(110)를 형성할 수 있다. 몰딩재(110)는 금형(200) 상부에 프린팅 방식으로 형성될 수 있다. 또한, 몰딩재(110)는 시트와 같은 형태로 형성되며, 몰딩재(110)에 금형(200)이 프레스(Press)됨으로써, 도 11과 같이 형성될 수 있다.
몰딩재(110)는 EMC(Epoxy Molding Compound) 또는 기타 레진(Resin) 등으로 형성될 수 있다. 또한 몰딩재(110)는 EMC 또는 레진 등에 필러(Filler)를 포함할 수 있다. 필러는 실리카(SiO2), 알루미나(Al2O3), 보론나이트라이드(BN) 등과 같이 열전도성이 우수한 재료가 될 수 있다. 이와 같이 금형(200)에 몰딩재(110)를 형성 한 후, 경화(Cure)를 수행할 수 있다. 이와 같이, 소자(120)가 몰딩재(110)에 장착되기 전에 몰딩재(110)를 경화할 수 있다. 따라서, 종래에 몰딩재(110)에 소자(120)를 형성 한 후, 경화함으로써, 소자(120)와 몰딩재(110) 간의 열팽창계수 차이로 인해 발생하는 휨(Warpage) 현상을 방지할 수 있다.
도 12를 참조하면, 금형(200)을 몰딩재(110)로부터 제거할 수 있다. 몰딩재(110)로부터 금형(200)을 제거함으로써, 캐비티(111)를 갖는 몰딩재(110)가 형성될 수 있다. 즉, 금형(200)의 캐비티 형성용 패턴(210)이 매립되어 있던 몰딩재(110)에는 소자(120)를 장착하기 위한 캐비티(111)가 형성될 수 있다. 이때, 금형(200)의 캐비티 형성용 패턴(210)의 너비가 소자(120)의 너비보다 크게 형성되었으므로, 캐비티(111)의 너비 역시 소자(120)의 너비보다 크게 형성될 수 있다. 또한, 금형(200)의 캐비티 형성용 패턴(210)의 높이가 소자(120)의 높이보다 높게 형성되었으므로, 캐비티(111)의 높이 역시 소자(120)의 높이보다 높게 형성될 수 있다.
또한, 금형(200)이 몰딩재(110)로부터 제거될 때, 피듀셜 마크 삽입홈(112)도 형성될 수 있다.
도 13을 참조하면, 몰딩재(110)에 소자(120)를 장착할 수 있다. 소자(120)는 회로가 형성되며, 특정 기능을 수행하는 반도체 칩 등의 전자 소자가 될 수 있다. 소자(120)는 몰딩재(110)에 형성된 캐비티(111)에 삽입되어 장착될 수 있다. 이때, 캐비티(111)의 너비가 소자(120)의 너비보다 크게 형성됨으로, 삽입된 소자(120)의 양측면과 캐비티(111)의 양측 내벽에 간에 이격공간이 형성될 수 있다. 또한, 캐비티(111)의 높이가 소자(120)의 높이보다 높게 형성되므로, 삽입된 소자(120)의 상면이 캐비티(111)의 상면보다 하부에 위치할 수 있다.
또한, 소자(120) 하면 또는 몰딩재(110)의 캐비티(111) 하면에 접착제(130)가 도포될 수 있다. 도포된 접착제(130)에 의해서 몰딩재(110)의 캐비티(111)에 소자(120)가 더 신뢰성 있게 고정될 수 있다.
또한, 피듀셜 마크 삽입홈(112)에 피듀셜 마크(220)가 장착될 수 있다. 피듀셜 마크(220)는 소자(120)를 몰딩재(110)의 캐비티(111)에 장착할 때 정확한 위치를 판별하기 위한 기준점이 될 수 있다.
도 14를 참조하면, 소자(120)가 장착된 몰딩재(110)에 절연재(140)를 형성할 수 있다. 절연재(140)는 캐비티(111)와 캐비티(111) 내부에 장착 소자(120)간의 이격 공간에 충전될 수 있다. 또한, 절연재(140)는 몰딩재(110)의 상부 및 소자(120)의 상부에 형성될 수 있다. 절연재(140)는 폴리이미드(Polyimide), 레진, 포토 레지스트(Photo Resist), 프리프레그(Prepreg) 등과 같은 절연성 물질로 형성될 수 있다. 캐비티(111)가 소자(120) 보다 크게 형성되어 상호 이격 공간이 형성되며, 이 이격 공간에 절연재(140)가 충전될 수 있다. 이와 같이, 이격 공간에 형성된 절연재(140)가 외부로부터 가해진 충격을 완충하여 캐비티(111)에 장착된 소자(120)를 충격으로부터 보호하는 역할을 할 수 있다.
도 15를 참조하면, 회로층(150)이 형성될 수 있다. 회로층(150)은 소자(120)와 전기적으로 연결될 수 있다. 회로층(150)은 비아(151) 및 접속 패드(152)를 포함할 수 있다. 소자(120)의 상부가 노출되도록 절연재(140)에 비아홀을 형성할 수 있다. 비아홀은 노광, 레이저 가공, 드릴 가공 및 화학 약품에 의한 가공과 같은 일반적인 비아홀 가공 방법에 의해서 형성될 수 있다. 이때, 노출되는 소자(120)의 상부는 전기 신호가 입력 또는 출력되는 전극() 등이 될 수 있다. 비아홀을 형성 후, 비아홀을 전도성 물질로 충전하여 비아(151)를 형성할 수 있다. 또한, 절연재(140) 상부에는 비아(151)와 전기적으로 연결되는 접속 패드(152)를 형성할 수 있다. 접속 패드(152) 역시 절연성 물질로 형성될 수 있다. 비아(151) 및 접속 패드(152)는 스퍼터링(Sputtering), 무전해 도금, 전해 도금 및 페이스트 도포 등과 같은 일반적인 회로 형성 방법에 의해서 형성될 수 있다. 이와 같이 형성된 비아(151)에 의해서, 소자(120)와 접속 패드(152)가 전기적으로 연결될 수 있다.
도 16을 참조하면, 솔더 레지스트층(160) 및 외부연결수단(170)을 형성할 수 있다. 절연재(140) 및 회로층(150) 상부에 솔더 레지스트층(160)이 형성될 수 있다. 여기서 솔더 레지스트층(160)은 접속 패드(152)의 상부를 노출시키는 개구부(161)를 포함하여 형성될 수 있다. 솔더 레지스트층(160)을 형성 한 후, 개구부(161)에 의해서 노출된 접속 패드(152) 상부에 외부연결수단(170)을 형성할 수 있다. 외부연결수단(170)은 표면 실장 부품과 같은 외부 장치(미도시)와 전기적으로 연결될 수 있다. 여기서 외부연결수단(170)은 솔더볼 등이 될 수 있다. 본 발명의 실시 예에는 도시되어 있지 않지만, 접속 패드(152) 상부에는 표면 처리층이 형성될 수 있다. 표면 처리층은 금(Au), OSP, 팔라듐(Pd) 및 니켈(Ni) 중 적어도 하나를 포함할 수 있다.
도 17을 참조하면, 캐비티(111)에 장착된 소자(120)들 사이를 절단함으로써, 단위 레벨의 반도체 패키지(100)로 분리할 수 있다. 본 발명의 실시 예에서는 다수개의 소자(120)를 동시에 패키징하기 때문에 단위 레벨의 반도체 패키지(100)로 분리하는 공정을 포함할 수 있다. 그러나, 1개의 소자(120)를 패키징 하는 경우, 단위 레벨의 반도체 패키지(100)로 분리하는 공정은 생략될 수 있다.
본 발명의 실시 예에 따르면, 금형(200)에 피듀셜 마크(220) 또는 피듀셜 마크 삽입홈용 패턴()이 형성될 수 있으나, 이에 한정되지 않는다. 즉, 통상의 기술자에 의해서 필요에 따라 금형(200)에 피듀셜 마크(220) 또는 피듀셜 마크 형성용 패턴(230)이 생략될 수 있다.
도 18 내지 도 20은 본 발명의 다른 실시 예에 따른 반도체 패키지 제조 방법을 나타낸 예시도이다.
도 18을 참조하면, 소자(120)가 장착된 몰딩재(110) 상부 및 하부에 절연재(140)가 형성될 수 있다. 절연재(140)는 캐비티(111)와 캐비티(111) 내부에 장착 소자(120)간의 이격 공간에 충전될 수 있다. 또한, 절연재(140)는 몰딩재(110)의 상부 및 소자(120)의 상부에 형성될 수 있다. 또한, 절연재(140)는 몰딩재(110)의 하부에 형성될 수 있다. 절연재(140)는 폴리이미드(Polyimide), 레진, 포토 레지스트(Photo Resist), 프리프레그(Prepreg) 등과 같은 절연성 물질로 형성될 수 있다. 캐비티(111)가 소자(120) 보다 크게 형성되어 상호 이격 공간이 형성되며, 이 이격 공간에 절연재(140)가 충전될 수 있다. 이와 같이, 이격 공간에 형성된 절연재(140)가 외부로부터 가해진 충격을 완충하여 캐비티(111)에 장착된 소자(120)를 충격으로부터 보호하는 역할을 할 수 있다.
도 19를 참조하면, 관통 비아홀(154)을 형성될 수 있다. 관통 비아홀(154)은 몰딩재(110) 및 몰딩재(110) 상부 및 하부에 형성된 절연재(140)를 관통하도록 형성될 수 있다. 관통 비아홀(154)은 노광, 레이저 가공, 드릴 가공 및 화학 약품에 의한 가공과 같은 일반적인 비아홀 가공 방법에 의해서 형성될 수 있다.
도 20을 참조하면, 몰딩재(110) 상부 및 하부에 형성된 절연재(140)에 회로층(150)이 형성될 수 있다. 회로층(150)은 소자(120)와 전기적으로 연결될 수 있다. 회로층(150)은 비아(151), 접속 패드(152) 및 관통 비아(153)를 포함할 수 있다. 소자(120)의 상부가 노출되도록 절연재(140)에 비아홀을 형성할 수 있다. 비아홀은 노광, 레이저 가공, 드릴 가공 및 화학 약품에 의한 가공과 같은 일반적인 비아홀 가공 방법에 의해서 형성될 수 있다. 이때, 노출되는 소자(120)의 상부는 전기 신호가 입력 또는 출력되는 전극 등이 될 수 있다. 비아홀을 형성 후, 비아홀을 전도성 물질로 충전하여 비아(151)를 형성할 수 있다. 또한, 절연재(140) 상부에는 비아(151)와 전기적으로 연결되는 접속 패드(152)를 형성할 수 있다. 접속 패드(152) 역시 절연성 물질로 형성될 수 있다. 즉, 비아(151)에 의해서 소자(120)와 접속 패드(152)가 전기적으로 연결될 수 있다. 또한, 관통 비아홀(154)를 전도성 물질로 충전하여 관통 비아(153)를 형성할 수 있다. 이때, 관통 비아(153)는 관통 비아홀(154)이 모두 충전되는 필(Fill) 도금으로 형성될 수 있다. 또는 관통 비아(153)는 관통 비아홀(154)의 내벽만 도금이 되는 논 필(Non Fill) 도금으로 형성될 수 있다. 관통 비아(153)는 몰딩재(110) 상부 및 하부에 형성된 회로층(150)을 상호 전기적으로 연결할 수 있다. 비아(151), 접속 패드(152) 및 관통 비아(153)는 스퍼터링(Sputtering), 무전해 도금, 전해 도금 및 페이스트 도포 등과 같은 일반적인 회로 형성 방법에 의해서 형성될 수 있다.
본 발명에서는 회로층(150)이 단층으로 형성됨을 예시하고 있지만 이에 한정되지 않는다. 즉, 회로층(150)과 절연재(140)은 복수층이 적층됨으로써, 다층 구조로 형성될 수 있다.
단층 또는 다층의 회로층(150)을 형성한 후에는 도 8 및 도 9, 또는 도 16 및 도 17과 같이 솔더 레지스트층 및 외부 연결수단을 형성한 후 단위 레벨의 반도체 패키지로 분리하는 공정이 수행될 수 있다.
도 21 내지 도 24는 본 발명의 또 다른 실시 예에 따른 반도체 패키지 제조 방법을 나타낸 예시도이다.
도 21을 참조하면, 몰딩재(110) 하부에 연마 가공이 수행될 수 있다. 우선, 본 발명의 실시 예에 따라 소자(120)가 장착되고 상부에 절연재(140)가 형성된 몰딩재(110)가 제공될 수 있다. 몰딩재(110)에 소자(120)가 장착된 후, 절연재(140)재가 형성되는 방법은 도 2 내지 도 6 또는 도 10 내지 도 14를 통해서 확인할 수 있다. 이때, 몰딩재(110)의 하부에 연마 가공이 더 수행될 수 있다.
몰딩재(110) 하부의 연마 가공을 통해서 몰딩재(110)의 두께를 낮출 수 있다. 예를 들어, 몰딩재(110)는 캐비티(111)에 장착된 소자(120)의 하부 표면이 노출될 정도로 연마 될 수 있다. 본 발명의 실시 예에서는 몰딩재(110)를 소자(120)의 표면이 노출될 정도로 가공하지만 이에 한정되지 않는다. 즉, 연마 가공은 몰딩재(110)의 두께를 낮추기 위한 것으로, 당업자에 의해서 몰딩재(110)의 두께는 변경될 수 있다.
몰딩재(110) 하부에 수행되는 연마 가공은 몰딩재(110)에 소자(120)가 장착된 후에 수행될 수 있다. 몰딩재(110) 하부에 연마 가공이 수행된 후에 몰딩재(110) 및 소자(120) 상부에 절연재(140)가 형성될 수 있다.
또는 몰딩재(110) 하부에 수행되는 연마 가공은 절연재(140)가 형성된 후에 수행될 수 있다. 우선, 몰딩재(110)에 소자(120)를 장착할 수 있다. 소자(120)가 장착된 몰딩재(110) 상부에 절연재(140)를 형성할 수 있다. 이와 같이 몰딩재(110) 및 소자(120) 상부에 절연재(140)를 형성한 후에 몰딩재(110) 하부에 연마 가공이 수행될 수 있다.
도 22를 참조하면, 소자(120)가 장착된 몰딩재(110) 상부 및 연마 가공된 몰딩재(110) 하부에 절연재(140)가 형성될 수 있다. 절연재(140)는 몰딩재(110)의 상부 및 하부뿐만 아니라 캐비티(111)와 캐비티(111) 내부에 장착 소자(120)간의 이격 공간에 충전될 수 있다. 절연재(140)는 폴리이미드(Polyimide), 레진, 포토 레지스트(Photo Resist), 프리프레그(Prepreg) 등과 같은 절연성 물질로 형성될 수 있다. 캐비티(111)가 소자(120) 보다 크게 형성되어 상호 이격 공간이 형성되며, 이 이격 공간에 절연재(140)가 충전될 수 있다. 이와 같이, 이격 공간에 형성된 절연재(140)가 외부로부터 가해진 충격을 완충하여 캐비티(111)에 장착된 소자(120)를 충격으로부터 보호하는 역할을 할 수 있다.
도 23을 참조하면, 관통 비아홀(154)을 형성될 수 있다. 관통 비아홀(154)은 몰딩재(110) 및 몰딩재(110) 상부 및 하부에 형성된 절연재(140)를 관통하도록 형성될 수 있다. 관통 비아홀(154)은 노광, 레이저 가공, 드릴 가공 및 화학 약품에 의한 가공과 같은 일반적인 비아홀 가공 방법에 의해서 형성될 수 있다.
도 24를 참조하면, 몰딩재(110) 상부 및 하부에 형성된 절연재(140)에 회로층(150)이 형성될 수 있다. 회로층(150)은 소자(120)와 전기적으로 연결될 수 있다. 회로층(150)은 비아(151), 접속 패드(152) 및 관통 비아(153)를 포함할 수 있다. 절연재(140)에 소자(120)의 상부 및 하부가 노출되도록 비아홀을 형성할 수 있다. 비아홀은 노광, 레이저 가공, 드릴 가공 및 화학 약품에 의한 가공과 같은 일반적인 비아홀 가공 방법에 의해서 형성될 수 있다. 이때, 노출되는 소자(120)의 상부 및 하부에는 전기 신호가 입력 또는 출력되는 전극 등이 형성 될 수 있다. 비아홀을 형성 후, 비아홀을 전도성 물질로 충전하여 비아(151)를 형성할 수 있다. 또한, 절연재(140) 상부에는 비아(151)와 전기적으로 연결되는 접속 패드(152)를 형성할 수 있다. 접속 패드(152) 역시 절연성 물질로 형성될 수 있다. 즉, 비아(151)에 의해서 소자(120)와 접속 패드(152)가 전기적으로 연결될 수 있다. 또한, 관통 비아홀(154)를 전도성 물질로 충전하여 관통 비아(153)를 형성할 수 있다. 이때, 관통 비아(153)는 관통 비아홀(154)이 모두 충전되는 필(Fill) 도금으로 형성될 수 있다. 또는 관통 비아(153)는 관통 비아홀(154)의 내벽만 도금이 되는 논 필(Non Fill) 도금으로 형성될 수 있다. 관통 비아(153)는 몰딩재(110) 상부 및 하부에 형성된 회로층(150)을 상호 전기적으로 연결할 수 있다. 비아(151), 접속 패드(152) 및 관통 비아(153)는 스퍼터링(Sputtering), 무전해 도금, 전해 도금 및 페이스트 도포 등과 같은 일반적인 회로 형성 방법에 의해서 형성될 수 있다.
본 발명에서는 회로층(150)이 단층으로 형성됨을 예시하고 있지만 이에 한정되지 않는다. 즉, 회로층(150)과 절연재(140)은 복수층이 적층됨으로써, 다층 구조로 형성될 수 있다.
이와 같이 단층 또는 다층의 회로층(150)을 형성한 후에는 도 8 및 도 9, 또는 도 16 및 도 17과 같이 솔더 레지스트층 및 외부 연결수단을 형성한 후 단위 레벨의 반도체 패키지로 분리하는 공정이 수행될 수 있다.
본 발명의 실시 예와 같이 몰딩재(110)의 하부를 연마하는 경우, 반도체 패키지의 두께가 감소될 수 있다.
또한, 몰딩재(110)의 하부를 연마하여 소자(120)의 표면이 노출시킨 후, 몰딩재(110)의 하부에 회로층(150)을 형성함으로써, 하부에도 전극이 형성된 소자(120)에 대한 패키지도 가능할 수 있다. 여기서, 소자(120)는 일면에 전극이 형성된 능동소자와 양면에 전극이 모두 형성된 수동 소자 중 어느 것도 가능할 수 있다.
본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 따르면, 캐비티가 소자 보다 크게 형성되고, 캐비티 내부에 절연재가 형성됨으로써, 외부로부터 가해진 물리적 충격으로부터 소자를 보호할 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 따르면, 소자가 몰딩재에 장착되기 전에 몰딩재를 경화함으로써, 소자와 몰딩재 간의 열팽창계수의 차이에 의해 발생하는 휨 현상을 방지할 수 있다. 또한, 본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 따르면, 몰딩재의 하부를 연마함으로써, 반도체 패키지의 두께를 감소시킬 수 있다. 또한 본 발명의 실시 예에 따른 반도체 패키지 및 반도체 패키지 제조 방법에 따르면, 양면 모두에 전극이 형성된 소자를 패키지 할 수 있다.
이상 본 발명을 구체적인 실시 예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 반도체 패키지
110: 몰딩재
111: 캐비티
112: 피듀셜 마크 삽입홈
120: 소자
130: 접착제
140: 절연재
150: 회로층
151: 비아
152: 접속 패드
153: 관통 비아
154: 관통 비아홀
160: 솔더 레지스트층
161: 개구부
170: 외부연결수단
200: 금형
210: 캐비티 형성용 패턴
220: 피듀셜 마크
230: 피듀셜 마크 형성용 패턴

Claims (47)

  1. 캐비티가 형성된 몰딩재;
    상기 캐비티에 장착된 소자;
    상기 소자 하면에 도포된 접착제;
    상기 몰딩재 상부 및 캐비티 내부에 형성되어 상기 소자의 상부 및 측면을 덮도록 형성된 절연재;
    상기 절연재에 형성되며, 상기 소자와 전기적으로 연결되도록 형성된 비아 및 접속 패드를 포함하는 회로층;
    상기 회로층 상부에 형성되며, 상기 접속 패드의 상부가 노출되도록 개구부가 형성된 솔더 레지스트층; 및
    상기 개구부에 형성된 솔더볼을 포함하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 캐비티의 너비는 상기 소자의 너비보다 크게 형성된 것을 특징으로 하는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 캐비티의 높이는 상기 소자의 높이보다 높게 형성된 것을 특징으로 하는 반도체 패키지.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 몰딩재는 에폭시 수지인 것을 특징으로 하는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 몰딩재는 필러를 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 필러는 알루미나 또는 실리카 중 적어도 하나인 것을 특징으로 하는 반도체 패키지.
  8. 청구항 1에 있어서,
    상기 소자의 하면은 상기 몰딩재 하부로 노출되도록 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 상부에 캐비티 형성용 패턴을 갖는 금형을 준비하는 단계;
    상기 금형 상부에 몰딩재를 형성하는 단계;
    상기 몰딩재를 경화하는 단계;
    상기 몰딩재로부터 상기 금형을 제거하여 캐비티를 갖는 몰딩재를 형성하는 단계;
    상기 몰딩재의 캐비티에 소자를 장착하는 단계;
    상기 몰딩재 및 소자 상부에 절연재를 형성하는 단계;
    상기 절연재에 비아 및 접속 패드를 포함하는 회로층을 형성하는 단계;
    상기 회로층 상부에 상기 접속 패드의 상부가 노출되도록 개구부가 형성된 솔더 레지스트층을 형성하는 단계; 및
    상기 개구부에 솔더볼을 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  10. 청구항 9에 있어서,
    상기 금형을 준비하는 단계에서,
    상기 캐비티 형성용 패턴의 너비는 상기 소자의 너비보다 크게 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  11. 청구항 9에 있어서,
    상기 금형을 준비하는 단계에서,
    상기 캐비티 형성용 패턴의 높이는 상기 소자의 높이보다 높게 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  12. 청구항 9에 있어서,
    상기 금형을 준비하는 단계에서,
    상기 금형의 일측 또는 양측 상부에 피듀셜 마크(Fiducial Mark)가 더 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  13. 청구항 12에 있어서,
    상기 금형을 제거 시, 상기 피듀셜 마크가 상기 몰딩재로 전사되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  14. 청구항 9에 있어서,
    상기 금형은 일측 또는 양측 상부에 피듀셜 마크 삽입홈용 패턴을 더 가지며, 상기 몰딩재로부터 상기 금형을 제거하여 캐비티 및 피듀셜 마크 삽입홈을 갖는 몰딩재를 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  15. 청구항 9에 있어서,
    상기 몰딩재를 형성하는 단계는,
    상기 몰딩재가 상기 금형 상부에 충전되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  16. 청구항 9에 있어서,
    상기 몰딩재를 형성하는 단계는,
    상기 몰딩재에 상기 금형을 프레스(Press) 가공하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  17. 청구항 9에 있어서,
    상기 캐비티에 소자를 장착하는 단계 이전에,
    상기 캐비티 하면에 접착제를 도포하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  18. 청구항 14에 있어서,
    상기 몰딩재를 형성하는 단계 이후에,
    상기 피듀셜 마크 삽입홈에 피듀셜 마크를 장착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  19. 청구항 9에 있어서,
    상기 절연재를 형성하는 단계에서,
    상기 절연재는 상기 캐비티 내부에 충전되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  20. 청구항 9에 있어서,
    상기 회로층을 형성하는 단계는,
    상기 소자의 상부의 절연재에 비아홀을 형성하는 단계;
    상기 비아홀에 전도성 물질을 충전하여 상기 비아를 형성하는 단계; 및
    상기 절연재 및 상기 비아 상부에 전도성 물질로 상기 접속 패드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  21. 청구항 9에 있어서,
    상기 캐비티에 소자를 장착하는 단계 이후에,
    상기 몰딩재 하부를 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  22. 청구항 21에 있어서,
    상기 몰딩재 하부를 연마하는 단계에서,
    상기 몰딩재 하부는 상기 소자가 노출되도록 연마되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  23. 청구항 9에 있어서,
    상기 몰딩재 및 소자 상부에 절연재를 형성하는 단계 이후에,
    상기 몰딩재 하부를 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  24. 청구항 23에 있어서,
    상기 몰딩재 하부를 연마하는 단계에서,
    상기 몰딩재 하부는 상기 소자가 노출되도록 연마되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  25. 청구항 9에 있어서,
    상기 회로층을 형성하는 단계 이전에,
    상기 몰딩재 하부에 절연재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  26. 청구항 25에 있어서,
    상기 회로층을 형성하는 단계에서,
    상기 회로층은 상기 몰딩재 하부에 형성된 상기 절연재에 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  27. 청구항 9에 있어서,
    상기 회로층은 상기 소자와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  28. 청구항 26에 있어서,
    상기 회로층은 상기 몰딩재 상부 및 하부에 형성된 절연재 및 상기 몰딩재를 관통하는 관통 비아를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  29. 상부에 캐비티 형성용 패턴을 갖는 금형을 준비하는 단계;
    상기 금형 상부에 몰딩재를 형성하는 단계;
    상기 몰딩재로부터 상기 금형을 제거하여 캐비티를 갖는 몰딩재를 형성하는 단계;
    상기 몰딩재의 캐비티에 소자를 장착하는 단계;
    상기 몰딩재 및 소자 상부 및 하부에 절연재를 형성하는 단계;
    상기 절연재에 비아 및 접속 패드를 포함하는 회로층을 형성하는 단계;
    상기 회로층 상부에 상기 접속 패드의 상부가 노출되도록 개구부가 형성된 솔더 레지스트층을 형성하는 단계; 및
    상기 개구부에 솔더볼을 형성하는 단계;
    를 포함하는 반도체 패키지 제조 방법.
  30. 청구항 29에 있어서,
    상기 금형을 준비하는 단계에서,
    상기 캐비티 형성용 패턴의 너비는 상기 소자의 너비보다 크게 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  31. 청구항 29에 있어서,
    상기 금형을 준비하는 단계에서,
    상기 캐비티 형성용 패턴의 높이는 상기 소자의 높이보다 높게 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  32. 청구항 29에 있어서,
    상기 금형을 준비하는 단계에서,
    상기 금형의 일측 또는 양측 상부에 피듀셜 마크(Fiducial Mark)가 더 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  33. 청구항 32에 있어서,
    상기 금형을 제거 시, 상기 피듀셜 마크가 상기 몰딩재로 전사되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  34. 청구항 29에 있어서,
    상기 금형은 일측 또는 양측 상부에 피듀셜 마크 삽입홈용 패턴을 더 가지며, 상기 몰딩재로부터 상기 금형을 제거하여 캐비티 및 피듀셜 마크 삽입홈을 갖는 몰딩재를 형성하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  35. 청구항 29에 있어서,
    상기 몰딩재를 형성하는 단계는,
    상기 몰딩재가 상기 금형 상부에 충전되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  36. 청구항 29에 있어서,
    상기 몰딩재를 형성하는 단계는,
    상기 몰딩재에 상기 금형을 프레스(Press) 가공하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  37. 청구항 29에 있어서,
    상기 캐비티에 소자를 장착하는 단계 이전에,
    상기 캐비티 하면에 접착제를 도포하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 기판.
  38. 청구항 34에 있어서,
    상기 몰딩재를 형성하는 단계 이후에,
    상기 피듀셜 마크 삽입홈에 피듀셜 마크를 장착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  39. 청구항 29에 있어서,
    상기 절연재를 형성하는 단계에서,
    상기 절연재는 상기 캐비티 내부에 충전되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  40. 청구항 29에 있어서,
    상기 회로층을 형성하는 단계는,
    상기 소자의 상부의 절연재에 비아홀을 형성하는 단계;
    상기 비아홀에 전도성 물질을 충전하여 상기 비아를 형성하는 단계; 및
    상기 절연재 및 상기 비아 상부에 전도성 물질로 상기 접속 패드를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  41. 청구항 29에 있어서,
    상기 캐비티에 소자를 장착하는 단계 이후에,
    상기 몰딩재 하부를 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  42. 청구항 31에 있어서,
    상기 몰딩재 하부를 연마하는 단계에서,
    상기 몰딩재 하부는 상기 소자가 노출되도록 연마되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  43. 청구항 29에 있어서,
    상기 몰딩재 및 소자 상부에 절연재를 형성하는 단계 이후에,
    상기 몰딩재 하부를 연마하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  44. 청구항 43에 있어서,
    상기 몰딩재 하부를 연마하는 단계에서,
    상기 몰딩재 하부는 상기 소자가 노출되도록 연마되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  45. 청구항 45에 있어서,
    상기 회로층을 형성하는 단계에서,
    상기 회로층은 상기 몰딩재 하부에 형성된 상기 절연재에 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  46. 청구항 29에 있어서,
    상기 회로층은 상기 소자와 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지 제조 방법.
  47. 청구항 46에 있어서,
    상기 회로층은 상기 몰딩재 상부 및 하부에 형성된 절연재 및 상기 몰딩재를 관통하는 관통 비아를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
KR1020120058493A 2012-05-31 2012-05-31 반도체 패키지 및 반도체 패키지 제조 방법 KR101548786B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020120058493A KR101548786B1 (ko) 2012-05-31 2012-05-31 반도체 패키지 및 반도체 패키지 제조 방법
US13/572,833 US9087837B2 (en) 2012-05-31 2012-08-13 Semiconductor package and method of manufacturing the same
US14/081,697 US8871569B2 (en) 2012-05-31 2013-11-15 Semiconductor package and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120058493A KR101548786B1 (ko) 2012-05-31 2012-05-31 반도체 패키지 및 반도체 패키지 제조 방법

Publications (2)

Publication Number Publication Date
KR20130134755A KR20130134755A (ko) 2013-12-10
KR101548786B1 true KR101548786B1 (ko) 2015-09-10

Family

ID=49669226

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120058493A KR101548786B1 (ko) 2012-05-31 2012-05-31 반도체 패키지 및 반도체 패키지 제조 방법

Country Status (2)

Country Link
US (2) US9087837B2 (ko)
KR (1) KR101548786B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130256884A1 (en) * 2012-03-27 2013-10-03 Intel Mobile Communications GmbH Grid fan-out wafer level package and methods of manufacturing a grid fan-out wafer level package
US9390993B2 (en) * 2014-08-15 2016-07-12 Broadcom Corporation Semiconductor border protection sealant
US9601472B2 (en) * 2015-04-24 2017-03-21 Qualcomm Incorporated Package on package (POP) device comprising solder connections between integrated circuit device packages
US10347509B1 (en) * 2018-02-09 2019-07-09 Didrew Technology (Bvi) Limited Molded cavity fanout package without using a carrier and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080206926A1 (en) * 2000-09-25 2008-08-28 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6686226B1 (en) * 1994-02-10 2004-02-03 Hitachi, Ltd. Method of manufacturing a semiconductor device a ball grid array package structure using a supporting frame
US5945741A (en) * 1995-11-21 1999-08-31 Sony Corporation Semiconductor chip housing having a reinforcing plate
JPH09312374A (ja) * 1996-05-24 1997-12-02 Sony Corp 半導体パッケージ及びその製造方法
KR100253116B1 (ko) 1997-07-07 2000-04-15 윤덕용 Le방법을 이용한 칩사이즈 패키지의 제조방법
JPH11121488A (ja) * 1997-10-15 1999-04-30 Toshiba Corp 半導体装置の製造方法及び樹脂封止装置
US20020110956A1 (en) * 2000-12-19 2002-08-15 Takashi Kumamoto Chip lead frames
KR100826988B1 (ko) * 2007-05-08 2008-05-02 주식회사 하이닉스반도체 인쇄회로기판 및 이를 이용한 플립 칩 패키지
JP2009239247A (ja) * 2008-03-27 2009-10-15 Ibiden Co Ltd 多層プリント配線板の製造方法
US20100025848A1 (en) * 2008-08-04 2010-02-04 Infineon Technologies Ag Method of fabricating a semiconductor device and semiconductor device
JP2011165741A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置およびその製造方法
JP5460388B2 (ja) * 2010-03-10 2014-04-02 新光電気工業株式会社 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080206926A1 (en) * 2000-09-25 2008-08-28 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board

Also Published As

Publication number Publication date
KR20130134755A (ko) 2013-12-10
US9087837B2 (en) 2015-07-21
US20140080266A1 (en) 2014-03-20
US8871569B2 (en) 2014-10-28
US20130320516A1 (en) 2013-12-05

Similar Documents

Publication Publication Date Title
US8379401B2 (en) Wiring board, method of manufacturing the same, and semiconductor device having wiring board
US7901986B2 (en) Wiring substrate, manufacturing method thereof, and semiconductor device
US8183465B2 (en) Component built-in wiring substrate and manufacturing method thereof
US7839649B2 (en) Circuit board structure having embedded semiconductor element and fabrication method thereof
US9578745B2 (en) Printed wiring board, method for manufacturing printed wiring board and package-on-package
KR101119303B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101085733B1 (ko) 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100653249B1 (ko) 메탈코어, 패키지 기판 및 그 제작방법
US8698303B2 (en) Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
US20170033036A1 (en) Printed wiring board, semiconductor package, and method for manufacturing printed wiring board
US20150062854A1 (en) Electronic component module and method of manufacturing the same
KR101055586B1 (ko) 금속범프를 갖는 인쇄회로기판의 제조방법
KR101548786B1 (ko) 반도체 패키지 및 반도체 패키지 제조 방법
KR20140143567A (ko) 반도체 패키지 기판 및 반도체 패키지 기판 제조 방법
KR100816324B1 (ko) 칩 내장형 인쇄회로기판 및 그 제조방법
TWI498056B (zh) 具有內埋元件的電路板、其製作方法及封裝結構
US9345125B2 (en) Wiring substrate
US11291119B2 (en) Semi-flex component carrier with dielectric material surrounding an embedded component and having locally reduced young modulus
JP2012151154A (ja) 部品内蔵配線基板の製造方法
JP2013098529A (ja) 電子部品埋込み型印刷回路基板及びその製造方法
KR20170124769A (ko) 전자 소자 모듈 및 그 제조 방법
JP2008192740A (ja) 配線基板及びその製造方法と半導体装置
KR101609268B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
KR102042033B1 (ko) 칩 실장형 인쇄회로기판 및 그 제조방법
US11445601B2 (en) Component carrier and method of manufacturing a component carrier

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 5