TWI637471B - 封裝結構及其製作方法 - Google Patents

封裝結構及其製作方法 Download PDF

Info

Publication number
TWI637471B
TWI637471B TW106105304A TW106105304A TWI637471B TW I637471 B TWI637471 B TW I637471B TW 106105304 A TW106105304 A TW 106105304A TW 106105304 A TW106105304 A TW 106105304A TW I637471 B TWI637471 B TW I637471B
Authority
TW
Taiwan
Prior art keywords
layer
circuit layer
ball
release
packaging structure
Prior art date
Application number
TW106105304A
Other languages
English (en)
Other versions
TW201830605A (zh
Inventor
鄭群逸
鄭惟元
郭書瑋
楊鈺貞
Original Assignee
財團法人工業技術研究院
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 財團法人工業技術研究院 filed Critical 財團法人工業技術研究院
Priority to CN201710285973.8A priority Critical patent/CN108022897A/zh
Priority to US15/597,124 priority patent/US10522438B2/en
Publication of TW201830605A publication Critical patent/TW201830605A/zh
Application granted granted Critical
Publication of TWI637471B publication Critical patent/TWI637471B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種封裝結構，其包括一重佈線路層、一晶片、一封裝膠體、多個球底離型層及多個銲球。重佈線路層包括一第一表面、相對第一表面的一第二表面以及一圖案化線路層，其中圖案化線路層包括多個突出於第一表面的接墊。晶片設置於第二表面並電性連接圖案化線路層。封裝膠體設置於第二表面以包覆晶片。球底離型層分別包覆突出於第一表面的接墊。銲球分別設置於球底離型層上並與接墊電性連接。

Description

封裝結構及其製作方法
本揭露是有關於一種封裝結構及其製作方法。
晶片封裝可保護裸露的晶片、降低晶片接點的密度及提供晶片良好的散熱。當晶片的接點數不斷地增加，而晶片的面積卻越來越小的情況下，勢必難以將晶片所有的接點以面矩陣的方式重新分佈於晶片的表面，即使晶片表面容納得下所有的接點，也將造成接點之間的間距過小，而影響後續銲接銲球時的電性可靠度。
因此，一般封裝技術提出了可先利用封裝膠體封裝晶片來增加晶片的面積，其中晶片的主動表面與封裝膠體的底面暴露於外。之後，再於晶片的主動表面以及封裝膠體的底面上形成重佈線路層，並在重佈線路層的接點上分別形成銲球，來作為晶片與外界接點相電性連接的媒介。然而，此種方法由於封裝時易產生溢膠的現象，而導致封裝膠體延伸至晶片的部分主動表面上，污染晶片之主動面。
目前業界正在研發先於載板上形成重佈線路層之後，再設置晶片於重佈線路層上，並利用封裝膠體封裝晶片之後再移除載板的做法。然而，移除載板後所暴露的重佈線路層為平面且接合強度不足，難以進行植球。
本揭露實施例提供一種封裝結構及其製作方法，其可在先形成重佈線路層而後設置晶片的製作方法中增加與銲球的接合面積，以增進封裝結構的可靠度。
本揭露實施例的一種封裝結構包括一重佈線路層、一晶片、一封裝膠體、多個球底離型層及多個銲球。重佈線路層包括一第一表面、相對第一表面的一第二表面以及一圖案化線路層，其中圖案化線路層包括多個突出於第一表面的接墊。晶片設置於第二表面並電性連接圖案化線路層。封裝膠體設置於第二表面以包覆晶片。球底離型層分別包覆突出於第一表面的接墊。銲球分別設置於球底離型層上並與接墊電性連接。
本揭露實施例的一種封裝結構包括一重佈線路層、一晶片、一封裝膠體、多個球底離型層及多個銲球。重佈線路層包括一第一表面、相對第一表面的一第二表面以及設置於第一表面的一圖案化線路層，其中圖案化線路層包括多個接墊，各接墊的一外表面與第一表面共平面。晶片設置於第二表面並電性連接圖案化線路層。封裝膠體設置於第二表面以包覆晶片。球底離型層設置於第一表面並分別覆蓋接墊。銲球分別設置於球底離型層上並與接墊電性連接，其中各球底離型層與各銲球接觸的一接觸表面的面積大於各接墊的外表面的面積。
本揭露實施例的一種封裝結構的製作方法包括下列步驟。形成一離型層於一載板上。形成一重佈線路層於離型層上，其中重佈線路層包括連接離型層的一第一表面、相對第一表面的一第二表面以及一圖案化線路層。圖案化線路層包括多個設置於第一表面的接墊。離型層與重佈線路層之間的黏著力大於離型層與載板之間的黏著力。設置一晶片於第二表面上，其中晶片電性連接圖案化線路層。形成一封裝膠體於第二表面以包覆晶片。移除載板並圖案化離型層，以形成多個覆蓋接墊的球底離型層。形成多個銲球於球底離型層上，其中銲球與接墊電性連接。
基於上述，本揭露實施例的封裝結構及其製作方法是先在載板上形成離型層，再於其上形成具有接墊的重佈線路層，並在之後移除載板時對離型層進行圖案化，以形成覆蓋接墊的多個球底離型層。如此，在先形成重佈線路層而後設置晶片的製程下所形成的封裝結構得以具有覆蓋接墊的球底離型層。並且，由於球底離型層與銲球的接觸面積大於接墊的外表面的面積，因而可增加其與銲球的接合面積，再者，球底離型層的表面粗糙度會小於接墊的表面粗糙度，因而可提升其與銲球的接合力，進而可在後續迴銲製程中幫助成球，增加封裝結構的可靠度。
為讓本揭露能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
有關本揭露之前述及其他技術內容，在以下配合參考圖式之各實施例的詳細說明中，將可清楚的呈現。以下實施例中所提到的方向用語，例如：「上」、「下」、「前」、「後」、「左」、「右」等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明，而並非用來限制本揭露。並且，在下列各實施例中，相同或相似的元件將採用相同或相似的標號。
圖1至圖9是依照本揭露的一實施例的一種封裝結構的製作方法的流程剖面示意圖。本實施例的封裝結構的製作方法包括下列步驟。首先，請參照圖1，形成多個黏著層110於一載板105上，其中，任兩相鄰的黏著層110之間維持一間距。在本實施例中，載板105可為玻璃載板、晶圓載板或不鏽鋼載板等。黏著層110的材料可包括金屬、有機高分子材料或無機分子材料等。進一步而言，黏著層110的材料可包括鈦，且黏著層110可例如透過濺鍍製程而形成於載板105上。當然，本實施例僅用以舉例說明，本揭露並不限制載板105與黏著層110的材料及形成方法。
接著，請參照圖2，形成一離型層120於載板105上，其中，離型層120覆蓋黏著層110以及被黏著層110所暴露的載板105的表面。在本實施例中，離型層120的厚度約介於50奈米（nm）至300奈米之間。離型層120的材料可包括金屬、金屬氧化物、金屬合金或其組合。進一步而言，離型層120的材料可為銅或鋁等具有導電性的材料，並且，離型層120可例如透過濺鍍製程而形成於載板105上。離型層120與之後形成的圖案化線路層132之間的黏著性可大於離型層120與載板105之間的黏著性。
接著，請參照圖3至圖6，形成一重佈線路層130於離型層120上，其中，重佈線路層130可如圖6所示之包括連接離型層120的第一表面S1、相對第一表面S1的第二表面S2以及圖案化線路層132，其中，圖案化線路層132包括多個設置於第一表面S1的接墊132a。在本實施例中，接墊132a突出於重佈線路層130的第一表面S1。
詳細而言，形成重佈線路層130的方法可包括下列步驟。首先，如圖3所示之形成第一介電層134於離型層120上，其中，第一介電層134包括多個開口134a及第一表面S1，此處的第一表面S1即為重佈線路層130的第一表面S1。並且，開口134a暴露黏著層110之間的間距。接著，形成一種子層131於第一介電層134上，且種子層131覆蓋第一介電層134的開口134a及被開口134a所暴露的部分黏著層110。接著，如圖4所示之形成圖案化光阻層R1於第一介電層134上，且圖案化光阻層R1的開口暴露第一介電層134的開口134a及開口134a所暴露的部分種子層131。之後再以種子層131作為導電路徑進行電鍍，而形成如圖4所示之圖案化線路層132於圖案化光阻層R1的開口內，其中，圖案化線路層132填充第一介電層134的開口134a，並經由開口134a而突出於第一介電層134的第一表面S1，以形成突出於第一表面S1的接墊132a。
接著，請參照圖5，移除圖案化光阻層R1並蝕刻移除被圖案化光阻層R1所暴露的部分種子層131，之後再形成一第二介電層136於第一介電層134上，其中，第二介電層136包括第二表面S2及多個暴露部分圖案化線路層132的開口。接著，請參照圖6，形成球底金屬層138於第二介電層136的開口上，且球底金屬層138透過第二介電層136的開口而電性連接至圖案化線路層132。如此，即大致完成重佈線路層130的製作。
詳細而言，形成球底金屬層138的方法可包括下列步驟。相似於前述形成圖案線路層132的方法，首先，形成一種子層137於第二介電層136上，且種子層137覆蓋第二介電層136的開口及被其開口所暴露的圖案化線路層132。接著，形成圖案化光阻層於第二介電層136上，且圖案化光阻層的開口暴露第二介電層136的開口及被其開口所暴露的部分種子層137。之後再以種子層137作為導電路徑進行電鍍，而形成如圖5所示之球底金屬層138於圖案化光阻層的開口內。之後再移除圖案化光阻層並蝕刻移除被圖案化光阻層所暴露的部分種子層137即可完成球底金屬層138的製作。
接著，請參照圖7，設置一晶片140於重佈線路層130的第二表面S2上。在本實施例中，晶片140是利用多個導電凸塊142而以覆晶接合的方法設置於重佈線路層130的球底金屬層138上，並透過球底金屬層138而電性連接圖案化線路層132。接著，形成封裝膠體150於重佈線路層130的第二表面S2，以包覆晶片140。
接著，請參照圖8，移除載板105並對離型層120進行圖案化，以形成多個覆蓋接墊132a的球底離型層122。在本實施例中，離型層120與重佈線路層130的接墊132a之間的黏著力大於離型層120與載板105之間的黏著力，並且，離型層120與黏著層110之間的黏著力大於離型層120與重佈線路層130的第一介電層134之間的黏著力。如此，當載板105及黏著層110自離型層120脫離時，與重佈線路層130的介電層134接觸的部分離型層120會隨著黏著層110而一併被移除，以移除與黏著層110接觸的部分離型層120，而與接墊132a接觸的部分離型層120則因黏著力較強而留在接墊132a上，因而可形成包覆接墊132a的多個球底離型層122。如此，本實施例可在移除載板105的同時對離型層120進行圖案化，以形成多個覆蓋接墊132a的球底離型層122。在本實施例中，球底離型層122分別包覆突出於第一表面S1的接墊132a。
此外，由於在剝離載板105時容易對封裝結構產生應力，進而導致重佈線路層130中的線路產生斷裂的情形，有鑑於此，在本實施例中，重佈線路層130中的第一介電層134的材料硬度可小於第二介電層136的材料硬度。因此，換句話說，重佈線路層130中較靠近載板105的介電層會比遠離載板105的介電層更軟，因而可幫助吸收遠離載板105的介電層因載板105被剝離而承受的應力，進而可防止介電層內的線路產生斷裂的情形。舉例來說，由於無機材料相較於有機材料較硬，因此，在一實施例中，第一介電層134的材料可包括有機材料或有機無機混合材料，而第二介電層136的材料則可包括無機材料。或者，在另一實施例中，第一介電層134的材料可為有機材料，而第二介電層136的材料則可包括無機材料或有機無機混合材料。在本實施例中，球底離型層122可為有機材料。
接著，請參照圖9，可形成多個銲球160於球底離型層122上，其中，銲球160與接墊132a透過球底離型層122而形成電性連接。至此，本實施例的封裝結構100的製作方法即大致完成。在本實施例中，球底離型層122包括與銲球160接觸的接觸表面，接墊132a則包括遠離第一表面S1的外表面，而球底離型層122的接觸表面的面積大於接墊132a的外表面的面積。如此配置，本實施例的封裝結構100的製作方法可在先形成重佈線路層130而後設置晶片140的流程下，在移除載板105時即可同時形成包覆突出於第一表面S1的接墊132a的球底離型層122。並且，由於球底離型層122與銲球160的接觸面積大於接墊132a的外表面的面積，因而可增加銲球160的接合面積，再者，濺鍍形成的球底離型層122的表面粗糙度會小於電鍍形成的接墊132a的表面粗糙度，因而可提升銲球160的接合力，進而可在後續迴銲製程中幫助成球，增加封裝結構100的可靠度。在本實施例中，濺鍍形成的球底離型層122的表面粗糙度約為0.2微米（μm），而電鍍形成的接墊132a的表面粗糙度則約為1.6微米。當然，本實施例僅為舉例說明，實際的數值範圍可能隨著製程技術的演進或實際產品需求而有所改變，本揭露並不侷限於此。
圖10至圖15是依照本揭露的另一實施例的一種封裝結構的製作方法的流程剖面示意圖。在此必須說明的是，本實施例之封裝結構100a的製作方法與前述實施例之封裝結構100的製作方法相似，因此，本實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，本實施例不再重複贅述。以下將針對本實施例之封裝結構100a與前述實施例之封裝結構100的製作方法的差異做說明。
在本實施例中，離型層120可如圖10所示之全面覆蓋載板105的上表面。離型層120的材料可包括金屬、金屬氧化物、金屬合金或其組合。接著，可依照相似於前述實施例圖3至圖6的製作流程形成如圖11所示之重佈線路層130於離型層120上。在本實施例中，重佈線路層130包括一第一表面S1、相對第一表面S1的第二表面S2以及設置於第一表面S1的圖案化線路層132，其中，圖案化線路層132包括多個接墊132a。
詳細而言，重佈線路層130的製作方法可如圖11所示之形成第一介電層134於離型層120上，其中，第一介電層134包括多個開口(如圖3所標示之開口134a)，且開口134a暴露部分離型層120。接著，形成一種子層131於第一介電層134上，且種子層131覆蓋第一介電層134的開口134a及被開口134a所暴露的部分離型層120。接著，可形成圖案化光阻層於第一介電層134上，且圖案化光阻層的開口暴露第一介電層134的開口134a及開口134a所暴露的部分種子層131。之後再以種子層131作為導電路徑進行電鍍，而形成圖案化線路層132於第一介電層134上，且圖案化線路層132填充於第一介電層134的開口134a內，以形成多個接墊132a。之後再移除圖案化光阻層並蝕刻移除被圖案化光阻層所暴露的部分種子層131即可。因此，在本實施例中，接墊132a（包含種子層131）的外表面與第一介電層134的表面共平面，以共同定義出重佈線路層130的第一表面S1。接著，再依序形成第二介電層136以及球底金屬層138而可完成如圖11所示之重佈線路層130的製作。
接著，如圖11所示，晶片140可透過多個導電凸塊142並以覆晶接合的方式設置於重佈線路層130的第二表面S2上，並透過導電凸塊142及球底金屬層138而電性連接至圖案化線路層130。接著，形成封裝膠體150於重佈線路層130的第二表面S2，以包覆晶片140及導電凸塊142。
接著，請參照圖13及圖14，移除載板105並對離型層120進行圖案化製程，以形成如圖14所示之多個球底離型層122。在本實施例中，圖案化製程可包括雷射鑽蝕、乾式蝕刻或濕式蝕刻等方法。如此，球底離型層122位於重佈線路層130的第一表面S1並分別覆蓋接墊132a，其中，各個球底離型層122會覆蓋部分的第一介電層134。換句話說，球底離型層122會覆蓋接墊132a，並覆蓋接墊132a周圍的部分第一介電層134。
之後，再如圖15所示之形成多個銲球160於球底離型層122上，且銲球160透過球底離型層122而與接墊132a電性連接，其中，由於球底離型層122會覆蓋接墊132a以及接墊132a周圍的部分第一介電層134，故球底離型層122與銲球160接觸的接觸表面的面積會大於各接墊132a的外表面的面積，因而可增加銲球160的接合面積，再者，濺鍍形成的球底離型層122的表面粗糙度會小於電鍍形成的接墊132a的表面粗糙度，因而可提升銲球160的接合力，進而可在後續迴銲製程中幫助成球，增加封裝結構100a的可靠度。
綜上所述，本揭露實施例的封裝結構及其製作方法是先在載板上形成離型層，再於其上形成重佈線路層，並可在之後移除載板時對離型層進行圖案化，以形成覆蓋重佈線路層的接墊的多個球底離型層。如此，在先形成重佈線路層而後設置晶片的製程下所形成的封裝結構得以具有覆蓋接墊的球底離型層。並且，由於球底離型層與銲球的接觸面積大於接墊的外表面的面積，因而可增加其與銲球的接合面積，再者，濺鍍形成的球底離型層的表面粗糙度會小於電鍍形成的接墊的表面粗糙度，因而可提升其與銲球的接合力，進而可在後續迴銲製程中幫助成球，因此，本揭露的封裝結構及其製作方法可有效增加封裝結構的可靠度。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
100、100a：封裝結構 105：載板 110：黏著層 120：離型層 122：球底離型層 130：重佈線路層 131、137：種子層 132：圖案化線路層 132a：接墊 134：第一介電層 134a：開口 136：第二介電層 138：球底金屬層 140：晶片 142：導電凸塊 150：封裝膠體 160：銲球 R1：圖案化光阻層 S1：第一表面 S2：第二表面
圖1至圖9是依照本揭露的一實施例的一種封裝結構的製作方法的流程剖面示意圖。 圖10至圖15是依照本揭露的一實施例的一種封裝結構的製作方法的流程剖面示意圖。

Claims (20)

  1. 一種封裝結構，包括： 一重佈線路層，包括一第一表面、相對該第一表面的一第二表面以及一圖案化線路層，其中該圖案化線路層包括多個突出於該第一表面的接墊； 一晶片，設置於該第二表面並電性連接該圖案化線路層； 一封裝膠體，設置於該第二表面以包覆該晶片； 多個球底離型層，分別包覆突出於該第一表面的該些接墊；以及 多個銲球，分別設置於該些球底離型層上並電性連接該些接墊。
  2. 如申請專利範圍第1項所述的封裝結構，其中各該球底離型層包括與各該銲球接觸的一接觸表面，各該接墊包括遠離該第一表面的一外表面，該接觸表面的面積大於該外表面的面積。
  3. 如申請專利範圍第1項所述的封裝結構，其中各該球底離型層的表面粗糙度小於各該接墊的表面粗糙度。
  4. 如申請專利範圍第1項所述的封裝結構，其中各該球底離型層的材料包括金屬、金屬氧化物、金屬合金或其組合。
  5. 如申請專利範圍第1項所述的封裝結構，其中該重佈線路層更包括： 一第一介電層，包括多個開口及該第一表面，其中該圖案化線路層設置於該第一介電層上且該些接墊經由該些開口而突出於該第一表面； 一第二介電層，設置於該第一介電層上並包括該第二表面，該第二介電層暴露部份該圖案化線路層；以及 一球底金屬層，設置於該第二介電層上並電性連接該圖案化線路層。
  6. 如申請專利範圍第5項所述的封裝結構，其中該晶片透過多個導電凸塊而設置於該球底金屬層上。
  7. 一種封裝結構，包括： 一重佈線路層，包括一第一表面、相對該第一表面的一第二表面以及設置於該第一表面的一圖案化線路層，其中該圖案化線路層包括多個接墊，各該接墊的一外表面與該第一表面共平面； 一晶片，設置於該第二表面並電性連接該圖案化線路層； 一封裝膠體，設置於該第二表面以包覆該晶片； 多個球底離型層，設置於該第一表面並分別覆蓋該些接墊；以及 多個銲球，分別設置於該些球底離型層上並電性連接該些接墊，其中各該球底離型層與各該銲球接觸的一接觸表面的面積大於各該接墊的該外表面的面積。
  8. 如申請專利範圍第7項所述的封裝結構，其中各該球底離型層的表面粗糙度小於各該接墊的表面粗糙度。
  9. 如申請專利範圍第7項所述的封裝結構，其中各該球底離型層的材料包括金屬、金屬氧化物、金屬合金或其組合。
  10. 如申請專利範圍第7項所述的封裝結構，其中該重佈線路層更包括： 一第一介電層，包括多個開口，其中該圖案化線路層設置於該第一介電層上且該些接墊設置於該些開口內，各該接墊的該外表面與該第一介電層的表面共平面，以共同定義出該第一表面； 一第二介電層，設置於該第一介電層上並包括該第二表面，該第二介電層暴露部份該圖案化線路層；以及 一球底金屬層，設置於該第二介電層上並電性連接該圖案化線路層。
  11. 如申請專利範圍第10項所述的封裝結構，其中各該球底離型層覆蓋部分該第一介電層。
  12. 如申請專利範圍第10項所述的封裝結構，其中該晶片透過多個導電凸塊而設置於該球底金屬層上。
  13. 一種封裝結構的製作方法，包括： 形成一離型層於一載板上； 形成一重佈線路層於該離型層上，其中該重佈線路層包括連接該離型層的一第一表面、相對該第一表面的一第二表面以及一圖案化線路層，該圖案化線路層包括多個設置於該第一表面的接墊，該離型層與該重佈線路層之間的黏著力大於該離型層與該載板之間的黏著力； 設置一晶片於該第二表面上，其中該晶片電性連接該圖案化線路層； 形成一封裝膠體於該第二表面以包覆該晶片； 移除該載板並圖案化該離型層，以形成多個覆蓋該些接墊的球底離型層；以及 形成多個銲球於該些球底離型層上，其中該些銲球電性連接該些接墊。
  14. 如申請專利範圍第13項所述的封裝結構的製作方法，更包括： 在形成該離型層於該載板上之前，形成多個黏著層於該載板上。
  15. 如申請專利範圍第14項所述的封裝結構的製作方法，其中該離型層覆蓋該些黏著層以及被該些黏著層所暴露的該載板的表面，且該離型層與該黏著層之間的黏著力大於該離型層與該重佈線路層之間的黏著力。
  16. 如申請專利範圍第14項所述的封裝結構的製作方法，其中形成該黏著層於該載板上的方法包括濺鍍。
  17. 如申請專利範圍第15項所述的封裝結構的製作方法，其中移除該載板並圖案化該離型層的步驟更包括： 令該載板及該些黏著層自該離型層脫離，以移除與該黏著層接觸的部分該離型層而形成該些球底離型層。
  18. 如申請專利範圍第13項所述的封裝結構的製作方法，其中形成該離型層於該載板上的方法包括濺鍍，且該離型層的材料包括金屬、金屬氧化物、金屬合金或其組合。
  19. 如申請專利範圍第13項所述的封裝結構的製作方法，其中圖案化該離型層的方法包括蝕刻。
  20. 如申請專利範圍第13項所述的封裝結構的製作方法，其中該晶片利用多個導電凸塊以覆晶接合的方法設置於該重佈線路層上。
TW106105304A 2016-11-01 2017-02-17 封裝結構及其製作方法 TWI637471B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710285973.8A CN108022897A (zh) 2016-11-01 2017-04-27 封装结构及其制作方法
US15/597,124 US10522438B2 (en) 2016-11-01 2017-05-16 Package structure having under ball release layer and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662415521P 2016-11-01 2016-11-01
US62/415,521 2016-11-01

Publications (2)

Publication Number Publication Date
TW201830605A TW201830605A (zh) 2018-08-16
TWI637471B true TWI637471B (zh) 2018-10-01

Family

ID=63960123

Family Applications (2)

Application Number Title Priority Date Filing Date
TW106105304A TWI637471B (zh) 2016-11-01 2017-02-17 封裝結構及其製作方法
TW106114549A TWI648830B (zh) 2016-11-01 2017-05-02 封裝結構及其製作方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW106114549A TWI648830B (zh) 2016-11-01 2017-05-02 封裝結構及其製作方法

Country Status (1)

Country Link
TW (2) TWI637471B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102612326B1 (ko) * 2018-11-15 2023-12-12 산에이카가쿠 가부시키가이샤 비아 배선 형성용 기판, 비아 배선 형성용 기판의 제조 방법 및 반도체 장치 실장 부품
TWI686920B (zh) * 2018-12-27 2020-03-01 財團法人工業技術研究院 電子元件封裝結構及其製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252594A1 (en) * 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package Structures and Methods for Forming the Same
US20150348957A1 (en) * 2011-10-17 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Process for Forming Package-on-Package Structures
US20160071816A1 (en) * 2014-09-05 2016-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Packages and Methods of Forming Same
US20160163566A1 (en) * 2014-12-03 2016-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10192796B2 (en) * 2012-09-14 2019-01-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming dual-sided interconnect structures in FO-WLCSP
US9412661B2 (en) * 2012-11-21 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming package-on-package structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150348957A1 (en) * 2011-10-17 2015-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Process for Forming Package-on-Package Structures
US20140252594A1 (en) * 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package Structures and Methods for Forming the Same
US20160071816A1 (en) * 2014-09-05 2016-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Circuit Packages and Methods of Forming Same
US20160163566A1 (en) * 2014-12-03 2016-06-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package pad and methods of forming

Also Published As

Publication number Publication date
TW201830613A (zh) 2018-08-16
TW201830605A (zh) 2018-08-16
TWI648830B (zh) 2019-01-21

Similar Documents

Publication Publication Date Title
US10522438B2 (en) Package structure having under ball release layer and manufacturing method thereof
TWI708344B (zh) 重佈線路結構、扇出型積體電路封裝及電性連接於至少一導體的重佈線路結構的製造方法
TWI496254B (zh) 嵌埋半導體元件之封裝結構及其製法
TW201701432A (zh) 具有高佈線密度補片的半導體封裝
TWI721038B (zh) 封裝結構、疊層封裝元件及其形成方法
US10163662B2 (en) Fabrication method of semiconductor package
US20070222072A1 (en) Chip package and fabricating method thereof
TW201911508A (zh) 電子封裝件
JP4357873B2 (ja) 半導体チップのｃｏｇパッケージ
KR20210157787A (ko) 반도체 패키지 및 이의 제조 방법
US20200091066A1 (en) Redistribution substrate, method of fabricating the same, and semiconductor package including the same
TWI637471B (zh) 封裝結構及其製作方法
US20020093093A1 (en) Semiconductor package with stacked dies
TW202021085A (zh) 半導體封裝
JP4959538B2 (ja) 半導体装置とその製造方法及び電子装置
TWI520278B (zh) 嵌埋有晶片之封裝結構的製法
KR20210011289A (ko) 반도체 패키지
US20140117557A1 (en) Package substrate and method of forming the same
TWI814524B (zh) 電子封裝件及其製法與電子結構及其製法
TWI605554B (zh) 電子封裝結構及電子封裝件之製法
KR100963618B1 (ko) 반도체 패키지 및 이의 제조 방법
US20230154865A1 (en) Electronic package and manufacturing method thereof
US11694904B2 (en) Substrate structure, and fabrication and packaging methods thereof
US20240047322A1 (en) Package structure and forming method thereof
TWI401755B (zh) 四邊扁平無接腳封裝方法