KR100963618B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents
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Abstract
반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 제1 반도체 칩 몸체, 상기 제1 반도체 칩 몸체를 관통하는 제1 관통부 및 상기 제1 반도체 칩 몸체상에 배치되며 상기 제1 관통부와 전기적으로 연결된 제1 헤드부를 갖는 제1 관통 전극을 포함하는 제1 반도체 칩, 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체를 관통하는 제2 관통부 및 상기 제2 반도체 칩 몸체상에 배치되며 상기 제2 관통부와 전기적으로 연결된 제2 헤드부를 갖는 제2 관통 전극을 포함하는 제2 반도체 칩, 상기 제1 헤드부 상에 배치되며 상기 제2 관통부가 끼워지는 결합홈을 갖는 접속 부재 및 상기 제1 반도체 칩의 상기 제1 관통부와 전기적으로 접속된 접속 패드를 갖는 기판을 포함한다.
Description
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 다양한 종류의 반도체 패키지들이 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 소자를 포함하는 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 데이터 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
이들 중 적층 반도체 패키지는 복수개가 적층 된 반도체 칩들에 관통 전극들 을 형성하고, 각 반도체 칩의 관통 전극들을 전기적으로 연결하여 적층 반도체 패키지가 제조된다.
종래 적층 반도체 패키지의 관통 전극들을 전기적으로 연결하기 위해서 각 관통 전극들 사이에는 솔더가 배치된다.
그러나, 종래 적층 반도체 패키지에서 각 관통 전극을 전기적으로 연결하는 솔더는 각 관통 전극의 단부에만 배치되기 때문에 각 관통 전극의 전기적 신뢰성이 감소되는 문제점을 갖는다.
본 발명의 하나의 목적은 인접한 관통 전극들의 전기적 연결 특성을 향상시킬 수 있는 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 제1 반도체 칩 몸체, 상기 제1 반도체 칩 몸체를 관통하는 제1 관통부 및 상기 제1 반도체 칩 몸체상에 배치되며 상기 제1 관통부와 전기적으로 연결된 제1 헤드부를 갖는 제1 관통 전극을 포함하는 제1 반도체 칩, 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체를 관통하는 제2 관통부 및 상기 제2 반도체 칩 몸체상에 배치되며 상기 제2 관통부와 전기적으로 연결된 제2 헤드부를 갖는 제2 관통 전극을 포함하는 제2 반도체 칩, 상기 제1 헤드부 상에 배치되며 상기 제2 관통부가 끼워지는 결합홈을 갖는 접속 부재 및 상기 제1 반도체 칩의 상기 제1 관통부와 전기적으로 접속된 접속 패드를 갖는 기판을 포함한다.
반도체 패키지의 상기 제2 반도체 칩은 상기 제2 헤드부 상에 배치되며 결합홈을 갖는 추가 접속 부재를 포함한다.
반도체 패키지의 상기 접속 부재는 상기 제2 관통부보다 낮은 온도에서 용융되는 저융점 금속을 포함한다.
반도체 패키지의 상기 제2 관통부는 구리를 포함하고, 상기 접속 부재는 솔더를 포함한다.
반도체 패키지의 상기 접속 부재 및 상기 제1 헤드부 사이에는 씨드 금속 패턴이 개재된다.
반도체 패키지의 상기 접속 부재 및 상기 제2 관통부 사이에 개재된 금속간 화합물을 포함한다.
반도체 패키지의 상기 접속 부재 및 상기 제2 관통부 사이에 개재된 전도성 입자들을 포함한다.
반도체 패키지의 상기 제1 헤드부로부터 측정된 상기 결합홈의 깊이는 1㎛ 내지 10㎛이다.
반도체 패키지의 상기 기판은 상기 제1 반도체 칩 몸체로부터 돌출된 상기 제1 관통부를 수납하는 수납홈을 포함하고, 상기 수납홈에는 상기 접속 패드가 배치되며 상기 제1 관통부 및 상기 접속 패드는 솔더에 의하여 전기적으로 연결된다.
반도체 패키지의 상기 제1 및 제2 반도체 칩들 사이에는 언더-필 부재가 개재된다.
본 발명에 따른 반도체 패키지의 제조 방법은 회로부를 갖는 복수개의 반도체 칩들을 제조하는 단계, 상기 회로부와 연결되며 상기 각 반도체 칩을 관통하는 관통부 및 상기 관통부와 연결된 헤드부를 갖는 관통 전극을 상기 반도체 칩에 형성하는 단계, 상기 각 반도체 칩들의 상기 헤드부 상에 상기 관통부와 결합 되는 결합홈을 갖는 접속 부재를 형성하는 단계, 어느 하나의 반도체 칩의 상기 관통부 및 어느 하나의 반도체 칩의 상기 접속 부재를 상호 결합하는 단계 및 기판의 접속 패드 및 상기 접속 패드와 마주하는 반도체 칩의 관통부를 접속하는 단계를 포함한 다.
상기 접속 부재를 형성하는 단계는 상기 헤드부를 덮는 씨드 금속층을 상기 반도체 칩 상에 형성하는 단계, 상기 헤드부와 대응하는 상기 씨드 금속층을 도우넛 형태로 노출하는 마스크 패턴을 상기 씨드 금속층 상에 형성하는 단계, 노출된 상기 씨드 금속층에 도금층을 형성하는 단계, 상기 마스크 패턴을 상기 씨드 금속층으로부터 제거하는 단계 및 상기 접속 부재를 식각 마스크로 이용하여 상기 씨드 금속층을 패터닝하는 단계를 포함한다.
상기 접속 부재를 형성하는 단계는 상기 헤드부를 도우넛 형태로 노출하는 마스크 패턴을 상기 헤드부 상에 형성하는 단계, 솔더 페이스트를 스크린 프린팅 방식에 의하여 노출된 상기 헤드부 상에 도포하는 단계, 상기 솔더 페이스를 용융하는 단계 및 상기 마스크 패턴을 상기 헤드부로부터 제거하는 단계를 포함한다.
상기 관통부 및 상기 접속 부재를 접속하는 단계는 상기 접속 부재를 가열하여 상기 관통부 및 상기 접속 부재 사이에 금속간 화합물을 형성하는 단계를 포함한다.
상기 접속 부재를 형성하는 단계는 상기 접속 부재 내에 전도성 입자들을 형성하는 단계를 더 포함한다.
본 발명에 의하면, 관통 전극의 헤드부에 결합홈을 갖는 접속 부재를 형성하고, 접속 부재에 다른 관통 전극의 관통부를 결합하여 접속 부재의 측면에 의하여 관통 전극의 관통부를 고정할 수 있도록 하여 적층 된 반도체 칩들의 전기적 연결 특성을 향상시키는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다. 도 2는 도 1의 'A' 부분 확대도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(500)는 제1 반도체 칩(100), 제2 반도체 칩(200), 접속 부재(300) 및 기판(400)을 포함한다. 본 실시예에서, 반도체 패키지(500)는 오직 제1 및 제2 반도체 칩(100,200)들을 포함하지만, 반도체 패키지(500)는 적어도 3 개의 반도체 칩들을 포함할 수 있다.
제1 반도체 칩(100)은 제1 반도체 칩 몸체(110) 및 제1 관통 전극(120)을 포함한다.
제1 반도체 칩 몸체(110)는, 예를 들어, 직육면체 형상을 갖는다. 제1 반도체 칩 몸체(110)는 반도체 소자 제조 공정에 의하여 제조된 복수개의 반도체 소자들을 갖는 회로부(115)를 포함한다. 회로부(115)를 갖는 제1 반도체 칩 몸체(110)는 상면(111) 및 상면(111)과 대향 하는 하면(112)을 포함한다.
제1 관통 전극(120)은 회로부(115)로 어드레스 신호, 데이터 신호, 콘트롤 신호 및 전원 신호들을 제공한다.
제1 관통 전극(120)은 제1 관통부(122) 및 제1 헤드부(124)를 포함한다. 제1 관통 전극(120)으로 사용될 수 있는 금속의 예로서는 제1 용융점을 갖는 구리를 들 수 있다.
제1 관통부(122)는 제1 반도체 칩 몸체(110)의 상면(111) 및 하면(112)을 관통한다. 제1 관통부(122)의 일측 단부는 제1 반도체 칩 몸체(110)의 상면(111)과 실질적으로 동일한 평면에 배치되고, 제1 관통부(122)의 상기 일측 단부와 대향 하는 타측 단부는 제1 반도체 칩 몸체(110)의 하면(112)으로부터 소정 길이 돌출된다.
제1 헤드부(124)는 제1 반도체 칩 몸체(110)의 상면(111) 상에 배치된다. 제1 헤드부(124)는, 평면상에서 보았을 때, 원판 형상을 가질 수 있다. 제1 헤드부(124)는 제1 관통부(122)의 일측 단부와 일체로 형성된다.
제2 반도체 칩(200)은 제2 반도체 칩 몸체(210) 및 제2 관통 전극(220)을 포함한다.
제2 반도체 칩 몸체(210)는, 예를 들어, 직육면체 형상을 갖는다. 제2 반도체 칩 몸체(210)는 반도체 소자 제조 공정에 의하여 제조된 복수개의 반도체 소자들을 갖는 회로부(215)를 포함한다. 회로부(215)를 갖는 제2 반도체 칩 몸체(210)는 상면(211) 및 상면(211)과 대향 하는 하면(212)을 포함한다.
제2 관통 전극(220)은 회로부(215)로 어드레스 신호, 데이터 신호, 콘트롤 신호 및 전원 신호를 제공한다.
제2 관통 전극(220)은 제2 관통부(222) 및 제2 헤드부(224)를 포함한다. 제2 관통 전극(220)으로 사용될 수 있는 금속의 예로서는 제1 용융점을 갖는 구리를 들 수 있다.
제2 관통부(222)는 제2 반도체 칩 몸체(210)의 상면(211) 및 하면(212)을 관통한다. 제2 관통부(222)의 일측 단부는 제2 반도체 칩 몸체(210)의 상면(211)과 실질적으로 동일한 평면에 배치되고, 제2 관통부(222)의 상기 일측 단부와 대향 하는 타측 단부는 제2 반도체 칩 몸체(210)의 하면(212)으로부터 소정 길이 돌출된다.
제2 헤드부(224)는 제2 반도체 칩 몸체(210)의 상면(211) 상에 배치된다. 제2 헤드부(224)는, 평면상에서 보았을 때, 원판 형상을 가질 수 있다. 제2 헤드부(224)는 제2 관통부(222)의 일측 단부와 일체로 형성된다.
접속 부재(300)는 제1 반도체 칩(100) 및 제2 반도체 칩(200)의 사이에 개재된다. 예를 들어, 접속 부재(300)는 제1 반도체 칩(100)의 제1 헤드부(124) 상에 배치되며, 접속 부재(300)는 제2 반도체 칩(200)의 제2 관통부(222)와 끼워지는 결합홈(310)을 갖는다. 본 실시예에서, 제1 헤드부(124)의 표면으로부터 측정된 결합홈(310)의 높이는 약 1㎛ 내지 약 10㎛일 수 있다.
제1 헤드부(124) 상에 배치된 접속 부재(300)로서 사용될 수 있는 금속의 예로서는 제1 관통 전극(120)의 제1 용융점보다 낮은 제2 용융점을 갖는 솔더 등을 들 수 있다.
제1 헤드부(124) 상에 배치된 접속 부재(300)는, 평면상에서 보았을 때, 도 우넛(donut) 형상을 가질 수 있다.
도 2를 참조하면, 제1 헤드부(124) 및 접속 부재(300)의 사이에는 제1 헤드부(124) 상에 접속 부재(300)를 형성하기 위한 씨드 금속 패턴(224)이 개재될 수 있다. 씨드 금속 패턴(224)으로서 사용될 수 있는 금속의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
접속 부재(300)의 결합홈(310)에는 제2 반도체 칩(200)의 제2 관통 전극(220)의 제2 관통부(222)가 끼워지고, 이 결과 제2 관통부(222)는 접속 부재(300)의 내측면과 결합되어 제2 관통부(222) 및 제1 헤드부(124)의 물리적 결합력은 보다 향상된다.
한편, 접속 부재(300) 및 접속 부재(300)의 결합홈(310)에 삽입된 제2 관통부(222)의 사이에는 금속간 화합물(320)이 형성될 수 있다.
도 1을 다시 참조하면, 제2 반도체 칩(200)의 제2 헤드부(224) 상에는 추가 접속 부재(330)가 배치될 수 있다.
추가 접속 부재(330)는 제2 반도체 칩(200)의 제2 헤드부(224) 상에 배치되며, 추가 접속 부재(330)는 제2 반도체 칩(200) 상에 추가되는 반도체 칩(미도시)의 관통 전극의 관통부와 끼워지기 위한 결합홈(335)을 가질 수 있다.
본 실시예에서, 제2 헤드부(224)의 표면으로부터 측정된 결합홈(335)의 높이는 약 1㎛ 내지 약 10㎛일 수 있다.
제2 헤드부(224) 상에 배치된 추가 접속 부재(330)로서 사용될 수 있는 금속의 예로서는 제2 관통 전극(220)의 제1 용융점보다 낮은 제2 용융점을 갖는 솔더 등을 들 수 있다.
제2 헤드부(224) 상에 배치된 추가 접속 부재(330)는, 평면상에서 보았을 때, 도우넛(donut) 형상을 가질 수 있다.
도 2를 다시 참조하면, 제2 헤드부(224) 및 추가 접속 부재(330)의 사이에는 제2 헤드부(224) 상에 추가 접속 부재(330)를 형성하기 위한 씨드 금속 패턴(345)이 개재될 수 있다. 씨드 금속 패턴(345)으로서 사용될 수 있는 금속의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
도 1을 다시 참조하면, 기판(400)은 기판 몸체(410), 접속 패드(420), 볼 랜드 패턴(430) 및 솔더볼(440)을 포함할 수 있다.
기판 몸체(410)는 제1 반도체 칩(100)을 서포트 하는 인쇄회로기판일 수 있다. 기판 몸체(410)는 제1 면(411) 및 제1 면(411)과 대향 하는 제2 면(412)을 포함한다.
접속 패드(420)는 제1 면(411) 상에 배치되며, 접속 패드(420)는 기판 몸체(410)에 형성된 수납홈(425) 내에 배치된다. 수납홈(425)에는 기판 몸체(410)의 제1 면(411)과 마주하는 제1 반도체 칩(100)의 하면(112)으로부터 돌출된 제1 관통 전극(120)의 제1 관통부(122)가 결합 된다.
수납홈(425)의 내부에는 접속 패드(420) 및 제1 관통 전극(120)의 제1 관통부(122)를 전기적으로 연결하는 솔더와 같은 연결 부재(427)가 배치된다.
기판 몸체(410)의 제2 면(412)에는 볼 랜드 패턴(430)이 배치된다. 볼 랜드 패턴(430)은 기판 몸체(410)를 통해 접속 패드(420)와 전기적으로 연결되며, 볼 랜 드 패턴(430)에는 솔더볼 등이 개재된다.
도 1을 다시 참조하면, 반도체 패키지(500)의 제1 및 제2 반도체 칩(100,200)들 사이에는 언더-필 부재(미도시)가 더 배치될 수 있다.
한편, 제1 및 제2 반도체 칩(100,200)들은 에폭시 수지를 포함하는 몰딩 부재(450)에 의하여 몰딩 될 수 있다. 한편, 본 실시예에서, 몰딩 부재(450)는 언더-필 부재의 역할을 대신할 수 있다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다. 도 3에 도시된 반도체 패키지는 접속 부재를 제외하면 앞서 도 1 및 도 2를 참조하여 설명한 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 접속 부재(360)는 제2 관통 전극(220)에 비하여 낮은 용융점을 갖는 금속을 포함하며, 접속 부재(360)의 결합홈(362) 내에는 미세한 사이즈를 갖는 전도성 입자(365)들이 배치된다. 전도성 입자(365)들은 접속 부재(360) 및 제2 관통 전극(220)의 제2 관통부(222) 사이의 전기적 특성을 보다 향상시킨다.
도 4 내지 도 15들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 4를 참조하면, 반도체 패키지를 제조하기 위하여 먼저 반도체 칩 제조 공정에 의하여 회로부(610)를 갖는 복수개의 반도체 칩(600)들이 제조된다. 반도체 칩(600)은 상면(620) 및 상면(620)과 대향 하는 하면(630)을 포함한다.
도 5를 참조하면, 복수개의 반도체 칩(600)들이 제조된 후, 복수개의 반도체 칩(600)들의 상면(620) 및 하면(630)을 관통하는 관통 전극(700)이 제조된다.
관통 전극(700)을 제조하기 위하여 반도체 칩(600)에는 반도체 칩(600)의 상면(620) 및 하면(630)을 관통하는 관통홀(640)이 형성된다. 반도체 칩(600)의 상면(620) 및 관통홀(640)에 의하여 형성된 반도체 칩(600)의 내측면에는 전면적에 걸쳐 씨드 금속층(미도시)이 형성된다. 씨드 금속층은 스퍼터링 공정, 화학 기상 증착 공정에 의하여 형성될 수 있다.
씨드 금속층이 형성된 후, 씨드 금속층 상에는 관통홀(640) 및 관통홀(640)의 주변의 씨드 금속층을 노출하는 포토레지스트 패턴(미도시)이 형성된다.
이어서, 도금 공정에 의하여 포토레지스트 패턴(미도시)에 의하여 노출된 씨드 금속층에 관통부(710) 및 헤드부(720)를 갖는 관통 전극(700)이 형성된다. 관통부(710)는 관통홀(640) 내에 배치되며, 헤드부(720)는 반도체 칩(600)의 상면(620) 상에 배치된다.
관통 전극(700)이 형성된 후, 포토레지스트 패턴은 씨드 금속층으로부터 제거된다. 이어서, 씨드 금속층은 관통 전극을 식각 마스크로 이용하여 패터닝 되어 헤드부(720) 및 반도체 칩(600)의 상면(620) 사이에는 씨드 금속 패턴(730)이 형성된다.
도 6을 참조하면, 반도체 칩(600)에 관통부(710) 및 헤드부(720)를 포함하는 반도체 칩(600)들이 제조된 후, 각 반도체 칩(600)의 헤드부(720) 상에는 접속 부재(800)가 배치된다.
접속 부재(800)는, 평면상에서 보았을 때, 결합홈(810)을 갖는 도우넛 형상을 갖는다.
도 7 내지 도 11은 본 발명의 일실시예에 의하여 관통 전극의 헤드부 상에 접속 부재를 형성하는 방법을 도시한 단면도들이다.
도 5 및 도 7을 참조하면, 반도체 칩(600)에 관통부(710) 및 헤드부(720)를 갖는 관통 전극(700)이 형성된 후, 반도체 칩(600)의 상면(620) 상에는 전면적에 걸쳐 씨드 금속층(825)이 형성되고, 이로 인해 관통 전극(700)의 헤드부(720)는 씨드 금속층(825)에 의하여 덮인다. 씨드 금속층(825)는 스퍼터링 공정 또는 화학 기상 증착 공정 등에 의하여 형성될 수 있고, 씨드 금속층(825)으로서 사용될 수 있는 금속의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
도 8을 참조하면, 씨드 금속층(825) 상에는 스핀 코팅 공정 등에 의하여 포토레지스트 필름(미도시)이 형성된다. 포토레지스트 필름은 사진 공정 및 노광 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 씨드 금속층(825) 상에는 포토레지스트 패턴(827)이 형성된다. 포토레지스트 패턴(827)은 헤드부(720)와 대응하는 씨드 금속층(825)을, 예를 들어, 도넛 형상으로 노출한다.
도 9를 참조하면, 씨드 금속층(825) 상에 포토레지스트 패턴(827)이 형성된 후, 포토레지스트 패턴(827)을 도금 마스크로 이용하여 씨드 금속층(825) 상에는 접속 부재(800)가 형성된다. 본 실시예에서, 접속 부재(800)로서 사용될 수 있는 물질의 예로서는 솔더 등을 들 수 있다.
도 10을 참조하면, 씨드 금속층(825) 상에 접속 부재(800)가 형성된 후, 씨 드 금속층(825) 상에 형성된 포토레지스트 패턴(827)은 씨드 금속층(825)으로부터 제거된다.
도 11을 참조하면, 포토레지스트 패턴(827)이 씨드 금속층(825)으로부터 제거된 후, 씨드 금속층(825)은 결합홈(810)을 갖는 접속 부재(800)를 식각 마스크로 이용하여 패터닝 되어 반도체 칩(600) 상에는 씨드 금속 패턴(820)이 형성된다.
도 12 내지 도 14는 본 발명의 다른 실시예에 의하여 헤드부 상에 접속 부재를 형성하는 방법을 도시한 단면도들이다.
도 5 및 도 12를 참조하면, 반도체 칩(600)에 관통부(710) 및 헤드부(720)를 갖는 관통 전극(700)이 형성된 후, 반도체 칩(600) 상에는 스핀 코팅 공정 등에 의하여 포토레지스트 필름(미도시)이 형성된다.
포토레지스트 필름은 사진 공정 및 노광 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 반도체 칩(600) 상에는 도넛 형상의 개구(845)를 갖는 포토레지스트 패턴(840)이 형성된다.
도 13을 참조하면, 반도체 칩(600) 상에 도넛 형상의 개구(845)를 갖는 포토레지스트 패턴(840)이 형성된 후, 포토레지스트 패턴(840)의 개구(845) 내에는 스크린 프린팅 방법에 의하여 솔더 페이스트가 채워져 예비 접속 부재(800a)가 형성된다.
도 14를 참조하면, 예비 접속 부재(800a)는 열에 의하여 용융되어 관통 전극(700)의 헤드부(720) 상에는 접속 부재(800)가 형성되고, 포토레지스트 패턴(840)은 반도체 칩(600)의 상면(620)으로부터 제거된다.
도 15를 참조하면, 도 7 내지 도 11 및 도 12 내지 도 14를 통해 제조된 접속 부재(800)를 포함하는 적어도 2 개의 반도체 칩(600)들은 상호 전기적으로 연결된다. 이때, 하부 반도체 칩(600)의 접속 부재(800)의 결합홈(810)에는 상부 반도체 칩(600)의 관통 전극(700)의 관통부(710)가 결합 된다.
이어서, 하부 반도체 칩(600)의 접속 부재(800) 및 접속 부재(800)에 끼워진 상부 반도체 칩(600)의 관통부(710)는 열에 의하여 용융되어 접속 부재(800) 및 관통부(710)는 전기적으로 연결된다. 이때, 접속 부재(800) 및 관통부(710)의 사이에는 금속간 화합물이 형성될 수 있다.
이상에서 설명된 반도체 패키지는 관통 전극의 헤드부에 결합홈을 갖는 접속 부재를 별도로 형성하는 기술에 대하여 설명하였지만, 이와 다르게 관통 전극의 헤드부에 결합홈을 형성하고, 관통 전극의 헤드부에 다른 관통 전극의 관통부를 솔더를 매개로 결합하여도 무방하다.
이상에서 설명한 바에 의하면, 관통 전극의 헤드부에 결합홈을 갖는 접속 부재를 형성하고, 접속 부재에 다른 관통 전극의 관통부를 결합하여 접속 부재의 측면에 의하여 관통 전극의 관통부를 고정할 수 있도록 하여 적층 된 반도체 칩들의 전기적 연결 특성을 향상시키는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지의 단면도이다.
도 2는 도 1의 'A' 부분 확대도이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 4 내지 도 15들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
Claims (15)
- 삭제
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- 회로부를 갖는 복수개의 반도체 칩들을 제조하는 단계;상기 회로부와 연결되며 상기 각 반도체 칩을 관통하는 관통부 및 상기 관통부와 연결된 헤드부를 갖는 관통 전극을 상기 반도체 칩에 형성하는 단계;상기 각 반도체 칩들의 상기 헤드부 상에 상기 관통부와 결합 되는 결합홈을 갖는 접속 부재를 형성하는 단계;어느 하나의 반도체 칩의 상기 관통부 및 어느 하나의 반도체 칩의 상기 접속 부재를 상호 결합하는 단계; 및기판의 접속 패드 및 상기 접속 패드와 마주하는 반도체 칩의 관통부를 접속하는 단계를 포함하며,상기 접속 부재를 형성하는 단계는상기 헤드부를 덮는 씨드 금속층을 상기 반도체 칩 상에 형성하는 단계;상기 헤드부와 대응하는 상기 씨드 금속층을 도우넛 형태로 노출하는 마스크 패턴을 상기 씨드 금속층 상에 형성하는 단계;노출된 상기 씨드 금속층에 도금층을 형성하는 단계;상기 마스크 패턴을 상기 씨드 금속층으로부터 제거하는 단계; 및상기 접속 부재를 식각 마스크로 이용하여 상기 씨드 금속층을 패터닝하는 단계를 포함하는 반도체 패키지의 제조 방법.
- 삭제
- 삭제
- 제11항에 있어서,상기 접속 부재를 가열하여 상기 관통부 및 상기 접속 부재 사이에 금속간 화합물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제11항에 있어서,도우넛 형태를 갖는 상기 접속 부재의 내측면에 전도성 입자들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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