KR101232208B1 - 반도체 소자 적층 패키지 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자 적층 패키지가 제공된다. 이 패키지는 각각 적어도 하나의 관통 홀 및 적어도 관통 홀을 채우는 관통 전극을 포함하되, 관통 전극들에 의해 서로 전기적으로 연결되는 적층된 반도체 소자들, 관통 전극들의 연결 부위를 제외한 적층된 반도체 소자들 사이에 제공된 접착 물질막, 및 적층된 반도체 소자들이 실장되고 본딩 전극을 갖는 상부면 및 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판을 포함한다. 관통 전극은 금속간 화합물이고, 그리고 적층된 반도체 소자들 중 최하부 반도체 소자의 관통 전극과 인쇄 회로 기판의 본딩 전극은 서로 전기적으로 연결된다.
반도체, 실리콘, 관통 전극, 금속간 화합물, 적층

Description

반도체 소자 적층 패키지 및 그 형성 방법{Stacked Semiconductor Device Packages and Methods of Fabricating the Same}
본 발명은 반도체 소자 패키지 및 그 형성 방법에 관한 것으로, 더 구체적으로 적층 구조를 갖는 반도체 소자 패키지 및 그 형성 방법에 관한 것이다.
유비쿼터스(ubiquitous) 시대를 맞이하여 소비자들에게 다양한 서비스를 제공해야 할 필요성이 증대되고 있으며, 이에 대한 해결책으로 여러 기능을 통합하여 새로운 가치를 창출하는 융·복합 기술이 각광을 받고 있다. 이러한 융·복합 기술을 위한 유력한 실현 방안으로 시스템-인-패키지(System-in-Package : SiP) 혹은 시스템-온-패키지(System-on-Package : SoP) 기술이 새롭게 조명되고 있다.
이는 시스템을 구성하는 소자나 부품의 재료나 공정이 서로 달라도 하나의 패키지 혹은 모듈(module)로서 상이한 소자나 부품을 단일 제품화할 수 있고, 그에 따라 성능 향상, 초소형화, 저가격화가 가능하기 때문이다. 또한, 무어의 법칙(Moore's law)에 따라 2차원적으로 집적도를 증가시켜 온 메모리(memory) 기술이 물리적인 한계에 부딪힘에 따라 3차원적으로 집적도를 증가시킬 수 있는 기술인 시스템-인-패키지가 유일한 대안으로 주목 받고 있고 이를 통해 지속적인 무어의 법 칙을 달성할 수 있을 것이다. 여기에 시스템의 클락(clock) 속도가 빨라지면서, 소자와 소자 사이의 상호 연결(interconnection)에 의한 지연(delay), 잡음(noise) 및 전력 소모가 시스템의 성능을 향상시키는 데 문제가 됨에 따라 상호 연결을 최소화할 필요성이 제기되고 있다. 3차원 적층은 라우팅(routing)의 자유도를 기존의 2차원에서 3차원으로 한 차원 증가시켰고, 상호 연결의 길이를 짧게 할 수 있어서, 지연 및 잡음을 줄이고 전력 소모도 감소시킬 수 있는 장점이 있는 것으로 부각되고 있다.
실리콘 관통 비아(Through Silicon Via : TSV)를 이용한 실리콘 칩(chip)의 3차원 적층 기술은 집적도 향상, 상호 연결 길이 최소화, 라우팅의 자유도 부여 측면에서 각광을 받고 있다. 그러나 기존 적층 기술 대비 공정 비용이 비싸 기술 확산에는 어려움이 있다. 특히, 실리콘 관통 비아 홀(hole)을 메우는 기술(filling technology) 및 칩을 3차원적으로 본딩(bonding)하는 기술은 이 부분의 상당한 비용 증가를 유발하기 때문에 이를 저가화하는 것이 실리콘 관통 비아를 이용한 실리콘 칩 적층 기술의 상용화를 앞당기기 위한 핵심이라고 할 수 있다.
본 발명이 해결하고자 하는 과제는 복잡한 공정을 단순화할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 복잡한 공정을 단순화할 수 있는 반도체 소자들의 적층 구조 및 그들의 적층 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 복잡한 공정을 단순화할 수 있는 반도체 소자 패키지 및 그 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 소자를 제공한다. 이 반도체 소자는 적어도 하나의 관통 홀 및 적어도 관통 홀을 채우는 관통 전극을 포함할 수 있다. 관통 전극은 금속간 화합물인 것을 특징으로 할 수 있다.
관통 전극의 적어도 일 단부 상에 배치된 솔더 범프를 더 포함할 수 있다.
관통 홀의 측벽과 관통 전극 사이에 개재된 절연층을 더 포함할 수 있다.
반도체 소자는 반도체 칩 또는 인터포저일 수 있다.
또한, 본 발명은 반도체 소자의 제조 방법을 제공한다. 이 방법은 반도체 소자의 적어도 일부를 관통하는 적어도 하나의 관통 홀을 형성하는 단계 및 적어도 관통 홀을 채우는 관통 전극을 형성하는 단계를 포함할 수 있다. 관통 전극은 금속간 화합물로 형성되는 것을 특징으로 할 수 있다.
관통 전극의 적어도 일 단부 상에 솔더 범프를 형성하는 단계를 더 포함할 수 있다. 솔더 범프를 형성하는 단계는 반도체 소자의 표면을 덮는 솔더 범프 메이커층을 형성하는 단계, 열을 가해 관통 전극의 일 단부 상에 솔더 범프를 형성하는 단계 및 미반응 솔더 범프 메이커층을 제거하는 단계를 포함할 수 있다.
솔더 범프 메이커층은 솔더 파우더 및 수지를 포함할 수 있다.
솔더 파우더는 SnAgCu, PbSn, SnBi, InSn 및 In 중에서 선택된 적어도 하나를 포함할 수 있다.
수지는 솔더 파우더의 표면에 존재하는 산화막을 제거하기 위한 환원제 기능을 가질 수 있다.
솔더 범프를 형성하는 단계는 열에 의해 용융된 솔더 파우더가 표면 장력에 의해 관통 전극의 일 단부 상에 형성될 수 있다.
관통 홀을 형성하는 단계는 반응성 이온 식각 공정 또는 레이저 드릴링 공정을 이용할 수 있다.
관통 전극을 형성하는 단계 전에 관통 홀의 내부면에 절연층을 형성하는 단계를 더 포함할 수 있다.
절연층을 형성하는 것은 분리층, 배리어층 및 접착층을 순차적으로 형성하는 것을 포함할 수 있다.
관통 전극을 형성하는 단계는 적어도 관통 홀을 전극용 물질로 채우는 단계 및 열을 가해 전극용 물질을 반응시켜 금속간 화합물로 전환하는 단계를 포함할 수 있다.
적어도 관통 홀을 전극용 물질로 채우는 단계는 스크린 프린팅 또는 금속 마스크를 이용하는 프린팅을 이용할 수 있다.
전극용 물질은 금속 알갱이, 솔더 알갱이 및 수지를 포함할 수 있다.
금속 알갱이는 솔더 알갱이보다 높은 융점을 가질 수 있다. 금속 알갱이는 Ag, Au 및 Cu 중에서 선택된 적어도 하나를 포함할 수 있다. 솔더 알갱이는 Sn, SnAg SnAgCu, SnBi, In 및 Zn 중에서 선택된 적어도 하나를 포함할 수 있다.
수지는 솔더 알갱이 표면에 존재하는 산화막을 제거하기 위한 환원제 기능을 가질 수 있다.
상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 소자들의 적층 구조를 제공한다. 이 적층 구조는 각각 적어도 하나의 관통 홀 및 적어도 관통 홀을 채우는 관통 전극을 포함하되, 관통 전극들에 의해 서로 전기적으로 연결되는 적층된 반도체 소자들, 및 관통 전극들의 연결 부위를 제외한 적층된 반도체 소자들 사이에 제공된 접착 물질막을 포함할 수 있다. 관통 전극은 금속간 화합물인 것을 특징으로 할 수 있다.
관통 전극들은 관통 전극들 중 적어도 하나의 일 단부 상에 제공되는 솔더 범프를 매개로 서로 전기적으로 연결될 수 있다.
접착 물질막은 필름 또는 페이스트 형태의 플럭싱 언더필일 수 있다. 접착 물질막은 고분자 볼을 더 포함할 수 있다.
또한, 본 발명은 반도체 소자들의 적층 방법을 제공한다. 이 방법은 반도체 소자들 각각의 적어도 일부를 관통하는 적어도 하나의 관통 홀을 형성하는 단계, 적어도 관통 홀을 채우는 관통 전극을 형성하는 단계, 반도체 소자의 표면을 덮는 접착 물질막을 형성하는 단계 및 반도체 소자들의 관통 전극들이 서로 연결되도록, 반도체 소자들을 적층하는 단계를 포함할 수 있다. 관통 전극은 금속간 화합물로 형성되는 것을 특징으로 할 수 있다.
관통 전극의 적어도 일 단부 상에 솔더 범프를 형성하는 단계를 더 포함할 수 있다. 관통 전극들은 솔더 범프를 매개로 서로 전기적으로 연결될 수 있다.
접착 물질막은 필름 또는 페이스트 형태의 플럭싱 언더필일 수 있다. 접착 물질막은 고분자 볼을 더 포함할 수 있다.
반도체 소자들을 적층하는 단계는 열 압착 방식 또는 열 초음파 압착 방식을 이용할 수 있다.
상기한 또 다른 과제를 달성하기 위하여, 본 발명은 반도체 소자 패키지를 제공한다. 이 패키지는 각각 적어도 하나의 관통 홀 및 적어도 관통 홀을 채우는 관통 전극을 포함하되, 관통 전극들에 의해 서로 전기적으로 연결되는 적층된 반도체 소자들, 관통 전극들의 연결 부위를 제외한 적층된 반도체 소자들 사이에 제공된 접착 물질막, 및 적층된 반도체 소자들이 실장되고 본딩 전극을 갖는 상부면 및 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판을 포함할 수 있다. 관통 전극은 금속간 화합물인 것을, 그리고 적층된 반도체 소자들 중 최하부 반도체 소자의 관통 전극과 인쇄 회로 기판의 본딩 전극은 서로 전기적으로 연결되는 것을 특징으로 할 수 있다.
최하부 반도체 소자의 관통 전극과 본딩 전극은 최하부 반도체 소자의 관통 전극 상에 제공되는 솔더 범프를 매개로 서로 전기적으로 연결될 수 있다.
적층된 반도체 소자들 및 인쇄 회로 기판의 상부면을 봉지하는 몰딩 물질을 더 포함할 수 있다.
인쇄 회로 기판의 하부면에 제공되는 솔더 볼을 더 포함할 수 있다.
또한, 본 발명은 반도체 소자 패키지의 형성 방법을 제공한다. 이 방법은 반도체 소자들 각각의 적어도 일부를 관통하는 적어도 하나의 관통 홀을 형성하는 단계, 적어도 관통 홀을 채우는 관통 전극을 형성하는 단계, 반도체 소자의 표면을 덮는 접착 물질막을 형성하는 단계, 반도체 소자들의 관통 전극들이 서로 연결되도록, 반도체 소자들을 적층하는 단계, 본딩 전극을 갖는 상부면 및 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판을 준비하는 단계, 및 적층된 반도체 소자들을 인쇄 회로 기판의 상부면에 실장하는 단계를 포함할 수 있다. 관통 전극은 금속간 화합물로 형성되는 것을, 그리고 적층된 반도체 소자들 중 최하부 반도체 소자의 관통 전극과 인쇄 회로 기판의 본딩 전극은 서로 전기적으로 연결되는 것을 특징으로 할 수 있다.
최하부 반도체 소자의 관통 전극의 상에 솔더 범프를 형성하는 단계를 더 포함할 수 있다. 최하부 반도체 소자의 관통 전극과 본딩 전극은 최하부 반도체 소자의 관통 전극 상에 형성되는 솔더 범프를 매개로 서로 전기적으로 연결될 수 있다.
적층된 반도체 소자들을 실장하는 단계는 열 압착 방식 또는 열 초음파 압착 방식을 이용할 수 있다.
적층된 반도체 소자들 및 인쇄 회로 기판의 상부면을 봉지하는 몰딩 물질을 형성하는 단계를 더 포함할 수 있다.
인쇄 회로 기판의 하부면에 솔더 볼을 형성하는 단계를 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 금속간 화합물로 관통 홀을 채우는 관통 전극을 형성함으로써, 복잡한 공정을 단순화할 수 있는 반도체 소자 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 다른 과제 해결 수단에 따르면 금속간 화합물로 관통 홀을 채우는 관통 전극을 형성함으로써, 복잡한 공정을 단순화할 수 있는 반도체 소자들의 적층 구조 및 그들의 적층 방법이 제공될 수 있다. 게다가, 관통 전극 또는/및 범프의 산화막을 제거하는 기능을 갖는 접착 물질막을 이용하여 반도체 소자들을 적층함으로써, 기계적인 신뢰성을 높일 수 있는 동시에 복잡한 공정을 단순화할 수 있는 반도체 소자들의 적층 구조 및 그들의 적층 방법이 제공될 수 있다.
이에 더하여, 본 발명의 또 다른 과제 해결 수단에 따르면 금속간 화합물로 관통 홀을 채우는 관통 전극을 형성함으로써, 복잡한 공정을 단순화할 수 있는 반도체 소자 패키지 및 그 형성 방법이 제공될 수 있다. 게다가, 관통 전극 또는/및 범프의 산화막을 제거하는 기능을 갖는 접착 물질막을 이용하여 반도체 소자들을 실장함으로써, 기계적인 신뢰성을 높일 수 있는 동시에 복잡한 공정을 단순화할 수 있는 반도체 소자 패키지 및 그 제조 방법이 제공될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단 면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 소자들이 형성된 반도체 기판을 설명하기 위한 평면도이다.
도 1을 참조하면, 반도체 기판(110)이 준비된다. 반도체 기판(110)은 실리콘 웨이퍼(wafer)일 수 있다. 반도체 기판(110) 상에는 일반적인 제조 공정을 통해 형성된 반도체 소자들(120)이 제공될 수 있다. 반도체 소자들(120)은 반도체 칩 또는 인터포저(interposer)일 수 있다. 또한, 각각의 반도체 소자들(120)을 분리하기 위한 칩 절단 영역들(scribe line, 115)이 제공될 수 있다.
도 2a 내지 도 12는 본 발명의 실시예에 따른 반도체 소자들의 제조 방법을 설명하기 위한 공정 단면도들이다. 도 2a 내지 도 12는 도 1의 A 부분을 절취 및 확대한 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(110)에 제공된 반도체 소자들(도 1의 120 참조)을 적어도 일부를 관통하는 관통 홀들(through via hole, 121)을 형성 한다. 관통 홀들(121)을 형성하는 것은 반응성 이온 식각(Reactive Ion Etch : RIE) 공정 또는 레이저 드릴링(laser drilling) 공정을 이용할 수 있다.
일반적으로 관통 홀이라는 것은 어떤 물체를 완전히 관통하는 것을 가르키지만, 본 명세서에서는 아래와 같은 어떤 물체의 일부만을 뚫고 들어가 있는 상태이더라도 그 최종 결과물이 어떤 물체를 완전히 관통하기 때문에, 하나의 명칭인 관통 홀로 쓰고자 한다.
도 2a는 반도체 기판(110)의 일부만을 관통하는 블라인드(blind) 관통 홀들(121)이 형성되는 것을 도시하는 것일 수 있다. 이와는 달리, 도 2b는 반도체 기판(110)의 전체를 관통하는 관통 홀들(121)이 형성되는 것을 도시하는 것일 수 있다. 반도체 기판(110)의 전체를 관통하는 관통 홀들(121)이 형성되는 경우에는, 도 2b에 도시된 것과 같이, 반도체 소자들이 형성된 면에 대향하는 반도체 기판(110)의 면이 캐리어 웨이퍼(carrier wafer, 111)에 부착될 수 있다. 이는 반도체 기판(110)의 두께가 얇은 경우, 후속의 공정에서 반도체 기판(110)에 주어지는 기계적 또는 열적인 응력(stress)을 완화하기 위한 것일 수 있다. 캐리어 웨이퍼(111)는 실리콘 기판 또는 유리 기판일 수 있으며, 반도체 기판(110)과 동일한 원판 형태일 수 있다. 캐리어 웨이퍼(111)는 필름(film) 형태의 접착 물질이나 왁스(wax) 등을 매개로 반도체 기판(110)과 서로 부착될 수 있다.
도 2a에 도시되지 않았지만, 반도체 기판(110)의 일부만을 관통하는 블라인드 관통 홀들(121)이 형성된 경우에도, 반도체 기판(110)의 두께가 얇다면, 블라인드 관통 홀들(121)이 미치지 못하는 반도체 기판(110)의 면에 캐리어 웨이퍼(111) 가 부착될 수 있다.
도 3a 및 도 3b를 참조하면, 관통 홀들(121)의 내부면에 절연층(125)을 형성한다. 절연층(125)은 순차적으로 형성된 분리층(isolation layer), 배리어층(barrier layer) 및 접착층(adhesion layer)을 포함할 수 있다. 분리층은 SiO2(실리콘 산화물)를 포함할 수 있다. 배리어층은 Ti(티타늄), TiN(티타늄 질화물), Ta(탄탈륨), TaN(탄탈륨 질화물) 및 Si3N4(실리콘 질화물) 중에서 선택된 적어도 하나를 포함할 수 있다. 접착층은 Cu(구리) 및 Au(금) 중에서 선택된 적어도 하나를 포함할 수 있다.
도 4a, 도 4b, 도 5a, 도 5b 및 도 5c를 참조하면, 전극용 물질(130)로 적어도 관통 홀들(121)을 채운다. 전극용 물질(130)은 금속 알갱이(metal powder, 131), 솔더 알갱이(solder powder, 132) 및 수지(resin, 133)를 포함할 수 있다. 금속 알갱이(131)는 솔더 알갱이(132)보다 높은 융점을 가질 수 있다. 금속 알갱이(131)는 Ag(은), Au 및 Cu 중에서 선택된 적어도 하나를 포함할 수 있다. 솔더 알갱이(132)는 Sn, SnAg, SnAgCu, SnBi, In 및 Zn 중에서 선택된 적어도 하나를 포함할 수 있다. 수지(133)은 솔더 알갱이(132) 표면에 존재하는 산화막을 환원시키는 환원제 기능을 가질 수 있다.
전극용 물질(130)로 관통 홀들(121)을 채우는 것은 스크린 프린팅(screen printing) 또는 금속 마스크(metal mask)를 이용하는 프린팅을 이용하는 것일 수 있다. 즉, 금속 또는 우레탄(urethane) 재질의 스퀴저(squeezer, 135)를 이용하여, 관통 홀들(121)에 전극용 물질(130)이 채워지는 것일 수 있다. 관통 홀들(121)에 전극용 물질(130)이 채워질 때, 공기압이 가해질 수도 있고, 진공 상태에서 압력의 변화가 주어질 수도 있다. 이는 관통 홀들(121)에 보이드(void) 없이 전극용 물질(130)을 채워 넣기 위한 것일 수 있다.
금속 알갱이(131)의 비율은 형성하고자 하는 금속간 화합물의 화학양론적 계수에 따라 그 양이 조절될 수 있다.
도 5a 또는 도 5b와는 달리, 도 5c에는 전극용 물질(130)이 관통 홀들(121)을 채울 뿐만 아니라, 반도체 기판(110)의 표면을 덮도록 형성된다. 이는 추후 공정에서 형성되는 예비 솔더 범프(도 11 또는 도 12의 175 참조) 역할을 하는 돌출부(도 6c의 140p)를 관통 전극(through via, 도 6a 또는 도 6b의 140 참조)과 동시에 형성하기 위한 것일 수 있다.
관통 홀들(121) 내에 전극용 물질(130)이 채워진 반도체 기판(110)에 열을 가해, 전극용 물질(130)을 반응시켜 금속간 산화물(intermetallic compound)로 전환한다. 이에 따라, 관통 홀들(121) 내에 금속간 산화물로 형성된 관통 전극들(도 6a 또는 도 6b의 140 참조)이 형성될 수 있다.
열을 가하면, 전극용 물질(130)에 포함된 수지(133)의 점도가 낮아지고, 수지(133)의 환원제 기능에 의해 솔더 알갱이(132) 표면에 존재하는 산화막이 환원되어 제거되고, 산화막이 제거된 솔더 알갱이(132)가 녹기 시작하고, 그리고 용융 상태의 솔더 알갱이(132)가 금속 알갱이(131)과 반응하여 금속간 화합물이 형성될 수 있다. 이렇게 형성된 금속간 화합물은 표면 장력의 영향을 받아 절연층(125)의 접 착층에 흡착되면서 성장되어, 관통 홀들(121)을 채울 수 있다. 이때, 절연층(125)의 접착층도 금속간 화합물을 형성하는 반응에 일부 참여할 수 있기 때문에, 접착층의 두께가 얇아질 수 있다.
도 5c에서는, 반도체 기판(110)의 표면을 덮는 초과 전극용 물질(130)이 더 존재하기 때문에, 관통 홀들(121)을 채운 금속간 화합물의 표면 부위에 추가적인 금속간 화합물이 더 성장할 수 있다.
열을 가하는 것은 일정한 온도가 유지되도록 하거나, 또는 온도를 시간에 따라 변화시키는 것일 수 있다. 금속간 화합물을 신속하게 형성하기 위해 융점이 낮은 솔더 알갱이(132)의 융점보다 높은 온도가 되도록 열을 가하여, 솔더 알갱이(132)가 액상인 상태에서 금속간 화합 반응이 일어나도록 온도가 조절될 수 있다. 서로 다른 금속간 화합물들이 형성될 경우, 이들 사이의 계면에서 확산 계수의 차이로 인해 커켄달 보이드(Kirkendall void)가 발생할 수 있으므로, 금속간 화합물이 하나의 상을 가질 수 있도록 열을 가하는 공정 시간을 충분히 갖는 것이 필요하다.
금속간 화합물을 형성하기 위한 금속 알갱이(131)가 Ag, Au 또는 Cu이면, 솔더 알갱이(132)로 Sn, SnAg, SnAgCu, SnBi 또는 In이 이용될 수 있다. 이에 더하여, 금속 알갱이(131)가 Cu인 경우에는, 솔더 알갱이(132)로 솔더 물질을 포함하지 않는 Zn 알갱이가 이용될 수도 있다.
도 6a 내지 도 6c를 참조하면, 전극용 물질(130)이 금속간 화합물로 전환된 후, 그라인딩(grinding) 또는 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정에 이용하여 반도체 기판(110)을 평탄화한다. 이에 따라, 관통 홀들(도 2a 및 도 2b의 121 참조)을 채우는 관통 전극들(140)이 형성될 수 있다.
도 6a 또는 도 6b와는 달리, 도 6c에는 관통 홀들 바깥으로 돌출된 돌출부들(140p)을 각각 포함하는 관통 전극들(140)이 형성될 수 있다. 이는 도 5c의 관통 홀들(121)을 채운 금속간 화합물의 표면 부위에 추가적으로 성장된 금속간 화합물에 의한 것일 수 있다. 이러한 돌출부들(140p)는 반도체 소자들의 적층하기 위한 공정에서 적층되는 반도체 소자들 각각의 관통 전극들(140)을 서로 전기적으로 연결하기 위한 솔더 범프 역할을 할 수 있다. 돌출부들(140p)의 크기는 전극용 물질(130)의 높이, 금속 알갱이(131)의 양 및 수지(133)의 표면 장력에 의해 결정될 수 있다. 이러한 돌출부(140p)를 갖는 관통 전극(140)의 장점은 반도체 소자들을 적층하기 위한 공정에서 솔더 범프를 추가적으로 형성할 필요가 없는 동시에, 돌출부(140p)로 적층되는 반도체 소자들 사이의 간격을 고정시킬 수 있다는 것이다.
도 6b와 같은 결과물은 바로 기판 절단 장치로 칩 절단 영역(115)을 따라 반도체 기판(110)을 절단됨으로써, 각각의 반도체 소자들(도 13a의 120a 및 120b 참조)로 분리될 수 있다.
도 7을 참조하면, 도 6a 및 도 6c의 경우와 같이, 반도체 기판(110)의 일부만을 관통하는 블라인드 관통 홀들(도 2a의 121 참조) 및 이들을 채우는 관통 전극들(140)을 포함하는 반도체 기판(110)의 상부에 핸들링 웨이퍼(handling wafer, 150)를 부착한다. 핸들링 웨이퍼(150)는 반도체 기판용 접착 물질막(145)을 매개로 반도체 기판(110)에 부착될 수 있다. 핸들링 웨이퍼(150)는 블라인드 관통 홀들이 미치지 못하는 반도체 기판(110)의 하부면 쪽으로 관통 전극들(140)을 노출하기 위해 연마하는 공정에서 반도체 기판(110)에 가해지는 기계적 및 열적인 응력을 완화하고, 연마 공정 이후에 박형화된 반도체 기판(110)에서 발생하는 휨을 억제하기 위해 사용될 수 있다. 핸들링 웨이퍼(150)는 실리콘 기판 또는 유리 기판일 수 있으며, 반도체 기판(110)과 동일한 원판 형태일 수 있다.
반도체 기판용 접착 물질막(145)은 접착 후에 분리가 용이한 재가공 접착제(reworkable adhesive)가 사용될 수 있다. 이는 핸들링 웨이퍼(150)는 반도체 기판(110)의 하부면을 연마한 다음, 제거되기 때문이다. 반도체 기판용 접착 물질막(145)은 자외선 경화 수지(UltraViolet curable resin : UV resin)나 열가소성(thermoplastic) 수지를 포함하는 접착제가 사용될 수 있다.
도 8를 참조하면, 반도체 기판(110)의 하부면 쪽으로 관통 전극들(140)을 노출시킨다. 반도체 기판(110)의 하부면 쪽으로 관통 전극들(140)을 노출시키는 것은 그라인딩 또는 화학적 기계적 연마 공정을 이용하는 것일 수 있다. 반도체 기판(110)의 하부면 쪽으로 관통 전극들(140)을 노출시키는 것은 추후 형성될 반도체 소자 패키지의 박형화를 구현하기 위한 것일 수 있다.
도 9를 참조하면, 핸들링 웨이퍼(150) 및 반도체 기판용 접착 물질막(145)을 제거한 후, 양 단이 모두 노출된 관통 전극들(140)을 갖는 반도체 기판(110)의 선택된 어느 하나의 면에 절단용 접착 물질막(160)을 한다. 절단용 접착 물질막(160)은 접착 후에 분리가 용이한 재가공 접착제가 사용될 수 있다. 이는 절단용 접착 물질막(160)은 각각의 반도체 소자들로 분리하기 위해 반도체 기판(110)을 절단한 다음, 제거되기 때문이다. 절단용 접착 물질막(160)은 자외선 경화 수지나 열가소성 수지를 포함하는 접착제가 사용될 수 있다.
도 10을 참조하면, 절단용 접착 물질막(160)에 대향하는 반도체 기판(110)의 면 상에 솔더 범프 메이커층(Solder Bump Maker layer : SBM layeer, 170)을 형성한다. 솔더 범프 메이커층(170)은 솔더 파우더(171) 및 수지(172)를 포함할 수 있다. 솔더 파우더(171)는 SnAgCu, PbSn, SnBi, InSn 및 In 중에서 선택된 적어도 하나를 포함할 수 있다. 수지(172)은 솔더 파우더(171) 표면에 존재하는 산화막을 환원시키는 환원제 기능을 가질 수 있다.
솔더 범프 메이커층(170)을 형성하는 것은 스크린 프린팅 또는 금속 마스크를 이용하는 프린팅을 이용하는 것일 수 있다. 즉, 금속 또는 우레탄 재질의 스퀴저를 이용하여, 반도체 기판(110)의 표면 상에 일정한 두께로 솔더 범프 메이커층(170)을 도포하는 것일 수 있다.
도 11을 참조하면, 솔더 범프 메이커층(170)이 도포된 반도체 기판(110)에 열을 가해, 노출된 관통 전극들(140) 각각의 표면 상에 예비 솔더 범프들(175)을 형성한다. 열을 가하면, 솔더 범프 메이커층(170)에 포함된 수지(172)의 점도가 낮아지고, 수지(172)의 환원제 기능에 의해 솔더 파우더(171) 표면에 존재하는 산화막이 환원되어 제거되고, 산화막이 제거된 솔더 파우더(171)가 녹기 시작하고, 그리고 용융 상태의 솔더 파우더(171)가 표면 장력에 의해 금속간 산화물로 이루어진 관통 전극들(140) 각각의 표면에 흡착되면서 성장하여, 예비 솔더 범프들(175)을 형성할 수 있다. 이때, 예비 솔더 범프들(175)은 표면 장력에 의해 반도체 기판(110)의 절연층(125) 부위로도 연장된 형태를 가질 수 있다.
솔더 범프 메이커를 이용하여 형성되는 예비 솔더 범프들(175)의 직경과 높이는 약 0.2~0.3 범위의 종횡비를 가질 수 있다.
도 12를 참조하면, 미반응 솔더 범프 메이커층(170)을 제거한다. 반응에 참여하지 못한 솔더 파우더(171) 및 수지(172)는 유기 용제를 이용하는 세정 공정으로 제거될 수 있다. 이때, 초음파를 사용하여 미반응 솔더 범프 메이커층(170)을 제거할 수도 있다.
이후, 기판 절단 장치로 칩 절단 영역(115)을 따라 반도체 기판(110)을 절단함으로써, 각각의 반도체 소자들(도 13a의 120a 및 120b 참조)로 분리할 수 있다.
도 13a 및 도 13b는 본 발명의 실시예에 따른 반도체 소자들의 적층 방법을 설명하기 위한 단면도들이다.
도 13a 및 도 13b를 참조하면, 절단용 접합 물질막(160)을 제거한 후, 예비 솔더 범프들(175a 및 175b)이 형성된 반도체 소자들(120a 및 120b)의 표면을 덮도록 반도체 소자들(120a 및 120b) 상에 접착 물질막들(180a 및 180b)을 각각 형성한다. 접착 물질막들(180a 및 180b)은 필름 또는 페이스트(paste) 형태의 플럭싱 언더필(fluxing underfill, 182a 및 182b)일 수 있다. 접착 물질막(180a 및 180b)은 고분자 볼들(high molecule ball, 181a 및 181b)을 더 포함할 수 있다. 고분자 볼(181a 및 181b)는 폴리 메틸 메타크릴레이트(Poly Methyl MethAcrylate : PMMA)일 수 있으며, 이는 적층되는 반도체 소자들(120a 및 120b) 사이에 일정한 간격을 유지하기 위한 역할을 할 수 있다.
피적층 반도체 소자(120a)의 예비 솔더 범프들(175a)에 적층 반도체 소자(120b)의 하부면으로 노출된 관통 전극들(140b)을 연결함으로써, 반도체 소자들(120a 및 120b)이 적층될 수 있다. 즉, 관통 전극들(140a 및 140b)은 플립 칩(Flip Chip : F/C) 본딩 공정을 이용하여 적층 반도체 소자(120b)의 하부면으로 노출된 관통 전극들(122b)이 피적층 반도체 소자(120a)의 상부면에 형성된 예비 솔더 범프들(175a)에 본딩되는 것에 의해 서로 전기적으로 연결될 수 있다. 피적층 반도체 소자(120a) 상에 적층 반도체 소자(120b)를 적층하는 것은 열 압착(thermocompress) 방식 또는 열 초음파 압착(thermosonic compress) 방식을 이용하는 것일 수 있다.
열에 의해 온도가 올라가면, 플럭싱 언더필(182a 및 182b)의 점도가 낮아지고, 플럭싱 언더필(182a 및 182b)의 펄럭스 기능에 의해 예비 솔더 범프들(175a 및 175b) 표면에 형성된 산화막이 환원되어 제거되고, 산화막이 제거된 예비 솔더 범프들(175a 및 175b)이 녹기 시작하고, 그리고 용융 상태의 예비 솔더 범프들(175a 및 175b)이 인접하는 금속간 산화물로 이루어진 관통 전극들(140b)에 젖어(wetting), 관통 전극들(140a 및 140b)을 기계적 및 전기적으로 연결하는 솔더 범프들(177a)을 형성할 수 있다.
적층된 반도체 소자들(120a 및 120b) 사이의 접착 물질막(180a)은 압착에 의해 그 두께가 얇아질 수 있다. 이때, 접착 물질막(180a)에 포함된 고분자 볼들(181a)에 의해, 적층된 반도체 소자들(120a 및 120b)의 사이는 일정한 간격이 유 지될 수 있다.
도 14a 내지 도 14c는 본 발명의 실시예에 따른 반도체 소자 패키지의 형성 방법을 설명하기 위한 단면도들이다.
도 14a를 참조하면, 도 2a 내지 도 13b에서 설명한 방법들 의해 적층된 반도체 소자들(120a, 120b 및 120c) 및 인쇄 회로 기판(200)을 준비한다. 인쇄 회로 기판(200) 대신에 인터포저(도 15의 300 참조)가 준비될 수도 있다.
인쇄 회로 기판(200)은 코어 물질(core material, 202)을 몸체로 하여 상부 본딩 전극들(206u)을 포함하는 상부면 절연막 패턴(204u) 및 상부면 절연막 패턴(204u)에 대향하면서 하부 본딩 전극들(206ℓ)을 포함하는 하부면 절연막 패턴(204ℓ)을 가질 수 있다. 상부면 절연막 패턴(204u) 및 하부면 절연막 패턴(204ℓ)은 포토 솔더 레지스트(Photo Solder Resist : PSR)일 수 있다. 인쇄 회로 기판(200)은 상부면에 실장되는 적층된 반도체 소자들(120a, 120b 및 120c)의 최하부 반도체 소자(120c)의 관통 전극들(140c)에 대응되는 상부 본딩 전극들(206u)을 가질 수 있다.
도 14b를 참조하면, 적층된 반도체 소자들(120a, 120b 및 120c)을 인쇄 회로 기판(200)의 상부면에 실장할 수 있다. 적층된 반도체 소자들(120a, 120b 및 120c)은 최하부 반도체 소자(120c)의 접착 물질막(180c)를 매개로 인쇄 회로 기판(200)의 상부면에 실장될 수 있다. 이때, 인쇄 회로 기판(200)의 상부면에 포함된 상부 본딩 전극들(206u)은 그에 대응되는 최하부 반도체 소자(120c)의 관통 전극들(140c)과 전기적으로 연결될 수 있다.
적층된 반도체 소자들(120a, 120b 및 120c)을 인쇄 회로 기판(200)의 상부면에 실장하는 것은 최하부 반도체 소자(120c)를 인쇄 회로 기판(200)의 상부면에 먼저 실장한 후, 적층된 반도체 소자들(120a 및 120b)을 최하부 반도체 소자(120c) 상에 적층하는 것일 수도 있다.
적층된 반도체 소자들(120a, 120b 및 120c)의 최하부 반도체 소자(120c)의 관통 전극들(140c)을 그에 대응되는 인쇄 회로 기판(200)의 상부 본딩 전극들(206u)에 전기적으로 연결되도록, 적층된 반도체 소자들(120a, 120b 및 120c)을 인쇄 회로 기판(200)의 상부면에 실장할 수 있다. 적층된 반도체 소자들(120a, 120b 및 120c)을 인쇄 회로 기판(200)의 상부면에 실장하는 것은 열 압착 방식 또는 열 초음파 압착 방식을 이용하는 것일 수 있다.
열에 의해 온도가 올라가면, 최하부 반도체 소자(120c)의 플럭싱 언더필(182c)의 점도가 낮아지고, 플럭싱 언더필(182c)의 펄럭스 기능에 의해 예비 솔더 범프들(175c) 표면에 형성된 산화막이 환원되어 제거되고, 산화막이 제거된 예비 솔더 범프들(175c)이 녹기 시작하고, 그리고 용융 상태의 예비 솔더 범프들(175c)이 대응되는 상부 본딩 전극들(260u)에 젖어, 최하부 반도체 소자(120c)의 관통 전극들(140c)과 인쇄 회로 기판(200)의 상부 본딩 전극들(206u)을 기계적 및 전기적으로 연결하는 솔더 범프들(177c)을 형성할 수 있다.
도 14c를 참조하면, 적층된 반도체 소자들(120a, 120b 및 120c) 및 인쇄 회로 기판(200)의 상부면을 봉지하는 몰딩 물질(molding material, 230)을 형성한다. 몰딩 물질(230)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)일 수 있 다.
인쇄 회로 기판(200)의 하부면의 하부 본딩 전극(206ℓ)에 솔더 볼들(solder ball, 208s)을 형성할 수 있다. 솔더 볼들(208s)은 솔더 물질(solder material)을 포함할 수 있다.
여기서는 볼 그리드 어레이(Ball Grid Array : BGA) 패키지를 예로 들었지만, 다양한 패키지들에 적용될 수도 있다.
도 15는 본 발명의 다른 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도이다.
도 15를 참조하면, 도 14c의 적층된 반도체 칩들(120a, 120b 및 120c)과 인쇄 회로 기판(200) 사이에 인터포저(300)가 더 개재된 경우이다.
인터포저(300)은 실리콘 인터포저일 수 있다. 인터포저(300) 또한 반도체 칩들(120a, 120b 또는 120c)과 동일한 관통 전극들(340)을 가질 수 있다. 인터포저(300)는 적층된 반도체 칩들(120a, 120b 및 120c)과 전기적으로 연결되는 본딩 패드들(bonding pad, 302)을 더 포함하며, 이에 더하여, 인터포저(300)는 내부 배선들을 포함하는 적어도 하나의 재배선층(ReDistribution Layer : RDL, 미도시)을 포함할 수 있다. 인터포저(300)의 관통 전극들(340)은 내부 배선 및 본딩 패드들(302)와 전기적으로 연결되어 적층된 반도체 칩들(120a, 120b 및 120c)과 인쇄 회로 기판을 서로 전기적으로 연결하고, 또한, 인터포저(300)에 포함된 인덕터(inductor), 커패시터(capacitor) 또는 저항 등과 같은 수동 소자나 프로세서(processor) 등과 같은 로직 소자와 적층된 반도체 칩들(120a, 120b 및 120c) 및 인쇄 회로 기판을 서로 전기적으로 연결한다.
상기한 본 발명의 실시예들에 따른 반도체 소자는 융점이 서로 다른 두 종류의 금속간 화합물을 형성할 수 있는 금속 알갱이들과 이들 금속 알갱이들의 표면의 산화막을 제거하는 기능을 가진 수지를 섞은 페이스트를 스크린 프린팅 혹은 금속 마스크 프린팅 공정을 이용하여 관통 홀을 채우고, 온도를 올려 융점이 낮은 금속 알갱이가 용융된 상태에서 급속한 금속간 화합물을 형성시켜 관통 홀 내에 관통 전극을 형성함에 따라, 짧은 시간 안에 효율적으로 관통 전극이 형성할 수 있다.
또한, 칩 사이의 상호 연결을 위한 별도의 노광 공정 없이 솔더 범프 메이커를 이용하여 솔더 범프를 형성함에 따라, 공정이 간단해질 수 있다.
이에 더하여, 플립 칩 본딩을 이용한 반도체 소자들의 적층에서 필름형 플럭싱 언더필을 이용함에 따라, 플럭스를 솔더 범프에 바르고, 리플로우(reflow) 시킨 후 제거하고, 그리고 그 후 언더필을 충진하는 등의 복잡한 공정이 삭제되어, 공정이 단순화될 수 있다. 결과적으로 저비용의 반도체 소자들의 적층 구조 및 이를 포함하는 반도체 소자 패키지가 제공될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자들의 적층 구조를 설명하기 위한 단면도;
도 2는 본 발명의 실시예에 따른 반도체 소자들이 형성된 반도체 기판을 설명하기 위한 평면도;
도 3a 내지 도 13은 본 발명의 실시예에 따른 반도체 소자들의 제조 방법을 설명하기 위한 공정 단면도들;
도 14a 및 도 14b는 본 발명의 실시예에 따른 반도체 소자들의 적층 방법을 설명하기 위한 단면도들;
도 15a 내지 도 15c는 본 발명의 실시예에 따른 반도체 소자 패키지의 형성 방법을 설명하기 위한 단면도들;
도 16은 본 발명의 다른 실시예에 따른 반도체 소자 패키지를 설명하기 위한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
110 : 반도체 기판 111 : 캐리어 웨이퍼
115 : 칩 절단 영역
120, 120a, 120b, 120c : 반도체 소자 121 : 관통 홀
125, 125a, 125b, 125c : 절연층 130 : 전극용 물질
131 : 금속 알갱이 132 : 솔더 알갱이
133, 172 : 수지 135 : 스퀴저
140, 140a, 140b, 140c, 340 : 관통 전극 140p :돌출부
145 : 반도체 기판용 접착 물질막 150 : 핸들링 웨이퍼
160 : 절단용 접착 물질막 170 : 솔더 범프 메이커층
171 : 솔더 파우더
175, 175a, 175b, 175c : 예비 솔더 범프
177a, 177b, 177c, 377 : 솔더 범프
180a, 180b, 180c, 380 : 접착 물질막
181a, 181b, 181c, 381 : 플럭싱 언더필
182a, 182b, 182c, 382 : 고분자 볼 200 : 인쇄 회로 기판
202 : 코어 물질 204ℓ : 하부면 절연막 패턴
204u : 상부면 절연막 패턴 206ℓ : 하부 접속 전극
206u : 상부 접속 전극 215 : 솔더 볼
250 : 몰딩 물질 300 : 인터포저
302 : 본딩 패드

Claims (33)

  1. 적어도 하나의 관통 홀; 및
    적어도 상기 관통 홀을 채우는 관통 전극을 포함하되,
    상기 관통 전극은 금속간 화합물인 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 관통 전극의 적어도 일 단부 상에 배치된 솔더 범프를 더 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 관통 홀의 측벽과 상기 관통 전극 사이에 개재된 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 반도체 소자는 반도체 칩 또는 인터포저인 것을 특징으로 하는 반도체 소자.
  5. 반도체 소자의 적어도 일부를 관통하는 적어도 하나의 관통 홀을 형성하는 단계; 및
    적어도 상기 관통 홀을 채우는 관통 전극을 형성하는 단계를 포함하되,
    상기 관통 전극은 금속간 화합물로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 관통 전극의 적어도 일 단부 상에 솔더 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 6항에 있어서,
    상기 솔더 범프를 형성하는 단계는:
    상기 반도체 소자의 표면을 덮는 솔더 범프 메이커층을 형성하는 단계;
    열을 가해 상기 관통 전극의 상기 일 단부 상에 솔더 범프를 형성하는 단계; 및
    미반응 솔더 범프 메이커층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7항에 있어서,
    상기 솔더 범프 메이커층은 솔더 파우더 및 수지를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 솔더 파우더는 SnAgCu, PbSn, SnBi, InSn 및 In 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 8항에 있어서,
    상기 수지는 상기 솔더 파우더의 표면에 존재하는 산화막을 제거하기 위한 환원제 기능을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 솔더 범프를 형성하는 단계는 상기 열에 의해 용융된 상기 솔더 파우더가 표면 장력에 의해 상기 관통 전극의 상기 일 단부 상에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 5항에 있어서,
    상기 관통 홀을 형성하는 단계는 반응성 이온 식각 공정 또는 레이저 드릴링 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 5항에 있어서,
    상기 관통 전극을 형성하는 단계 전에 상기 관통 홀의 내부면에 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13항에 있어서,
    상기 절연층은 형성하는 것은 분리층, 배리어층 및 접착층을 순차적으로 형성하는 것을 포함하는 것을 특징으로 반도체 소자의 제조 방법.
  15. 제 5항에 있어서,
    상기 관통 전극을 형성하는 단계는:
    적어도 상기 관통 홀을 전극용 물질로 채우는 단계; 및
    열을 가해 상기 전극용 물질을 반응시켜 상기 금속간 화합물로 전환하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제 15항에 있어서,
    적어도 상기 관통 홀을 상기 전극용 물질로 채우는 단계는 스크린 프린팅 또는 금속 마스크를 이용하는 프린팅을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 15항에 있어서,
    상기 전극용 물질은 금속 알갱이, 솔더 알갱이 및 수지를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17항에 있어서,
    상기 금속 알갱이는 상기 솔더 알갱이보다 높은 융점을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 18항에 있어서,
    상기 금속 알갱이는 Ag, Au 및 Cu 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 18항에 있어서,
    상기 솔더 알갱이는 Sn, SnAg SnAgCu, SnBi, In 및 Zn 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 17항에 있어서,
    상기 수지는 상기 솔더 알갱이 표면에 존재하는 산화막을 제거하기 위한 환원제 기능을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 1항의 구조를 가지면서, 상기 관통 전극들에 의해 서로 전기적으로 연결되는 적층된 반도체 소자들; 및
    상기 관통 전극들의 연결 부위를 제외한 상기 적층된 반도체 소자들 사이에 제공된 접착 물질막을 포함하는 반도체 소자 패키지.
  23. 제 22항에 있어서,
    상기 관통 전극들은 상기 관통 전극들 중 적어도 하나의 일 단부 상에 제공되는 솔더 범프를 매개로 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 패키지.
  24. 제 22항에 있어서,
    상기 접착 물질막은 필름 또는 페이스트 형태의 플럭싱 언더필인 것을 특징으로 하는 반도체 소자 패키지.
  25. 제 24항에 있어서,
    상기 접착 물질막은 고분자 볼을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  26. 제 22항에 있어서,
    상기 적층된 반도체 소자들이 실장되고 본딩 전극을 갖는 상부면 및 상기 상부면에 대향하는 하부면을 갖는 인쇄 회로 기판을 더 포함하되,
    상기 적층된 반도체 소자들 중 최하부 반도체 소자의 상기 관통 전극과 상기 인쇄 회로 기판의 상기 본딩 전극은 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 패키지.
  27. 제 26항에 있어서,
    상기 최하부 반도체 소자의 상기 관통 전극과 상기 본딩 전극은 상기 최하부 반도체 소자의 상기 관통 전극 상에 제공되는 솔더 범프를 매개로 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 패키지.
  28. 제 26항에 있어서,
    상기 적층된 반도체 소자들 및 상기 인쇄 회로 기판의 상기 상부면을 봉지하는 몰딩 물질을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  29. 제 26항에 있어서,
    상기 인쇄 회로 기판의 상기 하부면에 제공되는 솔더 볼을 더 포함하는 것을 특징으로 하는 반도체 소자 패키지.
  30. 제 5항에 따라 제조된 반도체 소자들을 준비하는 단계;
    상기 반도체 소자의 표면을 덮는 접착 물질막을 형성하는 단계; 및
    상기 반도체 소자들의 상기 관통 전극들이 서로 연결되도록, 상기 반도체 소자들을 적층하는 단계를 포함하는 반도체 소자들의 적층 방법.
  31. 제 30항에 있어서,
    상기 관통 전극의 적어도 일 단부 상에 솔더 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자들의 적층 방법.
  32. 제 31항에 있어서,
    상기 관통 전극들은 상기 솔더 범프를 매개로 서로 전기적으로 연결되는 것을 특징으로 하는 반도체 소자들의 적층 방법.
  33. 제 30항에 있어서,
    상기 반도체 소자들을 적층하는 단계는 열 압착 방식 또는 열 초음파 압착 방식을 이용하는 것을 특징으로 하는 반도체 소자들의 적층 방법.
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