KR100886711B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 제1 반도체 칩 몸체상에 배치된 제1 본딩 패드 및 상기 제1 본딩 패드 상에 접속된 도전성 돌기를 갖는 제1 반도체 칩, 제2 반도체 칩 몸체상에 배치되며 제1 관통공을 갖는 제2 본딩 패드 및 상기 제1 관통공에 의하여 형성된 상기 제2 본딩 패드의 내측면 및 상기 제2 반도체 칩 몸체를 관통하는 제2 관통공에 의하여 형성된 상기 제2 반도체 칩 몸체의 내측면에 각각 배치된 도전 패턴을 갖는 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들의 사이에 개재된 절연막 패턴 및 도전 패턴과 접속되는 접속 패드를 갖는 기판을 포함한다.
반도체, 패키지, 반도체 칩, 본딩 패드, 관통공

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEEREOF}
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 2는 도 1의 제1 및 제2 반도체 칩을 분해 도시한 분해 단면도이다.
도 3a 내지 도 4g는 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자가 개발되고 있다.
반도체 소자는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근에는 패키징 공정의 기술 개발에 의하여 제조된 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
종래 적층 반도체 패키지를 제조하기 위해서는 복수개의 반도체 칩을 적층하는 공정 및 적층된 반도체 칩을 개별화하는 공정을 필요로 한다.
특히, 복수개의 반도체 칩들을 적층하는 공정에서는 적층 된 상/하 반도체 칩을 전기적으로 연결해야 한다.
상/하 반도체 칩을 전기적으로 연결하기 위해서는 상/하 반도체 칩들을 정렬하기 위한 정렬 마크를 형성하는 공정, 정렬 마크에 의하여 반도체 칩들을 정렬하는 공정, 정렬된 상/하 반도체 칩들을 상호 부착하는 공정, 부착된 상/하 반도체 칩들을 솔더 등을 통해 전기적으로 본딩하는 공정들이 요구된다.
그러나, 종래 기술에 의한 적층 반도체 패키지의 상/하 반도체 칩들을 전기적으로 연결하는 도중 상/하 반도체 칩들이 전기적으로 연결되지 않는 본딩 불량이 빈번하게 발생 되고 있고, 상/하 반도체 칩의 사이에 빈 공간이 발생 되기 때문에 상/하 반도체 칩 사이에 언더-필 물질을 채워넣어야 한다.
본 발명의 하나의 목적은 적층된 반도체 칩들간 전기적 연결 특성을 향상시킨 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명의 하나의 목적을 구현하기 위한 반도체 패키지는 제1 반도체 칩 몸체상에 배치된 제1 본딩 패드 및 상기 제1 본딩 패드 상에 접속된 도전성 돌기를 갖는 제1 반도체 칩, 제2 반도체 칩 몸체상에 배치되며 제1 관통공을 갖는 제2 본딩 패드 및 상기 제1 관통공에 의하여 형성된 상기 제2 본딩 패드의 내측면 및 상기 제2 반도체 칩 몸체를 관통하는 제2 관통공에 의하여 형성된 상기 제2 반도체 칩 몸체의 내측면에 각각 배치된 도전 패턴을 갖는 제2 반도체 칩, 상기 제1 및 제2 반도체 칩들의 사이에 개재된 절연막 패턴 및 도전 패턴과 접속되는 접속 패드를 갖는 기판을 포함한다.
반도체 패키지의 상기 제1 반도체 칩은 상기 도전성 돌기 및 상기 제1 본딩 패드 사이에 개재된 씨드 패턴을 포함한다.
반도체 패키지의 상기 씨드 패턴은 티타늄, 니켈, 구리, 바나듐 및 금속 합금으로 이루어진 군으로부터 선택된 하나를 포함한다.
반도체 패키지의 상기 도전성 돌기는, 원뿔대(truncated corn) 형상을 갖고, 도전성 돌기는 구리를 포함한다.
반도체 패키지의 상기 도전 패턴 및 상기 관통부의 사이에는 씨드 패턴이 개재된다.
반도체 패키지의 상기 도전 패턴은 상기 도전성 돌기의 측면과 본딩 되는 제1 패턴부 및 상기 도전성 돌기의 단부와 본딩 되는 제2 패턴부를 포함한다.
반도체 패키지의 상기 제1 반도체 칩은 제1 두께를 갖고, 상기 제2 반도체 칩은 상기 제1 두께보다 얇은 제2 두께를 갖는다.
본 발명의 다른 목적을 구현하기 위한 반도체 패키지의 제조 방법은 제1 반도체 칩 몸체상에 제1 본딩 패드 및 상기 제1 본딩 패드 상에 접속된 도전성 돌기를 갖는 제1 반도체 칩을 형성하는 단계, 상기 제1 본딩 패드가 형성된 상기 제1 반도체 칩의 일측면에 절연막을 형성하는 단계, 제2 반도체 칩 몸체상에 제1 관통공이 형성된 제2 본딩 패드, 상기 제1 관통공과 대응하는 위치에 형성된 제2 관통공의 표면에 형성된 도전 패턴을 갖는 제2 반도체 칩을 형성하는 단계, 상기 도전성 돌기를 상기 도전 패턴과 전기적으로 본딩하는 단계 및 상기 도전 패턴을 기판에 형성된 접속 패드에 접속하는 단계를 포함한다.
상기 제1 반도체 칩을 형성하는 단계는 제1 본딩 패드를 덮는 씨드막을 제1 반도체 칩 몸체상에 형성하는 단계, 상기 제1 본딩 패드를 노출하는 제1 관통공을 갖는 포토레지스트 패턴을 상기 씨드막 상에 형성하는 단계, 상기 개구 내에 도전성 돌기를 형성하는 단계, 상기 포토레지스트 패턴을 상기 씨드막으로부터 제거하는 단계 및 상기 도전성 돌기를 식각 마스크로 이용하여 노출된 씨드막을 제거하는 단계를 포함한다.
상기 씨드막은 티타늄, 니켈, 바나듐 및 금속 합금으로 이루어진 군으로부터 선택된 어느 하나이고, 상기 도전성 돌기는 원뿔대 형상을 갖는다.
상기 도전성 돌기는 구리를 포함하며, 상기 도전성 돌기는 도금 공정에 의하여 형성된다.
상기 제2 반도체 칩을 제조하는 단계는 제2 반도체 칩 몸체의 제2 본딩 패드를 관통하는 제1 관통공 및 상기 제1 관통공과 대응하는 상기 제2 반도체 칩 몸체 의 일부에 리세스부를 형성하는 단계, 상기 제2 반도체 칩 몸체에 씨드막을 형성하여 상기 리세스부를 덮는 단계, 상기 씨드막 상에 포토레지스트 패턴을 형성하여 상기 리세스부의 상기 씨드막을 노출하는 단계, 상기 포토레지스트 패턴을 도금 방지층으로 이용하여 상기 리세스부에 선택적으로 도전 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 상기 씨드막으로부터 제거하는 단계, 상기 도전 패턴을 식각 마스크로 이용하여 노출된 상기 씨드막을 상기 제2 반도체 칩 몸체로부터 제거하는 단계 및 상기 제2 반도체 칩 몸체의 후면의 일부를 제거하여 상기 도전 패턴을 노출하는 단계를 포함한다.
상기 제2 반도체 칩 몸체의 후면은 에치백 공정 및 화학적 기계적 연마 공정 중 어느 하나에 의하여 제거된다.
상기 제2 반도체 칩 몸체의 후면은 상기 도전 패턴이 노출될 때까지 제거된다.
상기 도전성 돌기 및 상기 도전 패턴을 본딩하는 단계에서 상기 도전성 돌기 및 상기 도전 패턴은 열압착 된다.
상기 도전성 돌기 및 상기 도전 패턴을 본딩하는 단계에서 상기 도전성 돌기를 덮는 절연막은 선택적으로 제거된다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있 을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 제1 및 제2 반도체 칩을 분해 도시한 분해 단면도이다.
도 1 및 도 2들을 참조하면, 반도체 패키지(100)는 제1 반도체 칩(10) 및 제2 반도체 칩(20), 절연막 패턴(30) 및 기판(40)을 포함한다.
제1 반도체 칩(10)은 제1 반도체 칩 몸체(11), 제1 본딩 패드(12) 및 도전성 돌기(14)를 포함한다. 이에 더하여, 제1 반도체 칩(10)은 씨드 패턴(16)을 더 포함할 수 있다.
제1 반도체 칩 몸체(11)는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제1 본딩 패드(12)는 제1 반도체 칩 몸체(11) 상에 형성되며, 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다.
도전성 돌기(14)는 제1 본딩 패드(12)와 전기적으로 연결된다. 본 실시예에서, 제1 본딩 패드(12)와 전기적으로 연결된 도전성 돌기(14)는, 예를 들어, 원뿔대(truncated corn) 형상을 가질 수 있다.
도전성 돌기(14)로 사용될 수 있는 물질의 예로서는 구리를 들 수 있다. 이와 다르게, 도전성 돌기(14)는 다양한 금속을 포함할 수 있다.
씨드 패턴(16)은 제1 본딩 패드(12) 및 도전성 돌기(14) 사이에 개재된다. 씨드 패턴(6)은 박막 형태를 갖고, 씨드 패턴(6)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 구리, 바나듐 및 금속 합금 등을 들 수 있다.
제2 반도체 칩(20)은 관통공(21a)을 갖는 제2 반도체 칩 몸체(21), 제2 본딩 패드(22), 도전 패턴(24)을 포함한다. 이에 더하여, 제2 반도체 칩(20)은 씨드 패턴(26)을 더 포함할 수 있다.
제2 반도체 칩 몸체(21)는 데이터를 저장하는 데이터 저장부(미도시) 및/또는 데이터를 처리하는 데이터 처리부(미도시)를 포함한다.
제2 본딩 패드(22)는 제2 반도체 칩 몸체(21) 상에 형성되며, 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다. 제2 본딩 패드(22)는 중앙부를 관통하는 관통공을 갖는다. 관통공을 갖는 제2 본딩 패드(22)는, 평면상에서 보았을 때, 도넛 형상을 갖는다.
제2 반도체 칩 몸체(21)는 제2 본딩 패드(22)와 대응하는 위치에 형성된 관통공(21a)을 갖는다. 관통공(21a)은 제2 반도체 칩 몸체(21)의 상면 및 상면과 대향하는 하면을 관통한다. 본 실시예에서, 관통공(21a)은 제1 반도체 칩(10)에 형성된 도전성 돌기(14)와 결합 되기에 적합한 형상을 갖는다.
도전 패턴(24)은 제2 반도체 칩 몸체(21)에 형성된 관통공(21a)의 내부에 형성된다. 도전 패턴(24)은, 예를 들어, 관통공(21a)의 표면에 형성된다. 본 실시예에서, 도전 패턴(24)으로 사용될 수 있는 물질의 예로서는 구리를 들 수 있다.
도전 패턴(24)은, 예를 들어, 컵 형상을 갖는다. 컵 형상을 갖는 도전 패턴(24)은 제1 패턴부(24a) 및 제2 패턴부(24b)를 포함한다. 도전 패턴(24)의 제1 패턴부(24a)는 관통공(21a)의 표면을 따라 형성되고, 제2 패턴는(24b)는 제1 패턴부(24a)의 단부와 연결된다.
제1 패턴부(24a)는 제1 반도체 칩(10)의 도전성 돌기(14)의 측면과 전기적으로 본딩 되고, 제2 패턴부(24b)는 제1 반도체 칩(10)의 도전성 돌기(14)의 단부와 전기적으로 본딩 된다.
제2 반도체 칩(20)의 제1 패턴부(24a) 및 제2 패턴부(24a)가 제1 반도체 칩(10)의 도전성 돌기(14)와 본딩 됨으로서, 별도의 정렬 공정 및 연결 금속 없이 제1 반도체 칩(10) 및 제2 반도체 칩(20)을 전기적으로 연결할 수 있다.
제1 반도체 칩(10)의 도전 패턴(24)에는 제2 반도체 칩(20)의 도전 패턴(24)이 꼭 맞게 결합 된다.
씨드 패턴(24)은 도전 패턴(24) 및 관통공(21a)의 사이에 개재된다. 씨드 패턴(24)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 구리, 바나듐 및 금속 합금 등을 들 수 있다.
절연막 패턴(30)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 사이에 개재된다. 절연막 패턴(30)의 두께는 약 0.5㎛ 내지 약 1.5㎛일 수 있고, 바람직하게, 절연막 패턴(30)의 두께는 약 1㎛일 수 있다.
절연막 패턴(30)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 사이에 배치되어, 제1 반도체 칩(10) 및 제2 반도체 칩(20) 사이에는 빈 공간이 형성되는 것을 방지한다.
기판(40)은, 예를 들어, 기판 몸체(42), 접속 패드(44), 볼 랜드(46) 및 도전볼(48)을 포함한다.
기판 몸체(42)는 복수층으로 이루어진 회로 패턴을 포함하고, 접속 패드(44) 는 기판 몸체(42)의 일측면 상에 배치된다.
기판 몸체(42)의 접속 패드(44)는, 예를 들어, 제2 반도체 칩(20)의 도전 패턴(24)과 대응하는 위치에 배치되고 접속 패드(44)에는 제2 반도체 칩(20)의 도전 패턴(24)이 전기적으로 접속된다.
볼 랜드(46)는 기판 몸체(42)의 일측면과 대향하는 타측면 상에 배치된다. 볼 랜드(46)는 도전성 비아(미도시) 등에 의하여 접속 패드(44)에 전기적으로 연결된다. 볼 랜드(46) 상에는 솔더볼과 같은 도전볼(48)이 접속된다.
도 3a 내지 도 4g는 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 3a 내지 도 3e들은 본 발명의 일실시예에 의한 반도체 패키지의 제1 반도체 칩을 제조하는 공정을 도시한 단면도들이다.
도 3a를 참조하면, 제1 반도체 칩을 제조하기 위해서, 먼저 제1 반도체 칩 몸체(11)가 제조된다. 제1 반도체 칩 몸체(11)는 데이터를 저장하기 위한 데이터 저장부(미도시) 또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 형성하는 공정 및 데이터 저장부 및 데이터 처리부에 전기적으로 연결된 제1 본딩 패드(12)를 형성하는 공정에 의하여 형성된다.
도 3b를 참조하면, 제1 반도체 칩 몸체(11)에는 씨드막(15)이 형성되어 제1 본딩 패드(12)는 씨드막(15)에 의하여 덮인다. 본 실시예에서, 씨드막(15)은 스퍼터링 공정, 화학 기상 증착 공정 등에 의하여 형성될 수 있다. 씨드막(15)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 구리 및 바나듐 등을 들 수 있다.
씨드막(15)이 형성된 후, 씨드막(15) 상에는 포토레지스트 필름(미도시)이 형성된다. 본 실시예에서, 포토레지스트 필름은 스핀 코팅 공정 등에 의하여 형성되며, 포토레지스트 필름은 포지티브 타입 포토레지스트 물질 또는 네거티브 타입 포토레지스트 물질을 포함할 수 있다.
포토레지스트 필름이 형성된 후, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 씨드막(15) 상에는 개구(15b)를 갖는 포토레지스트 패턴(15a)이 형성된다. 이때, 포토레지스트 패턴(15a)의 개구(15b)는 원뿔대 형상으로 형성될 수 있다.
도 3c를 참조하면, 개구(15b)를 갖는 포토레지스트 패턴(15a)이 형성된 후, 포토레지스트 패턴(15a)에 의하여 노출된 씨드막(15) 상에는 도전성 돌기(14)가 형성된다. 예를 들어, 도전성 돌기(14)는 씨드막(15)을 이용한 도금 공정에 의하여 형성될 수 있고, 도전성 돌기(14)는, 예를 들어, 구리를 포함할 수 있다. 도전성 돌기(14)는 포토레지스트 패턴(15a)의 개구(15b)의 형상에 대응하는 형상을 갖는다. 예를 들어, 포토레지스트 패턴(15a)의 개구(15b)의 형상이 원뿔대 형상을 가질 경우, 도전성 돌기(14) 역시 원뿔대 형상을 갖는다. 한편, 도전성 돌기(14)의 단부는 포토레지스트 패턴(15a)의 표면으로부터 소정 높이 돌출될 수 있다.
도 3d를 참조하면, 씨드막(15) 상에 도전성 돌기(14)가 형성된 후, 포토레지스트 패턴(15a)은 애싱 공정 및/또는 스트립 공정에 의하여 씨드막(15)으로부터 제거된다.
포토레지스트 패턴(15a)이 제거된 후, 씨드막(15)은 도전성 돌기(14)를 식각 마스크로 이용하여 패터닝 되어, 씨드막 패턴(16)이 도전성 돌기(14) 및 제1 본딩 패드(12) 사이에 형성된다. 구체적으로, 씨드막(15)은 도전성 돌기(14)에 비하여 큰 식각 선택비를 갖는 에천트에 의하여 식각 된다. 이로써, 도전성 돌기(14)에 의하여 보호받지 못하는 씨드막(15)은 제1 반도체 칩 몸체(11)로부터 제거되어 제1 반도체 칩(10)이 제조된다.
도 3e를 참조하면, 제1 반도체 칩(10)이 제조된 후, 제1 반도체 칩(10)의 제1 반도체 칩 몸체(11)상에는 절연막(30a)이 형성된다. 절연막(30a)은, 예를 들어, 유전막일 수 있고, 절연막(30a)은 화학 기상 증착 공정 등에 의하여 형성될 수 있다. 절연막(30a)은 매우 얇은 두께로 형성된다. 예를 들어, 절연막(30a)은 약 0.5㎛ 내지 약 1.5㎛의 두께를 가질 수 있고, 바람직하게, 절연막(30a)은 약 1㎛의 두께를 가질 수 있다.
도 4a 내지 도 4g들은 본 발명의 일실시예에 의한 반도체 패키지의 제2 반도체 칩을 제조하는 공정을 도시한 단면도들이다.
도 4a를 참조하면, 제2 반도체 칩을 제조하기 위해서, 먼저 제2 반도체 칩 몸체(21)가 제조된다. 제2 반도체 칩 몸체(21)는 데이터를 저장하기 위한 데이터 저장부(미도시) 또는 데이터를 처리하기 위한 데이터 처리부(미도시)를 형성하는 공정 및 데이터 저장부 및 데이터 처리부에 전기적으로 연결된 제2 본딩 패드(22)를 형성하는 공정에 의하여 형성된다. 본 실시예에서, 제2 본딩 패드(22)는 제1 반도체 칩(10)의 제1 본딩 패드(12)와 대응하는 위치에 형성된다.
도 4b를 참조하면, 제2 본딩 패드(22)가 형성된 후, 제2 반도체 칩 몸체(21) 에는 홈 형상의 리세스부(21a)가 형성된다. 리세스부(21a)는 제2 본딩 패드(22)를 관통하여 제2 반도체 칩 몸체(21)에 형성된다. 리세스부(21a)를 형성하는 도중 제2 본딩 패드(22)에는 관통공이 형성된다. 관통공에 의하여 제2 본딩 패드(22)는, 평면상에서 보았을 때, 도넛 형상을 갖고, 리세스부(21a)는 제1 반도체 칩(10)의 도전성 돌기(14)와 결합 되기에 적합한 형상으로 형성된다. 본 실시예에서, 리세스부(21a)는, 예를 들어, 드릴링 공정, 레이저 드릴링 공정, 포토 공정 등에 의하여 형성될 수 있다.
도 4c를 참조하면, 리세스부(21a)가 형성된 후, 제2 반도체 칩 몸체(21) 상에는 전면적에 걸쳐 씨드막(26a)이 형성되어, 제2 본딩 패드(22) 및 리세스부(21a)들은 씨드막(26a)에 의하여 덮인다. 본 실시예에서, 씨드막(26a)은 화학 기상 증착 공정 또는 스퍼터링 공정 등에 의하여 형성될 수 있다. 씨드막(26a)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 구리, 바나듐 및 금속 합금 등을 들 수 있다.
도 4d를 참조하면, 씨드막(26a)이 형성된 후, 씨드막 상에는 포토레지스트 필름(미도시)이 형성된다. 포토레지스트 필름은 스핀 코팅 공정 등에 의하여 형성될 수 있다.
포토레지스트 필름이 형성된 후, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 리세스부(21a)에 대응하는 씨드막(26a)을 노출하는 포토레지스트 패턴(27)이 씨드막(26a) 상에 형성된다.
도 4e를 참조하면, 포토레지스트 패턴(27)이 형성된 후, 노출된 씨드막(26a) 상에는 도전 패턴(24)이 형성된다. 본 실시예에서, 도전 패턴(24)은 도금 공정에 의하여 형성될 수 있고, 도전 패턴(24)은 구리를 포함할 수 있다.
이하, 도전 패턴(24)의 경사 측면을 제1 도전 패턴(24a)이라 정의하기로 하고, 도전 패턴(24)의 바닥면을 제2 도전 패턴(24b)으로 정의하기로 한다.
도 4f를 참조하면, 도전 패턴(24)이 리세스부(21a)의 내부에 형성된 씨드막(26a) 상에 선택적으로 형성된 후, 포토레지스트 패턴(27)은 씨드막(26a)으로부터 제거된다. 포토레지스트 패턴(27)은 애싱 공정 및/또는 스트립 공정에 의하여 제거될 수 있다.
포토레지스트 패턴(17)이 제거된 후, 도전 패턴(24)으로부터 노출된 씨드막(26a)은 제2 반도체 칩 몸체(21)로부터 제거된다.
씨드막(26a)을 제2 반도체 칩 몸체(21)로부터 제거하기 위해서, 씨드막(26a)은 도전 패턴(24)을 식각 마스크로 이용하는 에치 백 공정에 의하여 제2 반도체 칩 몸체(21)로부터 제거되어 제2 반도체 칩 몸체(21)의 리세스부(21) 내에는 씨드 패턴(26)이 형성된다. 이와 다르게, 씨드막(26a)는 제2 반도체 칩 몸체(21)의 상면을 엔드 포인트로 하는 화학적 기계적 연마 공정에 의하여 제거되어 제2 반도체 칩 몸체(21)의 리세스부(21a) 내에 씨드 패턴(26)이 형성된다.
도 4g를 참조하면, 씨드 패턴(26)이 리세스부(21a) 내에 형성된 후, 제2 반도체 칩 몸체(21)의 두께를 감소시키는 공정이 수행된다. 예를 들어, 제2 반도체 칩 몸체(21)는 씨드 패턴(26), 도전 패턴(24)의 제2 도전 패턴(24b), 도전 패턴(24)의 제1 도전 패턴(24a)이 노출될 때까지 제2 반도체 칩 몸체(21)의 두께를 감소시키는 공정이 수행되어 제2 반도체 칩(20)이 제조된다.
본 실시예에서, 제2 반도체 칩 몸체(21)의 두께를 감소시키는 공정은, 예를 들어, 에치 백 습식 식각 공정, 에치 백 건식 식각 공정, 씨드 패턴(26) 또는 도전 패턴(24)을 엔드 포인트로 하는 화학적 기계적 연마 공정에 의하여 수행될 수 있다.
도 2를 다시 참조하면, 제1 반도체 칩(10) 및 제2 반도체 칩(20)이 제조된 후, 제1 반도체 칩(10)의 도전성 돌기(14) 및 제2 반도체 칩(20)의 도전 패턴(24)은 상호 본딩 된다. 이때, 제1 반도체 칩(10)의 도전성 돌기(14) 및 제2 반도체 칩(20)의 도전 패턴(24)은, 예를 들어, 열 및 압력에 의한 열압착 공정에 의하여 상호 전기적으로 접속된다.
이때, 제1 반도체 칩(10)의 도전성 돌기(14)를 덮고 있는 절연막(30a) 중 도전성 돌기(14)에 대응하는 부분은 열압착 공정에 의하여 도전성 돌기(14)로부터 제거되어 제1 반도체 칩(10)의 도전성 돌기(14) 및 제2 반도체 칩(20)의 도전 패턴(24)은 전기적으로 본딩 된다. 또한, 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 사이에는 절연막 패턴(30)이 배치된다. 이때, 절연막 패턴(30)은 제1 반도체 칩(10) 및 제2 반도체 칩(20)의 사이에 빈 공간이 형성되는 것을 방지한다.
도 1을 다시 참조하면, 제1 반도체 칩(10) 및 제2 반도체 칩(20)이 열압착 공정에 의하여 전기적으로 접속된 후, 제2 반도체 칩(20)의 도전 패턴(24)은 기판(40)에 형성된 접속 패드(44)와 전기적으로 접속되어 반도체 패키지(100)가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 두 개의 반도체 칩들에 각각 도전성 돌출부 및 오목한 도전 패턴을 각각 형성 및 결합하고, 두 개의 반도체 칩들 사이에 빈 공간이 형성되는 것을 방지하는 절연막 패턴을 형성하여 반도체 칩들 사이의 전기적 특성을 향상시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 제1 반도체 칩 몸체상에 배치된 제1 본딩 패드 및 상기 제1 본딩 패드 상에 접속된 도전성 돌기를 갖는 제1 반도체 칩;
    제2 반도체 칩 몸체상에 제1 관통공이 형성된 제2 본딩 패드 및 상기 제1 관통공과 대응하는 위치에 형성된 제2 관통공에 의하여 형성된 상기 제2 반도체 칩 몸체의 내측면에 배치된 도전 패턴을 갖는 제2 반도체 칩;
    상기 제1 및 제2 반도체 칩들의 사이에 개재된 절연막 패턴; 및
    상기 도전 패턴과 접속되는 접속 패드를 갖는 기판을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 도전성 돌기 및 상기 제1 본딩 패드 사이에 개재된 씨드 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 씨드 패턴은 티타늄, 니켈, 구리, 바나듐 및 금속 합금으로 이루어진 군으로부터 선택된 하나를 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제1항에 있어서,
    상기 도전성 돌기는, 원뿔대(truncated corn) 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 도전성 돌기는 구리를 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 도전 패턴 및 상기 제2 반도체 칩 몸체의 상기 내측면 사이에는 씨드 패턴이 개재된 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 도전 패턴은 상기 도전성 돌기의 측면과 본딩 되는 제1 패턴부 및 상기 도전성 돌기의 단부와 본딩 되는 제2 패턴부를 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 반도체 칩은 제1 두께를 갖고, 상기 제2 반도체 칩은 상기 제1 두께보다 얇은 제2 두께를 갖는 것을 특징으로 하는 반도체 패키지.
  9. 제1 반도체 칩 몸체상에 제1 본딩 패드 및 상기 제1 본딩 패드 상에 접속된 도전성 돌기를 갖는 제1 반도체 칩을 형성하는 단계;
    상기 제1 본딩 패드가 형성된 상기 제1 반도체 칩의 일측면에 절연막을 형성하는 단계;
    제2 반도체 칩 몸체상에 제1 관통공이 형성된 제2 본딩 패드, 상기 제1 관통공과 대응하는 위치에 형성된 제2 관통공에 의하여 형성된 상기 제2 반도체 칩 몸체의 내측면에 도전 패턴이 배치된 제2 반도체 칩을 형성하는 단계;
    상기 도전성 돌기를 상기 도전 패턴과 전기적으로 본딩하는 단계; 및
    상기 도전 패턴을 기판에 형성된 접속 패드에 접속하는 단계를 포함하는 반도체 패키지의 제조 방법.
  10. 제9항에 있어서, 상기 제1 반도체 칩을 형성하는 단계는
    제1 본딩 패드를 덮는 씨드막을 제1 반도체 칩 몸체상에 형성하는 단계;
    상기 제1 본딩 패드를 노출하는 개구를 갖는 포토레지스트 패턴을 상기 씨드막 상에 형성하는 단계;
    상기 개구 내에 도전성 돌기를 형성하는 단계;
    상기 포토레지스트 패턴을 상기 씨드막으로부터 제거하는 단계; 및
    상기 도전성 돌기를 식각 마스크로 이용하여 노출된 씨드막을 제거하는 단계를 포함하는 반도체 패키지의 제조 방법.
  11. 제10항에 있어서, 상기 씨드막은 티타늄, 니켈, 바나듐 및 금속 합금으로 이 루어진 군으로부터 선택된 어느 하나인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제10항에 있어서, 상기 도전성 돌기는 원뿔대 형상을 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제10항에 있어서, 상기 도전성 돌기는 구리를 포함하며, 상기 도전성 돌기는 도금 공정에 의하여 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제9항에 있어서, 상기 제2 반도체 칩을 제조하는 단계는
    제2 반도체 칩 몸체의 제2 본딩 패드를 관통하는 제1 관통공 및 상기 제1 관통공과 대응하는 상기 제2 반도체 칩 몸체의 일부에 리세스부를 형성하는 단계;
    상기 제2 반도체 칩 몸체에 씨드막을 형성하여 상기 리세스부를 덮는 단계;
    상기 씨드막 상에 포토레지스트 패턴을 형성하여 상기 리세스부의 상기 씨드막을 노출하는 단계;
    상기 포토레지스트 패턴을 도금 방지층으로 이용하여 상기 리세스부에 선택적으로 도전 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 상기 씨드막으로부터 제거하는 단계;
    상기 도전 패턴을 식각 마스크로 이용하여 노출된 상기 씨드막을 상기 제2 반도체 칩 몸체로부터 제거하는 단계; 및
    상기 제2 반도체 칩 몸체의 후면의 일부를 제거하여 상기 도전 패턴을 노출하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제14항에 있어서, 상기 제2 반도체 칩 몸체의 후면은 에치백 공정 및 화학적 기계적 연마 공정 중 어느 하나에 의하여 제거되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제15항에 있어서, 상기 제2 반도체 칩 몸체의 후면은 상기 도전 패턴이 노출될 때까지 제거되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제9항에 있어서, 상기 도전성 돌기 및 상기 도전 패턴을 본딩하는 단계에서 상기 도전성 돌기 및 상기 도전 패턴은 열압착 되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제17항에 있어서, 상기 도전성 돌기 및 상기 도전 패턴을 본딩하는 단계에서 상기 도전성 돌기를 덮는 절연막은 선택적으로 제거되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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