TWI695472B - 晶片封裝結構及其製造方法 - Google Patents

晶片封裝結構及其製造方法 Download PDF

Info

Publication number
TWI695472B
TWI695472B TW107139547A TW107139547A TWI695472B TW I695472 B TWI695472 B TW I695472B TW 107139547 A TW107139547 A TW 107139547A TW 107139547 A TW107139547 A TW 107139547A TW I695472 B TWI695472 B TW I695472B
Authority
TW
Taiwan
Prior art keywords
layer
circuit
opening
chip
circuit redistribution
Prior art date
Application number
TW107139547A
Other languages
English (en)
Other versions
TW202018889A (zh
Inventor
陳建州
簡俊賢
葉文亮
林緯迪
Original Assignee
欣興電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 欣興電子股份有限公司 filed Critical 欣興電子股份有限公司
Priority to TW107139547A priority Critical patent/TWI695472B/zh
Priority to US16/231,365 priority patent/US10879167B2/en
Publication of TW202018889A publication Critical patent/TW202018889A/zh
Application granted granted Critical
Publication of TWI695472B publication Critical patent/TWI695472B/zh
Priority to US17/100,932 priority patent/US11348869B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H01L2224/82103—Forming a build-up interconnect by additive methods, e.g. direct writing using laser direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Details Of Aerials (AREA)

Abstract

一種晶片封裝結構，包括線路重佈結構、晶片、封裝層、以及天線圖案。線路重佈結構包括第一線路層、第二線路層、以及導電墊。第二線路層設置於第一線路層之上，並與第一線路層電性連接。導電墊與第二線路層電性連接。晶片設置於線路重佈結構之上，並與第二線路層電性連接。封裝層覆蓋晶片和線路重佈結構。封裝層具有開口和凹槽。開口暴露出導電墊，且凹槽的一部分與開口連通。天線圖案包括第一部分和第二部分。第一部分覆蓋開口的側壁，並與導電墊電性連接。第二部分填充於凹槽中，並與第一部分電性連接。

Description

晶片封裝結構及其製造方法
本揭示內容係關於一種晶片封裝結構，以及關於一種晶片封裝結構的製造方法。
傳統上，為了提高訊號強度，天線圖案被設置於封裝層上。然而，形成天線圖案通常需要經過蝕刻製程和電鍍製程，使得成本居高不下。此外，所形成的天線圖案凸出於封裝層的上表面，不利於電子裝置的薄型化。
本揭示內容之一態樣係提供一種晶片封裝結構。晶片封裝結構包括線路重佈結構、晶片、封裝層、以及天線圖案。線路重佈結構包括第一線路重佈層、第二線路重佈層、以及導電墊。第一線路重佈層包括第一線路層。第二線路重佈層設置於第一線路重佈層之上，並包括與第一線路層電性連接的第二線路層。導電墊與第二線路層電性連接。晶片設置於線路重佈結構之上，並與第二線路層電性連接。封裝層覆蓋晶片和線路重佈結構。封裝層具有開口和凹槽。 開口暴露出導電墊，且凹槽的一部分與開口連通。天線圖案，包括第一部分和第二部分。第一部分覆蓋開口的側壁，並與導電墊電性連接。第二部分填充於凹槽中，並與第一部分電性連接。
在本揭示內容的某些實施方式中，天線圖案的第二部分的上表面與封裝層的上表面共平面。
在本揭示內容的某些實施方式中，晶片封裝結構進一步包括設置於線路重佈結構之下的保護基板。
本揭示內容之另一態樣係提供一種晶片封裝結構。晶片封裝結構包括線路重佈結構、晶片、封裝層、以及天線圖案。線路重佈結構包括第一線路重佈層和第二線路重佈層。第一線路重佈層包括第一線路層。第二線路重佈層設置於第一線路重佈層之上，並包括與第一線路層電性連接的第二線路層。晶片設置於線路重佈結構之上，並與第二線路層電性連接。封裝層覆蓋晶片和線路重佈結構，且封裝層具有開口。天線圖案包括第一部分和第二部分。第一部分設置於線路重佈結構上，並被封裝層所覆蓋。第一部分與第二線路層電性連接，且開口暴露出第一部分。第二部分覆蓋開口的側壁，並與第一部分電性連接。
在本揭示內容的某些實施方式中，晶片封裝結構進一步包括設置於線路重佈結構之下的保護基板。
在本揭示內容的某些實施方式中，封裝層更具有凹槽。凹槽的一部分與開口連通。天線圖案更包括第三部分。第三部分填充於凹槽中，並與第二部分電性連接。
在本揭示內容的某些實施方式中，天線圖案的第三部分的上表面與封裝層的上表面共平面。
在本揭示內容的某些實施方式中，開口為溝槽或通孔。
本揭示內容之另一態樣係提供一種晶片封裝結構，包括保護基板、線路重佈結構、晶片、封裝層、以及天線圖案。線路重佈結構設置於保護基板之上，並具有第一開口。線路重佈結構包括第一線路重佈層和第二線路重佈層。第一線路重佈層包括第一線路層。第二線路重佈層設置於第一線路重佈層之上，並包括與第一線路層電性連接的第二線路層。晶片設置於線路重佈結構之上，並與第二線路層電性連接。封裝層覆蓋晶片和線路重佈結構。封裝層具有第二開口，且第二開口與第一開口連通。天線圖案包括第一部分和第二部分。第一部分設置於保護基板上，並被線路重佈結構所覆蓋。第一部分與第二線路層電性連接，且第一開口暴露出第一部分。第二部分覆蓋第一開口的側壁和第二開口的側壁，並與第一部分電性連接。
本揭示內容之另一態樣係提供一種晶片封裝結構的製造方法，包括下列步驟：(i)提供一形成體，其中形成體包括線路重佈結構和設置於線路重佈結構之上的晶片，線路重佈結構包括：第一線路重佈層，包括第一線路層；以及第二線路重佈層，設置於第一線路重佈層之上，並包括與第一線路層和晶片電性連接的第二線路層；以及導電墊，與第二線路層電性連接；(ii)形成封裝材料覆蓋晶片和線路 重佈結構；(iii)圖案化封裝材料以形成封裝層，其中封裝層具有開口和凹槽，開口暴露出導電墊，且凹槽的一部分與開口連通：以及(iv)形成天線圖案，其中天線圖案包括：第一部分，覆蓋開口的側壁，並與導電墊電性連接；以及第二部分，填充於凹槽中，並與第一部分電性連接。
在本揭示內容的某些實施方式中，步驟(iii)係藉由雷射直接成型製程來執行。
本揭示內容之另一態樣係提供一種晶片封裝結構的製造方法，包括下列步驟：(i)提供一形成體，其中形成體包括線路重佈結構和設置於線路重佈結構之上的晶片，線路重佈結構包括：第一線路重佈層，包括第一線路層；以及第二線路重佈層，設置於第一線路重佈層之上，並包括與第一線路層和晶片電性連接的第二線路層；(ii)形成天線圖案的第一部分於線路重佈結構上；(iii)形成封裝材料覆蓋天線圖案的第一部分、晶片、以及線路重佈結構；(iv)圖案化封裝材料以形成封裝層，其中封裝層具有開口，且開口暴露出天線圖案的第一部分；以及(v)形成天線圖案的第二部分於開口的側壁上，其中第二部分與第一部分電性連接。
在本揭示內容的某些實施方式中，步驟(iii)係藉由雷射直接成型製程來執行。
在本揭示內容的某些實施方式中，步驟(iv)的封裝層更具有凹槽，凹槽的一部分與開口連通；其中步驟(v)更包括形成天線圖案的第三部分於凹槽中，第三部分與第二部分電性連接。
本揭示內容之另一態樣係提供一種晶片封裝結構的製造方法，包括下列步驟：(i)提供一形成體，其中形成體包括保護基板、設置於保護基板之上的天線圖案的第一部分、設置於保護基板之上的線路重佈前驅結構、以及設置於線路重佈前驅結構之上的晶片，線路重佈前驅結構包括：第一線路層；以及第二線路層，設置於第一線路層之上，並與第一線路層、天線圖案的第一部分、以及晶片電性連接；(ii)形成封裝材料覆蓋晶片和線路重佈前驅結構；(iii)圖案化線路重佈前驅結構和封裝材料以形成線路重佈結構和封裝層，其中線路重佈結構具有第一開口暴露出天線圖案的第一部分，封裝層具有與第一開口連通的第二開口；以及(iv)形成天線圖案的第二部分於第一開口的側壁和第二開口的側壁上，其中第二部分與第一部分電性連接。
在本揭示內容的某些實施方式中，步驟(iii)係藉由雷射直接成型製程來執行。
以下將以實施方式對上述之說明作詳細的描述，並對本揭示內容之技術方案提供更進一步的解釋。
10a:晶片封裝結構
100:保護基板
200:線路重佈結構
210:第一線路重佈層
211:第一線路層
212:第一介電層
213:第一導電接觸件
220:第二線路重佈層
221:第二線路層
222:第二介電層
223:第二導電接觸件
230:第三線路重佈層
231:第三線路層
232:第三介電層
232a:開口
233:第三導電接觸件
240:導電墊
241:第一導電墊
242:第二導電墊
300:晶片
400:封裝層
500:天線圖案
510、520、530:部分
S1:焊接材料
O1、O2:開口
T1:凹槽
D1、D2:深度
W1、W2:寬度
第1A圖為本揭示內容一實施方式之晶片封裝結構的俯視示意圖。
第1B圖為沿著第1A圖的切線A-A’截取的剖面示意圖。
第2A圖為本揭示內容一實施方式之晶片封裝結構的俯 視示意圖。
第2B圖為沿著第2A圖的切線A-A’截取的剖面示意圖。
第3A圖為本揭示內容一實施方式之晶片封裝結構的俯視示意圖。
第3B圖為沿著第3A圖的切線A-A’截取的剖面示意圖。
第4A圖為本揭示內容一實施方式之晶片封裝結構的俯視示意圖。
第4B圖為沿著第4A圖的切線A-A’截取的剖面示意圖。
第5A圖為本揭示內容一實施方式之晶片封裝結構的俯視示意圖。
第5B圖為沿著第5A圖的切線A-A’截取的剖面示意圖。
第6A圖為本揭示內容一實施方式之晶片封裝結構的俯視示意圖。
第6B圖為沿著第6A圖的切線A-A’截取的剖面示意圖。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本揭示內容的實施態樣與具體實施例提出了說明性的描述，但這並非實施或運用本揭示內容具體實施例的唯一形式。以下所揭露的各實施例，在有益的情形下可相互組合或取代，也可在一實施例中附加其他的實施例，而無須進一步的記載或說明。在以下描述中，將詳細敘述許多特定細節以使讀者能夠充分理解以下的實施例。然而，可在無此等特定細節之情況下實踐本揭示內容之實施例。
以下敘述之成份和排列方式的特定實施例是為了簡化本揭示內容。當然，此等僅僅為實施例，並不旨在限制本揭示內容。舉例而言，在隨後描述中的在第二特徵之上或在第二特徵上形成第一特徵可包括形成直接接觸的第一特徵和第二特徵之實施例，還可以包括在第一特徵和第二特徵之間形成額外特徵，從而使第一特徵和第二特徵不直接接觸之實施例。另外，本揭示內容的各實施例中可重複元件符號及/或字母。此重複係出於簡化及清楚之目的，且本身不指示所論述各實施例及/或構造之間的關係。
再者，空間相對用語，例如「下方」、「之下」、「上方」、「之上」等，這是為了便於敘述一元件或特徵與另一元件或特徵之間的相對關係，如圖中所繪示。這些空間上的相對用語的真實意義包含其他的方位。例如，當圖示上下翻轉180度時，一元件與另一元件之間的關係，可能從「下方」、「之下」變成「上方」、「之上」。此外，本文中所使用的空間上的相對敘述也應作同樣的解釋。
第1A圖繪示本揭示內容一實施方式之晶片封裝結構10a的俯視示意圖。第1B圖繪示沿著第1A圖的切線A-A’截取晶片封裝結構10a的剖面示意圖。如第1A圖和第1B圖所示，晶片封裝結構10a包括保護基板100、線路重佈結構200、晶片300、封裝層400、以及天線圖案500。
線路重佈結構200設置於保護基板100上，並包括第一線路重佈層210、第二線路重佈層220、第三線路重佈層230、以及導電墊240。具體地，第一線路重佈層210 包括第一線路層211、第一介電層212、以及第一導電接觸件213。第一線路層211和第一導電接觸件213嵌置於第一介電層212中。詳細而言，第一線路層211的下表面與第一介電層212的下表面共平面。而第一導電接觸件213接觸第一線路層211，並且第一導電接觸件213的上表面暴露於第一介電層212外。在一些實施例中，第一線路層211包括任何導電材料，例如銅、鎳或銀等金屬。在一些實施例中，第一介電層212包括ABF(Ajinomoto Build-up Film)、聚醯亞胺(Polyimide，PI)或光敏介電材料(photoimageable dielectric，PID)。在一些實施例中，第一導電接觸件213可為金屬柱，而金屬柱例如包括銅、鎳或銀等導電金屬。
第二線路重佈層220設置於第一線路重佈層210之上。具體地，第二線路重佈層220包括第二線路層221、第二介電層222、以及第二導電接觸件223。第二線路層221和第二導電接觸件223嵌置於第二介電層222中。詳細而言，第二線路層221接觸第一導電接觸件213的暴露部分，從而第二線路層221與第一線路層211電性連接。第二線路層221的下表面與第二介電層222的下表面共平面。而第二導電接觸件223接觸第二線路層221，並且第二導電接觸件223的上表面暴露於第二介電層222外。在一些實施例中，第二線路層221包括任何導電材料，例如銅、鎳或銀等金屬。在一些實施例中，第二介電層222包括ABF、聚醯亞胺或光敏介電材料。在一些實施例中，第二導電接觸件223可為金屬柱，而金屬柱例如包括銅、鎳或銀等導電金屬。
第三線路重佈層230設置於第二線路重佈層220之上。具體地，第三線路重佈層230包括第三線路層231、第三介電層232、以及第三導電接觸件233。第三線路層231和第三導電接觸件233嵌置於第三介電層232中。詳細而言，第三線路層231接觸第二導電接觸件223的暴露部分，從而第三線路層231與第二線路層221電性連接。第三線路層231的下表面與第三介電層232的下表面共平面。而第三導電接觸件233接觸第三線路層231，並且第三導電接觸件233的上表面暴露於第三介電層232外。此外，第三介電層232具有第一開口232a暴露出第三線路層231的一部分。在一些實施例中，第三線路層231包括任何導電材料，例如銅、鎳或銀等金屬。在一些實施例中，第三介電層232包括ABF、聚醯亞胺或光敏介電材料。在一些實施例中，第三導電接觸件233可為金屬柱，而金屬柱例如包括銅、鎳或銀等導電金屬。
導電墊240包括第一導電墊241和第二導電墊242。第一導電墊241設置於第三線路重佈層230之上。具體地，第一導電墊241接觸第三導電接觸件233的暴露部分，從而第一導電墊241與第三線路層231電性連接。在一些實施例中，第一導電墊241包括任何導電材料，例如銅、鎳或銀等金屬。
第二導電墊242覆蓋第三介電層232的一部分、第一開口232a的側壁、以及第三線路層231的暴露部分。詳細而言，第二導電墊242與第一開口232a共形，從而 第二導電墊242界定出與第一開口232a實質上相同形狀的開口。在一些實施例中，第二導電墊242包括任何導電材料，例如銅、鎳或銀等金屬。
晶片300設置於第三線路重佈層230之上，並與第三線路層231電性連接。具體地，晶片300的下表面設置有多個金屬凸塊(未繪示)，並且金屬凸塊經由焊接材料S1與第二導電墊242接合，從而晶片300與第三線路層231電性連接。如前所述，第二導電墊242界定出與第一開口232a實質上相同形狀的開口。值得一提的是，此開口提供特定的技術效果。具體而言，焊接材料S1的底部嵌置於此開口中，從而焊接材料S1可穩定地固定於第二導電墊242上而不易剝離。在一些實施例中，焊接材料S1包括錫球。
封裝層400覆蓋晶片300和線路重佈結構200。具體地，封裝層400具有第二開口O1和凹槽T1。在一些實施例中，第二開口O1為通孔(如第1A圖所示)。第二開口O1暴露出第一導電墊241，且凹槽T1的一部分與第二開口O1連通。如第1B圖所示，凹槽T1的深度D1可為0.2~3微米。而第二開口O1的深度D2可為5~150微米。在一些實施例中，封裝層400包括絕緣材料，且須注意的是，絕緣材料中分散有觸媒粒子(未繪示)。觸媒粒子例如是金屬粒子。觸媒粒子提供特定的技術效果，下文將詳細敘述。
天線圖案500包括第一部分510和第二部分520。第一部分510覆蓋第二開口O1的側壁，並與第一導電墊241電性連接。具體地，第一部分510的底部接觸第一導 電墊241。第一部分510的寬度W2可為0.2~3微米。第二部分520填充於凹槽T1中，並與第一部分510電性連接。具體地，第二部分520接觸第一部分510的頂部，且第二部分520的上表面與封裝層400的上表面共平面。如此一來，所形成的天線圖案500未凸出於封裝層400的上表面，因此有利於電子裝置的薄型化。第二部分520的寬度W1可為5~100微米。在一些實施例中，天線圖案500包括銅、鎳或銀等金屬，但不以此為限。
本發明亦提供一種晶片封裝結構10a的製造方法。
首先，提供一形成體。形成體包括保護基板100、設置於保護基板100之上的線路重佈結構200、以及設置於線路重佈結構之上的晶片。詳細而言，形成第一線路層211於保護基板100上。例如，形成導電材料於保護基板100上，並圖案化導電材料以形成第一線路層211。在一些實施例中，形成導電材料的方式包括電鍍、化學氣相沉積、物理氣相沉積等，但不以此為限。接著，形成第一介電層212覆蓋第一線路層211，並且第一介電層212包括暴露出第一線路層211的一部分的導通孔。例如，形成介電材料覆蓋第一線路層211，並圖案化介電材料以形成所述導通孔。在一些實施例中，形成介電材料的方法包括化學氣相沉積、物理氣相沉積等，但不以此為限。圖案化導電材料和介電材料的方法可包括沉積光阻於待圖案化層上，並經過曝光和顯影來形成圖案化光阻層。接著，使用此圖案化光阻層作為蝕 刻遮罩來蝕刻待圖案化層。最後，移除圖案化光阻層。可代替地，在介電材料為光敏介電材料的實施例中，可藉由曝光和顯影來移除光敏介電材料的一部分以完成圖案化。
接下來，形成第二線路層221於第一介電層212上，以及形成第一導電接觸件213於第一介電層212的導通孔中。例如，形成導電材料於第一介電層212上，並填充於第一介電層212的導通孔中。接著，圖案化導電材料以形成第二線路層221和第一導電接觸件213。接著，以類似於形成第一介電層212、第二線路層221、以及第一導電接觸件213的方法來形成第二介電層222、第三線路層231、以及第二導電接觸件223。
接下來，形成第三介電層232覆蓋第三線路層231和第二介電層222，並且第三介電層232包括暴露出第三線路層231的一部分的導通孔和第一開口232a。例如，形成介電材料覆蓋第三線路層231和第二介電層222，並圖案化介電材料以形成所述導通孔和第一開口232a。
接下來，形成第三導電接觸件233於第三介電層232的導通孔中，形成第一導電墊241覆蓋第三導電接觸件233，以及形成第二導電墊242覆蓋第三介電層232的一部分、第一開口232a的側壁、以及第三線路層231的暴露部分。例如，形成導電材料覆蓋第三介電層232，並填入第一開口232a和第三介電層232的導通孔中。接著，圖案化導電材料以形成第三導電接觸件233、第一導電墊241、以及第二導電墊242。據此，線路重佈結構200形成於保護基板100 上。
接著，設置晶片300於線路重佈結構200之上。具體地，使用焊接材料S1接合設置於晶片300下表面的多個金屬凸塊(未繪示)與第二導電墊242。
接下來，形成封裝材料覆蓋晶片300和線路重佈結構200。隨後，圖案化封裝材料以形成封裝層400。具體地，藉由雷射直接成型製程來圖案化封裝材料以形成暴露出第一導電墊241的第二開口O1和凹槽T1。須說明的是，封裝材料中分散有觸媒粒子，並且這些觸媒粒子在圖案化封裝材料之後被暴露出來。如前所述，觸媒粒子提供特定的技術效果。具體而言，在圖案化之後被暴露出來的觸媒粒子吸收雷射的能量，從而被「活化」。如此一來，被「活化」的觸媒粒子可作為種子，並且可直接藉由化學沉積製程來沉積金屬材料於第二開口O1的側壁上和凹槽T1中。
接下來，形成天線圖案500。具體地，通過化學沉積製程來形成天線圖案500的第一部分510覆蓋第二開口O1的側壁，以及形成天線圖案500的第二部分520填充於凹槽T1中。由於第二開口O1和凹槽T1暴露出被「活化」的觸媒粒子，從而在化學沉積製程之後，金屬材料沉積在第二開口O1的側壁上和凹槽T1中。值得一提的是，在此所揭露的晶片封裝結構10a的製造方法，在形成天線圖案時，無須執行蝕刻製程和電鍍製程，從而降低了製造成本。
第2A圖繪示本揭示內容一實施方式之晶片封裝結構10b的俯視示意圖。第2B圖繪示沿著第2A圖的切線 A-A’截取晶片封裝結構10b的剖面示意圖。須說明的是，在第2A圖和第2B圖中，與第1A圖和第1B圖相同或相似之元件被給予相同的符號，並省略相關說明。第2A圖和第2B圖的晶片封裝結構10b與第1A圖和第1B圖的晶片封裝結構10a相似，差異在晶片封裝結構10b的封裝層400不具有凹槽，且晶片封裝結構10b的天線圖案500不具有填充於凹槽的部分。
此外，晶片封裝結構10b的天線圖案500更包括第一部分530，且第一部分530取代了晶片封裝結構10a的第一導電墊241。具體地，天線圖案500的第一部分530設置於第三線路重佈層230上，並被封裝層400所覆蓋。第一部分530接觸第三導電接觸件233的暴露部分，從而與第三線路層231電性連接。另外，第二部分510覆蓋第二開口O1的側壁，並與第一部分530電性連接。詳細而言，第二部分510的底部接觸第一部分530。
值得一提的是，如第2A圖所示，第二開口O1為通孔，且晶片封裝結構10b可具有多個通孔。如此一來，增加了形成在通孔側壁上的天線圖案500的第二部分510的面積。從而，可提高訊號強度。
本發明亦提供一種晶片封裝結構10b的製造方法。此製造方法與第1A圖和第1B圖的晶片封裝結構10a的製造方法差異在於，在形成第三介電層232之後，除了形成第三導電接觸件233和第二導電墊242之外，更形成天線圖案500的第一部分530於第三導電接觸件233和第三介電層 232上。例如，形成導電材料覆蓋第三介電層232，並填入第一開口232a和第三介電層232的導通孔中。接著，圖案化導電材料以形成第三導電接觸件233、天線圖案500的第一部分530、以及第二導電墊242。
另外，雷射直接成型製程僅形成暴露出天線圖案500的第一部分530的第二開口O1。據此，在化學沉積製程之後，金屬材料沉積在第二開口O1的側壁上，從而形成天線圖案500的第二部分510。
第3A圖繪示本揭示內容一實施方式之晶片封裝結構10c的俯視示意圖。第3B圖繪示沿著第3A圖的切線A-A’截取晶片封裝結構10c的剖面示意圖。須說明的是，在第3A圖和第3B圖中，與第2A圖和第2B圖相同或相似之元件被給予相同的符號，並省略相關說明。第3A圖和第3B圖的晶片封裝結構10c與第2A圖和第2B圖的晶片封裝結構10b相似，差異在晶片封裝結構10c的封裝層400具有凹槽T1，且晶片封裝結構10c的天線圖案500更包括填充於凹槽T1的第三部分520。
值得一提的是，相較於晶片封裝結構10b，在晶片封裝結構10c中，增加了形成在凹槽T1中的天線圖案500的第三部分520的面積。從而，可提高訊號強度。
本發明亦提供一種晶片封裝結構10c的製造方法。此製造方法與第2A圖和第2B圖的晶片封裝結構10b的製造方法差異在於，雷射直接成型製程形成暴露出天線圖案500的第一部分530的第二開口O1和與第二開口O1連通的 凹槽T1。因此，在化學沉積製程之後，金屬材料沉積在第二開口O1的側壁上和凹槽T1中，從而形成天線圖案500的第二部分510和第三部分520。
第4A圖繪示本揭示內容一實施方式之晶片封裝結構10d的俯視示意圖。第4B圖繪示沿著第4A圖的切線A-A’截取晶片封裝結構10d的剖面示意圖。須說明的是，在第4A圖和第4B圖中，與第2A圖和第2B圖相同或相似之元件被給予相同的符號，並省略相關說明。第4A圖和第4B圖的晶片封裝結構10d與第2A圖和第2B圖的晶片封裝結構10b相似，差異在晶片封裝結構10d的第二開口O1為溝槽(如第4A圖所示)。
具體地，溝槽的形狀對應天線圖案500的第一部分530的形狀，並暴露出天線圖案500的第一部分530。如此一來，增加了形成在溝槽側壁上的天線圖案500的第二部分510的面積。從而，可提高訊號強度。
第5A圖繪示本揭示內容一實施方式之晶片封裝結構10e的俯視示意圖。第5B圖繪示沿著第5A圖的切線A-A’截取晶片封裝結構10e的剖面示意圖。須說明的是，在第5A圖和第5B圖中，與第3A圖和第3B圖相同或相似之元件被給予相同的符號，並省略相關說明。第5A圖和第5B圖的晶片封裝結構10e與第3A圖和第3B圖的晶片封裝結構10c相似，差異在晶片封裝結構10e的第二開口O1為溝槽(如第5A圖所示)。因此，類似地，增加了形成在溝槽側壁上的天線圖案500的第二部分510的面積。從而，可提高 訊號強度。
值得一提的是，由於上述晶片封裝結構10a~10e中的第一線路層211亦可用作天線而透過保護基板100(例如玻璃基板)接收訊號，因此，根據某些實施方式，可將上述晶片封裝結構10a~10e顛倒過來，並且將晶片封裝結構10a~10e中的第一線路層211用作天線。
第6A圖繪示本揭示內容一實施方式之晶片封裝結構10f的俯視示意圖。第6B圖繪示沿著第6A圖的切線A-A’截取晶片封裝結構10f的剖面示意圖。須說明的是，在第6A圖和第6B圖中，與第2A圖和第2B圖相同或相似之元件被給予相同的符號，並省略相關說明。第6A圖和第6B圖的晶片封裝結構10f與第2A圖和第2B圖的晶片封裝結構10b相似，差異在晶片封裝結構10f的線路重佈結構200具有一開口O2，且此開口O2與封裝層400的第二開口O1連通。
此外，晶片封裝結構10f的天線圖案500的第一部分530設置於保護基板100上，並被線路重佈結構200所覆蓋。第一部分530通過第一導電接觸件213而與第二線路層221電性連接。而天線圖案500的第二部分510則設置於開口O2的側壁上和第二開口O1的側壁上，並且第二部分510的底部接觸並電性連接第一部分530。
值得一提的是，天線圖案500的第一部分530設置於保護基板100上提供特定的技術效果。具體而言，由於保護基板100的表面通常較線路重佈結構200的表面更加平坦。因此，相較於晶片封裝結構10b的第一部分530形成 於線路重佈結構200上，形成於保護基板100上的第一部分530相對平整。如此一來，可用於需要更加平整的天線圖案的裝置(例如高頻裝置)。
本發明亦提供一種晶片封裝結構10f的製造方法。此製造方法與第2A圖和第2B圖的晶片封裝結構10b的製造方法差異在於，形成第一線路層211的同時，亦形成天線圖案500的第一部分530於保護基板100上。例如，圖案化保護基板100上的導電材料，以形成第一線路層211和天線圖案500的第一部分530。此外，所形成的第一介電層212更包括另一導通孔，且此導通孔暴露出第一部分530。而所形成的第一導電接觸件213亦填充於此導通孔中，從而接觸並電性連接第一部分530與第二線路層221。
另外，在形成第三介電層232之後，僅形成第二導電墊242。據此，線路重佈前驅結構形成於保護基板100上。而在設置完晶片300之後，形成封裝材料覆蓋晶片300和線路重佈前驅結構。接著，藉由雷射直接成型製程來圖案化封裝材料和線路重佈前驅結構以形成具有第二開口O1的封裝層400和開口O2的線路重佈結構200。接下來，通過化學沉積製程來形成天線圖案500的第二部分510於開口O1和O2的側壁上。
雖然本揭示內容已以實施方式揭露如上，但其他實施方式亦有可能。因此，所請請求項之精神與範圍並不限定於此處實施方式所含之敘述。
任何熟習此技藝者可明瞭，在不脫離本揭示內 容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。
10a‧‧‧晶片封裝結構
100‧‧‧保護基板
200‧‧‧線路重佈結構
210‧‧‧第一線路重佈層
211‧‧‧第一線路層
212‧‧‧第一介電層
213‧‧‧第一導電接觸件
220‧‧‧第二線路重佈層
221‧‧‧第二線路層
222‧‧‧第二介電層
223‧‧‧第二導電接觸件
230‧‧‧第三線路重佈層
231‧‧‧第三線路層
232‧‧‧第三介電層
232a‧‧‧開口
233‧‧‧第三導電接觸件
240、241、242‧‧‧導電墊
300‧‧‧晶片
400‧‧‧封裝層
500‧‧‧天線圖案
510、520‧‧‧部分
S1‧‧‧焊接材料
O1‧‧‧開口
T1‧‧‧凹槽
D1、D2‧‧‧深度
W1、W2‧‧‧寬度

Claims (16)

  1. 一種晶片封裝結構，包括：一線路重佈結構，包括：一第一線路重佈層，包括一第一線路層；一第二線路重佈層，設置於該第一線路重佈層之上，並包括與該第一線路層電性連接的一第二線路層；以及一導電墊，包含一第一導電墊以及一第二導電墊，並與該第二線路層電性連接；一晶片，設置於該線路重佈結構之上，並與該第二導電墊直接接觸；一封裝層，覆蓋該晶片和該線路重佈結構，其中該封裝層具有一開口和一凹槽，該開口暴露出該第一導電墊，且該凹槽的一部分與該開口連通；以及一天線圖案，包括：一第一部分，覆蓋該開口的一側壁，並與該第一導電墊直接接觸；以及一第二部分，填充於該凹槽中，並與該第一部分電性連接。
  2. 如申請專利範圍第1項所述的晶片封裝結構，其中該天線圖案的該第二部分的一上表面與該封裝層的一上表面共平面。
  3. 如申請專利範圍第1項所述的晶片封裝結 構，進一步包括設置於該線路重佈結構之下的一保護基板。
  4. 一種晶片封裝結構，包括：一線路重佈結構，包括：一第一線路重佈層，包括一第一線路層；以及一第二線路重佈層，設置於該第一線路重佈層之上，並包括與該第一線路層電性連接的一第二線路層；一晶片，設置於該線路重佈結構之上，並與該第二線路層電性連接；一封裝層，覆蓋該晶片和該線路重佈結構，其中該封裝層具有一開口；以及一天線圖案，包括：一第一部分，設置於該線路重佈結構上，並被該封裝層所覆蓋，其中該第一部分與該第二線路層電性連接並直接接觸該第二線路重佈層，且該開口暴露出該第一部分；以及一第二部分，覆蓋該開口的一側壁，並與該第一部分電性連接。
  5. 如申請專利範圍第4項所述的晶片封裝結構，進一步包括設置於該線路重佈結構之下的一保護基板。
  6. 如申請專利範圍第4項所述的晶片封裝結構，其中該封裝層更具有一凹槽，該凹槽的一部分與該開口連通，該天線圖案更包括一第三部分，該第三部分填充 於該凹槽中，並與該第二部分電性連接。
  7. 如申請專利範圍第6項所述的晶片封裝結構，其中該天線圖案的該第三部分的一上表面與該封裝層的一上表面共平面。
  8. 如申請專利範圍第4項所述的晶片封裝結構，其中該開口為一溝槽或一通孔。
  9. 一種晶片封裝結構，包括：一保護基板；一線路重佈結構，設置於該保護基板之上，並具有一第一開口，該線路重佈結構包括：一第一線路重佈層，包括一第一線路層；以及一第二線路重佈層，設置於該第一線路重佈層之上，並包括與該第一線路層電性連接的一第二線路層；一晶片，設置於該線路重佈結構之上，並與該第二線路層電性連接；一封裝層，覆蓋該晶片和該線路重佈結構，其中該封裝層具有一第二開口，該第二開口與該第一開口連通；以及一天線圖案，包括：一第一部分，設置於該保護基板上，並被該線路重佈結構所覆蓋，其中該第一部分與該第二線路層電性連接，且該第一開口暴露出該第一部分；以及 一第二部分，覆蓋該第一開口的一側壁和該第二開口的一側壁，並與該第一部分電性連接。
  10. 一種晶片封裝結構的製造方法，包括下列步驟：(i)提供一形成體，其中該形成體包括一線路重佈結構和設置於該線路重佈結構之上的一晶片，該線路重佈結構包括：一第一線路重佈層，包括一第一線路層；以及一第二線路重佈層，設置於該第一線路重佈層之上，並包括與該第一線路層和該晶片電性連接的一第二線路層；以及一導電墊，與該第二線路層電性連接；(ii)形成一封裝材料覆蓋該晶片和該線路重佈結構；(iii)圖案化該封裝材料以形成一封裝層，其中該封裝層具有一開口和一凹槽，該開口暴露出該導電墊，且該凹槽的一部分與該開口連通：以及(iv)形成一天線圖案，其中該天線圖案包括：一第一部分，覆蓋該開口的一側壁，並與該導電墊電性連接；以及一第二部分，填充於該凹槽中，並與該第一部分電性連接。
  11. 如申請專利範圍第10項所述的晶片封裝結構的製造方法，其中步驟(iii)係藉由雷射直接成型製程 來執行。
  12. 一種晶片封裝結構的製造方法，包括下列步驟：(i)提供一形成體，其中該形成體包括一線路重佈結構和設置於該線路重佈結構之上的一晶片，該線路重佈結構包括：一第一線路重佈層，包括一第一線路層；以及一第二線路重佈層，設置於該第一線路重佈層之上，並包括與該第一線路層和該晶片電性連接的一第二線路層；(ii)形成一天線圖案的一第一部分於該線路重佈結構上；(iii)形成一封裝材料覆蓋該天線圖案的該第一部分、該晶片、以及該線路重佈結構；(iv)圖案化該封裝材料以形成一封裝層，其中該封裝層具有一開口，且該開口暴露出該天線圖案的該第一部分；以及(v)形成該天線圖案的一第二部分於該開口的一側壁上，其中該第二部分與該第一部分電性連接，且該開口暴露出該第一部分。
  13. 如申請專利範圍第12項所述的晶片封裝結構的製造方法，其中步驟(iv)係藉由雷射直接成型製程來執行。
  14. 如申請專利範圍第12項所述的晶片封裝結構的製造方法，其中步驟(iv)的該封裝層更具有一凹槽，該凹槽的一部分與該開口連通；其中步驟(v)更包括形成該天線圖案的一第三部分於該凹槽中，該第三部分與該第二部分電性連接。
  15. 一種晶片封裝結構的製造方法，包括下列步驟：(i)提供一形成體，其中該形成體包括一保護基板、設置於該保護基板之上的一天線圖案的一第一部分、設置於該保護基板之上的一線路重佈前驅結構、以及設置於該線路重佈前驅結構之上的一晶片，該線路重佈前驅結構包括：一第一線路層；以及一第二線路層，設置於該第一線路層之上，並與該第一線路層、該天線圖案的該第一部分、以及該晶片電性連接；(ii)形成一封裝材料覆蓋該晶片和該線路重佈前驅結構；(iii)圖案化該線路重佈前驅結構和該封裝材料以形成一線路重佈結構和一封裝層，其中該線路重佈結構具有一第一開口暴露出該天線圖案的該第一部分，該封裝層具有與該第一開口連通的一第二開口；以及(iv)形成該天線圖案的一第二部分於該第一開口的 一側壁和該第二開口的一側壁上，其中該第二部分與該第一部分電性連接。
  16. 如申請專利範圍第15項所述的晶片封裝結構的製造方法，其中步驟(iii)係藉由雷射直接成型製程來執行。
TW107139547A 2018-11-07 2018-11-07 晶片封裝結構及其製造方法 TWI695472B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107139547A TWI695472B (zh) 2018-11-07 2018-11-07 晶片封裝結構及其製造方法
US16/231,365 US10879167B2 (en) 2018-11-07 2018-12-21 Chip packaging structure and manufacturing method thereof
US17/100,932 US11348869B2 (en) 2018-11-07 2020-11-22 Method of manufacturing chip packaging structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107139547A TWI695472B (zh) 2018-11-07 2018-11-07 晶片封裝結構及其製造方法

Publications (2)

Publication Number Publication Date
TW202018889A TW202018889A (zh) 2020-05-16
TWI695472B true TWI695472B (zh) 2020-06-01

Family

ID=70460108

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107139547A TWI695472B (zh) 2018-11-07 2018-11-07 晶片封裝結構及其製造方法

Country Status (2)

Country Link
US (2) US10879167B2 (zh)
TW (1) TWI695472B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3090197B1 (fr) * 2018-12-12 2023-01-06 St Microelectronics Alps Sas Dispositif électronique incluant des connexions électriques sur un bloc d’encapsulation
US11145547B2 (en) 2019-10-01 2021-10-12 Qorvo Us, Inc. Semiconductor chip suitable for 2.5D and 3D packaging integration and methods of forming the same
KR20210082638A (ko) * 2019-12-26 2021-07-06 삼성전자주식회사 패키지 기판 및 이를 포함하는 반도체 패키지
US20230044903A1 (en) * 2021-08-04 2023-02-09 Nxp Usa, Inc. Semiconductor device with rf interposer and method therefor
CN116230558B (zh) * 2023-05-08 2023-07-07 盛合晶微半导体(江阴)有限公司 单极化空气耦合天线封装结构及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252595A1 (en) * 2013-03-07 2014-09-11 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna layer and manufacturing method thereof
US20160240492A1 (en) * 2013-12-09 2016-08-18 Intel Corporation Antenna on ceramics for a packaged die
US20170077039A1 (en) * 2015-09-10 2017-03-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US20180247905A1 (en) * 2017-02-24 2018-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Devices in Semiconductor Packages and Methods of Forming Same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1563570A1 (en) 2002-11-07 2005-08-17 Fractus, S.A. Integrated circuit package including miniature antenna
US9153542B2 (en) 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
US9252491B2 (en) 2012-11-30 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Embedding low-k materials in antennas
US9431369B2 (en) 2012-12-13 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna apparatus and method
JP6094287B2 (ja) 2013-03-15 2017-03-15 株式会社村田製作所 アンテナ一体型モジュールの製造方法およびアンテナ一体型モジュール
US9589900B2 (en) * 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
CN105098315B (zh) 2014-05-16 2018-01-12 上海莫仕连接器有限公司 电子装置
FR3040534A1 (fr) 2015-08-28 2017-03-03 St Microelectronics Sa Dispositif electronique muni d'une couche conductrice et procede de fabrication
TWI593165B (zh) 2016-02-04 2017-07-21 矽品精密工業股份有限公司 電子封裝件
JP6500859B2 (ja) * 2016-08-22 2019-04-17 株式会社村田製作所 無線モジュール
US10283474B2 (en) * 2017-06-30 2019-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140252595A1 (en) * 2013-03-07 2014-09-11 Advanced Semiconductor Engineering, Inc. Semiconductor package including antenna layer and manufacturing method thereof
US20160240492A1 (en) * 2013-12-09 2016-08-18 Intel Corporation Antenna on ceramics for a packaged die
US20170077039A1 (en) * 2015-09-10 2017-03-16 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US20180247905A1 (en) * 2017-02-24 2018-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated Devices in Semiconductor Packages and Methods of Forming Same

Also Published As

Publication number Publication date
US20210074633A1 (en) 2021-03-11
US11348869B2 (en) 2022-05-31
TW202018889A (zh) 2020-05-16
US10879167B2 (en) 2020-12-29
US20200144179A1 (en) 2020-05-07

Similar Documents

Publication Publication Date Title
TWI695472B (zh) 晶片封裝結構及其製造方法
TWI708344B (zh) 重佈線路結構、扇出型積體電路封裝及電性連接於至少一導體的重佈線路結構的製造方法
US11532575B2 (en) Integrated antenna package structure and manufacturing method thereof
US20110057321A1 (en) 3-d multi-wafer stacked semiconductor structure and method for manufacturing the same
US9397081B2 (en) Fabrication method of semiconductor package having embedded semiconductor elements
TWI447850B (zh) 直通基材穿孔結構及其製造方法
JP2007115776A (ja) 半導体チップ及びその製造方法
US20210159142A1 (en) Manufacturing method of chip package structure
TWI558288B (zh) 中介基板及其製法
US11735571B2 (en) Semiconductor package including a redistribution structure
CN107221526A (zh) 半导体封装
TW201640590A (zh) 電子封裝件及其製法
US11923309B2 (en) Semiconductor package including fine redistribution patterns
US20220037279A1 (en) Semiconductor package
TWI550744B (zh) 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法
TWI624011B (zh) 封裝結構及其製法
CN111180422B (zh) 芯片封装结构及其制造方法
CN109637995B (zh) 基板结构、封装结构及其制造方法
TW202023330A (zh) 封裝結構及其製造方法
TW201836098A (zh) 半導體封裝結構及其製造方法
TW201611695A (zh) 無核心層封裝基板與其製造方法
KR100924559B1 (ko) 반도체 패키지의 제조 방법
KR100886711B1 (ko) 반도체 패키지 및 이의 제조 방법
US11682648B2 (en) Semiconductor device and method of fabricating the same
TWI831749B (zh) 封裝件基板及其製造方法