CN107221526A - 半导体封装 - Google Patents

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CN107221526A
CN107221526A CN201710180162.1A CN201710180162A CN107221526A CN 107221526 A CN107221526 A CN 107221526A CN 201710180162 A CN201710180162 A CN 201710180162A CN 107221526 A CN107221526 A CN 107221526A
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CN
China
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layer
insulating barrier
hole
semiconductor
conductive
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CN201710180162.1A
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廖文翔
郭丰维
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

一种半导体封装包括第一半导体元件、绝缘层及第二半导体元件。第一半导体元件包括至少一个导电层及至少一个通孔层。绝缘层位于第一半导体元件上方且包括从绝缘层的第一侧延伸至绝缘层的第二侧的至少一个贯穿绝缘层孔(through insulator via，TIV)。至少一个贯穿绝缘层孔具有导电芯体，且导电芯体包含含铜材料。第二半导体元件位于绝缘层上方且包括至少一个导电层及至少一个通孔层。至少一个贯穿绝缘层孔将第一半导体元件的至少一个通孔层耦合至第二半导体元件的至少一个通孔层。

Description

半导体封装
技术领域
本发明实施例涉及一种半导体封装及其制造方法，且特别是涉及一种具有特定结构的贯穿绝缘层孔(through insulator via，TIV)的半导体封装及其制造方法。
背景技术
集成电路(“integrated circuit，IC”)被纳入许多电子装置中。集成电路封装能够将多个集成电路垂直地堆叠于“三维(three-dimensional，3D)”封装中，以节省印刷电路板(“printed circuit board，PCB”)上的水平面积。替代性封装技术(被称作2.5维封装(2.5D packaging))可使用转接板(interposer)将一个或多个半导体管芯耦合至印刷电路板。所述转接板可由例如硅等半导体材料形成。可在转接板上安装多个集成电路或其他半导体管芯(其可为异构技术(heterogeneous technology))。
一个或多个半导体管芯上的许多装置可能会造成电噪声(electrical noise)及/或通过发射电磁发射(EM emission)而产生电磁(“electromagnetic，EM”)干扰。射频装置(RF device)及电感器是会产生电噪声及电磁干扰的装置的实例。带有噪声的源(例如，射频装置)会在导电结构(例如，金属引线(metal lead))中载送的信号中产生电噪声。导电引线中的电噪声可能会影响封装中的各种其他信号及装置。带有噪声的电信号会在半导体封装中造成严重问题。
发明内容
根据本发明的一些实施例，一种半导体封装包括第一半导体元件、绝缘层及第二半导体元件。第一半导体元件包括至少一个导电层及至少一个通孔层。绝缘层位于第一半导体元件上方且包括从绝缘层的第一侧延伸至绝缘层的第二侧的至少一个贯穿绝缘层孔(through insulator via，TIV)。至少一个贯穿绝缘层孔具有导电芯体，且导电芯体包含含铜材料。第二半导体元件位于绝缘层上方且包括至少一个导电层及至少一个通孔层。至少一个贯穿绝缘层孔将第一半导体元件的至少一个通孔层耦合至第二半导体元件的至少一个通孔层。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开内容的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1示出根据一些实施例的包括转接板的2.5维半导体封装的侧视图。
图2示出根据一些实施例的三维(3D)半导体封装的侧视图。
图3示出根据一些实施例的包括具有接地屏蔽传输路径的转接板的2.5维半导体封装。
图4示出根据一些实施例的形成包括一个或多个贯穿绝缘层孔-铜连接(TIV-Cuconnection)的半导体封装的方法的流程图。
图5示出根据一些实施例的具有在载体衬底上形成的第一缓冲层及光热转换(light-to-heat conversion，LTHC)层的部分半导体封装。
图6示出根据一些实施例的上面沉积有第一金属层的图5所示部分半导体封装。
图7示出根据一些实施例的上面沉积有贯穿绝缘层通孔光刻胶图案化层(TIVhole photoresist patterning layer)的图6所示部分半导体封装。
图8示出根据一些实施例的上面沉积有钛/铜(Ti/Cu)种子层(seed layer)的图7所示部分半导体封装。
图9示出根据一些实施例的具有在一个或多个贯穿绝缘层通孔(TIV hole)中沉积的铜(Cu)层的图8所示部分半导体封装。
图10示出根据一些实施例的在化学机械平面化工艺(chemical-mechanicalplanarization process)之后的图9所示部分半导体封装。
图11示出根据一些实施例的在光刻胶移除工艺(photoresist removal process)之后的图10所示部分半导体封装。
图12示出根据一些实施例的上面沉积有绝缘层的图11所示部分半导体封装。
图13示出根据一些实施例的上面沉积有接地屏蔽层(ground shielding layer)的图12所示部分半导体封装。
图14示出根据一些实施例的上面沉积有同轴光刻胶图案化层(coaxialphotoresist patterning layer)的图13所示部分半导体封装。
图15示出根据一些实施例的在湿蚀刻工艺(wet etching process)之后的图14所示部分半导体封装。
图16示出根据一些实施例的在光刻胶移除工艺之后的图15所示部分半导体封装。
图17示出根据一些实施例的耦合有第一半导体管芯及第二半导体管芯的图16所示部分半导体封装。
图18示出根据一些实施例的上面沉积有包覆模制层(over molding layer)的图17所示部分半导体封装。
图19示出根据一些实施例的在化学机械平面化(chemical-mechanicalplanarization，CMP)工艺之后的图18所示部分半导体封装。
图20示出根据一些实施例的上面沉积有聚苯并恶唑(PBO)层的图19所示部分半导体封装。
图21示出根据一些实施例的具有多个导电层及聚苯并恶唑层的图20所示部分半导体封装。
图22示出根据一些实施例的具有将第一半导体管芯及第二半导体管芯耦合至连接垫的多个导电层以及通孔的图21所示部分半导体封装。
图23示出根据一些实施例的具有在连接垫上形成的焊料凸块的图22所示部分半导体封装。
图24示出根据一些实施例的从玻璃载体分离的图23所示半导体封装。
附图标号说明
2：半导体封装
4：转接板
6：第一半导体管芯
8：第二半导体管芯
10：印刷电路板
12：第一表面
14：第二表面
16：封装衬底
18、20、24、458：焊料球
26、102：接地屏蔽传输路径
50：三维半导体封装
52：中央处理单元
54：缓存存储器
56：动态随机存取存储器/非易失性存储器
58：模拟装置
60：射频装置
62：电源
64：传感器
66：输入/输出连接
68a、68b、68c、68d、68e：贯穿绝缘层孔
70：硅穿孔
72：贯穿绝缘层孔
72a：第一贯穿绝缘层孔
72b：第二贯穿绝缘层孔
74：衬底穿孔
100：半导体封装
101a：第一半导体封装元件
101b：第二半导体封装元件
104a、104d：金属层
104b：第一金属层
104c：第二金属层
106a：第一通孔层
106b：第二通孔层
106c：第三通孔层
106d：第四通孔层
108：贯穿绝缘层孔
110、114：绝缘层
112、112a：接地屏蔽层
120：连续的接地屏蔽层
122：导电金属材料
126：绝缘区
128：有源装置
130：顶盖层
132：半导体管芯
134：焊料凸块
140a：第一通孔
140b：第二通孔
146a、146b、146c、146d：信号路径
156：凸块下金属层
300：方法
302、304、306、308、310、312、314、316、318、320、322、324、326、328、330、332、334、336：步骤
400：半导体封装
402：第一缓冲层
404：载体衬底
406：光热转换离型层
408：第一金属层
408a、408b：金属迹线
410：贯穿绝缘层通孔光刻胶图案化层
412a、412b：贯穿绝缘层成形孔
414：种子层
416：导电金属层
418a、418b：导电柱
420：绝缘层
422：同轴接地种子层
424：光刻胶层
426：同轴连接件
428a、428b：半导体管芯
430：管芯贴合膜层
432：硅层
434：铝接触垫
436：金属通孔
438：包覆模制层
440、446、448：通孔绝缘层
442：连接性通孔
444：悬伸部
450a、450b、450c：导电层
452a、452b、452c：通孔
454a、454b、454c：导电线
456：连接垫
具体实施方式
以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或步骤中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对性描述语可同样相应地进行解释。除非另有明确阐述，否则有关贴合、耦合等的用语(例如，“经连接(connected)”及“经内连(interconnected)”)均是指其中各结构通过中间结构直接地或间接地固定至或贴合至彼此的关系、以及可移动的或刚性的贴合或关系。同样，除非另有明确阐述，否则有关电性耦合等的用语(例如，“经耦合(coupled)”、“经连接”、及“经内连”)均是指其中各结构通过中间结构直接地或间接地彼此相通的关系。
在各种实施例中，半导体封装包括对第一金属层与第二金属层进行耦合的至少一个贯穿绝缘层孔(through insulator via，TIV)。半导体封装包括第一半导体封装元件及第二半导体封装元件。每一半导体封装包括多个导电金属层及对所述多个导电金属层的每一导电金属层中的各导电线进行耦合的多个通孔层。在位于第一半导体封装与第二半导体封装之间的绝缘层中安置有多个半导体管芯。多个贯穿绝缘层孔延伸穿过绝缘层并对第一半导体封装的第一金属层与第二半导体封装的第一金属层进行耦合。在一些实施例中，贯穿绝缘层孔包括内部导电芯体、绝缘层及外部导电屏蔽层。所述内部导电芯体包含铜及/或铜合金。
图1示出根据一些实施例的具有转接板4的半导体封装2的侧视图。转接板4安置于衬底与一个或多个半导体管芯(被称为2.5维半导体封装)之间。在图1中所示2.5维半导体封装中，转接板4安置于第一半导体管芯6及第二半导体管芯8下方且安置于封装衬底16上方。在一些实施例中，转接板4包括上面形成有一个或多个无源装置的基础衬底(例如硅)以及多个硅穿孔(through-silicon via，TSV)。转接板4将第一、第二半导体管芯6、8的电性连接耦合至封装衬底16及/或印刷电路板10。在一些实施例中，转接板4不含有任何有源装置。在一些实施例中，半导体封装2可包括集成扇出型晶片级封装(integrated fan-out waferlevel packaging，InFO-WLP)。第一、第二半导体管芯6、8耦合至转接板4的第一表面12。转接板4的与第一表面12相对的第二表面14直接耦合至封装衬底16。
在一些实施例中，第一、第二半导体管芯6、8包括一个或多个有源装置。例如，在一些实施例中，第一、第二半导体管芯6、8可包括GPS管芯、GPS基频带管芯(GPS basebanddie)、处理器(例如，进阶精简指令集计算机(Advanced RISC machine，ARM)处理器)及/或任何其他适合的有源装置。封装衬底16可包括任何适合的衬底(例如陶瓷材料)，并支援位于转接板4与印刷电路板10之间的一个或多个电性连接。印刷电路板10机械地支撑两个或更多个集成电路封装(半导体封装)2并利用一个或多个导电轨道(conductive track)、导电垫、及/或由在非导电衬底上形成的导电层形成的其他特征对所述两个或更多个集成电路封装(半导体封装)2进行电性内连。
封装衬底16通过焊料球18而接合至印刷电路板10并通过焊料球20而接合至转接板4。焊料球24将转接板4接合至第一半导体管芯6及第二半导体管芯8。焊料球虽被宽泛地称作“焊料球”，但未必如所说明实施例中一样完全为“球形的(ball shaped)”。焊料球也被替代性地称作焊料凸块并在各种实施例中呈各种形状。焊料球在实体上将各相应组件接合于一起并将所述相应组件的电子特征电性耦合于一起。在一些实施例中，转接板4、第一、第二半导体管芯6、8、印刷电路板10、及/或封装衬底16中的一者或多者包括以下所进一步详细论述的一个或多个接地屏蔽传输路径(ground shielded transmission path)26。
图2示出根据一些实施例的三维(3D)半导体封装50。在如图2中所示的三维半导体封装50中，多个半导体管芯堆叠于彼此顶上且包括一个或多个硅穿孔(TSV)70以使得一个或多个上部管芯能够与一个或多个下部管芯相通(communicate)。三维半导体封装50包括多个半导体管芯，例如中央处理器(CPU)52、缓存存储器54、动态随机存取存储器(Dynamicrandom-access memory，DRAM)/非易失性存储器(Non-volatile memory，NVM)56、模拟装置(analog device)58、射频装置(radiofrequency device)60、电源62、一个或多个传感器64、及/或一个或多个输入/输出(input/output，I/O)连接66。具有多个贯穿绝缘层孔72的多个贯穿绝缘层孔(TIV)层68a-68e耦合所述多个半导体管芯。每一半导体管芯可包括一个或多个衬底穿孔(through-substrate via，TSV)74。在一些实施例中，一个或多个衬底穿孔74将在半导体管芯54下形成的第一贯穿绝缘层孔72a耦合至在半导体管芯54上方形成的第二贯穿绝缘层孔72b。在其他实施例中，半导体管芯内部的一个或多个金属层及/或通孔可将第一贯穿绝缘层孔72a耦合至第二贯穿绝缘层孔72b。尽管本文中论述特定三维半导体封装50，然而应知三维半导体封装中可包括一个或多个额外的管芯、一个或多个数目减少的管芯、一个或多个替代性管芯、及/或一个或多个2.5维半导体排列或2维半导体排列。在一些实施例中，接地屏蔽传输路径包括延伸穿过一个或多个半导体管芯的一个或多个贯穿绝缘层孔及/或一个或多个硅穿孔/衬底穿孔。
图3示出根据一些实施例的包括接地屏蔽传输路径102的半导体封装100。接地屏蔽传输路径102对第一半导体封装元件101a与第二半导体封装元件101b进行耦合。第一半导体封装元件101a包括至少一个金属层104a、至少一个通孔层106a及顶盖层130。在一些实施例中，第一半导体封装元件101a可包含任何适合的材料，例如硅。第二半导体封装元件101b包括多个金属层104b-104d、多个通孔层106b-106d及顶盖层130。例如，在一些实施例中，第二半导体封装元件101b可为封装衬底，例如结合图1所论述的封装衬底16。在一些实施例中，第二半导体封装元件101b与包括有源装置(有源半导体装置)128的至少一个半导体管芯132耦合。在有源装置128与第一半导体封装元件101a之间安置有绝缘区126。在一些实施例中，绝缘区126包含硅材料。绝缘区126可为转接板的位于半导体管芯132与第一半导体封装元件101a之间的部分及/或绝缘层114(例如，封装层)的位于半导体管芯132与第一半导体封装元件101a之间的部分。
接地屏蔽传输路径102延伸穿过第一半导体封装元件101a与第二半导体封装101b之间的绝缘区126。在一些实施例中，接地屏蔽传输路径102例如利用在转接板(图中未示出)中形成的TSV而延伸穿过所述转接板。贯穿绝缘层孔(TIV)108延伸穿过绝缘层114并将在第一半导体封装元件101a的第一通孔层106a中形成的第一通孔140a耦合至在第二半导体封装元件101b的第二通孔层106b中形成的第二通孔140b。贯穿绝缘层孔108包含用以将信号从第一通孔140a传输到第二通孔140b的导电材料。在一些实施例中，贯穿绝缘层孔108具有沿纵向轴线延伸的圆柱形形状。尽管图中仅示出单个贯穿绝缘层孔，然而应知半导体封装100可包括任何数目的延伸穿过绝缘层114的贯穿绝缘层孔，且此处于本发明实施例的范围内。
在一些实施例中，接地屏蔽传输路径102包括绝缘层110，绝缘层110围绕从第一通孔层106a延伸至第二通孔层106b的贯穿绝缘层孔108的外表面。绝缘层110不在贯穿绝缘层孔108的顶表面或底表面上延伸。绝缘层110包含绝缘材料，例如聚酰亚胺材料。在一些实施例中，绝缘层110以贯穿绝缘层孔108的纵向长度为中心沿圆周延伸。
在一些实施例中，接地屏蔽传输路径102包括安置于绝缘层110及贯穿绝缘层孔108上及/或安置于绝缘层110及贯穿绝缘层孔108的外表面周围、且从第一半导体封装元件101a延伸至第二半导体封装元件101b的接地屏蔽层112。接地屏蔽层112包含与接地耦合的导电材料。接地屏蔽层112通过绝缘层110而与贯穿绝缘层孔108电性隔离。接地屏蔽层112将贯穿绝缘层孔108与由一个或多个有源装置(有源半导体装置)128产生的辐射信号隔离及/或防止往来于贯穿绝缘层孔108的辐射信号传输。例如，当在贯穿绝缘层孔108附近产生辐射信号时，所述辐射信号在到达贯穿绝缘层孔108之前会遇到接地屏蔽层112。接地屏蔽层112将辐射信号驱动至接地，进而发散所述辐射信号中的能量并防止因所述辐射信号而在贯穿绝缘层孔108内诱发信号。通过防止辐射信号传输至贯穿绝缘层孔108中，接地屏蔽层112会降低或消除贯穿绝缘层孔108中由辐射诱发的噪声。相似地，通过防止辐射信号从贯穿绝缘层孔108传出，接地屏蔽层112会降低或消除由贯穿绝缘层孔108造成的由辐射诱发的噪声并会在贯穿绝缘层孔108内隔离所传输信号。接地屏蔽层112耦合至接地(ground)，例如在与半导体封装100耦合的印刷电路板10中形成的接地。在一些实施例中，绝缘层114使接地屏蔽层112与周边的封装元件及/或在绝缘层114中形成的额外的贯穿绝缘层孔绝缘。
在一些实施例中，接地屏蔽层112完全包围贯穿绝缘层孔108的各个侧。在其他实施例中，接地屏蔽层112位于一个或多个金属层104b-104d上方或下方的层中，以限制金属层104b-104d之间的辐射传输。例如，在所说明实施例中，在第二半导体封装元件101b中形成有连续的接地屏蔽层120。所述连续的接地屏蔽层120包含导电金属材料122，导电金属材料122安置于半导体封装元件101b的每一通孔层106b-106d及/或金属层104b-104d中且位于半导体封装元件101b的每一通孔层106b-106d及/或金属层104b-104d之间。在一些实施例中，导电金属材料122在大体垂直的方向上延伸穿过第二半导体封装元件101b的金属层104b-104d并在大体水平的方向上延伸穿过通孔层106b-106d，但应知导电金属材料122可在半导体封装元件101b的各层中的任一层内在任何方向上延伸。在一些实施例中，除了通孔140b-140d耦合金属层104b-104d的位置以外，连续的接地屏蔽层120及导电金属材料122隔离每一金属层104b-104d。连续的接地屏蔽层120通过一个或多个封装元件(例如印刷电路板(图中未示出))而耦合至接地。连续的接地屏蔽层120防止辐射信号在第二半导体封装元件101b的金属层104b-104d之间传输。
在一些实施例中，连续的接地屏蔽层120耦合至接地屏蔽传输路径102的接地屏蔽层112及/或耦合至接地屏蔽层112a。连续的接地屏蔽层120及接地屏蔽层112、112a用以使以下元件与由半导体封装100在半导体封装100内产生的一个或多个辐射信号(例如，由有源半导体装置128产生的信号及/或经过信号路径146a-146d进行的信号传输)绝缘：传输路径，例如在金属层104b-104d中及在贯穿绝缘层孔108中形成的传输路径(信号路径)146a-146d；有源装置，例如有源半导体装置128；及/或半导体封装100的其他部分。例如，在一些实施例中，在第二半导体封装元件101b的第二通孔层106b及第三通孔层106c中安置的接地导电金属材料(导电金属材料)122会将第一金属层104b与辐射信号隔离。相似地，在第三通孔层106c及第四通孔层106d中安置的接地导电金属材料(导电金属材料)122会将第二金属层104c与辐射信号隔离。
在一些实施例中，接地屏蔽层112a以与半导体封装元件101b耦合的有源半导体装置128为圆心安置。接地屏蔽层112a会阻隔有源半导体装置128传输及/或接收辐射信号。例如，在一些实施例中，有源半导体装置128为射频发射装置(RF emitting device)。接地屏蔽层112a以射频发射装置为圆心安置以防止来自所述装置的射频信号传输干扰半导体封装100的其他元件(举例来说，贯穿绝缘层孔108)。接地屏蔽层112a可通过一个或多个封装元件(例如印刷电路板(图中未示出))而耦合至接地。有源半导体装置128可包括会产生辐射传输及/或对接收辐射传输来说灵敏的任何适合的有源半导体装置。关于一个或多个贯穿绝缘层孔的半导体封装的其他实施例可参考于2016年3月22日提出申请、序列号为15/076,976号且标题为“用于三维集成电路的具有新颖高隔离度的同轴穿孔交叉耦合方法(COAXIAL THROUGH VIA WITH NOVEL HIGH ISOLATION CROSS COUPLING METHOD FOR 3DINTEGRATED CIRCUITS)”的美国专利申请。所述美国专利申请全文并入本文供参考。
在一些实施例中，贯穿绝缘层孔108包含导电材料，所述导电材料与传统通孔连接相比具有相对短的内连长度及时间延迟(time delay)。例如，贯穿绝缘层孔108可包含铜(Cu)及/或铜系合金。在一些实施例中，贯穿绝缘层孔108的接地屏蔽层112的一部分是由相同的铜及/或铜系合金形成。
在一些实施例中，多个焊料凸块134耦合至在凸块下金属(under bumpmetallurgy，UBM)层156中形成的金属触点。在一些实施例中，一个或多个表面安装装置(surface mount device，SMD)的触点耦合至在凸块下金属(UMB)层156中形成的金属触点(图中未示出)。焊料凸块134及/或表面安装装置的触点用以利用表面安装技术(surface-mount technology)将半导体封装100耦合至一个或多个额外的电路元件(例如，电路板)。
图4示出根据一些实施例的形成半导体封装400(图5至图24)的方法300的流程图。图5至图23示出根据一些实施例的半导体封装400在制作期间的各个剖视图。在步骤302处，如图5中所示，在载体衬底404上沉积第一缓冲层402。第一缓冲层402可包含任何适合的材料，例如聚酰亚胺、聚苯并恶唑(PBO)及/或任何其他适合的材料。载体衬底404为用以在形成期间支撑半导体封装400的刚性材料(rigid material)。例如，在一些实施例中，载体衬底404包含玻璃及/或其他用以在形成期间支撑半导体封装400但不与半导体封装400的任何元件相互作用的惰性材料(inert material)。
在一些实施例中，在载体衬底404与第一缓冲层402之间形成光热转换(LTHC)离型层406。光热转换离型层406用以在完全地形成及/或部分地形成半导体封装400之后将半导体封装400从载体衬底404离型。例如，在一些实施例中，将激光及/或其他聚光光源(concentrated light source)施加至光热转换离型层406，从而加热光热转换离型层406并将半导体封装400从载体衬底404分离。
在步骤304处，在第一缓冲层402的至少一部分上形成第一金属层或铜重布线层408(Cu RDL，在本文中被称作第一金属层)。如图6中所示，第一金属层408可包括被一个或多个间隙分隔开的多个金属迹线(traces)408a、408b。例如，在一些实施例中，可通过界定所述一个或多个金属迹线408a、408b的光掩模来沉积第一金属层408，但应知也可将第一金属层408沉积成固体层并使用一个或多个蚀刻工艺及/或一个或多个掩模来移除所述固体层的某些部分。可将第一金属层408沉积至任何适合的深度(例如5微米、6微米、7微米、8微米、9微米及/或大于9微米或小于5微米的任何其他适合的深度)。在一些实施例中，第一金属层408为半导体封装400的后侧(backside，B/S)金属层。后侧金属层用以将半导体封装400耦合至一个或多个电路元件。
在步骤306处，如图7中所示，在第一金属层408上方沉积贯穿绝缘层通孔光刻胶图案化层(TIV hole photoresist patterning layer)410，以界定一个或多个贯穿绝缘层成形孔412a、412b。贯穿绝缘层成形孔412a、412b具有预定直径及预定深度(例如，将贯穿绝缘层通孔光刻胶图案化层410沉积至预定高度)。例如，在一些实施例中，贯穿绝缘层成形孔412a、412b各自具有约120微米的直径及约200-250微米的深度，但应知贯穿绝缘层成形孔412a、412b也可具有更大的及/或更小的直径及/或深度。在一些实施例中，通过界定贯穿绝缘层成形孔412a、412b的一个或多个光掩模来沉积贯穿绝缘层通孔光刻胶图案化层410。
在步骤308处，在贯穿绝缘层通孔光刻胶图案化层410上共形地沉积种子层414。在一些实施例中，例如图8中所示实施例，种子层414包含钛-铜(Ti-Cu)材料。将种子层414沉积成足以产生预定导电性的厚度。例如，在一些实施例中，可将Ti/Cu种子层414沉积成预定厚度(例如的Ti厚度及的Cu厚度)，但应知也可选择任何其他适合的导电性。
在步骤310处，如图9中所示，在种子层414上沉积导电金属层416。在一些实施例中，利用一个或多个电化学镀敷(electrochemical plating，ECP)工艺来沉积导电金属层416。例如，导电金属层416可为经电化学镀敷沉积的铜层。将导电金属层416沉积成足以填充预先界定的每一贯穿绝缘层成形孔412a、412b的厚度。例如，在一些实施例中，可将导电金属层416沉积至约120微米的深度。在一些实施例中，导电金属层416的一部分在贯穿绝缘层成形孔412a、412b上方及在贯穿绝缘层通孔光刻胶图案化层410上方延伸。
在步骤312处，如图10中所示，将半导体封装400平面化以移除导电金属层416的在贯穿绝缘层通孔光刻胶图案化层410上方延伸的一部分。可利用例如化学机械平面化(CMP)等任何适合的工艺来移除导电金属层416的所述一部分。在一些实施例中，将半导体封装400平面化以暴露出沉积于在贯穿绝缘层通孔光刻胶图案化层410中形成的贯穿绝缘层成形孔412a、412b内的导电材料。
在步骤314处，移除贯穿绝缘层通孔光刻胶图案化层410。如图11中所示，移除贯穿绝缘层通孔光刻胶图案化层410会留下多个导电柱418a、418b。可利用任何适合的工艺(例如臭氧等离子体灰化工艺(ozone plasma ashing process)、湿酸清洗(wet acidcleaning)、及/或任何其他适合的工艺、及/或其组合)来移除贯穿绝缘层通孔光刻胶图案化层410。导电柱418a、418b在第一缓冲层402上方延伸预定距离。例如，导电柱418a、418b可在导电层(第一金属层)408上方延伸约120微米，但应知导电柱418a、418b也可具有更大的及/或更小的高度。在一些实施例中，导电柱418a、418b的高度对应于在贯穿绝缘层通孔光刻胶图案化层410中形成的贯穿绝缘层成形孔412a、412b的深度。
在步骤316处，如图12中所示，在部分半导体封装400上共形地沉积绝缘层420。绝缘层420可为使用任何适合的工艺沉积的任何适合的高介电常数绝缘层(high-Kinsulating layer)420。在各种实施例中，绝缘层420包含以下中的一者或多者：陶瓷材料、介电材料、聚合物材料、任何其他适合的材料、及/或其任何组合。例如，在一些实施例中，沉积低温(例如，180℃)等离子体增强化学气相沉积(plasma enhanced chemical vapordeposition，PECVD)介电质。等离子体增强化学气相沉积介电质可包括但不仅限于硅系介电质(例如，SiNx、SiO2、SiOxNy)及/或任何其他适合的介电质。在其他实施例中，绝缘层420为聚合物绝缘材料，例如环氧树脂(Epoxy)、聚苯并恶唑、聚酰亚胺(PI)、苯并环丁烯(BCB)及/或任何其他适合的聚合物绝缘材料。
在步骤318处，如图13中所示，在绝缘层420上共形地沉积同轴接地种子层422。在一些实施例中，可利用任何适合的沉积工艺(例如溅镀(sputtering))来沉积同轴接地种子层422。同轴接地种晶层422包含导电材料，例如铜(Cu)、铜合金、及/或任何其他适合的导电材料。同轴接地种晶层422可包含任何适合的材料，例如包含具有厚度的Ti/Cu的材料。
在步骤320处，如图14中所示，在同轴接地种子层422的第一部分上沉积光刻胶层424。光刻胶层424可包含任何适合的光刻胶材料，例如聚(甲基丙烯酸甲酯)(Poly(methylmethacrylate)，PMMA)，聚(甲基戊二酰亚胺)(Poly(methyl glutarimide，PMGI)、酚醛树脂(phenol formaldehyde resin)、及/或任何其他适合的光刻胶层424。沉积光刻胶层424并将光刻胶层424暴露至光源以使光刻胶材料凝固或显影。在一些实施例中，在界定用于一个或多个同轴贯穿绝缘层孔的接地屏蔽的同轴接地种子层422的某些部分上沉积光刻胶层424。可利用任何适合的工艺涂布或沉积光刻胶层424。
在步骤322处，如图15中所示，移除同轴接地种子层422的未被光刻胶层424覆盖的第二部分。可利用任何适合的方法(例如所属领域中熟知的湿蚀刻剂工艺(wet-etchantprocess))来移除同轴接地种子层422的所述第二部分。光刻胶层424在所述湿蚀刻剂工艺期间保护同轴接地种子层422的所述第一部分。
在步骤324处，如图16中所示，移除光刻胶层424。可利用任何适合的工艺(例如臭氧等离子体灰化工艺、湿酸清洗工艺、及/或任何其他适合的工艺、及/或其组合)来移除光刻胶层424。在移除光刻胶层424之后，部分半导体封装400包括多个同轴连接件426，所述多个同轴连接件426具有内导电层(导电金属层)416、绝缘层420、及外导电层(同轴接地种子层)422。在某些实施例中，外导电层(同轴接地种子层)422包括接地屏蔽层。
在步骤326处，将多个半导体管芯(有源半导体管芯或装置)428a、428b耦合至部分半导体封装400。所述半导体管芯被预形成为含有一个或多个有源半导体元件的半导体管芯。如图17中所示，将半导体管芯428a、428b耦合至或贴合至第一金属层408。在一些实施例中，半导体管芯428a、428b各自包括管芯贴合膜(die attach film，DAF)层430、包含一个或多个有源元件的硅层432、铝接触垫434、及金属通孔436，但应知半导体管芯428a、428b也可具有任何适合数目的及/或任何适合类型的层。在一些实施例中，每一半导体管芯428a、428b的上部部分(例如，金属通孔436)与同轴连接件426的顶部实质上平行，但应知半导体管芯428a、428b的高度也可延伸至同轴连接件426的顶部上方及/或下方。
在步骤328处，如图18中所示，在部分半导体封装400上沉积包覆模制(overmolding)层438。包覆模制层438用以填充各半导体管芯428a、428b与各所述多个同轴连接件426之间的一个或多个间隙。在一些实施例中，包覆模制层438包含绝缘(或非导电)材料。例如，在各种实施例中，包覆模制层438可包含绝缘材料，例如聚合物材料。在一些实施例中，将包覆模制层438沉积至足以填充各半导体管芯428a、428b及/或各同轴连接件426之间的间隙的深度。例如，在一些实施例中，将包覆模制层438沉积成足以在半导体管芯428a、428b的及/或同轴连接件426的顶部上方延伸约50微米的厚度。
在步骤330处，如图19中所示，将部分半导体封装400平面化以移除包覆模制层438安置于半导体管芯428a、428b上方的一部分。可使用任何适合的工艺(例如，在化学机械平面化工艺之前进行的研磨工艺、及/或任何其他适合的工艺)来移除包覆模制层438的所述一部分。在一些实施例中，移除每一同轴连接件426的绝缘层420的上部部分及外导电层(同轴接地种子层)422的上部部分，以暴露出内导电层(导电金属层)416。也可移除每一半导体管芯428a、428b的一部分，例如铝接触垫434的一部分。
在步骤332处，如图20中所示，在部分半导体封装400上沉积通孔绝缘层440。通孔绝缘层440包含用以隔离每一半导体管芯428a、428b及同轴连接件426的绝缘材料，例如聚酰亚胺、聚苯并恶唑(PBO)、及/或任何其他适合的材料。在通孔绝缘层440中形成多个连接性通孔442以对每一半导体管芯428a、428b及同轴连接件426提供电性连接点。连接性通孔442可包含任何适合的导电材料，例如铜及/或铜合金。在一些实施例中，通孔绝缘层440包括位于每一同轴连接件426处的悬伸部(overhang)444，以隔离内导电材料(导电金属层)416及外导电接地屏蔽层(同轴接地种子层)422。可将通孔绝缘层440沉积至任何适合的深度，例如等于或小于约4.5微米的深度，但应知通孔绝缘层440也可具有大于或小于4.5微米的任何适合的深度。
在步骤334处，在部分半导体封装400上形成一个或多个额外的层(例如，一个或多个通孔层及/或导电层)。例如，如图21及图22中所示，在通孔绝缘层440上方形成通孔绝缘层446、448及/或导电层450a-450c。额外的通孔绝缘层(聚苯并恶唑层)446包括多个通孔452a-452c，所述多个通孔452a-452c将同轴连接件426及半导体管芯428a、428b耦合至导电层450a。在一些实施例中，额外的导电层(例如，导电层450a-450c)用以将半导体封装400的两个或更多个元件耦合于一起。例如，在图21中所示实施例中，导电层450a将第一半导体管芯428a耦合至第二半导体管芯428b。在一些实施例中，导电层450a-450c用以将半导体封装400的一个或多个元件耦合至外部连接点。例如，如图23中所示，通过在多个导电层450a-450c中形成的多个导电线454a-454c将第一半导体管芯428a及第二半导体管芯428b耦合至连接垫456。应知，可在部分半导体封装400上沉积任何数目的通孔层446、448及/或导电层450a-450c。
在步骤336处，如图21中所示，在半导体封装的一个或多个连接性点处形成焊料球458。例如，在一些实施例中，在连接垫456上形成焊料球。焊料球458可包含任何适合的材料，例如锡(Sn)、银(Ag)、铜(Cu)、铅(Pb)及/或其组合。
在步骤338处，将光源施加至光热转换离型层406以加热光热转换离型层406，从而使半导体封装400从载体衬底(玻璃载体层)404脱离。所述光源可为任何适合的光源，例如激光或其他定向光源。图24示出在从玻璃载体层404被移除之后的制作完成的半导体封装400。
在各种实施例中，公开一种半导体封装。所述半导体封装包括第一半导体元件、绝缘层及第二半导体元件。所述第一半导体元件包括至少一个导电层及至少一个通孔层。所述绝缘层位于所述第一半导体元件上方且包括从所述绝缘层的第一侧延伸至所述绝缘层的第二侧的至少一个贯穿绝缘层孔(through insulator via，TIV)。所述至少一个贯穿绝缘层孔具有导电芯体，且所述导电芯体包含含铜材料。所述第二半导体元件位于所述绝缘层上方且包括至少一个导电层及至少一个通孔层。所述至少一个贯穿绝缘层孔将所述第一半导体元件的所述至少一个通孔层耦合至所述第二半导体元件的所述至少一个通孔层。
在一些实施例中，所述至少一个贯穿绝缘层孔包括围绕所述导电芯体安置的第一绝缘层及围绕所述第一绝缘层安置的接地屏蔽层。
在一些实施例中，所述接地屏蔽层包含含铜材料。
在一些实施例中，所述绝缘层包含低温等离子体增强化学气相沉积(PECVD)介电质。
在一些实施例中，所述等离子体增强化学气相沉积介电质包括硅系介电质。
在一些实施例中，所述至少一个贯穿绝缘层孔还包括围绕所述接地屏蔽层安置的第二绝缘层。
在一些实施例中，所述第二绝缘层包含选自由聚苯并恶唑(PBO)、聚酰亚胺(PI)及苯并环丁烯(BCB)组成的群组的聚合物绝缘材料。
在一些实施例中，所述含铜材料包括钛/铜(Ti/Cu)材料。
在一些实施例中，所述绝缘层包括转接板(interposer)，所述转接板包括一个或多个有源半导体装置。
在各种实施例中，公开一种半导体封装的形成方法。所述方法至少包括以下步骤。在衬底上形成第一导电层。在所述第一导电层上方形成绝缘层。在所述绝缘层上方形成通孔层。在所述通孔层上方形成第二导电层。所述第一导电层包括至少一个导电迹线(trace)。所述绝缘层包括从所述绝缘层的第一侧延伸至所述绝缘层的第二侧的至少一个贯穿绝缘层孔(through insulator via，TIV)。所述贯穿绝缘层孔具有导电芯体，所述导电芯体耦合至所述第一导电层的所述至少一个导电迹线。所述通孔层包括从所述通孔层的第一侧延伸至第二侧的至少一个导电通孔，且所述通孔层耦合至所述绝缘层的所述至少一个贯穿绝缘层孔。所述第二导电层包括至少一个导电迹线，所述至少一个导电迹线耦合至所述通孔层的所述至少一个导电通孔。
在一些实施例中，形成所述绝缘层至少包括以下步骤。在所述第一通孔层上沉积贯穿绝缘层通孔光刻胶层(TIV hole photoresist layer)，其中所述贯穿绝缘层通孔光刻胶层界定至少一个贯穿绝缘层通孔(TIV hole)，所述至少一个贯穿绝缘层通孔至少部分地位于所述第一通孔层的所述至少一个导电通孔上方。在所述贯穿绝缘层通孔光刻胶层上沉积第一导电含铜材料，其中所述第一导电含铜材料被沉积至足以填充所述至少一个贯穿绝缘层通孔的深度。移除所述贯穿绝缘层通孔光刻胶层，以使所述第一导电含铜材料的柱界定所述至少一个贯穿绝缘层孔的导电芯体。
在一些实施例中，形成所述绝缘层进一步包括以下步骤。在所述第一导电含铜材料的所述柱上沉积第一绝缘层。在所述第一绝缘层上沉积第二导电含铜材料，其中所述第一导电含铜材料的所述柱、所述第一绝缘层及所述第二导电含铜材料界定所述至少一个贯穿绝缘层孔。
在一些实施例中，沉积所述第一绝缘层包括沉积低温等离子体增强化学气相沉积(PECVD)介电材料。
在一些实施例中，形成所述绝缘层包括执行平面化(planarizing)步骤以暴露出所述导电芯体。
在一些实施例中，还包括在所述至少一个贯穿绝缘层孔上形成第二绝缘层。
在一些实施例中，所述第二绝缘层包含选自由聚苯并恶唑(PBO)、聚酰亚胺(PI)及苯并环丁烯(BCB)组成的群组的材料。
在一些实施例中，还包括将至少一个有源半导体管芯耦合至所述绝缘层。
在一些实施例中，还包括以下步骤。在所述第二导电层上方形成连接垫，其中所述连接垫耦合至在所述第二导电层中形成的所述至少一个导电迹线。在所述连接垫上形成焊料球。
在各种实施例中，公开一种半导体封装。所述半导体封装包括第一半导体元件、绝缘层及第二半导体元件。所述第一半导体元件包括第一导电层及第一通孔层。所述第一导电层具有至少一个导电迹线(trace)。所述第一通孔层具有至少一个导电通孔，所述至少一个导电通孔耦合至所述第一导电层的所述至少一个导电迹线。所述绝缘层垂直地位于所述第一半导体元件上方且包括有源半导体装置、贯穿绝缘层孔(through insulator via，TIV)及绝缘材料。所述贯穿绝缘层孔从所述绝缘层的第一侧延伸至所述绝缘层的第二侧。所述贯穿绝缘层孔包括导电芯体、至少部分地围绕所述导电芯体的绝缘层及至少围绕所述绝缘层的接地屏蔽层。所述导电芯体在所述贯穿绝缘层孔的第一端处耦合至所述第一通孔层的所述至少一个导电通孔。所述导电芯体及所述接地屏蔽层各自包含含铜材料。所述绝缘材料位于所述有源半导体装置与所述贯穿绝缘层孔之间。所述第二半导体元件位于所述绝缘层上方且包括第二通孔层及第二导电层。所述第二通孔层包括至少一个导电通孔，所述至少一个导电通孔在所述贯穿绝缘层孔的第二端处耦合至所述贯穿绝缘层孔的所述导电芯体。所述第二导电层包括至少一个导电迹线(trace)，所述至少一个导电迹线耦合至所述第二通孔层的所述至少一个导电通孔。
在一些实施例中，所述第一含铜材料是钛-铜材料。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，其可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (1)

1.一种半导体封装，其特征在于，包括：
第一半导体元件，包括至少一个导电层及至少一个通孔层；
绝缘层，位于所述第一半导体元件上方，所述绝缘层包括从所述绝缘层的第一侧延伸至所述绝缘层的第二侧的至少一个贯穿绝缘层孔，其中所述贯穿绝缘层孔包括导电芯体，所述导电芯体包含含铜材料；以及
第二半导体元件，包括至少一个导电层及至少一个通孔层，其中所述第二半导体元件位于所述绝缘层上方，且
其中所述至少一个贯穿绝缘层孔将所述第一半导体元件的所述至少一个通孔层耦合至所述第二半导体元件的所述至少一个通孔层。
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