KR20100002859A - 적층 반도체 패키지 및 이의 제조 방법 - Google Patents

적층 반도체 패키지 및 이의 제조 방법 Download PDF

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Abstract

적층 반도체 패키지 및 이의 제조 방법이 개시되어 있다. 적층 반도체 패키지는 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩, 상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들 및 상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩을 포함한다.

Description

적층 반도체 패키지 및 이의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 복수개의 반도체 칩들을 적층 및 적층 된 반도체 칩들을 전기적으로 연결하여 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시킨 적층 반도체 패키지가 개발되고 있다.
복수개의 반도체 칩들이 적층 된 적층 반도체 패키지를 제조하기 위해서는 적층 된 반도체 칩들을 전기적으로 연결해야 하고, 적층 된 각 반도체 칩들은 각 반도체 칩들을 관통하는 관통 전극들에 의하여 전기적으로 연결된다.
그러나, 각 반도체 칩들을 관통하는 관통 전극은 매우 작은 사이즈를 갖기 때문에 적층 된 복수개의 반도체 칩들을 전기적으로 접합할 때, 접합 신뢰성이 크게 감소 되어 반도체 칩들 간 접합 불량이 빈번하게 발생 될 뿐만 아니라 각 반도체 칩들로 인가되는 데이터 신호, 칩 선택 신호 또는 전원 신호들이 관통 전극을 통과할 때 왜곡되어 적층 반도체 패키지에 포함된 각 반도체 칩들이 오동작 되는 문제점을 갖는다.
본 발명의 하나의 목적은 도전성 와이어 또는 반도체 칩을 관통하는 관통 전극 없이 복수개의 반도체 칩들을 전기적으로 연결한 적층 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 적층 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 적층 반도체 패키지는 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩, 상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들 및 상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩을 포함한다.
적층 반도체 패키지의 상기 제2 영역은 스크라이브 라인이다.
적층 반도체 패키지의 상기 각 연결 전극들은 상기 제1 반도체 칩 몸체의 상면에 대하여 수직 한 방향으로 배치된 원기둥 형상 및 다각 기둥 형상 중 어느 하나를 갖는다.
적층 반도체 패키지의 상기 제1 영역은, 평면상에서 보았을 때, 사각형 형상을 갖고, 상기 각 연결 전극들은 상기 제1 영역의 적어도 하나의 에지를 따라 배치된다.
적층 반도체 패키지는 상기 각 연결 전극들 및 상기 각 제2 연결 전극들과 대응하는 각 제2 재배선들 사이에 개재된 접속 부재를 더 포함한다.
적층 반도체 패키지의 상기 접속 부재는 솔더를 포함한다.
적층 반도체 패키지의 상기 제1 반도체 칩은 제1 두께를 갖고, 상기 제2 반도체 칩은 상기 제1 두께보다 얇은 제2 두께를 갖는다.
적층 반도체 패키지는 상기 제2 반도체 칩 몸체 상에 배치된 제3 반도체 칩 몸체, 상기 제3 반도체 칩 몸체상에 배치된 제3 본딩 패드들 및 상기 각 제3 본딩 패드들과 전기적으로 연결되며 상기 제3 반도체 칩 몸체의 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제3 재배선들을 갖는 제3 반도체 칩을 더 포함한다.
적층 반도체 패키지는 상기 제2 반도체 칩의 상기 상면을 덮는 절연층, 상기 절연층 상에 배치되며, 상기 각 연결 부재들과 전기적으로 연결된 볼 랜드 패턴 및상기 볼 랜드 패턴의 볼 랜드부 상에 접속된 도전볼을 더 포함한다.
본 발명에 따른 적층 반도체 패키지의 제조 방법은 제1 본딩 패드들을 갖는 제1 반도체 칩들 및 상기 제1 반도체 칩들의 사이에 형성된 스크라이브 라인들을 갖는 웨이퍼를 제조하는 단계, 상기 제1 본딩 패드들과 전기적으로 연결되고 상기 스크라이브 라인으로 연장된 제1 재배선들을 형성하는 단계, 상기 스크라이브 라인 과 대응하는 상기 각 제1 재배선들 상에 상기 웨이퍼로부터 수직한 방향으로 배치된 기둥 형상의 연결 부재들을 형성하는 단계 및 상면에 형성된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속되는 제2 재배선들을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계를 포함한다.
상기 연결 부재들을 형성하는 단계는 상기 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 노출하는 관통홀들을 갖는 마스크를 형성하는 단계, 상기 마스크를 이용하여 상기 각 관통홀들 내에 금속을 채우는 단계 및 상기 마스크를 상기 웨이퍼로부터 제거하는 단계를 포함한다.
적층 반도체 패키지의 상기 금속은 도금 공정에 의하여 상기 각 관통홀들 내에 채워진다.
상기 연결 부재들을 형성하는 단계는 상기 웨이퍼를 덮는 금속막을 형성하는 단계, 상기 금속막 상에 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 덮는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로서 이용하여 상기 금속막을 패터닝하는 단계 및 상기 포토레지스트 패턴을 상기 웨이퍼로부터 제거하는 단계를 포함한다.
적층 반도체 패키지의 상기 금속막은 스퍼터링 공정에 의하여 형성된다.
상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계 이후, 상기 연결 부재 및 상기 제2 재배선 사이에 접속 부재를 이용하여 상기 연결 부재 및 상기 제2 재배선을 전기적으로 연결하는 단계를 더 포함한다.
상기 제2 반도체 칩의 상면 상에 배치된 상기 제2 재배선은 덮고, 상기 제2 반도체 칩의 측면 상에 배치된 상기 제2 재배선은 노출하는 절연막을 형성하는 단계, 상기 절연막 상에 상기 각 연결 부재와 연결되며 볼 랜드부를 갖는 볼 랜드 패턴을 형성하는 단계 및 상기 볼 랜드부에 도전볼을 어탯치 하는 단계를 더 포함한다.
본 발명에 따르면, 하부에 배치된 반도체 칩에 연결 부재를 형성하고, 연결 부재를 이용하여 각 반도체 칩들을 전기적으로 연결함으로써 별도의 도전성 와이어 또는 관통 전극 없이 각 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지의 신뢰성 및 수율을 보다 향상시킨다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 적층 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명에 따른 적층 반도체 패키지 및 이의 제조 방법을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 적층 반도체 패키지(400)는 제1 반도체 칩(100), 연결 전극(200)들 및 제2 반도체 칩(300)을 포함한다. 이에 더하여 적층 반도체 패키 지(400)는 접속 부재(370)를 더 포함할 수 있다.
제1 반도체 칩(100)은 제1 반도체 칩 몸체(110), 제1 본딩 패드(120)들 및 제1 재배선(130)들을 포함한다.
제1 반도체 칩 몸체(110)는, 예를 들어, 직육면체 형상을 갖는다. 따라서, 제1 반도체 칩 몸체(110)는 상면(112), 상면(112)과 대향 하는 하면(114) 및 상면(112)과 하면(114)들을 연결하는 측면(116)들을 포함한다.
제1 반도체 칩 몸체(110)는 제1 영역(FR) 및 제2 영역(SR)을 갖고, 제1 반도체 칩 몸체(110)는, 예를 들어, 제1 두께(T1)를 가질 수 있다.
제1 영역(FR)은 제1 반도체 칩 몸체(110)의 상면(112)의 중앙 부분에 배치된다. 제1 영역(FR)은, 평면상에서 보았을 때, 사각형 형상을 가질 수 있다. 제2 영역(SR)은 제1 반도체 칩 몸체(110)의 상면(112) 상에 배치되고, 제2 영역(SR)은 제1 영역(FR)의 주변을 따라 배치된다. 본 실시예에서, 제2 영역(SR)은, 예를 들어, 스크라이브 라인의 일부이다.
제1 본딩 패드(120)들은 제1 반도체 칩 몸체(110)의 상면(112)의 제1 영역(FR) 내에 배치된다. 예를 들어, 제1 본딩 패드(120)들은 상면(112)의 중앙부를 따라 배치된다.
제1 재배선(130)들은 제1 반도체 칩 몸체(110)의 상면(112) 상에 배치된다. 각 제1 본딩 패드(120)들에는 각 제1 재배선(130)의 일측 단부가 전기적으로 연결되고, 각 제1 재배선(130)의 상기 일측 단부와 대향 하는 타측 단부는 제1 영역(FR)으로부터 제2 영역(SR)으로 연장된다.
제1 재배선(130)은, 평면상에서 보았을 때, 제1 반도체 칩 몸체(110)의 상면(112) 상에 방사상으로 형성될 수 있다.
본 실시예에서, 제2 영역(SR) 내에 배치된 제1 재배선(130)들의 상기 각 타측 단부들은 제2 영역(SR)에서 상호 동일한 간격으로 이격 될 수 있다. 이와 다르게, 제2 영역(SR) 내에 배치된 제1 재배선(130)들의 상기 각 타측 단부들은 제2 영역(SR) 내에서 서로 다른 간격으로 형성될 수 있다.
연결 전극(200)은 제1 반도체 칩 몸체(110)의 상면(112)의 제2 영역(SR) 상에 배치된 제1 재배선(130) 상에 배치되고, 이 결과 각 제1 재배선(130)들 및 각 연결 전극(200)들은 전기적으로 연결된다.
본 실시예에서, 각 연결 전극(200)들은, 예를 들어, 기둥 형상을 갖고, 기둥 형상을 갖는 각 연결 전극(200)들은 제1 반도체 칩 몸체(110)의 상면(112)에 대하여 실질적으로 수직한 방향으로 배치된다. 각 연결 전극(200)들은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상을 갖는다.
본 실시예에서, 연결 전극(200)으로서 사용될 수 있는 물질의 예로서는 금, 금 합금, 은, 은 합금, 알루미늄, 알루미늄 합금, 구리 및 구리 합금 등을 들 수 있다.
본 실시예에서, 각 제1 재배선(130)들과 접속된 각 연결 전극(200)의 일측 단부와 대향 하는 타측 단부는, 예를 들어, 제1 반도체 칩 몸체(110)의 상면(112)과 동일한 평면상에 배치될 수 있다. 이와 다르게, 각 연결 전극(200)의 상기 타측 단부는 제1 반도체 칩 몸체(110)의 상면(112)으로부터 지정된 높이로 돌출될 수 있 다.
제2 반도체 칩(300)은 제2 반도체 칩 몸체(310), 제2 본딩 패드(320)들 및 제2 재배선(330)을 포함한다.
제2 반도체 칩 몸체(310)는, 예를 들어, 직육면체 형상을 갖는다. 따라서, 제2 반도체 칩 몸체(310)는 상면(312), 상면(312)과 대향 하는 하면(314) 및 상면(312)과 하면(314)들을 연결하는 측면(316)들을 포함한다.
제2 반도체 칩 몸체(310)는 제1 반도체 칩 몸체(110)의 제1 영역(FR) 상에 배치된다. 본 실시예에서, 제2 반도체 칩 몸체(310)의 형상 및 면적은 제1 영역(FR)의 형상 및 면적과 실질적으로 동일하다. 본 실시예에서, 제2 반도체 칩 몸체(310)는, 예를 들어, 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는다.
제2 본딩 패드(320)들은 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된다. 예를 들어, 제2 본딩 패드(320)들은 제2 반도체 칩 몸체(310)의 상면(312)의 중앙부를 따라 배치된다.
제2 재배선(330)들은 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된다. 각 제2 본딩 패드(320)들에는 각 제2 재배선(330)의 일측 단부가 전기적으로 연결되고, 각 제2 재배선(330)의 상기 일측 단부와 대향 하는 타측 단부는 제2 반도체 칩 몸체(310)의 상면(312)으로부터 상면(312)과 만나는 적어도 하나의 측면(316)들을 따라 연장된다. 본 실시예에서, 제2 반도체 칩 몸체(310)의 측면(316)들로 연장된 제2 재배선(330)의 길이는 제2 반도체 칩 몸체(310)의 두께와 실질적으로 동일하거나 제2 반도체 칩 몸체(310)의 두께보다 짧은 길이를 가질 수 있다.
제2 반도체 칩 몸체(310)의 적어도 하나의 측면(316)들로 연장된 각 제2 재배선(330)들은 제1 반도체 칩 몸체(110) 상에 배치된 각 연결 부재(220)들과 마주하는 위치에 배치된다.
상호 마주하는 각 연결 부재(220) 및 각 제2 재배선(330)들 사이에는 접속 부재(370)가 배치된다. 접속 부재(370)로서 사용될 수 있는 물질의 예로서는 솔더를 포함할 수 있다.
한편, 본 실시예에 따른 적층 반도체 패키지(400)는 절연층(340), 볼 랜드 패턴(350) 및 도전볼(360)을 더 포함한다.
절연층(340)은 제2 반도체 칩 몸체(310)의 측면(316) 상에 배치된 제2 재배선(330)은 노출하고 제2 반도체 칩 몸체(310)의 상면(312) 상에 배치된 제2 재배선(330)은 덮는다. 본 실시예에서, 절연층(340)은 유기막 및/또는 무기막일 수 있다.
볼 랜드 패턴(350)들은 절연층(340) 상에 배치된다. 각 볼 랜드 패턴(350)들의 일부는 연결 부재(220)와 전기적으로 연결되고, 볼 랜드 패턴(350)들에는, 예를 들어, 원판 형상을 갖는 볼 랜드부를 갖는다. 본 실시예에서, 볼 랜드부는, 예를 들어, JEDEC(Joint Electron Device Engineering Council) 규정에 따라 절연층(340) 상에 배치된다.
도전볼(360)은 볼 랜드 패턴(350)의 볼 랜드부 상에 배치된다. 본 실시예에서, 도전볼(360)은, 예를 들어, 저융점을 갖는 솔더를 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도 이다. 본 발명의 일실시예에 의한 적층 반도체 패키지는 제3 반도체 칩을 제외하면 앞서 도 1을 통해 설명된 적층 반도체 패키지와 실질적으로 동일하다. 따라서, 본 실시예에서 앞서 설명된 실시예와 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조부호를 부여하기로 한다.
도 2를 참조하면, 적층 반도체 패키지(400)는 제1 반도체 칩(100), 연결 부재(200), 제2 반도체 칩(300) 및 제3 반도체 칩(500)을 포함한다.
제3 반도체 칩(500)은 제2 반도체 칩(300) 상에 배치된다. 제3 반도체 칩(500)은 제3 반도체 칩 몸체(510), 제3 본딩 패드(520)들 및 제3 재배선(530)을 포함한다.
제3 반도체 칩 몸체(510)는, 예를 들어, 직육면체 형상을 갖는다. 따라서, 제3 반도체 칩 몸체(510)는 상면(512), 상면(512)과 대향 하는 하면(514) 및 상면(512)과 하면(514)들을 연결하는 측면(516)들을 포함한다.
제3 반도체 칩 몸체(510)는 제2 반도체 칩 몸체(310) 상에 배치된다. 본 실시예에서, 제3 반도체 칩 몸체(510)의 형상 및 면적은 제2 반도체 칩 몸체(310)의 형상 및 면적과 실질적으로 동일하다. 본 실시예에서, 제3 반도체 칩 몸체(510)는, 예를 들어, 제1 두께(T1)보다 얇은 상기 제2 두께(T2)를 갖는다.
제3 본딩 패드(520)들은 제3 반도체 칩 몸체(510)의 상면(512) 상에 배치된다. 예를 들어, 제5 본딩 패드(520)들은 제3 반도체 칩 몸체(510)의 상면(512)의 중앙부를 따라 배치된다.
제3 재배선(530)들은 제3 반도체 칩 몸체(510)의 상면(512) 상에 배치된다. 각 제3 본딩 패드(520)들에는 각 제3 재배선(530)의 일측 단부가 전기적으로 연결되고, 각 제3 재배선(530)의 상기 일측 단부와 대향 하는 타측 단부는 제3 반도체 칩 몸체(510)의 상면(512)으로부터 상면(512)과 만나는 적어도 하나의 측면(516)들을 따라 연장된다. 본 실시예에서, 제3 반도체 칩 몸체(510)의 측면(516)들로 연장된 제3 재배선(530)의 길이는 제3 반도체 칩 몸체(510)의 두께와 실질적으로 동일하거나 제3 반도체 칩 몸체(510)의 두께보다 짧은 길이를 가질 수 있다.
제3 반도체 칩 몸체(510)의 적어도 하나의 측면(516)들로 연장된 각 제3 재배선(530)들은 각 연결 부재(220)들과 마주하는 위치에 배치된다. 본 실시예에서, 각 연결 부재(220)들의 길이는 각 제2 및 제3 반도체 칩 몸체(310,510)들의 두께의 합과 실질적으로 동일하고, 각 연결 부재(220) 및 제2 및 제3 재배선(330,530)들 사이에는 각각 접속 부재(370)가 배치된다. 접속 부재(370)로서 사용될 수 있는 물질의 예로서는 솔더를 포함할 수 있다.
제3 반도체 칩 몸체(510)의 상면(512) 상에는 각각 절연층(340), 볼 랜드부를 갖고 각 연결 부재(220)들과 전기적으로 접속된 볼 랜드 패턴(350) 및 볼 랜드부에 접속된 도전볼(360)들이 배치된다.
도 3 내지 도 9들은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.
도 3을 참조하면, 반도체 칩 제조 공정들에 의하여 웨이퍼(101) 상에는 복수개의 제1 반도체 칩(100)들이 제조되고, 제1 반도체 칩(100)들의 사이에는 웨이 퍼(101)로부터 제1 반도체 칩(100)들을 분리하기 위한 스크라이브 라인(102)들이 형성된다. 이하, 스크라이브 라인(102)들에 의하여 정의된 제1 반도체 칩(100)이 형성된 영역을 도 4에 도시된 바와 같이 제1 영역(FR)으로서 정의하기로 하고 제1 반도체 칩(100)들을 사이에 형성된 영역을 제2 영역(SR)으로서 정의하기로 한다.
도 4를 다시 참조하면, 웨이퍼(101) 상에 형성된 각 제1 반도체 칩(100)들의 제1 반도체 칩 몸체(110)의 상면(112) 상에는 각각 제1 본딩 패드(120)들이 형성된다. 제1 본딩 패드(120)들은 제1 반도체 칩 몸체(110)의 상면(112) 중앙에 2열로 배치된다.
웨이퍼(101) 상에 제1 본딩 패드(120)들을 포함하는 제1 반도체 칩(100)들이 형성된 후, 각 제1 반도체 칩(100)들에는, 평면상에서 보았을 때, 라인 형상을 갖는 제1 재배선(130)들이 형성된다. 각 제1 재배선(130)들은, 예를 들어, 도금 공정에 의하여 형성될 수 있다.
각 제1 재배선(130)들의 일측 단부는 각 제1 본딩 패드(120)들과 전기적으로 연결되고, 각 제1 재배선(130)들의 상기 일측 단부와 대향 하는 타측 단부는 제1 반도체 칩(100)의 상면(112)을 따라 제2 영역(SR) 상에 배치된다.
제1 재배선(130)들이 형성된 제1 반도체 칩(100)들을 갖는 웨이퍼(101)가 제조된 후, 각 제1 반도체 칩(100)들 상에는 연결 부재(200)들이 형성된다.
연결 부재(200)를 형성하기 위해서, 도 4에 도시된 바와 같이 웨이퍼(101) 상에는 전면적에 걸쳐 제1 반도체 칩(100)들을 덮는 포토레지스트 필름(미도시)이 스핀 코팅 공정 등에 의하여 형성된다. 포토레지스트 필름은 노광 공정 및 현상 공 정을 포함하는 포토 공정에 의하여 패터닝 되어 웨이퍼(101) 상에는 포토레지스트 패턴(210)이 형성된다.
포토레지스트 패턴(210)은 복수개의 관통홀(212)들을 갖고, 각 관통홀(212)들은 제2 영역(SR)에 배치된 각 제1 재배선(130)들의 상기 각 타측 단부들과 대응하는 부분에 형성되고, 이로 인해 각 제1 재배선(130)들의 상기 각 타측 단부들은 외부에 노출된다. 본 실시예에서, 각 관통홀(212)들은, 평면상에서 보았을 때, 원형 또는 다각형 형상을 갖는다.
각 제1 재배선(130)들의 각 타측 단부들이 노출된 후, 포토레지스트 패턴(210)을 마스크로서 이용하여 각 관통홀(212)들의 내부에는 금속이 채워진다. 본 실시예에서, 관통홀(212) 내에 형성되는 금속은, 예를 들어, 도금 공정에 의하여 형성된다.
본 실시예에서, 금속은, 예를 들어, 제1 반도체 칩 몸체(110)의 상면(212)에 대하여 실질적으로 수직 한 방향으로 배치되며, 금속은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상으로 형성된다. 본 실시예에서, 금속의 높이는 후술 될 제2 반도체 칩의 높이와 실질적으로 동일할 수 있다.
웨이퍼(101) 상에 형성된 포토레지스트 패턴(210)은 애싱 공정 또는 스트립 공정에 의하여 웨이퍼(101)로부터 제거되어, 도 5 및 도 6에 도시된 바와 같이 제1 반도체 칩(100)의 제1 재배선(130)과 전기적으로 연결된 연결 부재(200)가 제1 재배선(130) 상에 형성된다.
이와 다르게, 연결 부재(200)를 형성하기 위해서, 도 7에 도시된 바와 같이, 각 제1 반도체 칩(100)들에 제1 재배선(130)들이 형성된 후, 웨이퍼(101) 상에는 각 제1 반도체 칩(100)들을 덮는 금속막(220)이 형성된다. 본 실시예에서, 금속막(220)은, 예를 들어, 스퍼터링 공정, 화학 기상 증착 공정 등에 의하여 형성될 수 있다. 금속막(220)의 두께는 후술 될 제2 반도체 칩의 높이와 실질적으로 동일할 수 있다.
제1 반도체 칩(100)들을 덮는 금속막(220)이 웨이퍼(101) 상에 형성된 후, 금속막(220) 상에는 포토레지스트 필름(미도시)이 배치되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어 금속막(220) 상에는 포토레지스트 패턴(225)이 형성된다. 포토레지스트 패턴(225)은 제2 영역(SR)에 배치된 각 제1 재배선(130)들의 상기 각 타측 단부들과 대응하는 부분에 배치된다. 본 실시예에서, 포토레지스트 패턴(225)은, 예를 들어, 원기둥 형상 또는 다각 기둥 형상을 가질 수 있다.
포토레지스트 패턴(225)이 형성된 후, 금속막(220)은 포토레지스트 패턴(225)을 식각 마스크로 이용하여 패터닝 되고, 이 결과 제1 반도체 칩(100)에는 도 5에 도시된 바와 같이 각 제1 재배선(130)들의 상기 타측 단부와 전기적으로 연결된 연결 부재(200)가 배치된다.
연결 부재(200)가 형성된 후, 연결 부재(200)의 상면에 잔류 된 포토레지스트 패턴(225)은 애싱 공정 또는 스트립 공정에 의하여 연결 부재(200)로부터 제거된다.
도 8을 참조하면, 웨이퍼(101) 상에 배치된 각 제1 반도체 칩(100)들 상에 배치되는 제2 반도체 칩(300)들이 제조된다.
제2 반도체 칩(300)들은 제2 본딩 패드(320) 및 제2 재배선(330)들을 포함한다. 제2 반도체 칩(300)들은 제1 영역(FR)과 실질적으로 동일한 형상 및 동일한 면적을 갖는다. 각 제2 본딩 패드(320)들은 제2 반도체 칩(300)의 상면의 중앙부에 2 열로 배치된다.
일측 단부가 각 제2 본딩 패드(320)들과 전기적으로 연결된 제2 재배선(330)들은 제2 반도체 칩(300)들의 상면을 따라 제2 반도체 칩(300)의 측면으로 연장된다.
본 실시예에서, 제2 재배선(330) 중 제2 반도체 칩(300)의 측면으로 연장된 부분은 제1 반도체 칩(100)에 배치된 연결 부재(200)와 마주한다.
도 9를 참조하면, 제2 반도체 칩(300)은 웨이퍼(101) 상에 배치된 각 제1 반도체 칩(100)의 제1 영역(FR) 상에 배치되고, 이로 인해 제2 반도체 칩(300)의 제2 재배선(330)은 연결 부재(200)와 전기적으로 접속된다.
제2 반도체 칩(300)이 제1 반도체 칩(100)의 제1 영역(FR) 상에 배치된 후, 연결 부재(200) 및 제2 재배선(330)의 사이에는 도 1에 도시된 바와 같이 접속 부재(370)가 배치된다. 접속 부재(370)는, 예를 들어, 솔더를 포함할 수 있다. 연결 부재(200) 및 제2 재배선(330) 사이에 배치된 접속 부재(370)는 리플로우 공정 등에 의하여 연결 부재(200) 및 제2 재배선(330)을 전기적으로 연결한다.
이어서, 도 1에 도시된 바와 같이, 제2 반도체 칩(300)의 상면 상에는 전면적에 걸쳐 절연층(340)이 형성된다. 절연층(340)은, 예를 들어, 유기막 및/또는 무 기막일 수 있다.
절연층(340) 상에는 도금 공정 또는 금속막 패터닝 공정에 의하여 볼 랜드부를 갖는 볼 랜드 패턴(350)이 형성되고, 볼 랜드 패턴(350) 상에는 솔더를 포함하는 도전볼(360)이 부착된다.
비록 본 실시예에서는 제1 반도체 칩(100) 상에 하나의 제2 반도체 칩(300)이 부착되는 것이 도시 및 설명되었지만, 이와 다르게, 제1 반도체 칩(100) 상에는 적어도 두 개의 제2 반도체 칩(300)들이 적층 되고, 제2 반도체 칩(300)들을 각각 연결 부재(200)로 연결하여도 무방하다.
이상에서 상세하게 설명한 바에 의하면, 하부에 배치된 반도체 칩에 연결 부재를 형성하고, 연결 부재를 이용하여 각 반도체 칩들을 전기적으로 연결함으로써 별도의 도전성 와이어 또는 관통 전극 없이 각 반도체 칩들을 전기적으로 연결하여 적층 반도체 패키지의 신뢰성 및 수율을 보다 향상시킨다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 적층 반도체 패키지를 도시한 단면도이다.
도 3 내지 도 9들은 본 발명의 일실시예에 의한 적층 반도체 패키지의 제조 방법을 도시한 평면도들 및 단면도들이다.

Claims (16)

  1. 제1 영역 및 상기 제1 영역의 주변을 따라 배치된 제2 영역을 갖는 제1 반도체 칩 몸체, 상기 제1 영역에 배치된 제1 본딩 패드들, 상기 각 제1 본딩 패드들과 전기적으로 연결되며 상기 제2 영역으로 연장된 제1 재배선들을 갖는 제1 반도체 칩;
    상기 제2 영역에 배치된 상기 각 제1 재배선들의 일부에 기둥 형상으로 배치된 연결 전극들; 및
    상기 제1 영역 상에 배치된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체의 상면에 배치된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제2 재배선들을 갖는 제2 반도체 칩을 포함하는 적층 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 영역은 스크라이브 라인인 것을 특징으로 하는 적층 반도체 패키지.
  3. 제1항에 있어서,
    상기 각 연결 전극들은 상기 제1 반도체 칩 몸체의 상면에 대하여 수직 한 방향으로 배치된 원기둥 형상 및 다각 기둥 형상 중 어느 하나를 갖는 것을 특징으 로 하는 적층 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 영역은, 평면상에서 보았을 때, 사각형 형상을 갖고, 상기 각 연결 전극들은 상기 제1 영역의 적어도 하나의 에지를 따라 배치된 것을 특징으로 하는 적층 반도체 패키지.
  5. 제1항에 있어서,
    상기 각 연결 전극들 및 상기 각 제2 연결 전극들과 대응하는 각 제2 재배선들 사이에 개재된 접속 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제5항에 있어서,
    상기 접속 부재는 솔더를 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 반도체 칩은 제1 두께를 갖고, 상기 제2 반도체 칩은 상기 제1 두께보다 얇은 제2 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2 반도체 칩 몸체 상에 배치된 제3 반도체 칩 몸체, 상기 제3 반도체 칩 몸체상에 배치된 제3 본딩 패드들 및 상기 각 제3 본딩 패드들과 전기적으로 연결되며 상기 제3 반도체 칩 몸체의 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속된 제3 재배선들을 갖는 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 반도체 칩의 상기 상면을 덮는 절연층;
    상기 절연층 상에 배치되며, 상기 각 연결 부재들과 전기적으로 연결된 볼 랜드 패턴; 및
    상기 볼 랜드 패턴의 볼 랜드부 상에 접속된 도전볼을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제1 본딩 패드들을 갖는 제1 반도체 칩들 및 상기 제1 반도체 칩들의 사이에 형성된 스크라이브 라인들을 갖는 웨이퍼를 제조하는 단계;
    상기 제1 본딩 패드들과 전기적으로 연결되고 상기 스크라이브 라인으로 연장된 제1 재배선들을 형성하는 단계;
    상기 스크라이브 라인과 대응하는 상기 각 제1 재배선들 상에 상기 웨이퍼로부터 수직한 방향으로 배치된 기둥 형상의 연결 부재들을 형성하는 단계; 및
    상면에 형성된 제2 본딩 패드들 및 상기 각 제2 본딩 패드들과 전기적으로 연결되며 상기 상면과 만나는 측면으로 연장되어 상기 각 연결 전극들과 전기적으로 접속되는 제2 재배선들을 갖는 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계를 포함하는 적층 반도체 패키지의 제조 방법.
  11. 제10항에 있어서,
    상기 연결 부재들을 형성하는 단계는 상기 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 노출하는 관통홀들을 갖는 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 각 관통홀들 내에 금속을 채우는 단계; 및
    상기 마스크를 상기 웨이퍼로부터 제거하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  12. 제11항에 있어서,
    상기 금속은 도금 공정에 의하여 상기 각 관통홀들 내에 채워지는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  13. 제10항에 있어서,
    상기 연결 부재들을 형성하는 단계는 상기 웨이퍼를 덮는 금속막을 형성하는 단계;
    상기 금속막 상에 스크라이브 라인과 대응하는 상기 제1 재배선의 일부를 덮는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로서 이용하여 상기 금속막을 패터닝하는 단계; 및
    상기 포토레지스트 패턴을 상기 웨이퍼로부터 제거하는 단계를 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  14. 제13항에 있어서,
    상기 금속막은 스퍼터링 공정에 의하여 형성되는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  15. 제10항에 있어서,
    상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 배치하는 단계 이후, 상기 연결 부재 및 상기 제2 재배선 사이에 접속 부재를 이용하여 상기 연결 부재 및 상기 제2 재배선을 전기적으로 연결하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
  16. 제10항에 있어서,
    상기 제2 반도체 칩의 상면 상에 배치된 상기 제2 재배선은 덮고, 상기 제2 반도체 칩의 측면 상에 배치된 상기 제2 재배선은 노출하는 절연막을 형성하는 단계;
    상기 절연막 상에 상기 각 연결 부재와 연결되며 볼 랜드부를 갖는 볼 랜드 패턴을 형성하는 단계; 및
    상기 볼 랜드부에 도전볼을 어탯치 하는 단계를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지의 제조 방법.
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