KR100876895B1 - 반도체 칩, 이를 갖는 반도체 패키지 및 반도체 패키지의제조 방법 - Google Patents

반도체 칩, 이를 갖는 반도체 패키지 및 반도체 패키지의제조 방법 Download PDF

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Abstract

반도체 칩, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법이 개시되어 있다. 반도체 칩은 일측면에 형성된 계단부에 의하여 계단 형상을 갖는 반도체 칩 몸체, 상기 반도체 칩 몸체를 관통하는 관통부 내에 형성된 관통 전극 및 상기 계단부상에 배치되며 관통 전극에 전기적으로 연결된 연결 부재를 포함한다. 후면에 계단 형상을 갖는 계단부 및 관통 전극이 형성된 한 쌍의 반도체 칩들을 상호 결합하여 웨이퍼의 휨을 방지할 뿐만 아니라 반도체 패키지의 두께를 감소시키는 효과를 갖는다.

Description

반도체 칩, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR CHIP, SEMICONDUCTOR PACKAGE HAVING THE SAME, AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
도 1은 본 발명의 일실시예에 의한 반도체 칩을 도시한 사시도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 3은 본 발명의 다른 실시예에 의한 반도체 칩을 도시한 단면도이다.
도 4는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 5 내지 도 7들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
본 발명은 반도체 칩, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것이다.
최근 들어, 반도체 제조 기술의 개발에 따라 단시간 내에 보다 많은 데이터를 처리 및 보다 많은 데이터를 저장하기에 적합한 반도체 패키지가 개발되고 있다.
반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.
최근 반도체 패키지의 사이즈가 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package) 및 반도체 소자의 용량 및 처리 속도를 향상시키기 위해서 복수개의 반도체 칩들을 상호 적층 시킨 적층 반도체 패키지(stacked semiconductor package) 등이 개발되고 있다.
적층 반도체 패키지를 제조하는 공정은 반도체 칩들을 상호 적층하기 이전에 반도체 칩들이 형성된 웨이퍼의 일측면을 연마하여 각 반도체 칩들의 두께를 감소시키는 연마 공정을 포함한다. 연마 공정 없이 적층 반도체 패키지를 제조할 경우, 적층 반도체 패키지의 전체 높이가 크게 증가된다.
한편, 적층 반도체 패키지의 전체 높이를 감소시키기 위하여 웨이퍼의 일측면을 연마할 경우 연마 도중 웨이퍼에 가해진 응력(stress)에 의하여 연마된 웨이퍼가 휘거나 뒤틀리게 되는 문제점을 갖는다.
본 발명은 적층 패키지에 적합한 구조를 갖는 반도체 칩을 제공한다.
본 발명은 상기 반도체 칩을 갖는 반도체 패키지를 제공한다.
본 발명은 상기 반도체 패키지의 제조 공정을 제공한다.
본 발명에 의한 반도체 칩은 일측면에 형성된 계단부에 의하여 계단 형상을 갖는 반도체 칩 몸체, 상기 반도체 칩 몸체를 관통하는 관통부 내에 형성된 관통 전극 및 상기 계단부상에 배치되며 관통 전극에 전기적으로 연결된 연결 부재를 포함한다.
상기 계단부에 의하여 상기 반도체 칩 몸체는 제1 두께를 갖는 제1 계단부 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 계단부를 포함한다.
반도체 칩의 상기 관통 전극은 상기 제1 및 제2 계단부들에 각각 형성된다.
반도체 칩의 상기 관통 전극은 상기 반도체 칩 몸체들의 일측면으로부터 돌출된다.
반도체 칩의 상기 연결 부재는 절연성 레진 및 상기 절연성 레진 내에 포함된 도전볼 들을 포함하는 이방성 도전 필름이다.
본 발명에 의한 반도체 패키지는 일측면에 계단 형상으로 형성된 계단부(stepped portion)를 갖는 제1 반도체 칩 몸체 및 상기 제1 반도체 칩 몸체를 관통하는 제1 관통부 내에 형성된 제1 관통 전극을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 일측면에 결합 되는 역 계단부가 일측면에 형성된 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체를 관통하며 상기 제1 관통부와 대응하는 제2 관통부 내에 형성된 제2 관통 전극을 포함하는 제2 반도체 칩 및 상기 제1 및 제2 반도체 칩의 사이에 개재되며, 상기 제1 및 제2 관통 전극을 전기적으로 연결하는 연결 부재를 포함한다.
반도체 패키지의 상기 역 계단부는 상기 계단부와 결합 되는 역 계단 형상을 갖는다.
반도체 패키지의 상기 제1 관통부 및 상기 제1 관통 전극 사이에는 제1 씨드층이 개재되고, 상기 제2 관통부 및 상기 제2 관통 전극 사이에는 제2 씨드층이 개재된다.
반도체 패키지의 상기 연결 부재는 절연성 레진 및 상기 절연성 레진 내부에 포함된 도전 볼들을 포함하는 이방성 도전 필름이다.
반도체 패키지의 상기 제2 관통 전극과 마주하는 상기 제1 관통 전극의 단부 및 상기 제1 관통 전극과 마주하는 상기 제2 관통 전극의 단부는 상기 제1 및 제2 반도체 칩 몸체로부터 돌출된다.
반도체 패키지의 상기 제2 반도체 칩 몸체의 상기 일측면과 대향하는 상기 제2 반도체 칩 몸체의 전면에는 상기 제2 관통 전극과 접속된 도전 볼을 포함한다.
본 발명에 의한 반도체 패키지의 제조 방법은 반도체 칩 몸체를 관통하는 관통 전극 및 상기 반도체 칩 몸체의 일측면에 계단 형상을 갖는 계단부를 갖는 반도체 칩들을 형성하는 단계, 한 쌍의 반도체 칩들의 상기 각 일측면을 상호 마주보게 배치하는 단계, 상기 반도체 칩들의 사이에 연결 부재를 배치하는 단계 및 상기 반도체 칩의 계단부들을 상호 결합하여, 상기 연결 부재를 이용해 상기 반도체 칩들의 각 관통 전극들을 전기적으로 연결하는 단계를 포함한다.
상기 반도체 칩을 형성하는 단계는 상기 반도체 칩 몸체를 관통하는 관통부를 형성하는 단계, 상기 관통부 내에 상기 관통 전극을 형성하는 단계 및 상기 반도체 칩 몸체의 일측면의 일부의 두께를 감소시켜 제1 두께를 갖는 제1 계단부 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 계단부를 갖는 계단 형상의 계단부 를 형성하는 단계를 포함한다.
상기 관통부를 형성하는 단계 및 상기 관통 전극을 형성하는 단계 사이에, 상기 관통부에 의하여 형성된 상기 반도체 칩 몸체의 내측면을 따라 씨드층을 형성하는 단계를 포함한다.
상기 관통 전극을 형성하는 단계에서, 상기 관통 전극은 상기 씨드층에 의하여 형성된 도금 성장층이다.
상기 관통 전극은 상기 반도체 칩 몸체의 표면으로부터 돌출된다.
상기 계단부를 형성하는 단계는 포토레지스트 패턴을 이용하는 식각 공정에 의하여 수행된다.
상기 관통 전극들을 전기적으로 연결하는 단계는 상기 한 쌍의 반도체 칩들의 사이에 이방성 도전 필름을 배치하는 단계 및 상기 이방성 도전 필름을 열 및 압력을 가하는 단계를 포함한다.
상기 관통 전극들을 전기적으로 연결하는 단계 이후, 상기 일측면과 대향하는 상면에 노출된 상기 관통 전극의 단부에 도전 볼을 부착하는 단계 및 상기 도전 볼을 기판의 접속 패드에 어탯치하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 칩, 이를 갖는 반도체 패키지 및 반도체 패키지의 제조 공정에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 칩을 도시한 사시도이다. 도 2는 도 1의 I-I' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 칩(100)은 반도체 칩 몸체(10), 관통 전극(20) 및 연결 부재(30)를 포함한다.
반도체 칩 몸체(10)는, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩 몸체(10)는 제1 면(1), 제1 면(1)과 대향하는 제2 면(2) 및 측면(3)들을 포함한다.
반도체 칩 몸체(10)는 데이터를 저장하는 데이터 저장부(미도시), 데이터를 처리하는 데이터 처리부(미도시) 및 본딩 패드(미도시)를 포함한다. 본딩 패드는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다. 본딩 패드는, 예를 들어, 반도체 칩 몸체(10)의 제1 면(1) 상에 형성된다.
반도체 칩 몸체(10)는 제1 면(1)으로부터 제2 면(2)까지 측정하였을 때, 제1 두께(T1)를 갖는다.
계단부(6)는 반도체 칩 몸체(10)의 제2 면(2)에 형성되고, 계단부(6)에 의하여 반도체 칩 몸체(10)의 제2 면(2)은, 예를 들어, 계단 형상을 갖는다.
계단부(6)에 의하여 계단 형상을 갖는 반도체 칩 몸체(10)는 제1 계단부(4) 및 제2 계단부(5)를 포함한다.
제1 계단부(4)는 반도체 칩 몸체(10)의 제1 두께(T1)와 실질적으로 동일한 두께를 갖는다. 제2 계단부(5)는 반도체 칩 몸체(10)의 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는다. 본 실시예에서, 제2 계단부(5)의 제2 두께(T2)는 실질적으로 제1 두께(T1)의 약 절반이다.
도 1을 다시 참조하면, 반도체 칩 몸체(10)는 전체적으로 제1 폭(W1)을 갖고, 제1 계단부(4)는 제2 폭(W2)을 갖고, 제2 계단부(5)는 제3 폭(W3)을 갖는다. 본 실시예에서, 제1 계단부(4)의 제2 폭(W2) 및 제2 계단부(5)의 제3 폭(W3)은 실질적으로 동일하다.
본 실시예에서, 반도체 칩 몸체(10)의 제2 면(2)은, 예를 들어, 계단 형상을 갖는 것이 도시 및 설명되고 있지만, 반도체 칩 몸체(10)의 제2 면(2)은 계단 형상 이외에 다양한 형상을 가질 수 있다. 예를 들면, 반도체 칩 몸체(10)의 제2 면(2)은 계단 형상 이외에 돌출부 및 리세스가 반복적으로 배치된 요철 형상을 가질 수 있다.
반도체 칩 몸체(10)는 관통부(22)를 포함한다. 반도체 칩 몸체(10)의 관통부(22)는 반도체 칩 몸체(10)의 제1 면(1) 및 제2 면(2)을 관통한다. 본 실시예에서, 관통부(22)는 계단부(6)에 의하여 구분된 제1 계단부(4) 및 제2 계단부(5)에 각각 형성된다. 본 실시예에서, 관통부(22)는, 원통 형상 또는 사각 기둥 형상으로 형성 될 수 있다.
관통부(22)에 의하여 형성된 반도체 칩 몸체(10)의 내측면에는 씨드층(24)이 배치된다. 씨드층(24)은, 예를 들어, 박막 형태로 형성된다. 씨드층(24)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
관통 전극(20)은 관통부(22) 내에 배치된다. 예를 들어, 관통 전극(20)은 씨드층(22)의 표면으로부터 성장되어 관통부(22)를 채운 도금 성장층일 수 있다. 관 통 전극(20)으로 사용될 수 있는 물질의 예로서는 구리(copper) 등을 들 수 있다.
연결 부재(30)는 반도체 칩 몸체(10)의 제2 면(2) 상에 배치된다. 연결 부재(30)는 반도체 칩 몸체(10)의 관통부(22) 내에 배치된 관통 전극(20) 중 제2 면(2)에 의하여 노출된 단부를 덮으며, 관통 전극(20)과 전기적으로 연결된다.
연결 부재(30)는, 예를 들어, 이방성 도전 필름일 수 있다. 이방성 도전 필름인 연결 부재(30)는 절연성 레진 및 레진 내에 포함된 다수개의 도전 볼을 포함한다.
연결 부재(30)는 도 1 및 도 2에 도시된 바와 같이 제1 계단부(4) 및 제2 계단부(5)에 각각 배치될 수 있다. 이와 다르게, 하나의 연결 부재(30)가 제1 계단부(4), 계단부(6) 및 제2 계단부(5)를 따라 형성되어도 무방하다.
도 3은 본 발명의 다른 실시예에 의한 반도체 칩을 도시한 단면도이다. 본 실시예에 의한 반도체 칩은 관통 전극을 제외하면 도 1 및 도 2에 도시된 반도체 칩과 실질적으로 동일하다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 참조부호를 부여하기로 한다.
도 3을 참조하면, 반도체 칩(100)은 반도체 칩 몸체(10), 관통 전극(25) 및 연결 부재(30)를 포함한다.
관통 전극(25)은 관통부(22)에 의하여 형성된 반도체 칩 몸체(10)의 내측면에 형성되고, 관통 전극(25) 중 반도체 칩 몸체(10)의 제2 면(2)으로부터 노출된 단부는 제2 면(2)으로부터 소정 높이로 돌출된 돌출부(26)를 갖는다. 이와 다르게, 관통 전극(25) 중 반도체 칩 몸체(10)의 제1 면(2)으로부터 노출된 단부는 제1 면(2)으로부터 소정 높이로 돌출된다.
도 4는 본 발명의 일실시예에 의한 반도체 패키지를 도시한 단면도이다.
도 4를 참조하면, 반도체 패키지(400)는 제1 반도체 칩(100), 제2 반도체 칩(200) 및 연결 부재(300)를 포함한다. 이에 더하여 반도체 패키지(400)는 기판(450) 및 도전 볼(460)을 더 포함할 수 있다.
제1 반도체 칩(100)은 제1 반도체 칩 몸체(110), 제1 관통 전극(120)을 포함한다.
예를 들어, 직육면체 형상을 갖는 제1 반도체 칩 몸체(110)은 제1 면(111), 제1 면(111)과 대향하는 제2 면(112) 및 측면(113)들을 포함한다.
제1 반도체 칩 몸체(110)는 데이터를 저장하는 데이터 저장부(미도시), 데이터를 처리하는 데이터 처리부(미도시) 및 본딩 패드(미도시)를 포함한다. 본딩 패드는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결되며, 본딩 패드는, 예를 들어, 제1 반도체 칩 몸체(110)의 제1 면(111) 상에 형성된다.
제1 면(111)으로부터 제2 면(112)까지 측정된 제1 반도체 칩 몸체(110)는 제1 두께(T1)를 갖는다.
제1 반도체 칩 몸체(110)의 제2 면(112)에는 계단부(116)가 형성되고, 계단부(116)에 의하여 제1 반도체 칩 몸체(110)의 제2 면(112)은, 예를 들어, 계단 형상을 갖는다.
계단부(116)에 의하여 계단 형상을 갖는 제1 반도체 칩 몸체(110)는 제1 계 단부(114) 및 제2 계단부(115)를 포함한다.
제1 계단부(114)는 제1 반도체 칩 몸체(110)의 제1 두께(T1)와 실질적으로 동일한 두께를 갖는다. 제2 계단부(115)는 제1 반도체 칩 몸체(110)의 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는다. 본 실시예에서, 제2 계단부(115)의 제2 두께(T2)는 실질적으로 제1 두께(T1)의 약 절반이다.
한편, 제1 반도체 칩 몸체(110)는 전체적으로 제1 폭(W1)을 갖고, 제2 계단부(115)는 제2 폭(W2)을 갖고, 제1 계단부(114)는 제3 폭(W3)을 갖는다. 본 실시예에서, 제2 계단부(115)의 제2 폭(W2)은 제1 계단부(114)의 제3 폭(W3)은 실질적으로 동일하다.
본 실시예에서, 제1 반도체 칩 몸체(110)의 제2 면(112)은, 예를 들어, 계단 형상을 갖는 것이 도시 및 설명되고 있지만, 제1 반도체 칩 몸체(110)의 제2 면(112)은 계단 형상 이외에 다양한 형상을 가질 수 있다. 예를 들면, 제1 반도체 칩 몸체(110)의 제2 면(112)은 계단 형상 이외에 돌출부 및 리세스가 반복적으로 배치된 요철 형상을 가질 수 있다.
제1 반도체 칩 몸체(110)는 제1 관통부(122)를 포함한다. 제1 반도체 칩 몸체(110)의 제1 관통부(122)는 제1 반도체 칩 몸체(110)의 제1 면(111) 및 제2 면(112)을 관통한다. 본 실시예에서, 제1 관통부(122)는 계단부(116)에 의하여 구분된 제1 계단부(114) 및 제2 계단부(115)에 각각 형성된다. 본 실시예에서, 제1 관통부(122)는, 원통 형상 또는 사각 기둥 형상으로 형성될 수 있다.
제1 씨드층(124)은 제1 관통부(122)에 의하여 형성된 제1 반도체 칩 몸 체(110)의 내측면에 배치된다. 제1 씨드층(124)은, 예를 들어, 박막 형태로 형성된다. 제1 씨드층(124)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
제1 관통 전극(120)은 제1 관통부(122) 내에 배치된다. 예를 들어, 제1 관통 전극(120)은 제1 씨드층(122)의 표면으로부터 성장되어 제1 관통부(122)를 채운 도금 성장층일 수 있다. 제1 관통 전극(120)으로 사용될 수 있는 물질의 예로서는 구리(copper) 등을 들 수 있다.
제2 반도체 칩(200)은 제2 반도체 칩 몸체(210), 제2 관통 전극(220)을 포함한다.
예를 들어, 직육면체 형상을 갖는 제2 반도체 칩 몸체(210)는 제1 면(211), 제1 면(211)과 대향하는 제2 면(212) 및 측면(213)들을 포함한다. 본 실시예에서, 제2 반도체 칩 몸체(210)의 제2 면(212)은 제1 반도체 칩 몸체(110)의 제2 면(112)과 상호 마주한다.
제2 반도체 칩 몸체(210)는 데이터를 저장하는 데이터 저장부(미도시), 데이터를 처리하는 데이터 처리부(미도시) 및 본딩 패드(미도시)를 포함한다. 본딩 패드는 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다. 본딩 패드는, 예를 들어, 제2 반도체 칩 몸체(210)의 제1 면(211) 상에 형성된다.
제1 면(211)으로부터 제2 면(212)까지 측정된 제2 반도체 칩 몸체(210)는 제1 두께(T1)를 갖는다.
제2 반도체 칩 몸체(210)의 제2 면(212) 상에는 제1 반도체 칩 몸체(110)의 제2 면(112)에 형성된 계단부(116)와 결합 되는 형상을 갖는 역 계단부(216)가 배치된다.
제2 반도체 칩 몸체(210)의 역 계단부(216)에 의하여 제2 반도체 칩 몸체(210)의 제2 면(212)은, 예를 들어, 역 계단 형상을 갖는다.
역 계단부(216)에 의하여 역 계단 형상을 갖는 제2 반도체 칩 몸체(210)는 제1 역 계단부(214) 및 제2 역 계단부(215)를 포함한다.
제1 역 계단부(214)는 제2 반도체 칩 몸체(210)의 제1 두께(T1)와 실질적으로 동일한 두께를 갖는다. 제2 역 계단부(215)는 제1 역 계단부(214)의 제1 두께(T1)보다 얇은 제2 두께(T2)를 갖는다. 본 실시예에서, 제2 역 계단부(215)의 제2 두께(T2)는 실질적으로 제1 역 계단부(214)의 제1 두께(T1)의 약 절반이다.
한편, 제2 반도체 칩 몸체(210)는 전체적으로 제1 폭(W1)을 갖고, 제1 역 계단부(214)는 제2 폭(W2)을 갖고, 제2 역 계단부(215)는 제3 폭(W3)을 갖는다. 본 실시예에서, 제1 역 계단부(214)의 제2 폭(W2)은 제2 역 계단부(215)의 제3 폭(W3)은 실질적으로 동일하다.
제2 반도체 칩 몸체(210)는 제2 관통부(222)를 포함한다. 제2 반도체 칩 몸체(210)의 제2 관통부(222)는 제2 반도체 칩 몸체(210)의 제1 면(211) 및 제2 면(212)을 관통한다.
본 실시예에서, 제2 관통부(222)는 역 계단부(216)에 의하여 구분된 제1 역 계단부(214) 및 제2 역 계단부(215)에 각각 형성된다. 본 실시예에서, 제2 관통부(222)는, 원통 형상 또는 사각 기둥 형상으로 형성될 수 있다.
제2 반도체 칩 몸체(210)의 제2 관통부(222)는 제1 반도체 칩 몸체(110)의 제1 관통부(112)와 대응하는 위치에 형성된다.
제2 반도체 칩 몸체(210)의 제2 관통부(222)에 의하여 형성된 제2 반도체 칩 몸체(210)의 내측면에는 제2 씨드층(224)이 배치된다. 제2 씨드층(224)은, 예를 들어, 박막 형태로 형성된다. 제2 씨드층(224)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
제2 관통 전극(220)은 제2 관통부(222) 내에 배치된다. 예를 들어, 제2 관통 전극(220)은 제2 씨드층(222)의 표면으로부터 성장되어 제2 관통부(222)를 채운 도금 성장층일 수 있다. 제2 관통 전극(220)으로 사용될 수 있는 물질의 예로서는 구리(copper) 등을 들 수 있다.
연결 부재(300)는 제1 반도체 칩 몸체(110)의 제1 계단부(214) 및 제2 반도체 칩 몸체(210)의 제2 역 계단부(215) 사이에 개재된다. 또한, 연결 부재(300)는 제1 반도체 칩 몸체(110)의 제2 계단부(215) 및 제2 반도체 칩 몸체(210)의 제1 역 계단부(214)의 사이에도 함께 개재된다.
연결 부재(300)는, 예를 들어, 이방성 도전 필름일 수 있다. 이방성 도전 필름인 연결 부재(300)는 절연성 레진 및 레진 내에 포함된 다수개의 도전 볼을 포함한다.
연결 부재(300)는 제1 반도체 칩 몸체(110)의 제1 관통 전극(120) 및 제2 반도체 칩 몸체(210)의 제2 관통 전극(220)을 전기적으로 연결한다. 본 실시예에서, 제1 관통 전극(120) 및 제2 관통 전극(220)을 이방성 도전 필름과 같은 연결 부 재(300)로 보다 쉽게 접속하기 위해 연결 부재(300)와 마주하는 제1 관통 전극(120)의 단부 및 연결 부재(300)와 마주하는 제2 관통 전극(220)의 단부는 각각 제1 반도체 칩 몸체(110) 및 제2 반도체 칩 몸체(210)로부터 돌출될 수 있다.
기판(450)은 제2 반도체 칩(200)의 제1 면(211)과 마주한다. 기판(450)은 기판 몸체(452), 접속 패드(454) 및 볼 랜드(456)를 포함한다.
기판 몸체(452)는, 예를 들어, 인쇄회로기판일 수 있다. 기판 몸체(452) 중 제2 반도체 칩(200)과 대향하는 일측면 상에는 접속 패드(454)가 배치되고, 접속 패드(454)와 대향하는 타측면 상에는 볼 랜드(456)가 배치된다. 접속 패드(454) 및 볼 랜드(456)는 기판 몸체(452)를 이용하여 상호 전기적으로 연결된다.
볼 랜드(456)에는 솔더 볼과 같은 도전볼(458)이 배치되며, 접속 패드(454) 및 제2 반도체 칩(200)의 제2 관통 전극(220)은 전기적으로 연결된다. 한편, 접속 패드(454) 및 제2 반도체 칩(200)의 제2 관통 전극(220)은 도전 볼(460)을 통해 전기적으로 연결된다.
도 5 내지 도 7들은 본 발명의 일실시예에 의한 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 5를 참조하면, 반도체 패키지를 제조하기 위하여 제1 및 제2 반도체 칩(100)을 제조하는 공정이 수행된다.
본 실시예에서, 제1 및 제2 반도체 칩(100)을 제조하는 공정은 실질적으로 동일한 바, 제1 반도체 칩(100)을 제조하는 공정을, 예를 들어, 설명하기로 하며, 제2 반도체 칩(200)을 제조하는 공정에 대한 중복된 설명은 생략하기로 한다.
제1 반도체 칩(100)을 제조하기 위해서, 제1 반도체 칩 몸체(110) 중 본딩 패드(미도시)가 형성된 제1 면(101) 및 제1 면(101)과 대향하는 제2 면(102)을 관통하는 제1 관통부(122)를 형성한다.
본 실시예에서, 제1 관통부(122)는 드릴링 공정, 레이저 드릴링 공정 또는 식각 공정에 의하여 형성될 수 있다. 본 실시예에서, 제1 관통부(122)는 복수개로 이루어지며, 인접한 제1 관통부(122)들은 상호 일정 간격으로 형성된다.
도 6을 참조하면, 제1 관통부(122)가 형성된 후, 제1 관통부(122)에 의하여 형성된 제1 반도체 칩 몸체(110)의 내측면에는 제1 씨드층(124)이 형성된다. 제1 씨드층(124)은 스퍼터링 공정 또는 화학 기상 증착 공정에 의하여 형성될 수 있다. 제1 씨드층(124)으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈 및 바나듐 등을 들 수 있다.
제1 씨드층(124)이 형성된 후, 제1 관통부(122)의 내부에는 제1 씨드층(124)을 이용하여 도금 공정이 수행되어, 제1 관통부(122)의 내부에는 제1 관통 전극(120)이 형성된다. 본 실시예에서, 제1 관통 전극(120)은 제1 반도체 칩 몸체(110)의 표면으로부터 소정 높이로 돌출될 수 있다.
도 6을 다시 참조하면, 제1 관통 전극(120)이 형성된 후, 포토레지스트 필름(미도시)이 제1 반도체 칩 몸체(110)의 제2 면(102) 상에 전면적에 걸쳐 형성된다. 이어서, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝 되어, 제2 면(102) 상에는 제2 면(102)의 일부를 노출하는 포토레지스트 패턴(103)이 형성된다.
예를 들어, 제1 반도체 칩 몸체(110)의 제2 면(102)이 제1 폭(W1)을 가질 경우, 포토레지스트 패턴(103)은 제2 면(102)의 제1 폭(W1)의 약 절반인 제2 폭(W2)에 대응하는 부분을 덮는다.
제2 면(102) 상에 포토레지스트 패턴(103)이 형성된 후, 제1 반도체 칩 몸체(110)의 제2 면(102)은 포토레지스트 패턴(103)을 식각 마스크로 이용하여 식각 되고, 식각 된 제2 반도체 칩 몸체(110)의 제2 면(102)은 계단 형상을 가질 수 있다. 이어서, 제2 면(102)을 덮고 있는 포토레지스트 패턴(103)은 애싱 공정 및/또는 스트립 공정에 의하여 제2 면(102)으로부터 제거된다.
이하, 포토레지스트 패턴(103)에 의하여 보호받아 식각 되지 않은 부분은 제1 계단부(114)로서 정의되고, 식각된 부분을 제2 계단부(115)로서 정의된다.
이때, 제1 계단부(114)는 제1 두께(T1)를 갖고, 제2 계단부(115)는 제2 두께(T2)를 갖는다. 이때, 제2 두께(T2)는 제1 두께(T1)의 약 절반이다.
도 7을 참조하면, 제1 반도체 칩(100) 및 제1 반도체 칩(100)의 제조 공정과 동일한 공정을 통해 제조된 제2 반도체 칩(200)들은 상호 정렬된다.
본 실시예에서, 제1 역 계단부(214)의 형상, 폭 및 두께는 제1 반도체 칩 몸체(110)의 제1 계단부(114)와 실질적으로 동일하고, 제2 역 계단부(215)의 형상, 폭 및 두께는 제1 반도체 칩 몸체(110)의 제2 계단부(115)와 실질적으로 동일하다.
제1 반도체 칩(100)의 제1 계단부(114) 및 제2 반도체 칩(200)의 제2 역 계단부(215)들은 상호 마주보도록 배치된다. 또한, 제1 반도체 칩(100)의 제2 계단부(115) 및 제2 반도체 칩(200)의 제1 역 계단부(214)들은 상호 마주보도록 정렬된 다.
제1 및 제2 반도체 칩(100,200)들이 상호 정렬된 후, 연결 부재(300)는 제1 및 제2 반도체 칩(100,200)들의 사이에 개재된다. 본 실시예에서, 연결 부재(300)는 절연성 레진에 도전볼들이 포함된 이방성 도전 필름일 수 있다.
이방성 도전 필름인 연결 부재(300)가 제1 및 제2 반도체 칩(100,200)들 사이에 개재된 후, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 상호 꼭 맞게 결합된다. 이때, 제1 반도체 칩(100)의 제1 관통 전극(120) 및 제2 반도체 칩(200)의 제2 관통 전극(220)들은 상호 마주한다.
이어서, 제1 및 제2 반도체 칩(100,200)들에 열 및 압력이 가해지고, 이 결과 제1 및 제2 관통 전극(120,220)들은 연결 부재에 의하여 전기적으로 연결된다.
제1 및 제2 반도체 칩(100,200)들이 연결 부재(300)에 의하여 연결된 후, 도 4에 도시된 바와 같이 상호 연결된 제1 및 제2 반도체 칩(100,200)의 제2 관통 전극(220)을 기판(450)의 접속 패드(454)에 접속하여 반도체 패키지가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 후면에 계단 형상을 갖는 계단부 및 관통 전극이 형성된 한 쌍의 반도체 칩들을 상호 결합하여 웨이퍼의 휨을 방지할 뿐만 아니라 반도체 패키지의 두께를 감소시키는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부 터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 일측면에 형성된 계단부에 의하여 계단 형상을 갖는 반도체 칩 몸체;
    상기 반도체 칩 몸체를 관통하는 관통부 내에 형성된 관통 전극; 및
    상기 계단부상에 배치되며 관통 전극에 전기적으로 연결된 연결 부재를 포함하는 반도체 칩.
  2. 제1항에 있어서,
    상기 계단부에 의하여 상기 반도체 칩 몸체는 제1 두께를 갖는 제1 계단부 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 계단부를 포함하는 것을 특징으로 하는 반도체 칩.
  3. 제2항에 있어서,
    상기 관통 전극은 상기 제1 및 제2 계단부들에 각각 형성된 것을 특징으로 하는 반도체 칩.
  4. 제1항에 있어서,
    상기 관통 전극은 상기 반도체 칩 몸체들의 일측면으로부터 돌출된 것을 특징으로 하는 반도체 칩.
  5. 제1항에 있어서,
    상기 연결 부재는 절연성 레진 및 상기 절연성 레진 내에 포함된 도전볼 들을 포함하는 이방성 도전 필름인 것을 특징으로 하는 반도체 칩.
  6. 일측면에 계단 형상으로 형성된 계단부(stepped portion)를 갖는 제1 반도체 칩 몸체 및 상기 제1 반도체 칩 몸체를 관통하는 제1 관통부 내에 형성된 제1 관통 전극을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 일측면에 결합 되는 역 계단부를 갖는 제2 반도체 칩 몸체, 상기 제2 반도체 칩 몸체를 관통하며 상기 제1 관통부와 대응하는 제2 관통부 내에 형성된 제2 관통 전극을 포함하는 제2 반도체 칩; 및
    상기 제1 및 제2 반도체 칩의 사이에 개재되며, 상기 제1 및 제2 관통 전극을 전기적으로 연결하는 연결 부재를 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 관통부 및 상기 제1 관통 전극 사이에는 제1 씨드층이 개재되고, 상기 제2 관통부 및 상기 제2 관통 전극 사이에는 제2 씨드층이 개재된 것을 특징으로 하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 연결 부재는 절연성 레진 및 상기 절연성 레진 내부에 포함된 도전 볼 들을 포함하는 이방성 도전 필름인 것을 특징으로 하는 반도체 패키지.
  9. 제6항에 있어서,
    상기 제2 관통 전극과 마주하는 상기 제1 관통 전극의 단부 및 상기 제1 관통 전극과 마주하는 상기 제2 관통 전극의 단부는 상기 제1 및 제2 반도체 칩 몸체로부터 돌출된 것을 특징으로 하는 반도체 패키지.
  10. 제6항에 있어서,
    상기 제1 반도체 칩 몸체의 상기 일측면과 대향하는 상기 제2 반도체 칩 몸체의 타측면에는 상기 제2 관통 전극과 접속된 도전 볼이 배치된 것을 특징으로 하는 반도체 패키지.
  11. 반도체 칩 몸체를 관통하는 관통 전극 및 상기 반도체 칩 몸체의 일측면에 계단 형상을 갖는 계단부를 갖는 반도체 칩들을 형성하는 단계;
    한 쌍의 반도체 칩들의 상기 각 일측면을 상호 마주보게 배치하는 단계;
    상기 반도체 칩들의 사이에 연결 부재를 배치하는 단계; 및
    상기 반도체 칩의 계단부들을 상호 결합하여, 상기 연결 부재를 이용해 상기 반도체 칩들의 각 관통 전극들을 전기적으로 연결하는 단계를 포함하는 반도체 패키지의 제조 방법.
  12. 제11항에 있어서,
    상기 반도체 칩을 형성하는 단계는
    상기 반도체 칩 몸체를 관통하는 관통부를 형성하는 단계;
    상기 관통부 내에 상기 관통 전극을 형성하는 단계; 및
    상기 반도체 칩 몸체의 일측면의 일부의 두께를 감소시켜 제1 두께를 갖는 제1 계단부 및 상기 제1 두께보다 두꺼운 제2 두께를 갖는 제2 계단부를 갖는 계단 형상의 계단부를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  13. 제12항에 있어서,
    상기 관통부를 형성하는 단계 및 상기 관통 전극을 형성하는 단계 사이에, 상기 관통부에 의하여 형성된 상기 반도체 칩 몸체의 내측면을 따라 씨드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제13항에 있어서,
    상기 관통 전극을 형성하는 단계에서, 상기 관통 전극은 상기 씨드층에 의하여 형성된 도금 성장층인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제14항에 있어서,
    상기 관통 전극은 상기 반도체 칩 몸체의 표면으로부터 돌출된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제11항에 있어서,
    상기 계단부를 형성하는 단계는 포토레지스트 패턴을 이용하는 식각 공정에 의하여 수행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제11항에 있어서,
    상기 관통 전극들을 전기적으로 연결하는 단계는
    상기 한 쌍의 반도체 칩들의 사이에 이방성 도전 필름을 배치하는 단계; 및
    상기 이방성 도전 필름을 열 및 압력을 가하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제11항에 있어서,
    상기 관통 전극들을 전기적으로 연결하는 단계 이후, 상기 일측면과 대향하는 상면에 노출된 상기 관통 전극의 단부에 도전 볼을 부착하는 단계; 및
    상기 도전 볼을 기판의 접속 패드에 어탯치하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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KR20070013036A (ko) * 2005-07-25 2007-01-30 삼성전자주식회사 반도체 메모리 장치 및 이를 구비하는 메모리 모듈
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