JP5453692B2 - 積層型ダイパッケージ用の金属リードを含む、金属リードを有するマイクロ電子ダイパッケージ、ならび関連するシステムおよび方法 - Google Patents

積層型ダイパッケージ用の金属リードを含む、金属リードを有するマイクロ電子ダイパッケージ、ならび関連するシステムおよび方法 Download PDF

Info

Publication number
JP5453692B2
JP5453692B2 JP2010518303A JP2010518303A JP5453692B2 JP 5453692 B2 JP5453692 B2 JP 5453692B2 JP 2010518303 A JP2010518303 A JP 2010518303A JP 2010518303 A JP2010518303 A JP 2010518303A JP 5453692 B2 JP5453692 B2 JP 5453692B2
Authority
JP
Japan
Prior art keywords
die
package
microelectronic die
metal
casing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2010518303A
Other languages
English (en)
Other versions
JP2010534936A (ja
Inventor
クーン エン，ミャウ
ポー チア，ヤン
ジュン ブーン，スアン
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2010534936A publication Critical patent/JP2010534936A/ja
Application granted granted Critical
Publication of JP5453692B2 publication Critical patent/JP5453692B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/16258—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1064—Electrical connections provided on a side surface of one or more of the containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Description

本開示は、概して、金属リードを有するマイクロ電子ダイパッケージを対象とし、より詳細には、積層型（stacked）ダイパッケージ用に構成された金属リードを対象とする。
メモリチップおよびマイクロプロセッサチップなどのパッケージ化されたマイクロ電子アセンブリは一般的に、基板に搭載され、かつ、プラスチックの保護被覆に覆われたマイクロ電子ダイを含む。ダイは、メモリセル、プロセッサ回路、ならびに相互接続回路などの機能的機構（functional feature）を含む。ダイは一般的に、機能的機構に電気的に結合されたボンドパッドをも含む。ダイをバス、回路、またはその他のマイクロ電子アセンブリに接続するために、ボンドパッドは、保護被覆の外部に伸張するピンもしくはその他の種類の端子に電気的に接続される。
従来のある配置においては、ダイは、支持基板（例えば、プリント基板）に搭載され、かつ、ダイのボンドパッドは、ワイヤボンドを用いて、基板の対応するボンドパッドに電気的に結合される。封止（encapsulation）後、はんだボールもしくはその他の適切な接続部を用いて、基板は、外部のデバイスに電気的に接続され得る。こうして、基板は、ダイを支持し、かつ、ダイと外部のデバイスとの間に電気的連結をもたらす。
従来のその他の配置においては、ダイは、リードフレームに搭載され、そのリードフレームは、除去可能なフレームに接続された導電性のリードフィンガを有する。製造中、フレームは一時的に、そのダイに対する適切な位置でリードフィンガを支持する。各々のリードフィンガは、（例えば、ワイヤボンドもしくは金属再配線層を通じて）ダイの対応するボンドパッドに結合され、かつ、フレームならびに各々のリードフィンガの一部が封止材料の外部に伸張するような仕方で、アセンブリは封止される。フレームはその後切り落とされ、かつ、各々のリードフィンガの露出した部分は、ダイを外部の構成部品に接続する。個々のリードフィンガは一般的には曲げられ、対応する外部のボンドパッドに結合され得る。
ダイの製造業者は、ダイによって占有される体積を削減し、なおかつ、それにより得られる封止されたアセンブリの容量を増加させるよう、ますます圧力にさらされている。これらの要求に応えるために、ダイが搭載される回路基板もしくはその他の素子の上の限られた表面積の範囲内で、デバイスの容量を増加させ、あるいはその性能を向上させるべく、ダイの製造業者は、しばしば、複数のダイを相互に積層する。
開示の実施形態に従って構成されかつ積層されたマイクロ電子ダイパッケージを含む積層型システムの断面側面図である。 フレーム、離型層、ならびに支持基板を含むマイクロ電子アセンブリの上面図である。 図２Ａのアセンブリの部分的な分解断面側面図である。 図２Ａのアセンブリの部分的な分解断面側面図である。 フレームの開口部内に位置合わせされたマイクロ電子ダイを有する図２Ａのアセンブリの上面図である。 図３Ａのアセンブリの断面側面図である。 図３Ａのアセンブリの断面側面図である。 誘電材料に封止された図３Ａのアセンブリの上面図である。 図４Ａのアセンブリの断面側面図である。 図４Ａのアセンブリの断面側面図である。 支持基板を除去した後の図４Ａのアセンブリの断面側面図である。 支持基板を除去した後の図４Ａのアセンブリの底面図である。 スペーサ層を形成した後の図５Ａおよび図５Ｂのアセンブリの断面側面図である。 誘電材料の部分的除去後の図６Ａのアセンブリの断面側面図である。 シンギュレーション（singulation）および金属リードの形成後の図７のアセンブリの断面側面図である。 開示の別の実施形態に従った、シンギュレーションおよび金属リードの形成後の図７のアセンブリの断面側面図である。 開示の別の実施形態に従って構成されかつ積層されたマイクロ電子ダイパッケージを含む積層型システムの断面側面図である。 開示の実施形態に従った、異なるサイズのダイを含むマイクロ電子ダイパッケージを有する積層型システムの断面側面図である。 開示の実施形態に従った、個々のマイクロ電子ダイパッケージを選択的に電気的に結合するための金属配線を有する積層型システムの断面側面図である。 マイクロ電子ダイパッケージおよび積層型システムを組み込み得るシステムの概略図である。
半導体デバイスならびに半導体デバイスを製作するための方法に関して、本開示のいくつかの実施形態の具体的な詳細が以下に記述される。半導体構成部品は、半導体ウエハ上で製造されるが、その半導体ウエハは、基板を含み得、マイクロ電子デバイス、マイクロメカニカルデバイス、データ記憶素子、光学素子、読み出し／書き込み構成部品、ならびにその他の機構が、その基板の上もしくはその中に製作される。半導体ウエハ上には、例えば、ＳＲＡＭ、ＤＲＡＭ（ＤＤＲ／ＳＤＲＡＭなど）、フラッシュメモリ（ＮＡＮＤフラッシュメモリなど）、プロセッサ、イメージャ、ならびにその他の種類のデバイスが構築され得る。実施形態の多くが集積回路を有する半導体デバイスに関して後述されるとはいえ、その他の種類の基板上に製造されたその他の種類のデバイスは、本発明の範囲内であり得る。また、本発明の他のいくつかの実施形態は、この項目で記述された構造、構成部品、または手順とは異なるものであり得る。したがって、付加的要素を伴うその他の実施形態を本発明が有し得ること、あるいは、図１−図１２に関して以下に示されかつ記述される特徴のいくつかを持たないその他の実施形態を本発明が有し得ることを、当業者には適宜理解して頂けるであろう。
図１は、（参照番号１０ａ‐１０ｄにより個々が区別された）複数のダイパッケージ１０を有する積層型システム１００の一実施形態の断面側面図である。個々のダイパッケージ１０は、マイクロ電子ダイ１２、モールドされた誘電性ケーシング１４、ならびにケーシング１４から横方向に離間された金属リード１６（もしくは金属コンタクト）を含み得る。ケーシング１４は、ケーシング側面２１、ケーシング上面２２、ならびにケーシング底面２３を有し、かつ、ケーシング１４は、ダイ１２およびリード１６の少なくとも一部を封止する。図１に示された実施例では、個々のリード１６は、ケーシング底面２３に結合され、かつ、上方に位置するダイパッケージあるいは積層型システム１００の上部に向かって、少なくとも一部が突き出る。個々のリード１６はさらに、リード外面２５およびリード内面２６を含み得、リード内面２６は、個々のケーシング側面２１の方を概ね向く、部分２７を有する。図示された実施例の内面部分２７は、個々のリード１６の角度の付いた（angled）リード部分２８に位置し、角度の付いたリード部分２８は、リードの横方向のリード部分２９によって、ケーシング側面２１から横方向に離間される。ダイパッケージ１０はさらに、金属配線３２を含み得、金属配線３２は、リード１６をダイ１２および誘電性スペーサ層３４に電気的に結合し、誘電性スペーサ層３４は、配線３２ならびにダイ１２の活性面の一部を被覆する。ダイパッケージ１０は、配線３２に結合されたパッケージのボンドパッド３６をも含み得る。積層型システム１００は、例えば、金属バンプパッド１０４を備えるインターポーザ基板１０２を有し、金属バンプパッド１０４は、ボンドパッド接続部１０６により、第１のダイパッケージ１０ａのパッケージのボンドパッド３６に電気的に接続される。
図１に示された積層型システム１００の実施形態は、積層された４つのダイパッケージ１０ａ‐１０ｄを含み、ダイパッケージ１０ａ‐１０ｄは、接着剤層１１２ａ‐１１２ｃにより、対応する上面および底面において相互が物理的に結合され、かつ、ダイパッケージ１０ａ‐１０ｄのリード１６は、外側のパッケージ間コネクタ１１４により、相互が電気的に結合される。コネクタ１１４は、例えば、金属はんだ線であってよく、その金属はんだ線は、垂直方向に整列された一連のリード１６に対応するリード外面２５の一部に沿って形成され、ならびに任意的には、リード内面２６の一部に沿って形成される。したがって、リード１６およびコネクタ１１４を含む伝導経路を通じて、金属パッド１０４は、ダイパッケージ１０ａ‐１０ｄ内のマイクロ電子ダイに電気的に結合される。多くの実施形態において、ならびに図１に示されるように、ダイパッケージ１０ａ‐１０ｃに対応するリード１６は、ケーシング上面２２を越えて伸張し、上方に位置するダイパッケージ１０のリード外面２５の一部に接触し、かつ、個々のコネクタ１１４によりリード外面２５の一部に固定される。また、図１に示された個々のコネクタ１１４の実施形態は、角度の付いたリード部分２８および横方向のリード部分２９に沿う、リードの外面２５および内面２６の一部に付着する。別の実施形態では、コネクタ１１４は、角度の付いたリード部分２８に沿うリード外面２５の一部、ならびに任意的には、横方向のリード部分２９に沿うリード外面２５の一部のみに付着してよい。したがって、コネクタ１１４のいくつかの実施形態は、角度の付いたリード部分２８から外側に、少なくとも横方向へ突き出し、ならびに任意的には、ケーシング側面２１に向かって、個々のダイパッケージ１０の間に伸張してよい。
積層型システム１００は、ダイパッケージ１０ａ‐１０ｄを積層するステップと、ダイパッケージ１０ａ‐１０ｄの個々のリード１６にコネクタ１１４を形成するステップとを含む方法によって形成され得る。リード１６を積層するステップおよび整列させるステップは、あるパッケージのリード１６が隣接するダイパッケージ上の対応するリードの上方もしくは下方に配置されるようにし、かつ、下部のパッケージのリード１６が上部のパッケージのリード１６へ向かって上方に突き出るようにして、ダイパッケージ１０ａ‐１０ｄを順々に積層するステップを含み得る。コネクタ１１４は、ウェーブはんだ付けプロセスもしくはリフローはんだ付けプロセスを使用して形成してよい。ウェーブはんだ付けプロセスでは、汲み上げた波状もしくは滝状の液相の金属はんだが、角度の付いたリード部分２８に渡って塗布され得る。リフローはんだ付けプロセスでは、金属粉末粒子を有するはんだペーストが、角度の付いたリード部分２８に渡って塗布され、その後、金属粒子を溶解するために加熱され得る。これらのあるいはその他のはんだ付けプロセスでは、金属はんだは、少なくともリード外面２５の一部、および任意的にはリード内面２６の一部を（例えば加熱された時に）選択的に濡らすが、はんだは、ケーシング１４の誘電材料を濡らさない。金属はんだが冷却すると、コネクタ１１４が形成され、かつ、個々のダイパッケージ１０の個々のリード１６が、上部もしくは下部のダイパッケージの対応するリードと結合される。その他の実施形態では、特定のリードのみが隣接するダイパッケージと相互に接続されるように、個々のリード１６のいくつかは、直接隣接するダイパッケージ上の対応するリードに物理的に接触しなくてもよい。これらのいずれの実施形態においても、コネクタ１１４は、隣接するダイの垂直方向に整列されたリード１６間の垂直方向の間隙をブリッジし得る（例えば、図９、参照番号６８を参照）。例えば、垂直方向のリードを６０ミクロン以下の間隔にあけると、個々のリード１６間にはんだブリッジを形成するために十分な表面張力が作り出される。
一般的には、ならびに積層型システム１００とは対照的に、パッケージあるいはダイを積層する従来の方法は、難度が高くかつ費用がかかっていた。例えば、従来のリードは、誘電性ケーシングの方を向くように、あるいは、上方に位置するダイパッケージに向かって突き出るように配置されないので、それらのリードは位置を合わせることが難しく、正確に整列されない場合パッケージの下でつぶれる可能性がある。また、あるパッケージ上の従来のリードを、対応するパッケージ上の従来のリードに付着するステップは、非常に時間がかかり、慎重な手動操作を必要とし、かつ、従来のリード間の各々の相互接続の検査を必要とする。例えば、上部に位置するダイパッケージ上の従来のリードは一般的に、下部に位置するダイパッケージ上のリードに向かって突き出るように下向きに曲げられる。従来のリードが付着プロセスを経るときには、その曲げられたリードが下部のパッケージと正確に位置合わせされていることを確認するために、リード間の接続が検査される必要がある。また、ダイが多様なサイズで作られ、かつ、パッケージも同様にサイズが様々であるために、従来のパッケージを積層するプロセスは、標準化することも難しい。したがって、従来のパッケージを積層して相互に接続するプロセスは、特定のパッケージ型式の配置に合わせる必要がある。
マイクロ電子ダイパッケージ１０のいくつかの実施形態は、容易に積層でき、かつ堅固である。例えば、ダイパッケージ１０ａ‐１０ｄを積層し整列させた後には、対応するダイパッケージのリード１６は自動的に、コネクタ１１４がリードを相互に結合するのに十分に整列され、かつ、個々のリードを相互に整列させるための手動操作を必要としない。さらに、リード１６は、ケーシング１４の側面から外側へ伸張するので、それらのリード１６は、個々のリードの横方向の部分および角度の付いた部分の両方に位置する接触面をもたらし；これは、ダイパッケージ１０ａ‐１０ｄを単純なはんだ付けプロセスを用いて相互に結合することを可能にし、かつ、整列の厳格な公差を必要としない信頼性のあるリード間の相互接続を作り出す。また、ダイパッケージ１０のケーシング側面２１は、個々のリード１６が圧縮するもしくはスプリングバックするための面をもたらすことにより、ダイパッケージを積層する間にリード１６がつぶれることを阻止し得る。また、図１０に関連して以下でさらに詳細に説明されるように、リード１６はさらに、異なるサイズの多様なダイを収容するために、標準化されたパッケージサイズが使用され得るような、パッケージの外装寸法を定めることができる。
図２Ａ‐図８Ｂは、本開示のいくつかの実施形態に従った、マイクロ電子ダイパッケージの形成段階を図示する。図２Ａは、離型層 ４５の上に位置する金属フレーム４１を含む、マイクロ電子アセンブリ４０の上面図である。フレーム４１は、リード部４２、開口部４３、ならびにダイシングレーン４４を含む。開口部４３は、リード部４２に隣接してダイ１２（図１）を取り付けて位置合わせするために、離型層４５の一部を露出し、かつ、ダイシングレーン４４は、フレーム４１から個々のダイパッケージをシンギュレーションするための切断経路または分割経路をもたらす（図８Ａおよび図８Ｂに関連してさらに記述される）。ある実施形態では、フレーム４１は、銅から作られてよく、かつ、リード部４２に沿った選択銅めっき を含んでよい。その他の実施形態では、フレーム４１は、アルミニウムもしくはアルミニウム・銅合金などのその他の多様な金属材料を含んでよい。離型層４５は、例えば、熱離型フィルムもしくはＵＶ離型フィルムであってよい。
図２Ｂおよび図２Ｃは、アセンブリ４０の部分的な分解断面側面図であり、その分解断面側面図は、フレーム４１、リード部４２、離型層４５、ならびに支持基板４７（例えば、シリコンウエハもしくは平面を有するその他の種類の基板）を示す。図２Ｂはさらに、個々のダイシングレーン４４を示し、ならびに、図２Ｃはさらに、個々のリード部４２間の間隙４８を示す。開口部４３および支持基板４７とともに、間隙４８は、空洞の底面および側面を画定し、空洞の底面および側面は、誘電材料で後に充填される（図４Ａ‐図４Ｃに関連してさらに記述される）。個々のリード部４２は、間隔s1をあけて相互に離間されるが、s1は、コネクタ１１４が横方向に個々のリードをブリッジすることを防ぐのに十分な大きさでなければならない。
図３Ａは、マイクロ電子ダイを離型層４５に取り付けた後のアセンブリ４０の上面図である。より具体的には、図３Ａは、フレーム４１、リード部４２、ならびに開口部４３を個々のダイ１２と共に示し、個々のダイ１２は、開口部４３内に配置され、かつリード部４２に隣接する。図３Ｂおよび図３Ｃは、開口部４３およびリード部４２をさらに示す断面側面図であり、リード部４２は、ダイ１２の上表面よりも下にあり、かつ厚さt1を有する。いくつかの実施形態では、リード部４２は、約５０から約２５０ミクロンの範囲の厚さt1を有し得る。
図４Ａは、金属フレーム４１の上面およびダイ１２の上面の上に誘電材料５０が形成された後のアセンブリ４０の上面図である。誘電材料５０は、例えば、ポリマーもしくはプラスチックであってよく、ポリマーもしくはプラスチックは、加熱され、続いてフレーム４１の間隙の上および間隙内に堆積される。誘電材料５０は、例えば、フレーム４１ならびにダイ１２の上面に渡ってモールドされてよい。図４Ｂならびに図４Ｃは、ダイ１２の周囲の開口部４３ならびにリード部４２間の間隙４８を充填する誘電材料５０を示す断面側面図である。硬化もしくは冷却した後には、硬化した誘電材料５０は、ダイ１２全体、ダイ１２の側面とリード部４２との間の間隙内、ならびにリード部４２間の間隙内に、保護および電気的に絶縁する被覆を形成するはずである。誘電材料５０は任意的には、ダイ１２およびリード部４２のすべてを完全に封止するよう、厚さt2だけダイ１２の上方に伸張してよい。
図５Ａならびに図５Ｂは、ダイ１２の底表面５２（例えば活性面）を露出し、かつリード部４２の底表面５４を露出するために、離型層４５および支持基板４７を除去した後のアセンブリ４０の断面側面図ならびに底面図である。ダイ１２の底表面５２は、ダイ１２内の集積回路（図示せず）に電気的に結合されたボンドパッド５６（もしくは活性機構）を含む。誘電材料５０は、ダイ１２を適所に保ち、かつダイ１２をリード部４２から分離する。
図６は、誘電性スペーサ層３４の一実施形態をダイ１２の底表面５２に形成した後のアセンブリ４０の断面側面図である。スペーサ層３４は、金属配線３２を含み、金属配線３２は、ボンドパッド５６をリード部４２およびパッケージのボンドパッド３６に電気的に結合する。スペーサ層３４は、非導電性の酸化物もしくはポリマーなどの物質から作ってよい。金属配線３２およびパッケージのボンドパッド３６は、例えば、銅もしくはアルミニウムから作ってよい。スペーサ層３４は適宜、再配線構造であってよい。実施形態によっては、パッケージのボンドパッド３６は省略されて構わないともいえよう。例えば、図１では、ダイパッケージ１０ｂ‐１０ｄのパッケージのボンドパッドは、外部のいずれのボンドパッドにも電気的に接続されないので、これらは省略可能である。
図７は、ケーシング１４を形成するために、化学エッチングプロセス、裏面研削プロセス、または化学機械研磨プロセスにより誘電材料５０の一部を除去した後のアセンブリ４０の断面側面図である。誘電材料５０は、例えば、リード内面２６（図１）を露出するために、ならびにケーシング１４の上面２２およびケーシング側面２１を形成するために、エッチングされ得る。また、傾斜面を有するものとして図示されるが、ケーシング側面２１は、その他の実施形態では、ケーシング上面２２に概ね垂直であるように形成されてもよい。しかしながら、ケーシング側面２１についての傾斜状の、曲線状の、テーパー状の、またはその他の勾配形状 は、上方に位置するリードあるいはダイパッケージの下で曲げたり圧縮する余裕を個々のリードにもたらすだろう。また、傾斜したケーシング側面２１は、リード内面２６上にコネクタを形成する余裕をさらにもたらすべく、個々のリードとケーシング側面２１の上方部分との間の横方向の間隔を広げるために用いられてよい。
図８Ａは、ケーシング１４に収容されかつ個々の「Ｌ」字型リード１６に結合された、分離されたダイ１２を得るために、（トリムアンドフォーム装置などにより）ダイシングレーン４４を通ってシンギュレーションした後のパッケージ１０ａの一実施形態の断面側面図である。図８Ｂは、ダイパッケージ６０ａのシンギュレーション後の別の実施形態を示し、ダイパッケージ６０ａは、個々の「Ｃ」字型リード６６を有するように形成され、個々の「Ｃ」字型リード６６は、ケーシング側面２１に向かって横方向に伸張する、段になった（tiered）リード部分６７を含む。両実施形態では、横方向のリード部分２９は、ケーシング側面２１から離れて突き出し、角度の付いたリード部分２８は、内面部分２７がケーシング側面２１の表面と概ね整列されるように、横方向のリード部分２９から離れて伸張し、ならびに、リード外面２５は、ケーシング側面２１から見て概ね外側を向き、かつ外側のパッケージ間のコネクタを受け取るように配置される。角度の付いたリード部分２８は、角度の付いた形状、湾曲形状、または別の形で勾配を付けた、多様な形状を含んでよく、任意的には、横方向のリード部分２９と実質的に直角である形状、あるいはケーシング側面２１の方へ実質的に傾斜した形状を含み得る。図８Ｂの実施形態では、角度の付いたリード部分２８は、横方向のリード部分２９と実質的に直角であり、かつ、角度の付いたリード部分２８は、段になったリード部分６７の位置を横方向のリード部分２９の上方に合わせる。これは、個々のリード６６を金属はんだバンプなどのさらなる種類の外側のパッケージ間コネクタに適合させる（例えば、図９参照）。こうして、（複数の）ダイパッケージ１０ａあるいは６０ａは、積層型システム１００などの積層型システム内に配置され、かつ、コネクタ１１４は、角度の付いたリード部分２８、横方向のリード部分２９、もしくは段になったリード部分６７にある、リード１６もしくは６６の露出面またはその他の接触可能な表面のいずれかに、ダイパッケージ１０ａもしくは６０ａに沿って形成され得る。
図９は、積層型システム２００の一実施形態の断面側面図であり、積層型システム２００は、ダイパッケージ６０ａ単体の他に、少なくとも一部が接着剤層１１２ａ‐１１２ｃにより相互に物理的に結合されたダイパッケージ６０ｂ‐６０ｄをも含む。ダイパッケージ６０ａ‐６０ｄのリード６６は、外側のパッケージ間コネクタ２１４により相互が物理的かつ電気的に結合される。この実施形態では、コネクタ２１４は、段になったリード部分６７と、対応するダイパッケージ上の横方向のリード部分２９との間に挿入された金属はんだバンプを含む。個々のダイパッケージ６０のリード６６は、間隔t3に渡る間隙６８によって相互が垂直方向に分離されるが、間隔t3は、約６０ミクロン以下であってよい。個々のコネクタ２１４は、間隙６８をブリッジし、かつ、段になったリード部分６７ならびに角度の付いたリード部分２８および横方向のリード部分２９に沿って、リード外面２５の一部に付着する。積層型システム１００と同様に、積層型システム２００は、ダイパッケージ６０ａ‐６０ｄのリード６６が整列されるようにダイパッケージ６０ａ‐６０ｄを積層するステップと、ダイパッケージ６０ａ‐６０ｄの個々のリード６６にコネクタ２１４を形成するステップとを含む方法により形成され得る。コネクタ２１４は、金属はんだバンププロセスを用いて形成されてよく、そのプロセスは、リード外面２５の一部に付着する金属はんだの点（dot）を形成するステップを含む。図示されるように、はんだの点は、角度の付いたリード部分２８に沿ってリード外面２５に付着するように構成されてよく、コネクタ２１４が個々のダイパッケージ６０ａ‐６０ｄの間に位置合わせされ、かつ横方向のリード部分２９から外側に突き出るように、構成されてよい。その他の実施形態では、コネクタ２１４はさらに、リード内面２６の一部に結合されてもよい。
図１０は、積層型システム３００の一実施形態を示す断面側面図であり、積層型システム３００は、対応するマイクロ電子ダイ７４ａ‐７４ｃを有するマイクロ電子ダイパッケージ７２ａ‐７２ｃを含む。ダイパッケージ７２ａ‐７２ｃは、同じ横寸法d1を有するが、マイクロ電子ダイ７４ａ‐７４ｃは、異なる横寸法d2、d3、ならびにd4（その順序は問わない）を有する。ある実施形態では、積層型システム３００は、ダイ７４ａにインターフェース回路を、ダイ７４ｂに制御回路を、ならびにダイ７４ｃにメモリを含む、メモリモジュールであってよい。パッケージ７２ａ‐７２ｃは、同じ横寸法d1を有するので、所望するダイパッケージを積層することにより、あるいは特定のダイパッケージを交換することにより、無数の異なる種類の積層型システムが作り出され得る。例えば、ＤＲＡＭベースのメモリモジュールの別の実施形態は、横寸法d1を有するダイパッケージに収容された、より小型の磁気抵抗ＲＡＭ（ＭＲＡＭ）ベースのダイを使用することによって、組み立てられ得る。したがって、ＤＲＡＭベースのダイパッケージ７２ｂ‐７２ｃは、ＭＲＡＭベースのダイパッケージと交換可能である。
図１１は、積層型システム４００の一実施形態を示す断面側面図であり、積層型システム４００は、誘電性スペーサ層８４ａ‐８４ｄにより分離され、かつ対応する第１の金属リード８６ａ‐８６ｄおよび第２の金属リード８８ａ‐８８ｄを有するマイクロ電子ダイパッケージ８２ａ‐８２ｄを含み、第１の金属リード８６ａ‐８６ｄおよび第２の金属リード８８ａ‐８８ｄは各々、第１および第２のコネクタ４１４ａ‐４１４ｂにより相互が結合される。この図では、スペーサ層８４ａは、対応する金属配線９０ａ‐９０ｂを含み、スペーサ層８４ｃは、対応する金属配線９１ａ‐９１ｂを含み、スペーサ層８４ｄは、ただ１つの金属配線９２を含むが、スペーサ層８４ｂは、この図の第２のパッケージ８２ｂに沿った対応する金属配線を何ら有しない（換言すれば、第２のパッケージ８２ｂが図示された断面に沿った金属配線を有しないように、その他の断面図においては、ダイパッケージ８２ａ‐８２ｄは、金属配線の異なる配置を有してよい）。第１、第３、および第４のパッケージである８２ａ、８２ｃ、および８２ｄを選択的に電気的に結合するために、第１のコネクタ４１４ａは、第１のリード８６ａ‐８６ｄに渡って塗布され；第１および第３のパッケージである８２ａおよび８２ｃを選択的に電気的に結合するために、第２のコネクタ４１４ｂは、第２のリード８８ａ‐８８ｄに渡って塗布される。このようにして、ダイパッケージ８２ｄの片側ならびにダイパッケージ８２ｂの両側は、コネクタ４１４ａ‐４１４ｂから電気的に絶縁される。ダイパッケージ８２ａ‐８２ｄを積層するプロセスは、図１および図９に関連して記述されたプロセスと同じであり得る。ダイパッケージ８２ａ‐８２ｄを形成するプロセスは、図２Ａ‐図８Ｂに関連して記述された製造方法と同様であり得るが、１つの金属配線をあらゆる金属リードに接続する代わりに、特定の金属配線と金属リードの結合が省略されている。
上述した積層型システムに合わせて、その他の種類の多くの変形が作られてよく、それらの変形は、これらのシステムに関する一定の機構の多様な組み合わせを含む。例えば、ボンドパッド接続１０６（図１および図９）に代わって、ワイヤボンドが積層型システムをインターポーザ基板に電気的に結合してよい。いくつかの実施形態では、積層されたパッケージ間に挿入された接着剤層は省略してよい。外側のパッケージ間コネクタは、例えば、金属はんだが塗布されてコネクタが形成されるまで、パッケージを一時的に締め付けることによって個々のダイパッケージ同士を固定するために、単独で使用され得る。その他の実施形態では、コネクタは、限られた数のリードに渡って金属はんだを塗布することによって、一連のリードの各々を選択的に経路設定するように構成され得る。はんだ付けされないリードは、積層型システムから電気的に絶縁されたままである。ある特定の実施形態では、積層型システムは、同じ種類のダイを収容するダイパッケージを含む。例えば、積層型システムは、スタティック・ダイナミック・アクセス・メモリ（ＳＲＡＭ）などのメモリであってよい。この実施形態では、個々のリードは、個々のダイパッケージに収容された個々のＳＲＡＭダイへのアクセスを、ワード線およびビット線にもたらす。したがって、一体化された個々のＳＲＡＭダイは、大容量のＳＲＡＭを形成し、同規模の従来のＳＲＡＭと比較して占有面積を削減する。また、積層型システムは、説明された実施形態に示されたものよりも多数もしくは少数のパッケージを有する、いかなる数の個々のマイクロ電子ダイパッケージを含んでもよい。
図１‐図１１に関連して上述されたマイクロ電子デバイスのいずれか１つは、無数のより大きなもしくはより複雑なシステム４９０のいずれかに組み込むことができ、システム４９０の代表的な１つが、図１２に概略的に示される。システム４９０は、プロセッサ４９１、メモリ４９２（ＳＲＡＭ，ＤＲＡＭ、フラッシュ、もしくはその他のメモリデバイスなど）、Ｉ／Ｏデバイス４９３、またはその他のサブシステムもしくは構成部品４９４を含み得る。マイクロ電子デバイスは、図１２に示された構成部品のいずれかに含まれてよい。その結果得られるシステム４９０は、演算、処理、記憶、センサ、イメージング、またはその他の多種多様な機能のいずれかを実行し得る。したがって、代表的なシステム４９０は、限定はされないがコンピュータあるいはその他のデータプロセッサを含み、例えば、デスクトップ型コンピュータ、ラップトップ型コンピュータ、インターネットアプライアンス、携帯デバイス（パームトップ型コンピュータ、ウェアラブルコンピュータ、セルラーもしくはモバイルフォン、携帯情報端末など）、マルチプロセッサシステム、プロセッサベースもしくはプログラム可能な家庭用電化製品、ネットワークコンピュータ、ならびにマイクロコンピュータを含む。その他の代表的なシステム４９０は、カメラ、光センサもしくはその他の放射線センサ、サーバおよび関連するサーバサブシステム、ディスプレイデバイス、またはメモリデバイスを含む。上記のようなシステムでは、個々のダイは、ＣＭＯＳイメージャなどのイメージャアレイを含み得る。システム４９０の構成部品は、単一の装置に収容されてよく、あるいは、例えば通信ネットワークを通じて、相互接続した複数の装置に渡って分散されてもよい。構成部品は、ローカルもしくはリモートのメモリ記憶デバイス、ならびにコンピュータが読み出し可能な多種多様な任意の媒体を適宜含み得る。
本明細書には説明目的で特定の実施形態が記述されているが、上述の実施形態の記述を不必要に曖昧にすることを避けるために周知の構造および機能が詳細に図示ないし記述されていないことは、上記記述から当然である。文脈として可能であれば、単数表現あるいは複数表現は、各々、複数表現あるいは単数表現をも含んでよい。さらに、単語“or”は、２つ以上の項目の羅列に関して、その他の項目から１つの項目のみを排他的に意味すると明示的に限定されない限り、そのような羅列中の“or”の使用は、（ａ）羅列中のいずれかの１つの項目、（ｂ）羅列中のすべての項目、または（ｃ）羅列中の項目のいずれかの組み合わせを含むものとして解釈されるべきである。また、用語“comprising”は、包括的であり、かつ、より多くの同じ特徴あるいはさらなる種類のその他の特徴がなんら除外されないように、少なくとも列挙された（複数の）特徴を含むことを意味するものとして全体を通して使用される。本明細書には説明目的で特定の実施形態が記述されているが、本発明から逸脱することなく多様な変更が作り出され得ることも当然である。例えば、ある実施形態の要素の多くは、その他の実施形態の要素に付加して、あるいはそれらに代えて、その他の実施形態と組み合わせられ得る。したがって、本発明は、添付の請求項による場合を除いて限定されない。

Claims (22)

  1. 底面を有し、かつ第１のマイクロ電子ダイと、前記第１のマイクロ電子ダイを部分的に被覆する第１の誘電性ケーシングと、前記第１のマイクロ電子ダイを部分的に被覆するスペーサ層と、前記第１のマイクロ電子ダイに結合され第１の外面と前記第１のマイクロ電子ダイの外側に並行して位置するインナー部分とを有する個々の第１の金属リードとを含み、前記第１の誘電性ケーシングおよび前記スペーサ層が共同して前記個々の第１の金属リードの前記インナー部分を取り付ける第１のダイパッケージと、
    前記第１のパッケージの前記底面に付着した上面を有し、かつ第２のマイクロ電子ダイと、前記第２のダイを少なくとも部分的に被覆し第２の側面を有する第２の誘電性ケーシングと、前記第２のダイに結合され第２の外面ならびに前記側面の方を向く内面部分を含むＬ字型である個々の第２の金属リードであって、少なくとも前記個々の第１のリードと整列され、前記第１のパッケージに向かって少なくとも一部が突き出て、対応する個々の前記第１のリードと物理的に接触する個々の第２の金属リードとを含む第２のダイパッケージと、
    個々の前記第１の外面の第１の部分を、個々の前記第２の外面の第２の部分と結合する複数の外側のパッケージ間コネクタと
    を含み、
    前記第１のダイは第１の横寸法を有し、前記第２のダイは前記第１の横寸法とは異なる第２の横寸法を有し、前記第１および前記第２のケーシングは同じ横寸法を有する、
    マイクロ電子ダイパッケージの積層型システム。
  2. 前記個々の第２のリードは、前記第２のケーシングの底面に結合される、請求項１に記載の積層型システム。
  3. 前記第２のダイパッケージの底面はさらに、インターポーザ基板に付随する金属バンプパッドに結合されるパッケージボンドを含む、請求項１に記載の積層型システム。
  4. 前記複数のコネクタは、前記第１の外面の前記第１の部分ならびに前記第２の外面の前記第２の部分から外側に、横方向へ突き出る、請求項１に記載の積層型システム。
  5. 前記複数のコネクタはさらに、前記第２のケーシングの前記側面に向かって、前記第１および前記第２のダイパッケージ間に伸張する、請求項４に記載の積層型システム。
  6. 前記第２のケーシングの前記側面は、傾斜形状であり、かつ
    前記リードの前記内面部分は、間隙によって前記側面から離間される、請求項１に記載の積層型システム。
  7. プロセッサ、メモリ、ならびにInput/Outputデバイスの少なくとも１つを含むコンピュータシステムであって、請求項１に従った前記積層型システムを含む、コンピュータシステム。
  8. 第１のマイクロ電子ダイを部分的に被覆する第１の誘電性ケーシングと、前記第１のマイクロ電子ダイを部分的に被覆するスペーサ層と、前記第１のマイクロ電子ダイと結合され前記第１のマイクロ電子ダイの外側に並行して位置するインナー部分を有する複数の第１の金属リードとを含み、前記第１の誘電性ケーシングおよび前記スペーサ層が共同して前記インナー部分を取り付け、第１の底面を有する第１のマイクロ電子ダイパッケージと、
    側面と、第２の底面と、前記第２の底面に結合された複数の第２の金属リードであって、個々の前記第２のリードは、前記側面から離れて突き出る横方向の部分、曲がり目、ならびに対応する個々の前記第１のリードに向かって前記曲がり目から突き出て対応する個々の前記第１のリードと物理的に接触する角度の付いた部分を含むＬ字型である前記複数の第２の金属リードを有する第２の誘電性ケーシングとを含み、前記第１のダイパッケージに付着した第２のマイクロ電子ダイパッケージと、
    前記個々の第１のリードと前記複数の第２のリードの個々の角度の付いた部分の表面とに付着した複数の金属はんだコネクタと
    を含み、
    前記第１のマイクロ電子ダイは第１の横寸法を有し、前記第２のマイクロ電子ダイは前記第１の横寸法とは異なる第２の横寸法を有し、前記第１および前記第２の誘電性ケーシングは同じ横寸法を有する、
    マイクロ電子ダイパッケージの積層型システム。
  9. 前記角度の付いた部分は、前記第２のケーシングの前記側面に向かって内側方向に実質的に傾斜し、かつ
    前記複数の第２のリードは、対応する前記複数の第１のリードに直接接触する、請求項８に記載の積層型システム。
  10. 個々の前記金属はんだコネクタは、個々の前記角度の付いた部分を対応する前記第１のリードの表面に付着する、請求項８に記載の積層型システム。
  11. マイクロ電子ダイと、
    前記マイクロ電子ダイを部分的に封止する誘電性ケーシングと、
    前記マイクロ電子ダイを前記誘電性ケーシングと共同して封止するスペーサ層と、
    前記マイクロ電子ダイと結合され、前記第１のマイクロ電子ダイの外側に並行して位置するインナー部分を有し、前記ケーシングから離れて突き出る横方向の部分、前記スペーサ層から離れて曲げられた曲がり目、ならびに前記スペーサ層から離れて前記曲がり目から伸張する角度の付いた部分であってケーシングの表面の方を向く第１の表面および前記ケーシングの表面から見て外側を向く第２の表面を有する前記角度の付いた部分を含むＬ字型であり、前記マイクロ電子ダイパッケージに積層された第２のマイクロ電子ダイパッケージに含まれる対応する個々のリードと物理的に接触するよう構成される複数の個々の金属コンタクトと
    を含み、
    前記マイクロ電子ダイは、前記第２のマイクロ電子ダイパッケージに含まれる別のマイクロ電子ダイの横寸法とは異なる横寸法を有し、前記誘電性ケーシングは、前記第２のマイクロ電子ダイパッケージに含まれる別の誘電性ケーシングの横寸法と同じ横寸法を有し、
    前記第２の表面は、外側のパッケージ間コネクタを受け取るように構成される、
    マイクロ電子ダイパッケージ。
  12. 前記コネクタは、金属はんだ線および金属はんだバンプの少なくとも１つを含む、請求項１１のマイクロ電子ダイパッケージ。
  13. 前記複数の個々のコンタクトは、Ｌ字型であり、かつ
    前記第１および前記第２の表面は、前記コネクタに付着するための濡れ面として構成される、請求項１２に記載のマイクロ電子ダイパッケージ。
  14. マイクロ電子デバイスの製造方法であって、
    第１の底面と、第１の誘電性ケーシングと、第１の横寸法を有する第１のマイクロ電子ダイとを有する第１のダイパッケージを、第２の底面と、前記第１の誘電性ケーシングの側面と同じ横寸法を有する側面と、第２の誘電性ケーシングと、前記第１の横寸法とは異なる第２の横寸法を有する第２のマイクロ電子ダイとを有する第２のダイパッケージの上部に積層するステップと、
    前記第１のダイパッケージの前記第１の底面に結合され、前記第１のマイクロ電子ダイの外側に並行して位置するインナー部分がスペーサ層と共同して前記第１の誘電性ケーシングにより取り付けられる複数の第１の金属リードを、前記第２のダイパッケージの前記第２の底面に結合され、個々の第２の金属リードがＬ字型を有する複数の前記第２の金属リードと整列させるステップと、
    個々の前記第２の金属リードを対応する個々の前記第１の金属リードと物理的に接触させるステップと、
    個々の前記第１のリードの第１の部分と、前記第２のケーシングの前記側面から離間され、かつ前記第１のパッケージに向かって突き出る個々の前記第２のリードの第２の部分に含まれる角度の付いた部分とに付着した、個々の外側のパッケージ間コネクタを形成するステップと
    を含む、方法。
  15. 前記複数の第２のリードが前記第２のケーシングの前記側面に向かって曲がるように、前記複数の第２の金属リードを圧縮するステップをさらに含む、請求項１４に記載の方法。
  16. 前記コネクタを形成するステップは、前記個々の第１のリードの前記第１の部分と、前記個々の第２のリードの前記第２の部分とに、金属はんだを濡らすステップを含む、請求項１４に記載の方法。
  17. 前記金属はんだを、前記個々の第２のリードの内面部分および外面部分に濡らすステップをさらに含む、請求項１６に記載の方法。
  18. 前記第２のダイパッケージのパッケージのボンドパッドを、インターポーザ基板に付随する金属バンプパッドに結合するステップをさらに含む、請求項１４の方法。
  19. マイクロ電子ダイパッケージの製造方法であって、
    前記マイクロ電子ダイパッケージに積層される第２のマイクロ電子ダイパッケージに含まれる第２のマイクロ電子ダイの横寸法とは異なる横寸法を有する第１のマイクロ電子ダイを共同して封止する第１の誘電性ケーシングおよびスペーサ層であって、前記第２のマイクロ電子ダイパッケージに含まれる第２の誘電性ケーシングの横寸法と同じ横寸法を有し底面および側面を含む前記第１の誘電性ケーシングと前記スペーサ層とを形成するステップと、
    横方向の部分および角度の付いた部分であって、前記第１のケーシングの前記底面と結合され前記第１のケーシングの側面から離れて突き出している横方向の部分と、前記角度の付いた部分の内面が前記第１のケーシングの前記側面の方を向くように前記第１のケーシングの前記側面から離間され前記横方向の部分から離れて伸張する前記角度の付いた部分とを含むＬ字型である個々の第１の金属コンタクトであって、前記個々の第１の金属コンタクトのインナー部分が前記第１のマイクロ電子ダイの外側に並行して位置し、前記第１のマイクロ電子ダイパッケージに積層される前記第２のマイクロ電子ダイパッケージに含まれる対応する個々の第２の金属コンタクトに物理的に接触するよう構成される個々の前記第１の金属コンタクトを形成するステップとを含み、
    前記角度の付いた部分は、外側のパッケージ間金属はんだコネクタに対して濡れるように構成される、方法。
  20. 前記スペーサ層は、前記第１のダイを前記個々のコンタクトに電気的に結合する金属配線を含む、請求項１９に記載の方法。
  21. 前記金属配線は、前記コンタクトの一部を前記ダイに結合するために選択的に経路設定される、請求項２０に記載の方法。
  22. 前記第１の金属コンタクトの前記角度の付いた部分は、前記ケーシングの前記側面に対して並べられる、請求項１９に記載の方法。
JP2010518303A 2007-07-24 2008-07-17 積層型ダイパッケージ用の金属リードを含む、金属リードを有するマイクロ電子ダイパッケージ、ならび関連するシステムおよび方法 Active JP5453692B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SG200705422-4A SG149726A1 (en) 2007-07-24 2007-07-24 Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
SG200705422-4 2007-07-24
PCT/US2008/070325 WO2009014989A1 (en) 2007-07-24 2008-07-17 Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods

Publications (2)

Publication Number Publication Date
JP2010534936A JP2010534936A (ja) 2010-11-11
JP5453692B2 true JP5453692B2 (ja) 2014-03-26

Family

ID=39768804

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010518303A Active JP5453692B2 (ja) 2007-07-24 2008-07-17 積層型ダイパッケージ用の金属リードを含む、金属リードを有するマイクロ電子ダイパッケージ、ならび関連するシステムおよび方法

Country Status (8)

Country Link
US (8) US7843050B2 (ja)
EP (1) EP2176885A1 (ja)
JP (1) JP5453692B2 (ja)
KR (1) KR101199224B1 (ja)
CN (1) CN101755336B (ja)
SG (1) SG149726A1 (ja)
TW (1) TWI508260B (ja)
WO (1) WO2009014989A1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SG139573A1 (en) 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
KR100874882B1 (ko) * 2007-06-15 2008-12-19 삼성전자주식회사 반도체 스택 패키지 및 그의 제조 방법
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
SG150396A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
TWI490998B (zh) * 2008-03-21 2015-07-01 Chipmos Technologies Inc 晶片封裝單元
KR100997787B1 (ko) * 2008-06-30 2010-12-02 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
US8294280B2 (en) * 2009-05-07 2012-10-23 Qualcomm Incorporated Panelized backside processing for thin semiconductors
US8322118B2 (en) * 2009-07-13 2012-12-04 Dell Products L.P. Systems and methods for packaging of information handling systems
JP2011060927A (ja) * 2009-09-09 2011-03-24 Hitachi Ltd 半導体装置
US8222716B2 (en) * 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US8012802B2 (en) * 2010-02-04 2011-09-06 Headway Technologies, Inc. Method of manufacturing layered chip package
KR20120005341A (ko) * 2010-07-08 2012-01-16 주식회사 하이닉스반도체 반도체 칩 및 패키지
US8519522B2 (en) * 2010-10-15 2013-08-27 SK Hynix Inc. Semiconductor package
KR20120039464A (ko) * 2010-10-15 2012-04-25 에스케이하이닉스 주식회사 반도체 패키지
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
US9418947B2 (en) * 2012-02-27 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming connectors with a molding compound for package on package
CN104350593B (zh) * 2012-06-25 2017-12-05 英特尔公司 具有居间垂直侧边芯片的多管芯半导体结构及其半导体封装
US9136213B2 (en) 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
US9392691B2 (en) 2014-07-16 2016-07-12 International Business Machines Corporation Multi-stacked electronic device with defect-free solder connection
JP6628472B2 (ja) * 2014-12-25 2020-01-08 藤森工業株式会社 非水系電池外装用積層体
US9947614B2 (en) * 2016-03-09 2018-04-17 Nxp Usa, Inc. Packaged semiconductor device having bent leads and method for forming
US9859253B1 (en) * 2016-06-29 2018-01-02 Intel Corporation Integrated circuit package stack
US10033482B2 (en) * 2016-08-03 2018-07-24 Samsung Electronics Co., Ltd System and method for providing interference parameter estimation for multi-input multi-output (MIMO) communication system
DE102019114436A1 (de) 2018-08-20 2020-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Efuse-schaltung, verfahren, aufbau und struktur
KR20210148743A (ko) 2020-06-01 2021-12-08 삼성전자주식회사 반도체 패키지
TWI754586B (zh) * 2021-05-04 2022-02-01 矽品精密工業股份有限公司 電子封裝件及其製法

Family Cites Families (146)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3746934A (en) * 1971-05-06 1973-07-17 Siemens Ag Stack arrangement of semiconductor chips
JPS60206058A (ja) 1984-03-30 1985-10-17 Fujitsu Ltd 多層半導体装置の製造方法
JPS6118164A (ja) 1984-07-04 1986-01-27 Mitsubishi Electric Corp 半導体装置
JPS626058A (ja) 1985-07-01 1987-01-13 石川島播磨重工業株式会社 橋梁等の補修用作業車の架設方法
USRE36469E (en) 1988-09-30 1999-12-28 Micron Technology, Inc. Packaging for semiconductor logic devices
US5138434A (en) * 1991-01-22 1992-08-11 Micron Technology, Inc. Packaging for semiconductor logic devices
US5145099A (en) * 1990-07-13 1992-09-08 Micron Technology, Inc. Method for combining die attach and lead bond in the assembly of a semiconductor package
US5107328A (en) * 1991-02-13 1992-04-21 Micron Technology, Inc. Packaging means for a semiconductor die having particular shelf structure
US5946553A (en) * 1991-06-04 1999-08-31 Micron Technology, Inc. Process for manufacturing a semiconductor package with bi-substrate die
US5311401A (en) 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5252857A (en) 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
KR940008327B1 (ko) * 1991-10-10 1994-09-12 삼성전자 주식회사 반도체 패키지 및 그 실장방법
US5128831A (en) * 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
KR100245257B1 (ko) 1993-01-13 2000-02-15 윤종용 웨이퍼 수준의 반도체 패키지의 제조방법
US5593927A (en) * 1993-10-14 1997-01-14 Micron Technology, Inc. Method for packaging semiconductor dice
KR970010678B1 (ko) * 1994-03-30 1997-06-30 엘지반도체 주식회사 리드 프레임 및 이를 이용한 반도체 패키지
EP1251550B1 (en) * 1994-04-18 2005-03-30 Micron Technology, Inc. Method and apparatus for automatically positioning electronic die within component packages
US5760471A (en) * 1994-04-20 1998-06-02 Fujitsu Limited Semiconductor device having an inner lead extending over a central portion of a semiconductor device sealed in a plastic package and an outer lead exposed to the outside of a side face of the plastic package
JPH088389A (ja) * 1994-04-20 1996-01-12 Fujitsu Ltd 半導体装置及び半導体装置ユニット
KR100209782B1 (ko) * 1994-08-30 1999-07-15 가나이 쓰도무 반도체 장치
US6066514A (en) * 1996-10-18 2000-05-23 Micron Technology, Inc. Adhesion enhanced semiconductor die for mold compound packaging
JP3279841B2 (ja) * 1994-10-18 2002-04-30 三菱電機株式会社 樹脂封止型半導体装置、その製造方法およびその実施に用いる金型
JP3417095B2 (ja) * 1994-11-21 2003-06-16 富士通株式会社 半導体装置
US5677566A (en) 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
US6002167A (en) 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5851845A (en) 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
US5719440A (en) * 1995-12-19 1998-02-17 Micron Technology, Inc. Flip chip adaptor package for bare die
US5673730A (en) 1996-01-24 1997-10-07 Micron Technology, Inc. Form tooling and method of forming semiconductor package leads
US6072236A (en) * 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
US5807762A (en) * 1996-03-12 1998-09-15 Micron Technology, Inc. Multi-chip module system and method of fabrication
US6072324A (en) * 1996-03-19 2000-06-06 Micron Technology, Inc. Method for testing semiconductor packages using oxide penetrating test contacts
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2806357B2 (ja) * 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
DE19626126C2 (de) * 1996-06-28 1998-04-16 Fraunhofer Ges Forschung Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung
JPH1041455A (ja) * 1996-07-18 1998-02-13 Hitachi Ltd 半導体装置及びモジュール構造体並びにその製造方法
US5938956A (en) * 1996-09-10 1999-08-17 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법
KR100222299B1 (ko) 1996-12-16 1999-10-01 윤종용 웨이퍼 레벨 칩 스케일 패키지 및 그의 제조 방법
US5907769A (en) 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
US5834945A (en) * 1996-12-31 1998-11-10 Micron Technology, Inc. High speed temporary package and interconnect for testing semiconductor dice and method of fabrication
US6103547A (en) * 1997-01-17 2000-08-15 Micron Technology, Inc. High speed IC package configuration
US6198172B1 (en) * 1997-02-20 2001-03-06 Micron Technology, Inc. Semiconductor chip package
US5994166A (en) * 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US6271582B1 (en) 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6008996A (en) * 1997-04-07 1999-12-28 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
JP2924854B2 (ja) * 1997-05-20 1999-07-26 日本電気株式会社 半導体装置、その製造方法
US6028352A (en) * 1997-06-13 2000-02-22 Irvine Sensors Corporation IC stack utilizing secondary leadframes
US5879965A (en) * 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
US6159764A (en) 1997-07-02 2000-12-12 Micron Technology, Inc. Varied-thickness heat sink for integrated circuit (IC) packages and method of fabricating IC packages
US5955777A (en) * 1997-07-02 1999-09-21 Micron Technology, Inc. Lead frame assemblies with voltage reference plane and IC packages including same
JPH1187601A (ja) * 1997-07-08 1999-03-30 Fujitsu Ltd 半導体装置及び半導体装置ユニット及び半導体装置ユニットの製造方法
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
US6107122A (en) * 1997-08-04 2000-08-22 Micron Technology, Inc. Direct die contact (DDC) semiconductor package
US6085962A (en) * 1997-09-08 2000-07-11 Micron Technology, Inc. Wire bond monitoring system for layered packages
US6048744A (en) * 1997-09-15 2000-04-11 Micron Technology, Inc. Integrated circuit package alignment feature
US6005286A (en) 1997-10-06 1999-12-21 Micron Technology, Inc. Increasing the gap between a lead frame and a semiconductor die
US5891797A (en) * 1997-10-20 1999-04-06 Micron Technology, Inc. Method of forming a support structure for air bridge wiring of an integrated circuit
US6097087A (en) * 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
US6437586B1 (en) * 1997-11-03 2002-08-20 Micron Technology, Inc. Load board socket adapter and interface method
US6018249A (en) * 1997-12-11 2000-01-25 Micron Technolgoy, Inc. Test system with mechanical alignment for semiconductor chip scale packages and dice
US5994784A (en) 1997-12-18 1999-11-30 Micron Technology, Inc. Die positioning in integrated circuit packaging
US6297547B1 (en) 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
US6175149B1 (en) * 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
US6002165A (en) 1998-02-23 1999-12-14 Micron Technology, Inc. Multilayered lead frame for semiconductor packages
US6429528B1 (en) * 1998-02-27 2002-08-06 Micron Technology, Inc. Multichip semiconductor package
US6028365A (en) * 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US5933713A (en) * 1998-04-06 1999-08-03 Micron Technology, Inc. Method of forming overmolded chip scale package and resulting product
US6501157B1 (en) 1998-04-15 2002-12-31 Micron Technology, Inc. Substrate for accepting wire bonded or flip-chip components
US6072233A (en) * 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US6089920A (en) * 1998-05-04 2000-07-18 Micron Technology, Inc. Modular die sockets with flexible interconnects for packaging bare semiconductor die
US6329705B1 (en) 1998-05-20 2001-12-11 Micron Technology, Inc. Leadframes including offsets extending from a major plane thereof, packaged semiconductor devices including same, and method of designing and fabricating such leadframes
US5990566A (en) 1998-05-20 1999-11-23 Micron Technology, Inc. High density semiconductor package
US6008070A (en) 1998-05-21 1999-12-28 Micron Technology, Inc. Wafer level fabrication and assembly of chip scale packages
US6020629A (en) * 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
US6075283A (en) * 1998-07-06 2000-06-13 Micron Technology, Inc. Downset lead frame for semiconductor packages
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
JP2000133761A (ja) * 1998-08-20 2000-05-12 Fujitsu Ltd 半導体装置及びその製造方法
US6124150A (en) * 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
KR100269540B1 (ko) * 1998-08-28 2000-10-16 윤종용 웨이퍼 상태에서의 칩 스케일 패키지 제조 방법
US6291894B1 (en) * 1998-08-31 2001-09-18 Micron Technology, Inc. Method and apparatus for a semiconductor package for vertical surface mounting
US6281042B1 (en) * 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6214716B1 (en) * 1998-09-30 2001-04-10 Micron Technology, Inc. Semiconductor substrate-based BGA interconnection and methods of farication same
US6261865B1 (en) * 1998-10-06 2001-07-17 Micron Technology, Inc. Multi chip semiconductor package and method of construction
US6303985B1 (en) 1998-11-12 2001-10-16 Micron Technology, Inc. Semiconductor lead frame and package with stiffened mounting paddle
US6184465B1 (en) * 1998-11-12 2001-02-06 Micron Technology, Inc. Semiconductor package
US6232666B1 (en) 1998-12-04 2001-05-15 Mciron Technology, Inc. Interconnect for packaging semiconductor dice and fabricating BGA packages
US6252772B1 (en) * 1999-02-10 2001-06-26 Micron Technology, Inc. Removable heat sink bumpers on a quad flat package
US6313998B1 (en) 1999-04-02 2001-11-06 Legacy Electronics, Inc. Circuit board assembly having a three dimensional array of integrated circuit packages
US6310390B1 (en) 1999-04-08 2001-10-30 Micron Technology, Inc. BGA package and method of fabrication
US6228687B1 (en) * 1999-06-28 2001-05-08 Micron Technology, Inc. Wafer-level package and methods of fabricating
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
US6239489B1 (en) * 1999-07-30 2001-05-29 Micron Technology, Inc. Reinforcement of lead bonding in microelectronics packages
US6709968B1 (en) 2000-08-16 2004-03-23 Micron Technology, Inc. Microelectronic device with package with conductive elements and associated method of manufacture
US6294839B1 (en) 1999-08-30 2001-09-25 Micron Technology, Inc. Apparatus and methods of packaging and testing die
US6212767B1 (en) * 1999-08-31 2001-04-10 Micron Technology, Inc. Assembling a stacked die package
US6303981B1 (en) 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
JP3544902B2 (ja) * 1999-09-16 2004-07-21 株式会社東芝 半導体装置およびその製造方法
JP3798597B2 (ja) * 1999-11-30 2006-07-19 富士通株式会社 半導体装置
KR20010056372A (ko) * 1999-12-15 2001-07-04 박종섭 적층가능한 반도체 패키지
US6229202B1 (en) * 2000-01-10 2001-05-08 Micron Technology, Inc. Semiconductor package having downset leadframe for reducing package bow
US6320251B1 (en) 2000-01-18 2001-11-20 Amkor Technology, Inc. Stackable package for an integrated circuit
US6487078B2 (en) * 2000-03-13 2002-11-26 Legacy Electronics, Inc. Electronic module having a three dimensional array of carrier-mounted integrated circuit packages
US6326698B1 (en) 2000-06-08 2001-12-04 Micron Technology, Inc. Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices
US6552910B1 (en) * 2000-06-28 2003-04-22 Micron Technology, Inc. Stacked-die assemblies with a plurality of microelectronic devices and methods of manufacture
US6432796B1 (en) * 2000-06-28 2002-08-13 Micron Technology, Inc. Method and apparatus for marking microelectronic dies and microelectronic devices
US6560117B2 (en) * 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
US6407381B1 (en) * 2000-07-05 2002-06-18 Amkor Technology, Inc. Wafer scale image sensor package
US6503780B1 (en) * 2000-07-05 2003-01-07 Amkor Technology, Inc. Wafer scale image sensor package fabrication method
US6483044B1 (en) 2000-08-23 2002-11-19 Micron Technology, Inc. Interconnecting substrates for electrical coupling of microelectronic components
US6607937B1 (en) * 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US6548757B1 (en) * 2000-08-28 2003-04-15 Micron Technology, Inc. Microelectronic device assemblies having a shielded input and methods for manufacturing and operating such microelectronic device assemblies
KR20020024654A (ko) 2000-09-26 2002-04-01 이중구 적층형 반도체 팩키지 유니트 및, 적층형 반도체 팩키지
US20020096760A1 (en) * 2001-01-24 2002-07-25 Gregory Simelgor Side access layer for semiconductor chip or stack thereof
SG108245A1 (en) * 2001-03-30 2005-01-28 Micron Technology Inc Ball grid array interposer, packages and methods
US6437449B1 (en) * 2001-04-06 2002-08-20 Amkor Technology, Inc. Making semiconductor devices having stacked dies with biased back surfaces
US6564979B2 (en) * 2001-07-18 2003-05-20 Micron Technology, Inc. Method and apparatus for dispensing adhesive on microelectronic substrate supports
KR100445073B1 (ko) * 2001-08-21 2004-08-21 삼성전자주식회사 듀얼 다이 패키지
SG118084A1 (en) * 2001-08-24 2006-01-27 Micron Technology Inc Method and apparatus for cutting semiconductor wafers
US6548376B2 (en) * 2001-08-30 2003-04-15 Micron Technology, Inc. Methods of thinning microelectronic workpieces
JP2003133518A (ja) * 2001-10-29 2003-05-09 Mitsubishi Electric Corp 半導体モジュール
KR100486832B1 (ko) * 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
US6652910B2 (en) 2002-02-08 2003-11-25 Xerox Corporation Apparatus and method for controlling coating solution level within substrate
SG107595A1 (en) * 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
KR100631939B1 (ko) * 2002-07-16 2006-10-04 주식회사 하이닉스반도체 비지에이 패키지와 티에스오피 패키지를 적층하여 형성한반도체 소자
US6885107B2 (en) * 2002-08-29 2005-04-26 Micron Technology, Inc. Flip-chip image sensor packages and methods of fabrication
JP2004103665A (ja) * 2002-09-05 2004-04-02 Toshiba Corp 電子デバイスモジュール
TWI297938B (en) * 2003-07-15 2008-06-11 Advanced Semiconductor Eng Semiconductor package
CN2631038Y (zh) * 2003-07-29 2004-08-04 南茂科技股份有限公司 裸晶形态的积体电路封装组件
JP2005051143A (ja) * 2003-07-31 2005-02-24 Nec Toshiba Space Systems Ltd スタックメモリ及びその製造方法
KR20060058111A (ko) 2003-08-14 2006-05-29 어드밴스드 인터커넥트 테크놀로지스 리미티드 반도체 장치 패키지 및 이를 제조하는 방법
CN100514580C (zh) * 2003-08-26 2009-07-15 宇芯（毛里求斯）控股有限公司 可颠倒无引线封装及其堆叠
KR100564585B1 (ko) 2003-11-13 2006-03-28 삼성전자주식회사 이중 스택된 ｂｇａ 패키지 및 다중 스택된 ｂｇａ 패키지
AU2003290389A1 (en) 2003-11-21 2005-06-17 Mohamed Atta Adjustable pillow
US6900530B1 (en) * 2003-12-29 2005-05-31 Ramtek Technology, Inc. Stacked IC
US7288431B2 (en) * 2004-09-02 2007-10-30 Micron Technology, Inc. Molded stiffener for thin substrates
US7015587B1 (en) * 2004-09-07 2006-03-21 National Semiconductor Corporation Stacked die package for semiconductor devices
TWM269570U (en) * 2004-12-24 2005-07-01 Domintech Co Ltd Improved structure of stacked chip package
US7598600B2 (en) * 2005-03-30 2009-10-06 Stats Chippac Ltd. Stackable power semiconductor package system
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US20070013038A1 (en) * 2005-07-13 2007-01-18 Advanced Semiconductor Engineering, Inc. Semiconductor package having pre-plated leads and method of manufacturing the same
SG135979A1 (en) 2006-03-08 2007-10-29 Micron Technology Inc Microelectronic device assemblies including assemblies with recurved leadframes, and associated methods
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
SG150396A1 (en) 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods

Also Published As

Publication number Publication date
US8198720B2 (en) 2012-06-12
US10396059B2 (en) 2019-08-27
CN101755336A (zh) 2010-06-23
US20120241957A1 (en) 2012-09-27
US8906744B2 (en) 2014-12-09
US20110068454A1 (en) 2011-03-24
US20140015130A1 (en) 2014-01-16
US20160099237A1 (en) 2016-04-07
TWI508260B (zh) 2015-11-11
US20150091166A1 (en) 2015-04-02
TW200926392A (en) 2009-06-16
US20180323179A1 (en) 2018-11-08
SG149726A1 (en) 2009-02-27
WO2009014989A1 (en) 2009-01-29
CN101755336B (zh) 2013-08-28
US20090026600A1 (en) 2009-01-29
US7843050B2 (en) 2010-11-30
US10056359B2 (en) 2018-08-21
JP2010534936A (ja) 2010-11-11
US20170207206A1 (en) 2017-07-20
KR20100038220A (ko) 2010-04-13
US9165910B2 (en) 2015-10-20
KR101199224B1 (ko) 2012-11-07
US8536702B2 (en) 2013-09-17
EP2176885A1 (en) 2010-04-21
US9653444B2 (en) 2017-05-16

Similar Documents

Publication Publication Date Title
JP5453692B2 (ja) 積層型ダイパッケージ用の金属リードを含む、金属リードを有するマイクロ電子ダイパッケージ、ならび関連するシステムおよび方法
US8525320B2 (en) Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
JP5467458B2 (ja) 半導体デバイス及び部品のパッケージ化装置、半導体デバイス及び部品のパッケージ化方法
CN103872028B (zh) 半导体组合件、堆叠式半导体装置及制造半导体组合件及堆叠式半导体装置的方法
EP2191507B1 (en) Stacked microelectronic devices and methods for manufacturing stacked microelectronic devices
US7745920B2 (en) Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
JP6061937B2 (ja) 積層された超小型電子装置を有する超小型電子パッケージ及びその製造方法
US11177220B2 (en) Vertical and lateral interconnects between dies
CN105122445B (zh) 不具有tsv结构的低cte中介片和方法
TWI324385B (en) Multiple die integrated circuit package

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110920

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20111219

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20111219

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120119

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120119

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120202

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120216

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120216

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120319

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20120319

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130212

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130212

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130307

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130307

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131219

R150 Certificate of patent or registration of utility model

Ref document number: 5453692

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250