KR100245257B1 - 웨이퍼 수준의 반도체 패키지의 제조방법 - Google Patents

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김구성
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Abstract

이 발명은 웨이퍼 수준의 반도체 패키지의 제조 방법에 관한 것으로, 단순한 제조공정을 통하여 웨이퍼 수준의 반도체 패키지의 제조 공정을 진행하여 반도체 칩 크기 수준의 반도체 패키지를 구현하고, 사진시각공정이나 테이프 캐리어 등을 사용함이 없이 적층형 반도체 패키지를 구현할 수 있는 반도체 패키지 간의 접속기술을 제공하기 위하여, 전극 패드드를 갖는 반도체 칩들과 그 반도체 칩들을 구분하는 스크라이브 라인이 형성된 반도체 웨이퍼를 준비하고 제 1 금속 마스크를 이용하여 전극 패드들각기 솔더 볼을 올리고 리플로우하여 솔더 범프를 형성한다. 다음으로 제 2 금속 마스크를 이용하여 스크라이브 라인을 중심으로 이웃하는 반도체 칩의 전극 패드들을 각기 도전성 페이스트를 스크린 프린팅하고, 프린트된 도전성 페이스트를 경화하여 도전성 라인을 형성한다. 마지막으로 스크라이브 라인을 따라 반도체 웨이퍼를 잘라 개별 반도체 패키지로 분리하는 웨이퍼 수준의 반도체 패키지 제조 방법을 제공한다.

Description

웨이퍼 수준의 반도체 패키지의 제조 방법
제 1(a) 도 내지 제 1(j) 도는 이 발명에 따른 일실시예로서 반도체 패키지의 제조 공정의 각 단계를 보여주는 도면들로서,
제 1(a) 도는 반도체 웨이퍼를 나타내는 평면도.
제 1(b) 도는 제 1(a)의 A-A선 단면도.
제 1(c) 도는 배리어 메탈층이 형성된 상태를 보여주는 단면도.
제 1(d) 도는 반도체 웨이퍼 상에 솔더 볼을 올리기 위하여 제 1 금속 마스크가 정렬된 상태를 보여주는 단면도.
제 1(e) 도는 전극 패드 상에 솔더 범프가 형성된 상태를 보여주는 단면도.
제 1(g) 도는 도전성 라인을 형성하기 위하여 제 2금속 마스크가 정렬된 상태를 보여주는 단면도.
제 1(h) 도 및 제 1(i) 도는 도전성 라인이 형성된 상태를 보여주는 평면도 및 단면도.
제 1(i) 도는 보호층이 형성된 상태를 보여주는 단면도.
제 1(j) 도는 개별 반도체 패키지로 잘라내는 상태를 보여주는 단면도.
제 2 도는 반도체 웨이퍼에서 분리된 개별 반도체 패키지를 보여주는 사시도.
제 3 도는 제 2 도의 반도체 패키지를 3차원 구조로 적층한 적층형 반도체 패키지를 보여주는 사시도이다.
이 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 수준의 반도체 패키지의 제조 방법에 관한 것이다.
일반적으로 탭(TAB ; Tape Automated Bonding) 패키지는 금속 패턴(주로 Cu, 리드 프레임 및 와이어 역할)이 형성된 테이프에 금속범프를 사용하여 대규모 집적회로(Large Scale Integration)를 본딩하는 표면실장용 패키지 기술의 일종이며, 종래의 와이어 본딩과 비교하여 LSI와 리드 프레임을 직접 본딩할 수 있도록 한 진보된 상호연결기술을 말한다.
최근 전자기기의 추세가 사용자의 요구를 충족시키기 이하여 점차 고기능화, 대용량화, 소형화 및 박형하로 대표되는 경박단소화로 되어 가고 있다. 따라서 반도체 LSI도 이에 대응하여 다기능화, 다핀화, 고속화, 고신뢰성 및 표면실장형으로 진전되고 있다.
이러한 추세에 의해 반도체 패키지 또한 박형 패키지화, 외부리드의 미세간격화에 초점을 맞추어 개발되고, 이 필요성을 만족시키기 위해 TQEP(Thin Quad Flat Package), TSOP(Thin Small Outline Package), 탭 패키지가 각광받기 시작했다. 이들중 TQFP와 TSOP는 기존 패키지 조립공정을 이용하여 제조가 가능하나, 상기 탭 패키지는 범프 형성공정에 대한 기반기술이 확보되어야 하고 이에 따른 투자가 선행되어야 하기 때문에, 최근 범프 형성기술에 관하여 심혈을 기울이고 있는 실정이다.
상기 범프는 기존의 와이어 본딩과는 달리 반도체 칩의 패드와 TAB의 리드 프레임을 와이어없이 접속할 수 있도록 한 금속돌기로서 와이어 본딩에서의 와이어 역할을 담당한다.
한편, 반도체 칩의 입/출력(I/O) 증가에 따른 다핀화, 박형화, 기판면적 감소 및 실장밀도 향상등 전반적인 실장기술 변화에 대응하기 위한 표면실장형 패키지 기술에 관하여 연구가 활발히 진행되고 있다.
그러나, 종래의 박형 반도체 패키지는 두께는 얇아졌지만, 크기면에서 반도체 칩의 크기에 비하여 상대적으로 큰 문제점을 그대로 안고 있다.
종래에 박형 반도체 패키지 및 3차원 구조를 갖는 적층(stack)형 반도체 패키지에 사용되는 접속기술(interconnection)의 예로서 다음의 방법이 공지되어 있다. 첫 번째 방법은, 반도체 칩상에 내부회로를 제작한 이후 한측면으로 웨이퍼 조립(wafer fabrication) 기술을 사용하여 금속선(metal line)으로 단자를 제작하는 것이다. 두 번째 방법은, 에리어 탭(Area TAB)을 사용하여 범프가 형성된 반도체 칩을 필름 캐리어에 부착시킨 후 단자를 형성하는 것이며, 세 번째 방법은, 필름 캐리어(film carrier)에 반도체 칩을 부착시킨 후 와이어 본딩하여 반도체 칩을 적층(stack)한 후에 외곽 몰딩(molding)하여 단면을 절단하여서 와이어 본딩 단자를 구성하는 방법이다.
이에 대하여 상세히 설명하면, 웨이퍼 조립 기술을 이용하여 단자를 구성하는 방법에 있어서, 반도체 칩의 가장자리 부분에 위치하는 반도체 칩 패드상에 금속돌기를 형성시키기 위해서 증착공정과 포토리소그래피공정 및 에칭공정을 통하여 반도체 칩을 원하고자 하는 한부분으로 단자를 뽑는 방법이다.
또다른 방법인 에리어 탭을 사용하는 기술은 에이러 탭을 반도체 칩의 사방면 패드에 위치한 범프에 접속한다. 이때 에리어 탭은 원하는 한면으로 내부 패턴이 형성되어 있으므로 이를 외부단자로 뽑는 방법이다.
그리고 와이어를 사용하여 단자를 구성하는 방법은 반도체 칩을 테이프 위에 붙이고 와이어 보딩을 실시한다. 이러한 유니트(unit)를 접착제인 에폭시(epoxy)를 사용하여 적층한 후 전체를 포팅(potting)이나 몰딩의 기법에 의해 인캡슐레이션(encapsulation)한다. 그런다음 단자를 만들기 위하여 와이어 본딩 부분을 다이아몬드 날로 잘라서 와이어 단자를 만든다.
상술한 종래의 반도체 장치의 제조 방법들은 모두 사진식각공정이나 테이프 캐리어 등을 사용하므로 제조공정이 복잡하고, 과도한 설비 투자 및 제조원가가 증가되는 문제점이 있다.
따라서, 이 발명의 목적은 종래 기술의 문제점을 해결하기 위한 것으로, 단순한 제조 공정을 통하여 웨이퍼 수준에서 반도체 패키지 제조 공정을 진행하여 반도체 칩 크기 수준의 반도체 패키지를 구현하는데 있다.
이 발명의 다른 목적은 사진식각공정이나 테이프 캐리어 등을 사용함이 없이 적층형 반도체 패키지를 구현할 수 있는 반도체 패키지 간의 접속기술을 제공하는 데 있다.
상기와 같은 목적을 달성하기 위하여 이 발명은, 웨이퍼 수준의 반도체 패키지의 제조 방법으로서, (a) 웨이퍼 제조 공정을 통하여 반도체 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 전극 패드들과, 상기 집적회로들을 보호하기 위한 표면보호막이 상기 전극 패드들을 제외한 상기 반도체 기판의 상부면에 형성되어, 복수개의 반도체 칩들과 상기 반도체 칩들을 구분하는 스크라이브 라인을 이루는 반도체 웨이퍼를 준비하는 단계와; (b) 상기 전극 패드 상에 배리어 메탈층을 형성하는 단계와; (c) 상기 배리어 메탈층 상에 범프를 형성하는 단계와; (d) 상기 스크라이브 라인을 중심으로 이웃하는 반도체 칩의 전극 패드들을 각기 연결하는 도전성 라인을 형성한하는 단계와; (e) 상기 반도체 기판 상에 형성된 범프 및 도전성 라인을 봉지하여 수지 보호층을 형성하는 단계; 및 (f) 상기 스크라이브 라인을 따라 상기 반도체 웨이퍼를 절단하여 개별 반도체 패키지들로 분리하는 단계를 포함하며, 상기 개별 반도체 패키지의 측면에 노출된 도전성 라인을 외부접속단자로 활용하는 것을 특징으로 하는 웨이퍼 수준의 반도체 패키지의 제조 방법을 제공한다.
이하, 이 발명을 첨부된 도면을 참고로 상세히 설명하기로 한다.
제 1(a) 도 내지 제 1(j) 도는 이 발명의 일실시예에 따른 반도체 패키지의 제조 공정의 단계를 보여주는 도면들이다.
먼저, 제 1(a) 도 및 제 1(b) 도에 도시된 바와 같이, 반도체 웨이퍼(10)의 준비 단계로부터 출발한다. 실리콘 재질의 반도체 기판(1)에는 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 반도체 기판(1)에 집적된 회로들이 복수개의 반도체 칩(27)을 구성하고, 이웃하는 반도체 칩(27)들 사이에 회로들이 형성되지 않은 영역인 스크라이브 라인(25; scribe line)이 형성된 사항은 잘 알려져 있는 사실이다. 그리고, 반도체 칩(27)을 이루는 집적회로가 이 발명을 이해하는데 반드시 필요한 것은 아니다. 따라서, 집적회로는 명세서 및 도면에 개시하지 않았다.
반도체 웨이퍼(10)의 반도체 기판(1) 상부면에는 집적회로(도시되지 않음)와 전기적으로 연결된 전극 패드(3)가 형성된다. 또한 표면보호막(5)의 전극 패드(3)를 제외한 반도체 기판(1)의 상부면을 덮고 있어서, 반도체 기판(1) 내부의 집적회로들이 외부 환경으로 부터 보호된다. 전극 패드(3)는 보통 알루미늄(AI) 또는 알루미늄 합금층으로 되어 있으며, 반도체 칩(27)의 가장자리 둘레에 형성되어 있다.
좀더 상세히 설명하면, 반도체 기판(1) 상부면에 집적회로와 전기적으로 연결된 전극 패드(3)를 형성시킨 후, 반도체 기판(1)의 상부면에 표면보호막(5)을 도포 형성시킨다. 그 다음 표면보호막(5)위에 포토레지스트를 도포한 후 통상적인 리소그래피법으로 패터닝한다. 이어서 포토레지스트 패턴을 마스크로 하여 통상적인 에칭공정에 의해 전극 패드(3)상의 표면보호막(5)을 제거하여 전극 패드(3)를 외부에 노출시킨다. 그 다음 포토레지스트 패턴을 제거한다.
이와 같이 전극 패드(3)가 형성된 반도체 웨이퍼(10)를 이온이 제거된 물(De-Ionized Water)로 세척한 후 전극 패드(3)상의 산화막층을 불산(HF)을 사용하여 제거한다. 그다음 도금공정을 위해 염화팔라듐(PdCl2)의 파우더를 염산용액(HCI)에 녹인 혼합용액을 반도체 기판(1) 상부면에 처리하여 전극 패드(3)상에 활성화층(7)을 형성한다.
여기서 팔다듐(Pd)의 활성화 처리 공정은, 예를 들어 염화팔라듐(PdCl2) 100mg/ℓ와 염산(HCl) 1mg/ℓ를 혼합한 혼합용액을 이용하며, 실온(RT)에서 6초간 행한다.
다음으로 제 1(c) 도에 도시된 바와 같이, 솔더 범프를 형성하기 전에 솔더 범프의 접착층, 확산 장벽층, 기초층으로 이용될 배리어 메탈층(9; barrier metal)을 전극 패드(3)의 활성화층(7)상에 형성한다. 즉, 반도체 웨이퍼(10)의 전극 패드(3)상에 무전해도금법(electroless plating)에 의해 니켈(Ni)을 전극 패드(3)상에 형성하여 배리어 메탈층(9)을 형성한다. 이때 배리어 메탈층(9)의 강도 증진을 위하여 열처리를 행한다.
이때, 배리어 메탈층(9)은 표면보호막(5)에 대하여 돌출 형성되어 있다.
다음으로 제 1(d) 도 및 제 1(e) 도에 도시된 바와 같이 전극 패드(3)상에 형성된 배리어 메탈층(9) 위에 솔더 볼(15; solder ball)을 올려서 솔더 범프(19; solder bump)를 형성하는 공정을 진행한다. 즉, 반도체 웨이퍼(10) 상에 플럭스(flux)를 도포하고 약 90℃에서 20분간 열처리한다. 그다음 반도체 웨이퍼(10)를 마그네트(11)위에 위치시킨 후, 전극 패드(3)에 대응되게 개구부(14)가 형성된 제 1 금속 마스크(13)를 얼라인(align)하여 제 1 금속 마스크의 개구부(14)가 전극 패드(3) 상에 오도록 조정한다. 그런다음 제작된 솔더볼(15)을 제 1 금속 마스크(13) 상에 투입하여 개구부(14)를 통하여 플럭스가 형성된 전극 패드(3) 상에 솔더 볼(15)를 올린다. 그리고, 제 1 금속 마스크(13) 를 반도체 웨이퍼(10)에서 제거하고 솔더 볼(15)을 리플로우(reflow)하여 전극 패드(3) 상에 구형의 솔더 범프(17)를 형성한다. 이어서 반도체 웨이퍼(10) 상에 남아있는 플럭스를 제거하기 위해 세척공정을 진행한다.
한편, 플럭스 화학 반응에 있어서 촉매와 같이 반응을 촉진시키는 역할을 한다. 금속간의 결합이 이루어지는 동안 플럭스의 존재는 없어서는 안되는 것이지만 일단 결합이 이루어진 다음에는 플럭스는 더 이상 필요하지 않고, 그대로 남아 있을 경우 반도체 웨이퍼를 오염시킬 수 있기 때문에, 결합 부위로부터 제거하는 것이 바람직하다. 솔더 접합부(solder joint)의 완전성을 유지하고 화학적으로 악화되는 것을 방지하기 위하여 대부분의 경우 플럭스를 제거한다. 이외에도, 플럭스 잔유물(flux residues)은 불활성 질량으로 고화(solidify)되든가, 아니면 활성을 띤 채 남기 때문에, 이들은 표면으로부터 반드시 제거되어야 한다.
다음으로 제 1(f) 도 내지 제 1(h) 도에 도시된 바와 같이, 도전성 라인(21)을 형성하는 공정을 진행한다. 먼저, 솔더 범프(17)의 형성 공정의 완료된 반도체 웨이퍼(10)를 다시 마그네트(11) 위에 위치시킨다. 그런다음 스크라이브 라인(25)을 중심으로 이웃하는 반도체 칩의 솔더 범프(17)들을 포함할 수 있는 개구부(18)가 형성된 제 2 금속 마스크(19)를 반도체 웨이퍼(10)상에 정렬하여, 제 2 금속 마스크의 개구부(18)가 이웃하는 반도체 칩의 솔더 범프(17)들을 포함하도록 반도체 웨이퍼(10) 상에 위치시킨다. 이어서 제 2 금속 마스크(9) 상에 도전 접착용의 도전성 페이스트(conductive paste)를 투입하고 스크린 프린팅(screen printing) 방식으로 개구부(18)에 도전성 페이스트를 충전시킨다. 다음으로 제 2 금속 마스크(19)를 반도체 웨이퍼(10)에서 제거하고 충전된 도전성 페이스트를 경화(cure)시켜 도전성 라인(21)을 형성한다. 한편, 도전성 페이스트는 실버 페이스트(silver paste)를 사용할 수 있고, 도전성 페이스트 이외에 도전성 잉크(conductive ink)를 사용할 수도 있다.
다음으로 제 1(i) 도에 도시된 바와 같이 수지 보호층(23) 을 형성하는 공정을 진행한다. 즉, 반도체 기판(1) 상에 형성된 솔더 범프(17)와 도전성 라인(21)을 보호하기 위하여 몰드용 수지인 폴리이미드 수지로 반도체 기판(1) 상부면의 전면을 봉지하여 보호층(23)을 형성한다.
다음으로 제 1(j) 도 및 제 2 도에 도시된 바와 같이 반도체 웨이퍼(10)에서 개별 반도체 패키지(20)로 분리하는 공정을 진행한다. 따라서, 완성된 개별 반도체 패키지(20)들이 반도체 웨이퍼(10)로부터 분리된다. 이와 같은 반도체 웨이퍼(10)의 절단 공정은 통상적인 반도체 웨이퍼의 절단 방식을 이용할 수 있다. 즉, 반도체 웨이퍼의 스크라이브 라인(25)을 따라 다이아몬드 날(40)로 잘라서 개별 반도체 패키지(20)로 분리한다. 즉, 반도체 칩(27) 크기 수준의 반도체 패키지(20)를 제공할 수 있다.
한편, 제 2 도에 반도체 웨이퍼로부터 분리된 개별 반도체 패키지(20)가 개략적으로 도시되어 있다. 이때, 다이아몬드 날로 잘려진 면 즉 반도체 패키지(20)의 측면으로 도전성 라인(21)이 노출되며, 이 노출된 도전성 라인(21)을 외부접속단자(24)로 활용하게 된다.
이 발명에 따른 반도체 패키지를 3차원 구조로 적층하여 적층형 반도체 패키지를 구현할 수 있다. 예를 들면 제 3 도에 도시된 바와 같이, 적층형 반도체 패키지(30)는 복수개의 반도체 패키지(20) 사이에 접착제인 접착 에폭시(29)를 개재하여 차례로 적층한다. 즉, 반도체 패키지(20)의 상부면에 다른 반도체 패키지(20)의 하부면이 올 수 있도록 적층하되, 반도체 패키지(20)들 사이의 대응되는 외부접속단자(24)가 수직방향으로 동일선상에 올 수 있도록 정렬하여 적층한다. 그리고, 패키지(20)들의 측면에 금속 패턴(31)을 형성하여 동일선상의 외부접속단자(24)를 전기적으로 접속시킨다. 금속 패턴(31)은 통상적으로 사용되는 진공기술(vacuum technical)을 이용하여 형성하며, 금속 패턴(31)은 적층형 반도체 패키지(30)의 입/출력 단자 즉 외부접속단자로 활용된다.
따라서, 이 발명은 반도체 웨이퍼 수준에서, 즉 반도체 웨이퍼로부터 개별 반도체 칩을 분리하지 않은 상태에서 완전한 제품으로서의 반도체 패키지를 제조할 수 있다. 반도체 패키지를 제조하는 데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비, 공정들을 이용할 수 있다. 이는 반도체 패키지를 제조하기 위하여 추가로 소용되는 원부자재를 최소화할 수 있음을 의미하기도 한다. 이와 같은 이유들 때문에, 이 발명에 의하여 제공되는 반도체 패키지의 제조 방법은 제조 단가의 절감을 실현할 수 있는 것이다. 그리고, 웨이퍼 수준에서 반도체 패키지가 제조되기 때문에, 대량 생산이 가능하며 크기는 반도체 칩 크기 수준으로 줄일 수 있다.
이 발명에 따른 반도체 패키지 제조 공정에 있어서, 반도체 웨이퍼 상에 솔더 범프와 도전성 라인을 형성하는 공정은 제 1 및 제 2 금속 마스크를 이용하여 형성하기 때문에, 종래의 포토리소그래피공정과 스퍼터링 및 전기도금(electroplating) 등의 고가의 방법을 이용하지 않아도 된다. 즉, 이 발명은 반도체 패키지의 생산비용을 저렴하게 하는 것과 동시에 제조원가의 절감, 설비투자를 최소화할 수 있는 이점이 있다. 또한 이 발명은 반도체 패키지 및 적층형 반도체 패키지의 제조 공정을 단순화하여 대량 생산이 가능하다.

Claims (5)

  1. 웨이퍼 수준의 반도체 패키지의 제조 방법으로서, (a) 웨이퍼 제조 공정을 통하여 반도체 기판에 집적회로들이 형성되고, 상기 집적회로들과 전기적으로 연결된 전극 패드들과, 상기 집적회로들을 보호하기 위한 표면보호막이 상기 전극 패드들을 제외한 상기 반도체 기판의 상부면에 형성되어, 복수개의 반도체 칩들과 상기 반도체 칩들을 구분하는 스크라이브 라인을 이루는 반도체 웨이퍼를 준비하는 단계와; (b) 상기 전극 패드 상에 배리어 메탈층을 형성하는 단계와; (c) 상기 배리어 메탈층 상에 범프를 형성하는 단계와; (d) 상기 스크라이브 라인을 중심으로 이웃하는 반도체 칩의 전극 패드들을 각기 연결하는 도전성 라인을 형성하는 단계와; (e) 상기 반도체 기판 상에 형성된 범프 및 도전성 라인을 봉지하여 수지 보호층을 형성하는 단계; 및 (f) 상기 스크라이브 라인을 따라 상기 반도체 웨이퍼를 절단하여 개별 반도체 패키지들로 분리하는 단계;를 포함하며, 상기 개별 반도체 패키지의 측면에 노출된 도전성 라인을 외부접속단자로 활용하는 것을 특징으로 하는 웨이퍼 수준의 반도체 패키지의 제조 방법.
  2. 제 1 항에 있어서, 상기 (c) 단계는, (c1) 상기 전극 패드 상에 플럭스를 도포하는 단계와; (c1) 상기 전극 패드에 대응되게 개구부가 형성된 제 1 금속 마스크를 반도체 기판상에 정렬하는 단계와; (c2) 상기 제 1 금속 마스크에 솔더 볼을 투입하여 상기 개구부를 통하여 상기 플럭스가 형성된 전극 패드 상에 각기 상기 솔더 볼을 올리는 단계; 및 (c3) 상기 제 1 금속 마스크를 제거하고 솔더 볼을 리플로우하여 솔더 범프를 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 수준의 반도체 패키지의 제조 방법.
  3. 제 1 항에 있어서, 상기 (d) 단계는, (d1) 상기 스크라이브 라인을 중심으로 이웃하는 반도체 칩의 범프들을 포함할 수 있는 개구부가 형성된 제 2 금속 마스크를 상기 반도체 기판 상에 정렬하는 단계와; (d2) 상기 제 2 금속 마스크 상에 도전성 페이스트를 투입하고 스크린 프린팅 방식으로 상기 개구부에 충전시키는 단계; 및 (d3) 상기 제 2 금속 마스크를 제거하고 충전된 상기 도전성 페이스트를 경화시켜 도전성 라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 웨이퍼 수준의 반도체 패키지의 제조 방법.
  4. 제 3 항에 있어서, 도전성 페이스트는 실버 페이스트인 것을 특징으로 하는 웨이퍼 수준의 반도체 패키지의 제조 방법.
  5. 제 1 항에 있어서, 상기 (e) 단계의 상기 보호층은 폴리이미드 수지로 형성된 것을 특징으로 하는 웨이퍼 수준의 반도체 패키지의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990058460A (ko) * 1997-12-30 1999-07-15 김영환 스택 칩 패키지

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970011650B1 (en) * 1994-01-10 1997-07-12 Samsung Electronics Co Ltd Fabrication method of good die of solder bump
US5543585A (en) * 1994-02-02 1996-08-06 International Business Machines Corporation Direct chip attachment (DCA) with electrically conductive adhesives
JP3519453B2 (ja) * 1994-06-20 2004-04-12 富士通株式会社 半導体装置
US5567653A (en) * 1994-09-14 1996-10-22 International Business Machines Corporation Process for aligning etch masks on an integrated circuit surface using electromagnetic energy
US6881611B1 (en) 1996-07-12 2005-04-19 Fujitsu Limited Method and mold for manufacturing semiconductor device, semiconductor device and method for mounting the device
US5903437A (en) * 1997-01-17 1999-05-11 International Business Machines Corporation High density edge mounting of chips
US5818107A (en) * 1997-01-17 1998-10-06 International Business Machines Corporation Chip stacking by edge metallization
US6230963B1 (en) 1997-01-28 2001-05-15 Eric L. Hertz Method and apparatus using colored foils for placing conductive preforms
US6641030B1 (en) 1997-02-06 2003-11-04 Speedline Technologies, Inc. Method and apparatus for placing solder balls on a substrate
US6056190A (en) * 1997-02-06 2000-05-02 Speedline Technologies, Inc. Solder ball placement apparatus
US6427903B1 (en) 1997-02-06 2002-08-06 Speedline Technologies, Inc. Solder ball placement apparatus
WO1998036451A1 (en) * 1997-02-18 1998-08-20 Edm Supplies, Inc. Method and apparatus for placing and attaching solder balls to substrates
US6119927A (en) * 1997-02-18 2000-09-19 Edm Supplies, Inc. Method and apparatus for placing and attaching solder balls to substrates
US6114221A (en) * 1998-03-16 2000-09-05 International Business Machines Corporation Method and apparatus for interconnecting multiple circuit chips
US6177722B1 (en) 1998-04-21 2001-01-23 Atmel Corporation Leadless array package
US6047463A (en) 1998-06-12 2000-04-11 Intermedics Inc. Embedded trimmable resistors
EP1110243A1 (de) 1998-07-28 2001-06-27 Infineon Technologies AG Integriertes bauelement, verbundkörper aus einem integrierten bauelement und einer leiterstruktur, chip-karte und verfahren zur herstellung des integrierten bauelementes
KR100290784B1 (ko) 1998-09-15 2001-07-12 박종섭 스택 패키지 및 그 제조방법
US6256880B1 (en) 1998-09-17 2001-07-10 Intermedics, Inc. Method for preparing side attach pad traces through buried conductive material
CN1198489C (zh) * 1999-04-09 2005-04-20 松下电器产业株式会社 高频组件的制造方法
US20020117753A1 (en) * 2001-02-23 2002-08-29 Lee Michael G. Three dimensional packaging
SG107595A1 (en) 2002-06-18 2004-12-29 Micron Technology Inc Semiconductor devices and semiconductor device components with peripherally located, castellated contacts, assembles and packages including such semiconductor devices or packages and associated methods
US6855572B2 (en) * 2002-08-28 2005-02-15 Micron Technology, Inc. Castellation wafer level packaging of integrated circuit chips
US7511379B1 (en) 2006-03-23 2009-03-31 National Semiconductor Corporation Surface mountable direct chip attach device and method including integral integrated circuit
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
SG149726A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
SG150396A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
US7767495B2 (en) * 2008-08-25 2010-08-03 Infineon Technologies Ag Method for the fabrication of semiconductor devices including attaching chips to each other with a dielectric material
US8227334B2 (en) * 2010-07-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Doping minor elements into metal bumps
US8541262B2 (en) 2010-09-02 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die edge contacts for semiconductor devices
US9140368B2 (en) 2013-03-15 2015-09-22 Mueller International, Llc Gate valve with track cleanout

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5223454A (en) * 1988-01-29 1993-06-29 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit device
US5094970A (en) * 1988-11-07 1992-03-10 Mitsubishi Denki Kabushiki Kaisha Method of making a light emitting diode array
US4984358A (en) * 1989-03-10 1991-01-15 Microelectronics And Computer Technology Corporation Method of assembling stacks of integrated circuit dies
US4930216A (en) * 1989-03-10 1990-06-05 Microelectronics And Computer Technology Corporation Process for preparing integrated circuit dies for mounting
US5136354A (en) * 1989-04-13 1992-08-04 Seiko Epson Corporation Semiconductor device wafer with interlayer insulating film covering the scribe lines
US5126286A (en) * 1990-10-05 1992-06-30 Micron Technology, Inc. Method of manufacturing edge connected semiconductor die
US5199164A (en) * 1991-03-30 1993-04-06 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor package
KR940006427Y1 (ko) * 1991-04-12 1994-09-24 윤광렬 독서용 확대경
KR940001149B1 (ko) * 1991-04-16 1994-02-14 삼성전자 주식회사 반도체 장치의 칩 본딩 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990058460A (ko) * 1997-12-30 1999-07-15 김영환 스택 칩 패키지

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