KR100874882B1 - 반도체 스택 패키지 및 그의 제조 방법 - Google Patents

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Abstract

반도체 스택 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지 및 도전성 연결부재를 포함한다. 제 1 반도체 패키지는 제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임을 둘러싸는 제 1 봉지부재를 포함한다. 제 2 반도체 패키지는 제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖고 상기 제 1 봉지부재 상에 배치된 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프레임을 둘러싸는 제 2 봉지부재를 포함한다. 도전성 연결부재는 상기 제 1 및 제 2 봉지부재들로부터 각각 노출된 상기 제 1 및 제 2 외부 접속 리드들을 전기적으로 연결시킨다. 또한, 도전성 연결부재는 도전성 연결부재에 발생된 크랙의 전진을 차단하는 크랙 차단홈을 갖는다. 따라서, 도전성 연결부재에 발생된 크랙의 전진이 크랙 차단홈에 의해 차단된다.

Description

반도체 스택 패키지 및 그의 제조 방법{STACKED SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 스택 패키지를 나타낸 사시도이다.
도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 사시도이다.
도 3은 도 1의 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이다.
도 4는 도 1의 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.
도 5 내지 도 16은 도 1에 도시된 반도체 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제 1 반도체 패키지 122 : 제 1 외부 접속 리드
210 : 제 2 반도체 패키지 222 : 제 2 외부 접속 리드
300 : 도전성 연결부재 302 : 크랙 차단홈
본 발명은 반도체 스택 패키지 및 그의 제조 방법에 관한 것으로서, 보다 구체적으로는 리드 프레임을 매개로 전기적으로 연결된 반도체 스택 패키지, 및 이러 한 반도체 스택 패키지를 제조하는 방법에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
한편, 반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 반도체 스택 패키지에 대한 연구가 활발히 진행되고 있다. 각 반도체 칩들을 전기적으로 연결시키기 위해서, 각 패키지들의 외부 접속 리드들을 솔더링 공정을 통해서 서로 전기적으로 연결시킨다.
종래에는, 외부 접속 리드들을 둘러싸는 솔더링부가 일체형이다. 이로 인하여, 패키지에 인가되는 스트레스들로 인하여 솔더링부에서 크랙이 발생되면, 이 크랙이 솔더링부를 따라 급속하게 전진하게 된다. 크랙은 솔더링부를 파손시키고, 결과적으로, 외부 접속 리드들의 전기적 연결이 차단된다. 특히, 스트레스들은 패키지의 모서리 부분에 집중되므로, 외부 접속 리드들 중 외곽에 배치된 외부 접속 리드들에 크랙이 집중적으로 발생되는 문제점이 있다.
또한, 종래의 외부 접속 리드들 모두는 대략 L자형이다. L자형의 외부 접속 리드에 솔더를 도포하게 되면, 솔더가 L자형 외부 접속 리드의 표면에서 흘러내리게 될 소지가 높다. 결과적으로, L자형 외부 접속 리드의 표면에 잔류하는 솔더의 양이 매우 적거나 심지어 솔더가 존재하지 않게 되어, 외부 접속 리드들의 전기적 연결이 차단될 소지가 높다.
본 발명은 크랙의 전진을 억제하면서 외부 접속 리드들 간의 전기적 연결에 대한 우수한 신뢰성을 갖는 반도체 스택 패키지를 제공한다.
또한, 본 발명은 상기된 반도체 스택 패키지를 제조하는 방법을 제공한다.
본 발명의 일 견지에 따른 반도체 스택 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지 및 도전성 연결부재를 포함한다. 제 1 반도체 패키지는 제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임 상에 형성된 제 1 봉지부재를 포함한다. 제 2 반도체 패키지는 제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖고 상기 제 1 봉지부재 상에 배치된 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프레임 상에 형성된 제 2 봉지부재를 포함한다. 도전성 연결부재는 상기 제 1 및 제 2 봉지부재들로부터 각각 노출된 상기 제 1 및 제 2 외부 접속 리드들을 전기적으로 연결시킨다. 또한, 도전성 연결부재는 도전성 연결부재에 발생된 크랙의 전진을 차단하는 크랙 차단홈을 갖는다.
본 발명의 일 실시예에 따르면, 상기 제 1 외부 접속 리드들의 밑면이 상기 제 1 봉지부재로부터 노출되고, 상기 크랙 차단홈은 상기 제 1 외부 접속 리드들의 밑면에 형성된 도전성 연결부재에 형성될 수 있다. 또한, 상기 크랙 차단홈은 상기 제 1 외부 접속 리드들의 길이 방향과 직교하는 방향을 따라 형성될 수 있다. 아울 러, 상기 제 1 외부 접속 리드들은 상기 크랙 차단홈을 통해서 노출되어, 상기 도전성 연결 부재가 상기 크랙 차단홈에 의해 2개의 부분들로 구분될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 1 외부 접속 리드들 중 상기 제 1 반도체 칩의 외곽에 배치된 제 1 외부 접속 리드들은 수평 방향을 따라 연장된 일자형일 수 있다. 또한, 상기 일자형 제 1 외부 접속 리드들의 상면이 상기 도전성 연결부재로 덮일 수 있다. 아울러, 상기 일자형 제 1 외부 접속 리드들에만 상기 도전성 연결부재가 형성되어, 상기 일자형 제 1 외부 접속 리드들과 인접한 상기 제 2 외부 접속 리드들은 상기 일자형 제 1 외부 접속 리드들과 전기적으로 절연될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 1 반도체 칩과 상기 제 1 외부 접속 리드들, 및 상기 제 2 반도체 칩과 상기 제 2 외부 접속 리드들은 도전성 와이어들을 매개로 전기적으로 연결될 수 있다.
본 발명의 다른 견지에 따른 반도체 스택 패키지의 제조 방법에 따르면, 제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임 상에 형성된 제 1 봉지부재를 포함하는 제 1 반도체 패키지를 마련한다. 제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖는 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프레임 상에 형성된 제 2 봉지부재를 포함하는 제 2 반도체 패키지를 제 1 반도체 패키지 상에 적층한다. 그런 다음, 상기 제 1 및 제 2 봉지부재들로부터 각각 노출된 상기 제 1 및 제 2 외부 접속 리드들을 크랙 차단홈을 갖는 도전성 연결부재로 덮어서, 상기 제 1 및 제 2 외부 접속 리드들을 전기적으로 연결시킨다.
본 발명의 일 실시예에 따르면, 상기 제 1 반도체 패키지를 마련하는 단계는 상기 제 1 반도체 칩을 상기 제 1 리드 프레임 상에 부착하는 단계, 상기 제 1 반도체 칩과 상기 제 1 외부 접속 리드들을 전기적으로 연결시키는 단계, 및 상기 제 1 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 외부 접속 리드 상에 상기 봉지부재를 형성하는 단계를 포함할 수 있다. 또한, 상기 제 1 반도체 칩과 상기 제 1 외부 접속 리드들을 제 1 도전성 와이어를 이용해서 전기적으로 연결시킬 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 2 반도체 패키지를 마련하는 단계는 상기 제 2 반도체 칩을 상기 제 2 리드 프레임 상에 부착하는 단계, 상기 제 2 반도체 칩과 상기 제 2 외부 접속 리드들을 전기적으로 연결시키는 단계, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 외부 접속 리드 상에 상기 봉지부재를 형성하는 단계를 포함할 수 있다. 또한, 상기 제 2 반도체 칩과 상기 제 2 외부 접속 리드들을 제 2 도전성 와이어를 이용해서 전기적으로 연결시킬 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 도전성 연결부재로 상기 제 1 외부 접속 리드들을 덮는 단계는 상기 도전성 연결부재를 상기 제 1 외부 접속 리드 상에 형성하는 단계, 및 상기 도전성 연결부재를 부분적으로 식각하여 상기 제 1 외부 접속 리드를 노출시키는 상기 크랙 차단홈을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 1 외부 접속 리드들 중 상기 제 1 반도체 칩의 외곽에 배치된 제 1 외부 접속 리드들을 수평 방향을 따라 일자형으로 연장시킬 수 있다. 또한, 상기 일자형 제 1 외부 접속 리드들의 상면을 상기 도전성 연결부재로 덮을 수 있다. 아울러, 상기 일자형 제 1 외부 접속 리드들에만 상기 도전성 연결부재를 형성하여, 상기 일자형 제 1 외부 접속 리드들과 인접한 상기 제 2 외부 접속 리드들을 상기 일자형 제 1 외부 접속 리드들과 전기적으로 절연시킬 수 있다. 또한, 상기 일자형 제 1 외부 접속 리드들의 단부를 부분적으로 제거하여, 상기 제 1 봉지부재로부터 상기 일자형 제 1 외부 접속 리드들과 상기 제 1 외부 접속 리드들의 돌출 길이를 일치시킬 수 있다.
본 발명의 또 다른 견지에 따른 반도체 스택 패키지는 제 1 반도체 패키지, 제 2 반도체 패키지 및 도전성 연결부재를 포함한다. 제 1 반도체 패키지는 제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 중앙 외부 접속 리드들 및 수평 방향을 따라 연장된 일자형 제 1 외곽 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 중앙 및 외곽 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임 상에 형성된 제 1 봉지부재를 포함한다. 제 2 반도체 패키지는 제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖고 상기 제 1 봉지부재 상에 배치된 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프 레임 상에 형성된 제 2 봉지부재를 포함한다. 도전성 연결부재는 상기 제 1 중앙 외부 접속 리드들과 상기 제 2 외부 접속 리드들에 형성되어 상기 제 1 중앙 외부 접속 리드들과 상기 제 2 외부 접속 리드들을 전기적으로 연결시키고, 상기 일자형 제 1 외곽 외부 접속 리드들에만 형성되어 상기 일자형 제 1 외부 접속 리드들과 인접한 상기 제 2 외부 접속 리드들은 상기 일자형 제 1 외부 접속 리드들과 전기적으로 절연시킨다.
본 발명의 또 다른 견지에 따른 반도체 스택 패키지의 제조 방법에 따르면, 제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 중앙 외부 접속 리드들 및 수평 방향을 따라 연장된 일자형 제 1 외곽 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 중앙 및 외곽 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임 상에 형성된 제 1 봉지부재를 포함하는 제 1 반도체 패키지를 마련한다. 제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖는 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프레임 상에 형성된 제 2 봉지부재를 포함하는 제 2 반도체 패키지를 제 1 반도체 패키지 상에 적층한다. 상기 제 1 중앙 외부 접속 리드들과 상기 제 2 외부 접속 리드들에 도전성 연결부재를 형성하여 상기 제 1 중앙 외부 접속 리드들과 상기 제 2 외부 접속 리드들을 전기적으로 연결시키고, 상기 일자형 제 1 외곽 외부 접속 리드들에만 상기 도전성 연결부재를 형성하여 상기 일자형 제 1 외부 접속 리드들과 인접한 상기 제 2 외부 접속 리드들은 상기 일자형 제 1 외부 접속 리드들과 전기적으로 절연시킨 다.
상기된 본 발명에 따르면, 외부 접속 리드들을 연결하는 도전성 연결부재가 크랙 차단홈을 가짐으로써, 도전성 연결부재에 발생된 크랙의 전진이 크랙 차단홈에 의해 차단된다. 따라서, 도전성 연결부재가 파손되어, 외부 접속 리드들의 전기적 연결이 차단되는 현상이 방지된다. 또한, 외곽 외부 접속 리드들이 일자형을 가짐으로써, 도전성 연결부재가 일자형 외부 접속 리드들의 표면에 충분한 두께로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 스택 패키지
도 1은 본 발명의 실시예에 따른 반도체 스택 패키지를 나타낸 사시도이고, 도 2는 도 1의 Ⅱ 부위를 확대해서 나타낸 사시도이며, 도 3은 도 1의 Ⅲ-Ⅲ' 선을 따라 절단한 단면도이고, 도 4는 도 1의 Ⅳ-Ⅳ' 선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시예에 따른 반도체 스택 패키지(100)는 제 1 반도체 패키지(110), 제 2 반도체 패키지(210) 및 도전성 연결부재(300)를 포함한다.
제 1 반도체 패키지(110)는 제 1 리드 프레임(120), 제 1 반도체 칩(130), 제 1 도전성 와이어(140) 및 제 1 봉지부재(150)를 포함한다.
제 1 리드 프레임(120)은 도전성 물질로 이루어진다. 또한, 제 1 리드 프레임(120)은 제 1 외부 접속 리드(122)들을 갖는다. 제 1 외부 접속 리드(122)들은 제 1 리드 프레임(120)의 양측에 배열된다. 제 1 외부 접속 리드(122)들은 제 1 리드 프레임(120)의 중앙부에 배열된 제 1 중앙 외부 접속 리드(124)들 및 리드 프레임(120)의 외곽에 배열된 제 1 외곽 접속 리드(126)들을 포함한다. 제 1 중앙 외부 접속 리드(124)들은 상방을 향해 구부러진 형상을 갖는다. 본 실시예에서, 제 1 중앙 외부 접속 리드(124)들은 대략 L자 형상을 갖는다. 반면에, 제 1 외곽 접속 리드(126)들은 수평 방향을 따라 연장된 일자 형상을 갖는다.
제 1 반도체 칩(130)은 제 1 리드 프레임(120)의 표면 중앙에 부착된다. 제 1 반도체 칩(130)은 제 1 리드 프레임(120) 상에 접착제(미도시)를 매개로 부착될 수 있다. 또한, 제 1 반도체 칩(130)의 표면에 복수개의 본딩 패드(미도시)들이 형성된다.
제 1 도전성 와이어(140)들이 제 1 반도체 칩(130)의 본딩 패드들과 제 1 외부 접속 리드(122)들을 일대일 방식으로 전기적으로 연결한다.
제 1 봉지부재(150)는 제 1 리드 프레임(120) 상에 형성되어, 제 1 반도체 칩(130)과 제 1 도전성 와이어(140)들을 덮는다. 제 1 외부 접속 리드(122)들이 제 1 봉지부재(150)의 측면을 통해서 노출된다. 또한, 제 1 외부 접속 리드(122)들의 밑면도 제 1 봉지부재(150)로부터 노출된다.
제 1 봉지부재(150)는 외부 충격으로부터 제 1 반도체 칩(130)과 제 1 도전성 와이어(140)들을 보호하고, 또한 제 1 반도체 칩(130)과 제 1 도전성 와이어(140)를 외부로부터 전기적으로 절연한다. 본 실시예에서, 제 1 봉지부재(150)의 예로서 에폭시 레진을 들 수 있다.
제 2 반도체 패키지(210)는 제 1 반도체 패키지(110) 상에 적층된다. 제 2 반도체 패키지(210)는 제 2 리드 프레임(220), 제 2 반도체 칩(230), 제 2 도전성 와이어(240) 및 제 2 봉지부재(250)를 포함한다. 여기서, 제 2 리드 프레임(220)을 제외하고, 제 2 반도체 패키지(210)의 제 2 리드 프레임(220), 제 2 반도체 칩(230), 제 2 도전성 와이어(240) 및 제 2 봉지부재(250)는 제 1 반도체 패키지(110)의 제 1 리드 프레임(120), 제 1 반도체 칩(130), 제 1 도전성 와이어(140) 및 제 1 봉지부재(150)와 각각 실질적으로 동일하다. 따라서, 동일한 구성요소들에 대한 반복 설명은 생략한다.
제 2 리드 프레임(220)은 제 2 외부 접속 리드(222)들을 갖는다. 제 2 외부 접속 리드(222)들은 제 2 리드 프레임(220)의 중앙부에 배열된 제 2 중앙 외부 접속 리드(224)들 및 제 2 리드 프레임(220)의 외곽에 배열된 제 2 외곽 접속 리드(226)들을 포함한다. 본 실시예에서, 제 2 중앙 외부 접속 리드(224)들과 제 2 외곽 접속 리드(226)들은 모두 대략 L자 형상인 상방을 향해 구부러진 형상을 갖는다.
도전성 연결부재(300)는 제 1 연결부재(310)와 제 2 연결부재(320)를 포함한다. 본 실시예에서, 도전성 연결부재(300)의 재질로는 솔더를 들 수 있다. 제 1 연결부재(310)는 L자 형상인 제 1 중앙 외부 접속 리드(124)들과 제 2 중앙 외부 접속 리드(224)들을 둘러싸서, 제 1 중앙 외부 접속 리드(124)들과 제 2 중앙 외부 접속 리드(224)들을 전기적으로 연결시킨다. 따라서, 적층된 제 1 반도체 칩(130)과 제 2 반도체 칩(230)은 도전성 연결부재(300)를 매개로 서로 전기적으로 연결된다.
반면에, 제 2 연결부재(320)는 일자형인 제 1 외곽 외부 접속 리드(126)들만을 둘러싼다. 또한, 제 2 연결부재(320)는 일자형인 제 1 외곽 외부 접속 리드(126)들의 상부에 인접하게 위치한 제 2 외곽 외부 접속 리드(226)들에는 형성되지 않는다. 따라서, 제 1 외곽 외부 접속 리드(126)들과 제 2 외곽 외부 접속 리드(226)들은 전기적으로 연결되지 않는다. 여기서, 제 1 반도체 패키지(110)의 제 1 외곽 외부 접속 리드(126)들은 전기적 신호를 전달하지 않는 더미 리드이므로, 제 1 외곽 외부 접속 리드(126)들은 제 2 외곽 외부 접속 리드(226)들에 전기적으로 연결할 필요는 없다. 결과적으로, 제 2 연결부재(320)는 일자형인 제 1 외곽 외부 접속 리드(126)들의 표면에 충분한 두께로 형성될 수 있다.
또한, 도전성 연결부재(300)는 크랙 차단홈(302)을 갖는다. 크랙 차단홈(302)은 도전성 연결부재(300)에 발생된 크랙이 계속 전진하는 것을 차단하는 역할을 한다. 즉, 크랙이 크랙 차단홈(302)에서 더 이상 전진하지 못하게 되어, 크랙이 도전성 연결부재(300) 전체로 전파되지 않게 된다.
본 실시예에서, 크랙 차단홈(302)은 제 1 외부 접속 리드(122)들의 밑면에 형성된 도전성 연결부재(300) 부위에 형성된다. 또한, 크랙 차단홈(302)은 제 1 외부 접속 리드(122)들의 밑면이 노출되도록 도전성 연결부재(300)에 관통 형성되어, 크랙 차단홈(302)에 의해서 도전성 연결부재(300)가 2개의 부분들로 구획된다. 그러므로, 2개의 부분들 중 어느 한 부분에서 발생된 크랙이 크랙 차단홈(302)에서 더 이상 전진하지 못하게 되어, 다른 부분으로 크랙이 전파되지 않게 된다. 여기서, 크랙은 도전성 연결부재(300)의 외측으로부터 내측 방향으로 전진하는 것이 일반적이다. 따라서, 이러한 크랙 전진을 보다 효과적으로 차단하기 위해서, 크랙 차단홈(302)은 제 1 외부 접속 리드(122)들의 길이 방향과 실질적으로 직교하는 방향을 따라 형성될 수 있다.
여기서, 크랙 차단홈(302)은 제 1 외부 접속 리드(122)들 전체에 형성될 수 있다. 또는, 크랙 차단홈(302)은 크랙이 집중적으로 발생되는 제 1 외곽 외부 접속 리드(126)들에만 형성될 수도 있다.
상기된 구조를 갖는 반도체 스택 패키지(100)는 인쇄회로기판(미도시) 상에 솔더 볼과 같은 외부 접속 단자(미도시)를 매개로 실장되어, 반도체 모듈을 형성하게 된다.
여기서, 본 실시예에서는, 하나의 반도체 패키지 내에 하나의 반도체 칩만이 구비된 것으로 예시하였으나, 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지에도 본 발명에 적용될 수 있다. 또한, 본 실시예에서는, 2개의 반도체 패키지들이 적층된 구조를 예시적으로 설명하였으나, 3개 이상의 반도체 패키지들이 적 층된 구조의 스택 패키지에도 본 발명이 적용될 수 있다.
상기와 같은 본 실시예에 따르면, 도전성 연결부재에 발생된 크랙의 전진이 크랙 차단홈에 의해 차단된다. 따라서, 도전성 연결부재가 파손되어, 외부 접속 리드들의 전기적 연결이 차단되는 현상이 방지된다. 또한, 외곽 외부 접속 리드들이 일자형을 가짐으로써, 도전성 연결부재가 일자형 외부 접속 리드들의 평평한 표면에 충분한 두께로 형성될 수 있다.
반도체 스택 패키지의 제조 방법
도 5 내지 도 16은 도 1에 도시된 반도체 스택 패키지를 제조하는 방법을 순차적으로 나타낸 단면도들이다.
먼저, 도 5 내지 도 8을 참조로 하여 제 1 반도체 패키지(110)을 제조하는 공정들을 설명한다.
도 5를 참조하면, 제 1 반도체 칩(130)을 접착제를 이용해서 제 1 리드 프레임(120)의 표면 중앙에 부착한다. 여기서, 제 1 리드 프레임(120)의 제 1 외부 접속 리드(122)들은 수평 방향을 따라 연장된 일자형이다.
도 6을 참조하면, 제 1 도전성 와이어(140)의 일단을 제 1 반도체 칩(130)의 본딩 패드에 연결하고, 제 1 도전성 와이어(140)의 타단을 제 1 외부 접속 리드(122)에 연결한다. 그러면, 제 1 반도체 칩(130)이 제 1 도전성 와이어(140)를 매개로 제 1 외부 접속 리드(122)에 전기적으로 연결된다.
도 7을 참조하면, 제 1 봉지부재(150)를 제 1 리드 프레임(120) 상에 형성하 여, 제 1 반도체 칩(130)과 제 1 도전성 와이어(140)를 제 1 봉지부재(150)로 덮는다. 여기서, 제 1 외부 접속 리드(122)의 단부와 밑면이 제 1 봉지부재(150)로부터 노출된다.
도 8을 참조하면, 제 1 중앙 외부 접속 리드(124)들을 상향으로 절곡하여, L자 형상의 제 1 중앙 외부 접속 리드(124)들을 형성한다. 여기서, 제 1 외곽 외부 접속 리드(126)들은 절곡하지 않는다. 따라서, 제 1 외곽 외부 접속 리드(126)들은 일자형상을 그대로 유지한다. 부가적으로, 제 1 외곽 외부 접속 리드(126)들이 제 1 중앙 외부 접속 리드(124)들보다 너무 돌출된다면, 제 1 외곽 외부 접속 리드(126)들의 단부를 부분적으로 제거하여, 제 1 중앙 외부 접속 리드(124)와 제 1 외곽 외부 접속 리드(126)의 돌출 길이를 일치시킬 수도 있다.
도 9 내지 도 12를 참조로 하여 제 2 반도체 패키지(210)를 제조하는 공정들을 설명한다.
도 9를 참조하면, 제 2 반도체 칩(230)을 접착제를 이용해서 제 2 리드 프레임(220)의 표면 중앙에 부착한다.
도 10을 참조하면, 제 1 도전성 와이어(240)를 이용해서 제 2 반도체 칩(230)의 본딩 패드와 제 2 외부 접속 리드(222)를 전기적으로 연결한다.
도 11을 참조하면, 제 2 봉지부재(250)를 제 2 리드 프레임(220) 상에 형성하여, 제 2 반도체 칩(230)과 제 2 도전성 와이어(240)를 제 2 봉지부재(250)로 덮는다.
도 12를 참조하면, 제 2 외부 접속 리드(222)들을 상향으로 절곡하여, L자 형상의 제 2 외부 접속 리드(222)들을 형성한다.
도 13을 참조하면, 제 2 반도체 패키지(210)를 제 1 반도체 패키지(110) 상에 적층한다. 구체적으로, 제 2 리드 프레임(220)의 밑면을 접착제를 이용해서 제 1 봉지부재(150) 상에 부착한다.
도 14를 참조하면, 솔더와 같은 도전성 연결부재(300)로 제 1 외부 접속 리드(122)들과 제 2 외부 접속 리드(222)들을 둘러싸서, 제 1 외부 접속 리드(122)들과 제 2 외부 접속 리드(222)들을 일대일 방식으로 전기적으로 연결한다. 여기서, 도전성 연결부재(300)는 일자형인 제 1 외곽 외부 접속 리드(126)들만을 둘러싼다. 반면에, 도전성 연결부재(300)는 일자형인 제 1 외곽 외부 접속 리드(126)들의 상부에 인접하게 위치한 제 2 외곽 외부 접속 리드(226)들에는 형성되지 않는다. 따라서, 제 1 외곽 외부 접속 리드(126)들과 제 2 외곽 외부 접속 리드(226)들은 전기적으로 연결되지 않는다. 결과적으로, 제 2 연결부재(320)는 일자형인 제 1 외곽 외부 접속 리드(126)들의 평평한 표면에 충분한 두께로 형성될 수 있다.
도 15를 참조하면, 도전성 연결부재(300)의 밑면을 부분적으로 제거하여, 제 1 외부 접속 리드(122)들의 밑면을 노출시키는 크랙 차단홈(302)을 형성하여, 도 1에 도시된 반도체 스택 패키지(100)를 완성한다. 본 실시예에서, 도전성 연결부재(300)는 식각 공정에 의해 제거될 수 있다.
도 16을 참조하면, 반도체 스택 패키지(100)를 인쇄회로기판(400)에 솔더 볼과 같은 외부 접속 단자들을 매개로 실장하여, 반도체 모듈을 완성한다.
상술한 바와 같이 본 발명에 의하면, 도전성 연결부재에 발생된 크랙의 전진이 크랙 차단홈에 의해 차단된다. 따라서, 도전성 연결부재가 파손되어, 외부 접속 리드들의 전기적 연결이 차단되는 현상이 방지된다.
또한, 외곽 외부 접속 리드들이 일자형을 가짐으로써, 도전성 연결부재가 일자형 외부 접속 리드들의 평평한 표면에 충분한 두께로 형성될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (22)

  1. 제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임 상에 형성된 제 1 봉지부재를 포함하는 제 1 반도체 패키지;
    제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖고 상기 제 1 봉지부재 상에 배치된 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프레임 상에 형성된 제 2 봉지부재를 포함하는 제 2 반도체 패키지; 및
    상기 제 1 및 제 2 봉지부재들로부터 각각 노출된 상기 제 1 및 제 2 외부 접속 리드들을 덮어서 전기적으로 연결시키고, 상기 제 1 외부 접속 리드들의 밑면을 노출시키는 크랙 차단홈을 갖는 도전성 연결부재를 포함하는 반도체 스택 패키지.
  2. 삭제
  3. 제 1 항에 있어서, 상기 크랙 차단홈은 상기 제 1 외부 접속 리드들의 길이 방향과 직교하는 방향을 따라 형성된 것을 특징으로 하는 반도체 스택 패키지.
  4. 제 1 항에 있어서, 상기 제 1 외부 접속 리드들은 상기 크랙 차단홈을 통해서 노출되어, 상기 도전성 연결 부재가 상기 크랙 차단홈에 의해 2개의 부분들로 구분된 것을 특징으로 하는 반도체 스택 패키지.
  5. 제 1 항에 있어서, 상기 제 1 외부 접속 리드들 중 상기 제 1 반도체 칩의 외곽에 배치된 제 1 외부 접속 리드들은 수평 방향을 따라 연장된 일자형인 것을 특징으로 하는 반도체 스택 패키지.
  6. 제 5 항에 있어서, 상기 일자형 제 1 외부 접속 리드들의 상면이 상기 도전성 연결부재로 덮힌 것을 특징으로 하는 반도체 스택 패키지.
  7. 제 5 항에 있어서, 상기 일자형 제 1 외부 접속 리드들에만 상기 도전성 연결부재가 형성되어, 상기 일자형 제 1 외부 접속 리드들과 인접한 상기 제 2 외부 접속 리드들은 상기 일자형 제 1 외부 접속 리드들과 전기적으로 절연된 것을 특징으로 하는 반도체 스택 패키지.
  8. 제 1 항에 있어서, 상기 제 1 반도체 칩과 상기 제 1 외부 접속 리드들, 및 상기 제 2 반도체 칩과 상기 제 2 외부 접속 리드들은 도전성 와이어들을 매개로 전기적으로 연결된 것을 특징으로 하는 반도체 스택 패키지.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임 상에 형성된 제 1 봉지부재를 포함하는 제 1 반도체 패키지를 마련하는 단계;
    제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖는 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프레임 상에 형성된 제 2 봉지부재를 포함하는 제 2 반도체 패키지를 상기 제 1 반도체 패키지 상에 적층하는 단계; 및
    상기 제 1 및 제 2 봉지부재들로부터 각각 노출된 상기 제 1 및 제 2 외부 접속 리드들을 크랙 차단홈을 갖는 도전성 연결부재로 덮어서, 상기 제 1 및 제 2 외부 접속 리드들을 전기적으로 연결시키는 단계를 포함하는 반도체 스택 패키지의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 제 1 반도체 패키지를 마련하는 단계는
    상기 제 1 반도체 칩을 상기 제 1 리드 프레임 상에 부착하는 단계;
    상기 제 1 반도체 칩과 상기 제 1 외부 접속 리드들을 전기적으로 연결시키는 단계; 및
    상기 제 1 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 외부 접속 리드 상에 상기 봉지부재를 형성하는 단계를 포함하는 것을 특징으로 하 는 반도체 스택 패키지의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서, 상기 제 1 반도체 칩과 상기 제 1 외부 접속 리드들을 제 1 도전성 와이어를 이용해서 전기적으로 연결시키는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 제 2 반도체 패키지를 마련하는 단계는
    상기 제 2 리드 프레임을 상기 제 1 봉지부재 상에 부착하는 단계;
    상기 제 2 반도체 칩을 상기 제 2 리드 프레임 상에 부착하는 단계;
    상기 제 2 반도체 칩과 상기 제 2 외부 접속 리드들을 전기적으로 연결시키는 단계; 및
    상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 외부 접속 리드 상에 상기 봉지부재를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서, 상기 제 2 반도체 칩과 상기 제 2 외부 접속 리드들을 제 2 도전성 와이어를 이용해서 전기적으로 연결시키는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 도전성 연결부재로 상기 제 1 외부 접속 리드들을 덮는 단계는
    상기 도전성 연결부재를 상기 제 1 외부 접속 리드 상에 형성하는 단계; 및
    상기 도전성 연결부재를 부분적으로 식각하여, 상기 제 1 외부 접속 리드를 노출시키는 상기 크랙 차단홈을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 제 1 외부 접속 리드들 중 상기 제 1 반도체 칩의 외곽에 배치된 제 1 외부 접속 리드들을 수평 방향을 따라 일자형으로 연장시키는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서, 상기 일자형 제 1 외부 접속 리드들의 상면을 상기 도전성 연결부재로 덮는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서, 상기 일자형 제 1 외부 접속 리드들에만 상기 도전성 연결부재를 형성하여, 상기 일자형 제 1 외부 접속 리드들과 인접한 상기 제 2 외부 접속 리드들을 상기 일자형 제 1 외부 접속 리드들과 전기적으로 절연시키는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서, 상기 일자형 제 1 외부 접속 리드들의 단부를 부분적으로 제거하여, 상기 제 1 봉지부재로부터 상기 일자형 제 1 외부 접속 리드들과 상 기 제 1 외부 접속 리드들의 돌출 길이를 일치시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
  19. 제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 중앙 외부 접속 리드들 및 수평 방향을 따라 연장된 일자형 제 1 외곽 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 중앙 및 외곽 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임 상에 형성된 제 1 봉지부재를 포함하는 제 1 반도체 패키지;
    제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖고 상기 제 1 봉지부재 상에 배치된 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프레임 상에 형성된 제 2 봉지부재를 포함하는 제 2 반도체 패키지; 및
    상기 제 1 중앙 외부 접속 리드들과 상기 제 2 외부 접속 리드들에 형성되어 상기 제 1 중앙 외부 접속 리드들과 상기 제 2 외부 접속 리드들을 전기적으로 연결시키고, 상기 일자형 제 1 외곽 외부 접속 리드들에만 형성되어 상기 일자형 제 1 외부 접속 리드들과 인접한 상기 제 2 외부 접속 리드들은 상기 일자형 제 1 외부 접속 리드들과 전기적으로 절연시키는 도전성 연결부재를 포함하는 반도체 스택 패키지.
  20. 제 19 항에 있어서, 상기 제 1 일자형 외부 접속 리드들의 상면이 상기 도전 성 연결부재로 덮힌 것을 특징으로 하는 반도체 스택 패키지.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 1 반도체 칩, 상기 제 1 반도체 칩과 전기적으로 연결된 제 1 중앙 외부 접속 리드들 및 수평 방향을 따라 연장된 일자형 제 1 외곽 외부 접속 리드들을 갖는 제 1 리드 프레임, 및 상기 제 1 중앙 및 외곽 외부 접속 리드들이 노출되도록 상기 제 1 반도체 칩과 상기 제 1 리드 프레임 상에 형성된 제 1 봉지부재를 포함하는 제 1 반도체 패키지를 마련하는 단계;
    제 2 반도체 칩, 상기 제 2 반도체 칩과 전기적으로 연결된 제 2 외부 접속 리드들을 갖는 제 2 리드 프레임, 및 상기 제 2 외부 접속 리드들이 노출되도록 상기 제 2 반도체 칩과 상기 제 2 리드 프레임 상에 형성된 제 2 봉지부재를 포함하는 제 2 반도체 패키지를 상기 제 1 반도체 패키지 상에 적층하는 단계; 및
    상기 제 1 중앙 외부 접속 리드들과 상기 제 2 외부 접속 리드들에 도전성 연결부재를 형성하여 상기 제 1 중앙 외부 접속 리드들과 상기 제 2 외부 접속 리드들을 전기적으로 연결시키고, 상기 일자형 제 1 외곽 외부 접속 리드들에만 상기 도전성 연결부재를 형성하여 상기 일자형 제 1 외부 접속 리드들과 인접한 상기 제 2 외부 접속 리드들은 상기 일자형 제 1 외부 접속 리드들과 전기적으로 절연시키는 단계를 포함하는 반도체 스택 패키지의 제조 방법.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 21 항에 있어서, 상기 일자형 제 1 외부 접속 리드들의 상면을 상기 도전성 연결부재로 덮는 것을 특징으로 하는 반도체 스택 패키지의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101186815B1 (ko) * 2011-10-10 2012-10-02 김영석 Ｌｅｄ 패키지
KR101168854B1 (ko) * 2011-10-10 2012-07-26 김영석 Ｌｅｄ 패키지의 제조방법
DE112015005995T5 (de) * 2015-01-20 2017-10-26 Mitsubishi Electric Corporation Leistungsmodul

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法
TWI297938B (en) * 2003-07-15 2008-06-11 Advanced Semiconductor Eng Semiconductor package
SG149726A1 (en) * 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods

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