KR101009121B1 - 삽입 기판에 접속하기 위한 중간 접촉자를 갖는마이크로일렉트로닉 장치, 및 중간 접촉자를 갖는마이크로일렉트로닉 장치를 패키징하는 방법 - Google Patents

삽입 기판에 접속하기 위한 중간 접촉자를 갖는마이크로일렉트로닉 장치, 및 중간 접촉자를 갖는마이크로일렉트로닉 장치를 패키징하는 방법 Download PDF

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Abstract

중간 접촉자를 갖는 마이크로일렉트로닉 장치와 중간 접촉자를 갖는 마이크로일렉트로닉 장치를 패키징하는 관련 방법이 개시되어 있다. 본 발명의 일 실시예에 따라서 구성된 패키징된 마이크로일렉트로닉 장치는, 상호접속 기판(420)에 부착된 마이크로일렉트로닉 다이(310)를 포함한다. 마이크로일렉트로닉 다이는 복수의 단자에 전기적으로 결합된 집적 회로를 포함한다. 각각의 단자는 개별 와이어본드(314)로 다이 상의 대응하는 제1 접촉자에 전기적으로 결합되어 있다. 다이 상의 각각의 제1 접촉자는 상호접속 기판 상의 대응하는 제2 접촉자(422)에 솔더볼(580) 등의 도전성 커플러에 의해 전기적으로 결합되어 있다.

Description

삽입 기판에 접속하기 위한 중간 접촉자를 갖는 마이크로일렉트로닉 장치, 및 중간 접촉자를 갖는 마이크로일렉트로닉 장치를 패키징하는 방법{MICROELECTRONIC DEVICES HAVING INTERMEDIATE CONTACTS FOR CONNECTION TO INTERPOSER SUBSTRATES, AND ASSOCIATED METHODS OF PACKAGING MICROELECTRONIC DEVICES WITH INTERMEDIATE CONTACTS}
다음 설명은 일반적으로 마이크로일렉트로닉 장치에 관한 것으로, 특히, 삽입 기판에 마이크로일렉트로닉 다이를 전기적으로 결합하는 방법에 관한 것이다.
종래, 다이-레벨 패키징된 마이크로일렉트로닉 장치는 마이크로일렉트로닉 다이, 삽입 기판 또는 다이에 부착된 리드 프레임 및 다이 주위에 몰드된 케이스를 일반적으로 포함한다. 결합-패드는 삽입 기판 또는 리드 프레임 위의 접촉자에 일반적으로 결합되어, 이를 통해 전압, 신호 등을 공급하는 외부 전기 접촉자로서 기능하고, 집적 회로에 송신된다. 접촉자에 더하여, 삽입 기판도 유전 물질로 지지된 도전 트레이스에 의해 접촉자에 결합된 볼-패드를 또한 포함할 수 있다. 솔더 볼은 "볼-그리드 어레이"를 한정하기 위해 일대일 대응으로 볼-패드에 부착될 수 있다. 볼-그리드 어레이를 갖는 패키징된 마이크로일렉트로닉 장치는, 리드 프레임을 사용하는 종래의 패키지보다 낮은 프로파일과 높은 핀 수를 갖는 일반적으로 더 높은 그레이드 패키지이다.
볼-그리드 어레이를 갖는 패키징된 마이크로일렉트로닉 장치를 제조하는 하나의 과정은, (a) 반도체 웨이퍼 상에 복수의 다이를 형성하고, (b) 다이를 분리하거나 단일화하기 위해 웨이퍼를 절단하고, (c) 삽입 기판에 개별 다이를 부착하고, (d) 다이 위의 본드-패드를 삽입 기판 위의 접촉자에 와이어 본딩하고, (e) 적합한 몰딩 화합물로 다이를 캡슐화하는 것을 포함한다. 상기의 방식으로 만들어진 패키징된 마이크로일렉트로닉 장치는 휴대폰, 페이저, PDA(personal digital assistants), 컴퓨터 및 다른 전자 제품에 종종 사용된다. 이들 제품에 대한 수요가 증가하면서, 인쇄 회로 기판 위의 이러한 장치들의 높이, 표면적 또는 "풋프린트"를 감소시키면서 동시에 패키징된 마이크로일렉트로닉 장치의 성능을 증가시키기 위한 계속되는 추구가 있다. 그러나, 더 높은 성능이 일반적으로 더 많은 집적 회로와 본드-패드를 요구하기 때문에 성능이 증가하면서 마이크로일렉트로닉 장치의 크기를 감소시키는 것이 더 어려워진다.
도 1은 종래 기술에 따라서 구성된 패키징된 마이크로일렉트로닉 장치(100)의 부분 절단 등각도이다. 패키징된 마이크로일렉트로닉 장치(100)는 종래의 보드온칩(BOD) 배열로 상호 접속 기판(120)에 부착된 마이크로일렉트로닉 다이(110)를 포함한다. 마이크로일렉트로닉 다이(110)는 복수의 단자(예를 들면, 본드-패드)(112)에 전기적으로 결합된 집적회로(116)를 포함한다. 각각의 단자(112)는 개별 와이어본드(114)에 의해 상호 접속 기판(120) 상의 대응하는 본드 핑거 또는 접촉자(122)에 전기적으로 결합되어 있다. 각각의 접촉자(122)는 기판(120)의 표면상 에 형성된 도전성 라인 또는 트레이스(124)에 의해 대응하는 볼패드(126)에 교대로 전기적으로 접속된다. 전기 접속이 이루어진 후, 마이크로일렉트로닉 다이(110)는 보호를 위해 적합한 몰드 화합물(140)로 피복될 수 있다. 솔더 볼(비도시)은 볼패드(126)에 일대일 대응으로 부착되어, PCB(printed circuit board), PWA(printed wiring assembly) 및/또는 다른 전자 인터페이스(비도시)에 패키징된 마이크로일렉트로닉 장치(100)를 부착하기 위해 볼-그리드 어레이를 형성할 수 있다.
마이크로일렉트로닉 다이(110)의 성능이 증가하면서, 단자(112)의 수도 또한 증가한다. 다이(110)를 더 작게 만들기 위해 이것을 트렌드와 결합함으로써 다이(110) 상에 매우 미세한 피치 어레이의 단자(112)를 형성한다. 단자(112)를 수용하기 위해 충분한 접촉자(122)와 트레이스(124)를 설치하여 상호 접속 기판(112)의 표면이 다이(110) 근처에서 매우 밀집되게 된다. 몇가지 점에서, 기판(120)의 표면은 밀집하게 되므로 임의의 부가적인 접촉자나 트레이스를 추가하는 것이 더 이상 가능해지지 않는다. 이 제한은 특히, 다이(110)의 성능이 증가하면, 마이크로일렉트로닉 장치(100)를 더 축소시키는 능력을 한정한다.
도 2는 종래 기술에 따라서 구성된 다른 패키징된 마이크로일렉트로닉 장치(200)의 부분 절단 등각도이다. 패키징된 마이크로일렉트로닉 장치(200)는 종래의 칩온보드(COB: chip-on-board) 배열로 상호 접속 기판(220)에 결합된 마이크로일렉트로닉 다이(210)를 포함한다. 마이크로일렉트로닉 다이(210)는 복수의 제1 단자(212a)와 복수의 제2 단자(212b)에 전기적으로 결합된 집적회로(216)를 포함한다. 도시된 것같이, 제1 단자(212a)는 다이(210)의 일측을 따라서 배열되고, 제2 단자(212b)는 다이(210)의 타측을 따라서 배열된다. 각각의 단자(212)는 개별 와이어본드(214)에 의해 상호 접속 기판(220) 상의 대응하는 접촉자(222)에 전기적으로 결합되어 있다. 각각의 접촉자(222)는 도전성 라인(224)에 의해, 대응하는 볼패드(226)에 교대로 전기적으로 접속된다. 도 2에 도시된 종래의 COB 배열에서, 볼패드(226)는 상호 접속 기판(220)의 후면 위에 위치되고, 각 도전성 라인(224)의 일부는 기판(220)을 통해 연장되어 대응하는 볼패드(226)에 도달한다. 모든 전기 접속이 이루어진 후, 마이크로일렉트로닉(210)은 적합한 몰드 화합물(240)에 넣어진다.
도 1을 참조하여 상기 논의된 많은 밀집 문제가 또한 도 2에 도시된 패키징된 마이크로일렉트로닉 장치(200)에도 적용된다. 예를 들면, 마이크로일렉트로닉 다이(210)의 성능이 증가하면서, 단자(212) 및 다른 소자의 수도 증가한다. 그 결과, 패키징된 장치(200)의 전체 크기를 감소시키는 공통 방법은 상호 접속 기판(220)의 크기를 감소시키는 것이다. 상호 접속 기판(220)이 더 작아지면서, 그러나, 수용 영역이 감소하기 때문에, 접촉자(222)들을 더 작게 그리고 더 많이 압축되는 것이 필요하다. 이것은 와이어 본드(214)를 접촉자(222)에 부착하는 것을 점점 어렵게 하고, 따라서 전체 패키지를 더욱 축소시키는 능력을 제한하는 경향이 있다.
A. 개요
다음 설명은 중간 접촉자를 갖는 마이크로일렉트로닉 장치 및/또는 상호접속 기판의 몇몇 실시예들을 나타낸다. 다음 설명은 또한 중간 접촉자를 갖는 마이크로일렉트로닉 장치를 패키징하는 방법들의 몇몇 실시예들을 서술한다. 본 발명의 일 구성은 제1 면, 상기 제1 면에 대향하여 위치되는 제2 면, 적어도 상기 제1 및 제2 면 사이에 부분적으로 위치된 집적 회로를 갖는 마이크로일렉트로닉 장치에 관한 것이다. 마이크로일렉트로닉 장치는 복수의 단자, 복수의 제1 접촉자 및 복수의 제2 접촉자를 더 포함한다. 단자는 마이크로일렉트로닉 장치의 제1 면 위에 위치되고 상기 집적 회로에 전기적으로 결합된다. 제1 접촉자는 제1 면 위에서 단자의 일측까지 위치되고, 제2 접촉자는 제1 면 위에서 단자의 타측까지 위치된다. 각각의 단자는 예를 들면 대응하는 와이어 본드에 의해 대응하는 접촉자에 전기적으로 결합된다. 일 실시예에서, 마이크로일렉트로닉 장치는 제1 면에 부착되어, 제1 및 제2 접촉자를 보유하는 절연층을 더 포함한다.
본 발명의 다른 구성은 마이크로일렉트로닉 다이에 의해 지지되는 복수의 제1 접촉자와 상호 접속 기판에 의해 지지되는 복수의 제2 접촉자를 포함하는 패키징된 마이크로일렉트로닉 장치에 관한 것이다. 마이크로일렉트로닉 다이는 집적 회로에 전기적으로 결합된 복수의 단자를 포함한다. 복수의 와이어 본드는 각각의 단자를 다이 위의 제1 접촉자 중 대응하는 것에 개별적으로 결합한다. 일 실시예에서, 다이 위의 각각의 제1 접촉자는 상호 접속 기판 위의 대응하는 제2 접촉자를 향한다. 이 실시예에서, 다이를 상호 접속 기판에 전기적으로 연결하기 위해, 각 쌍의 인접하는 접촉자들 사이에서 도전 커플러가 연장될 수 있다.
본 발명의 또 다른 구성은 패키징된 마이크로일렉트로닉 장치를 제조하는 방법에 관한 것이다. 이 방법은, 집적 회로에 전기적으로 결합된 복수의 단자를 갖는 마이크로일렉트로닉 다이를 제공하는 것을 포함한다. 이 방법은 단자에 인접한 복수의 제1 접촉자를 형성하는 것과, 각각의 제1 접촉자를 대응하는 단자에 전기적으로 결합하는 것을 포함한다. 일 실시예에서, 단자에 인접한 복수의 제1 접촉자를 형성하는 것은 다이에 라미네이트된 절연층 위에 제1 접촉자를 형성하는 것을 포함할 수 있다. 다른 실시예에서, 각각의 제1 접촉자를 단자 중 하나에 전기적으로 결합하는 것은, 각각의 제1 접촉자로부터의 와이어 본드를 대응하는 단자에 부착하는 것을 포함할 수 있다. 이 방법은 상호 접속 기판 위에 복수의 제2 접촉자를 형성하는 것과, 기판 위의 제2 접촉자가 마이크로일렉트로닉 다이 위의 제1 접촉자를 향하도록 상호 접속 기판을 놓는 것을 포함한다. 그러면 이 방법은 다이 위의 각각의 제1 접촉자를 상호 접속 기판 위의 대응하는 제2 접촉자에 전기적으로 결합하는 것을 포함한다. 일 실시예에서, 제1 접촉자를 제2 접촉자에 전기적으로 결합하는 것은 대향하는 컨택트 사이에 솔더 볼 또는 범프를 형성하는 것을 포함한다.
도 1은 종래 기술에 따라서 구성된 패키징된 마이크로일렉트로닉 장치의 부분 절단 등각도이다.
도 2는 종래 기술에 따라서 구성된 다른 패키징된 마이크로일렉트로닉 장치의 부분 절단 등각도이다.
도 3은 본 발명의 실시예에 따라서 구성된 마이크로일렉트로닉 장치의 등각도이다.
도 4는 본 발명의 실시예에 따라서 구성된 상호 접속 기판의 등각도이다.
도 5는 본 발명의 실시예에 따라서 구성된 패키징된 마이크로일렉트로닉 장치의 단면도이다.
도 6은 본 발명의 실시예에 따라서 구성된 마이크로일렉트로닉 장치의 등각도이다.
도 7은 본 발명의 다른 실시예에 따라서 구성된 상호 접속 기판의 등각도이다.
도 8은 본 발명의 다른 실시예에 따라서 구성된 패키징된 마이크로일렉트로닉 장치의 단면도이다.
이러한 실시예들의 완전한 이해를 제공하기 위해, 본 발명의 몇몇 실시예의 특정 상세를 도 3-8을 참조하여 아래에 설명한다. 그러나, 다양한 실시예들의 설명을 불필요하게 애매하게 하는 것을 피하기 위해, 마이크로일렉트로닉 장치 및 상호 접속 기판과 주로 관련된 주지의 구조를 설명하는 다른 상세를 다음의 설명에서는 설명하지 않는다. 본 기술에서 통상의 지식을 가진 자는, 본 발명이 이하 설명된 것에 추가하여 다른 실시예들을 가질 수 있는 것으로 이해한다. 이들 실시예들중 일부는 도 3-8을 참조하여 아래에 도시되거나 설명된 요소 또는 특징 중 하나 이상이 부족할 수 있다. 또한, 이들 실시예들중 다른 것은 아래에 도시되지 않거나 설명되지 않은 부가적인 구성 요소 또는 특징을 포함할 수 있다.
용어 "마이크로피쳐 워크 피스"는, 그 위에 및/또는 거기에 마이크로일렉트 로닉 장치, 마이크로미캐니컬 장치, 데이터 저장 요소, 광학 및 다른 특징물이 제조되는 기판을 포함하는 것으로 전체 사용된다. 예를 들면, 마이크로피쳐 워크피스는 반도체 웨이퍼, 글래스 기판, 유전 기판 또는 많은 다른 유형의 기판일 수 있다. 이러한 마이크로피쳐 워크피스 상의 많은 특징물은 1㎛ 이하의 임계 치수를 가지고, 많은 응용물에서 더 작은 특징물의 임계 치수는 0.25㎛ 이하 또는 0.1㎛ 이하이다.
문맥이 허용하는 곳에서, 단일 또는 복수의 용어가 각각 복수의 또는 단수의 용어를 포함할 수 있다. 또한, 단어 "또는"이 적어도 2개의 아이템의 리스트를 참조하여 다른 아이템을 제외하고 단일 아이템만을 의미하도록 제한되어 표현되지 않으면, 리스트에서 "또는"의 사용은, (a) 리스트내의 임의의 단일 아이템, (b) 리스트내의 모든 아이템, (c) 리스트내의 아이템들의 임의의 조합을 포함하는 것으로 해석된다. 또한, 용어 "포함하는"은 전체에 걸쳐 동일한 특징물의 임의의 많은 수 및/또는 다른 특징물 및 구성 요소의 유형이 불가능하게 되지 않도록 적어도 언급된 특징물을 포함하는 것을 의미한다.
B. 중앙에 배열된 단자를 갖는 마이크로일렉트로닉 장치에 대한 중간 접촉자의 실시예
도 3은 본 발명의 실시예에 따라서 구성된 복수의 중간 접촉자(313a-1)를 갖는 마이크로일렉트로닉 장치(302)의 등각도이다. 이 실시예에서, 마이크로일렉트로닉 장치(302)는 집적 회로(316)에 전기적으로 결합된 복수의 중앙 배열된 단자(예 를 들면, 본드-패드)(312a-1)을 갖는 마이크로일렉트로닉 다이(310)를 포함한다. 마이크로일렉트로닉 다이(310)는 메모리 장치, 처리 장치, 라우팅 장치, 이미저 또는 본 기술에서 알려진 다른 유형의 마이크로일렉트로닉 장치일 수 있다. 중간 접촉자(313)는 단자(312)의 일 측에 위치된 복수의 제1 접촉자(313a-f) 및 단자(312)의 타 측에 위치된 복수의 제2 접촉자(313g-l)로 분할된다. 각각의 접촉자(313)는 개별 와이어-본드(314)에 의해, 대응하는 단자(312)에 전기적으로 결합된다.
도시된 실시예에서, 제1 접촉자(313a-f)는 단자(312)의 일측 위의 다이(310)에 적층된 제1 절연층부(352a) 상에 보유되고, 제2 접촉자(313g-l)는 단자(312)의 타측 위의 다이(310)에 적층된 제2 절연층부(352b) 상에 보유된다. 이 실시예에서, 절연층부(352)는 다이(310)의 표면에 부착된 중간 기판을 표현할 수 있다. 절연층부(352)는 BT 수지, FR4, 폴리이미드 플렉스 및/또는 본 기술에서 알려진 다른 적합한 유전 물질로 제조될 수 있다. 절연층부(352)는 접촉자(313)를 다이(310)로부터 전기적으로 절연시켜서, 본 기술에서 알려진 종래의 도금, 패터닝 및 에칭방법을 사용하여 접촉자(313)를 형성하기에 적합한 표면을 제공할 수 있다. 그러나, 다른 실시예에서, 절연층부(352)는 생략될 수 있고, 접촉자(313)는 본 기술에서 알려진 적합한 방법을 사용하여 마이크로일렉트로닉 다이(310) 위의 표면 위에 직접 형성될 수 있다. 이러한 방법은 예를 들면 웨이퍼 제조 레벨에서 리디스트리뷰션층을 형성하는 방법과 적어도 일반적으로 유사한 방법을 포함할 수 있다.
도 4는 본 발명의 실시예에 따라서 구성된 복수의 중간 접촉자(422a-1)를 갖는 상호 접속 기판(420)의 등각도이다. 상호 접속 기판(420)은 제2 면(462)에 대향 하는 제1 면(461)을 갖는 비도전성 물질(460)(예를 들면, FR4, BT 수지, 폴리이미드 플렉스 또는 본 기술에서 알려진 다른 적합한 물질)의 일부로부터 제조될 수 있다. 접촉자(422)는 적합한, 본 기술에서 알려진 도금, 패터닝 및 에치 기술(및/또는 다른 기술)을 사용하여 제1 면(461) 위에 형성될 수 있다.
본 실시예의 일 구성에서, 중간 접촉자(422)는 복수의 제3 접촉자(422a-f) 및 복수의 제4 접촉자(422g-l)로 나누어진다. 각각의 접촉자(422)는 도전성 라인(424)에 의해 대응하는 볼패드(426)에 전기적으로 결합된다. 볼패드(426)는 제2 면(462)에 위치되고, 따라서 도전성 라인(424)은 관통-비아, 본드-핑거, 도전 트레이스 및/또는 비도전성 물질 위에, 걸쳐서 또는 통해 전기 접속을 만들기에 적합한 다른 구성 요소의 일부를 포함한다. 본 실시예의 다른 구성에서, 복수의 제3 접촉자(422a-f)는 도 3의 제1 접촉자(313a-f)의 미러 이미지로 제1 면(461)의 일측에 배열되고, 복수의 제4 접촉자(422g-l)는 도 3의 제2 접촉자(313g-l)의 미러 이미지로 제1 면(461)의 타측에 배열된다. 아래에 더 상세하게 설명된 것같이, 이 특별한 구성은 복수의 제1 접촉자(313a-f)를 복수의 제3 접촉자(422a-f)에 일대일 대응으로 전기적으로 결합하는 것과 복수의 제2 접촉자(313g-l)를 복수의 제4 접촉자(422g-l)에 일대일 대응으로 전기적으로 결합하는 것을 용이하게 한다.
C. 중앙에 배열된 단자를 갖는 패키징된 마이크로일렉트로닉 장치의 실시예
도 5는 본 발명의 실시예에 따라서 구성된 패키징된 마이크로일렉트로닉 장치(500)의 측 단면도이다. 이 도면에서, 상호 접속 기판(420)은 도 4의 방향에 대 해 반전되므로 상호 접속 기판 상의 개별 접촉자(422)는 적어도 마이크로일렉트로닉 장치(302) 상의 대응하는 접촉자(313)에 적어도 근사적으로 정렬된다. 도전 커플러(580)(예를 들면, 솔더 볼 또는 범프)가 각각의 접촉자(313)를 인접한 접촉자(422)에 부착하기 위해 리플로우될 수 있다. 도전 커플러(580)는 도시된 방법으로 접촉자들을 함께 전기적으로 연결하기 위해 골드-투-골드(gold-to-gold) 솔더 및/또는 본 기술에서 알려진 유동 물질을 포함할 수 있다. 각각의 접촉자(313)가 대응하는 접촉자(422)에 전기적으로 연결되면, 마이크로일렉트로닉 장치(302)와 상호 접속 기판(420) 사이의 공간은, 마이크로일렉트로닉 장치(302)를 상호 접속 기판(420)에 결합하는 적합한 몰드 혼합물(570)(예를 들면, 에폭시 또는 본 기술에서 알려진 다른 유동 절연 물질)로 채워질 수 있다.
도 5에 나타낸 것같이, 복수의 솔더 볼(582)은, 관련되는 PCB, PWA, 및/또는 다른 유형의 전기 장치 또는 어셈블리에 패키징된 마이크로일렉트로닉 장치(500)를 부착하기에 적합한 볼그리드 어레이를 형성하기 위해, 상호 접속 기판(420)의 제2 면(462) 위의 볼 패드(426)에 적합하게 부착될 수 있다.
도 5를 참조하여 상기 설명된 패키징된 마이크로일렉트로닉 장치 실시예의 특징중 하나는 다이(310) 위의 비교적 큰 영역에 걸쳐서 접촉자(313)가 분포되어 있는 것이다. 이 특징의 장점중 하나는, 접촉자(422)가 제1 기판(461) 위에 놓여지는 것을 가능하게 함으로써 상호 접속 기판(420)의 제2 면(462)에 밀집되는 것을 감소시키는 것이다. 제2 면(462)에 밀집되는 것을 감소시키는 것은 장치 패키지(500)의 전체 크기를 줄이는 것을 더 쉽게 만들 수 있다. 이 특징의 또 다른 장 점은, 상호 접속 기판(420) 상의 다이 단자(312)와 접촉자 사이에 와이어 본딩을 할 필요를 제거하는 것이다.
D. 주변에 배열된 단자를 갖는 마이크로일렉트로닉 장치에 대한 중간 접촉자의 실시예
도 6은 본 발명의 다른 실시예에 따라서 구성된 마이크로일렉트로닉 장치(602)의 등각도이다. 마이크로일렉트로닉 장치(602)의 많은 특징이, 도 3을 참조하여 상기 서술된 마이크로일렉트로닉 장치(302)의 대응하는 특징과 구조와 기능에서 적어도 일반적으로 유사하다. 예를 들면, 마이크로일렉트로닉 장치(602)는 복수의 단자(예를 들면, 본드 패드)(612a-x)에 전기적으로 결합된 집적 회로(616)를 갖는 마이크로일렉트로닉 다이(610)를 포함한다. 그러나, 도시된 실시예에서, 단자(612a-x)는 마이크로일렉트로닉 다이(610)의 일측 위에 위치된 복수의 제1 단자(612a-l)과, 마이크로일렉트로닉 다이(610)의 타측 위에 위치된 복수의 제2 단자(612m-x)로 분리된다. 이러한 구성의 단자는 COB 구성으로 상호 접속 기판에 부착된 마이크로일렉트로닉 다이에서 일반적으로 발견되는 것이다.
마이크로일렉트로닉 장치(602)는 복수의 제1 단자(612a-l) 및 복수의 제2 단자(612m-x) 사이에 위치되는 복수의 제1 접촉자(613a-l) 및 복수의 제2 접촉자(613m-x)를 더 포함한다. 도시된 실시예에서, 복수의 제1 접촉자(613a-l)는 제1 절연층부(652a)에 의해 보유되고, 복수의 제2 접촉자(613m-x)는 제2 절연층부(652b)에 의해 보유된다. 절연층부(652)는 다이(610)의 표면에 적층되거나 또는 그렇지 않으면 부착될 수 있고, FR4, BT 수지, 폴리이미드 플렉스 및/또는 본 기술에서 알려진 다른 적합한 유전 물질을 포함할 수 있다. 각각의 제1 단자(612a-l)는 개별 와이어본드(614a-l)에 의해 제1 접촉자(613a-l)의 대응하는 것에 전기적으로 결합된다. 유사하게, 각각의 제2 단자(612m-x)는 개별 와이어본드(614m-x)에 의해 제2 접촉자(613m-x)의 대응하는 것에 전기적으로 결합된다.
도 7은 본 발명의 다른 실시예에 따라서 구성된 상호 접속 기판(720)의 등각도이다. 상호 접속 기판(720)의 많은 특징이, 도 4를 참조하여 상기 서술된 상호접속 기판(420)에 대해 구조 및 기능에서 적어도 일반적으로 유사하다. 예를 들면, 상호 접속 기판(720)은 제2 면(762)에 대향하는 제1 면(761)을 갖는 비도전성 물질(760)을 포함한다. 또한, 상호 접속 기판(720)은 비도전성 물질(760) 상의 제1 면(761) 위에 형성된 복수의 제3 접촉자(722a-l) 및 복수의 제4 접촉자(722m-x)를 포함한다. 도시된 실시예에서, 제3 접촉자(722a-l)는 도 6의 다이(610)위의 제1 접촉자(613a-l)의 패턴을 적어도 근사적으로 미러하는 패턴으로 배열되어 있다. 유사하게, 제4 접촉자(722m-x)는 다이(610)위의 제2 접촉자(613m-x)의 패턴을 적어도 근사적으로 미러하는 패턴으로 배열되어 있다. 각각의 제 3 및 제4 접촉자(722)는 비도전성 물질(760)을 통해 적어도 부분적으로 연장되는 개별 도전성 라인(724)에 의해 대응하는 볼패드(726)에 전기적으로 결합된다.
C. 주변에 배열된 단자를 갖는 패키징된 마이크로일렉트로닉 장치의 실시예
도 8은 본 발명의 다른 실시예에 따라서 구성된 패키징된 마이크로일렉트로 닉 장치(800)의 측단면도이다. 본 실시예에서, 기판(720)위의 각각의 제3 접촉자(722a-l)가 다이(610) 위의 대응하는 제1 접촉자(613a-l)를 대면하고, 기판(720)위의 각각의 제4 접촉자(722m-x)가 다이(610) 위의 대응하는 제2 접촉자(613m-x)를 대면하도록 상호 접속 기판(720)이 반전된다. 상호 접속 기판(720)과 마이크로일렉트로닉 장치(602)가 이 위치에 있을 때, 인접하는 접촉자들 사이에 위치된 도전 커플러(예를 들면, 솔더 범프)(880)가 서로 전기적으로 연결되도록 리플로우될 수 있다. 도전 커플러(880)가 리플로우된 후, 접속 기판(720)과 마이크로일렉트로닉 장치(602) 사이의 공간은 몰드 혼합물, 에폭시, 접착물 및/또는 부품 들을 서로 결합시키거나 및/또는 전기적 상호 접속을 보호하기 위한 다른 물질로 적합하게 채워질 수 있다.
도 8을 참조하여 상기 서술된 패키징된 마이크로일렉트로닉 장치 실시예의 하나의 특징은, 대응하는 단자(612)의 보드내의 다이(610) 위의 비교적 큰 영역에 걸쳐서 접촉자(613)가 분포되어 있는 것이다. 이 특징의 하나의 장점은, 접촉자(722)가 제1 면(761) 위에 놓여지는 것을 가능하게 하기 때문에 상호 접속 기판(720)의 제2 면(762) 위의 혼잡을 감소시키는 것이다. 이 특징의 다른 장점은 종래의 COB 패키지 상에서 발견되는 것같이, 상호 접속 기판(720) 위에 패드를 접합하기 위해 단자(612)로부터 연장하는 주변 와이어-본드의 필요를 제거하는 것이다. 이들 와이어-본드를 제거하는 것은 장치 패키지(800)의 전체 크기를 감소시키는 것을 더 용이하게 할 수 있다.
상기로부터, 도시를 위해 본 발명의 특정 실시예를 서술하는 것으로 하였지 만, 본 발명의 진의와 범위를 벗어나지 않는 한 각종 수정이 행해질 수 있는 것으로 사료된다. 따라서, 본 발명은 첨부된 청구범위에 의해서만 한정된다.

Claims (54)

  1. 마이크로일렉트로닉 다이로서,
    제1 면;
    상기 제1 면과 반대에 위치한 제2 면; 및
    적어도 부분적으로 상기 제1 및 제2 면 사이에 위치한 집적 회로; 및
    상기 제1 면에 위치하고 상기 집적 회로에 전기적으로 연결된 복수의 단자로서, 상기 복수의 단자는 복수의 제1 단자와 복수의 제2 단자를 포함하고, 상기 복수의 제1 단자는 상기 제1 면의 일측을 따라서 정렬되고, 상기 복수의 제2 단자는 상기 제1 면의 타측을 따라서 정렬되는, 복수의 단자를 포함하는, 마이크로일렉트로닉 다이;
    상기 다이의 상기 제1 면에 의해 지지되고 상기 단자에 인접하게 위치한 복수의 접촉자로서, 상기 복수의 접촉자는 상기 복수의 제1 단자와 상기 복수의 제2 단자 사이에 위치되는, 복수의 접촉자;
    복수의 와이어 본드로서, 상기 복수의 와이어 본드 각각은 상기 접촉자 중 하나를 대응 단자에 전기적으로 연결하는, 복수의 와이어 본드; 및
    복수의 도전성 커플러로서, 상기 도전성 커플러의 각각은 대응 접촉자에 부착되는, 복수의 도전성 커플러를 포함하는, 마이크로일렉트로닉 장치.
  2. 청구항 1에 있어서,
    상기 복수의 접촉자는 복수의 제1 접촉자 및 복수의 제2 접촉자를 포함하고, 상기 복수의 제1 접촉자는 상기 다이의 제1 표면에 의해 지지되고 상기 복수의 제1 단자에 근접하게 위치되며, 상기 복수의 제2 접촉자는 상기 다이의 제1 표면에 의해 지지되고 상기 복수의 제2 단자에 근접하게 위치되며, 상기 복수의 와이어 본드는 복수의 제1 와이어 본드 및 복수의 제2 와이어 본드를 포함하고, 개별 제1 와이어 본드는 개별 제1 단자로부터 개별 제1 접촉자를 향해 제1 방향으로 내측으로 연장되고, 개별 제2 와이어 본드는 개별 제2 단자로부터 개별 제2 접촉자를 향해 상기 제1 방향과 반대인, 제2 방향으로 내측으로 연장되는, 마이크로일렉트로닉 장치.
  3. 청구항 1에 있어서,
    상기 다이의 상기 제1 면에 부착된 절연층을 더 포함하고, 상기 절연층은 상기 복수의 접촉자를 보유하는, 마이크로일렉트로닉 장치.
  4. 청구항 1에 있어서,
    상기 복수의 접촉자는 복수의 제1 접촉자 및 복수의 제2 접촉자를 포함하고, 상기 복수의 와이어 본드는 복수의 제1 와이어 본드 및 복수의 제2 와이어 본드를 포함하고, 상기 복수의 도전성 커플러는 복수의 제1 도전성 커플러 및 복수의 제2 도전성 커플러를 포함하고, 상기 마이크로일렉트로닉 장치는,
    상기 복수의 제1 단자의 일 측상의 상기 다이의 제1 면에 적층되어, 상기 복수의 제1 접촉자를 보유하는 제1 절연층부;
    상기 단자의 타 측상의 다이의 제1 면에 적층되어 상기 복수의 제2 접촉자를 보유하는 된 제2 절연층부를 더 포함하고,
    상기 제1 와이어 본드의 각각은 상기 제1 접촉자 중 하나를 대응 제1 단자에 전기적으로 연결하고, 상기 제2 와이어 본드의 각각은 상기 제2 접촉자 중 하나를 대응 제2 단자에 전기적으로 연결하며,
    상기 제1 도전성 커플러 각각은 대응 제1 접촉자에 부착되고, 상기 제2 도전성 커플러 각각은 대응 제2 접촉자에 부착되는, 마이크로일렉트로닉 장치.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 복수의 제1 단자와 상기 복수의 제2 단자 사이에서 다이의 제1 면에 부착된 절연층부를 포함하고, 상기 절연층부는 복수의 접촉자를 보유하는, 마이크로일렉트로닉 장치.
  7. 마이크로일렉트로닉 다이로서,
    제1 면;
    상기 제1 면과 반대에 위치한 제2 면;
    적어도 부분적으로 상기 제1 및 제2 면 사이에 위치한 집적 회로; 및
    상기 제1 면에 위치하고 상기 집적 회로에 전기적으로 연결된 복수의 단자로서, 상기 복수의 단자는 복수의 제1 단자와 복수의 제2 단자를 포함하고, 상기 복수의 제1 단자는 상기 다이의 상기 제1 면의 일측을 따라서 위치되고, 상기 복수의 제2 단자는 상기 다이의 상기 제1 면의 타측을 따라서 위치되는, 복수의 단자를 포함하는, 마이크로일렉트로닉 다이;
    상기 마이크로일렉트로닉 다이의 상기 제1 면에 부착된 중간 기판으로서,
    상기 복수의 제1 단자와 상기 복수의 제2 단자 사이에 위치하는 복수의 접촉자로서, 상기 접촉자 각각은 대응 단자에 전기적으로 연결되는, 복수의 접촉자; 및
    복수의 솔더 볼로서, 상기 솔더 볼의 각각은 대응 접촉자 상에 위치하는, 복수의 솔더 볼을 포함하는, 중간 기판을 포함하는, 마이크로일렉트로닉 장치.
  8. 청구항 7에 있어서,
    복수의 와이어 본드를 더 포함하고, 상기 중간 기판 상의 각각의 접촉자는 상기 와이어 본드 중 하나를 대응 단자에 전기적으로 결합되는, 마이크로일렉트로닉 장치.
  9. 청구항 7에 있어서,
    상기 복수의 접촉자는 상기 제1 단자의 일측에 위치하는 복수의 제1 접촉자와 상기 제2 단자의 반대 측에 위치하는 복수의 제2 접촉자를 포함하는, 마이크로일렉트로닉 장치.
  10. 청구항 7에 있어서,
    상기 복수의 접촉자는 상기 제1 단자의 일측에 위치하는 복수의 제1 접촉자와 상기 제2 단자의 반대 측에 위치하는 복수의 제2 접촉자를 포함하고, 상기 복수의 솔더 볼은 복수의 제1 솔더 볼 및 복수의 제2 솔더볼을 포함하고, 상기 제1 솔더 볼의 각각은 대응 제1 접촉자 상에 위치하고 상기 제2 솔더 볼의 각각은 대응 제2 접촉자 상에 위치하며, 상기 마이크로일렉트로닉 장치는,
    각각의 제1 접촉자를 대응 제1 단자에 전기적으로 결합하는 복수의 제1 와이어 본드;및
    각각의 제2 접촉자를 대응 제2 단자에 전기적으로 결합하는 복수의 제2 와이어 본드를 더 포함하는, 마이크로일렉트로닉 장치.
  11. 삭제
  12. 청구항 7에 있어서,
    각각의 제1 단자를 상기 접촉자 중 대응하는 것에 전기적으로 결합하는 복수의 제1 와이어 본드;및
    각각의 제2 단자를 상기 접촉자 중 대응하는 것에 전기적으로 결합하는 복수의 제2 와이어 본드를 포함하는, 마이크로일렉트로닉 장치.
  13. 제1 면과, 상기 제1 면에 대향하여 위치된 제2 면과, 적어도 부분적으로 상기 제1 및 제2 면 사이에 위치하는 집적 회로, 상기 제1 면 위에 위치되고 상기 집적 회로에 전기적으로 결합된 복수의 제1 단자, 및 상기 제1 면 위에 위치되고 상기 집적 회로에 전기적으로 결합되고 상기 복수의 제1 단자로부터 떨어져서 위치하는 복수의 제2 단자를 포함하는 마이크로일렉트로닉 다이;
    상기 제1 면에 의해 지지되고, 상기 복수의 제1 단자와 상기 복수의 제2 단자 사이에 위치하는 복수의 제1 접촉자;
    상기 제1 면에 의해 지지되고, 상기 복수의 제1 단자와 상기 복수의 제2 단자 사이에 위치하는 복수의 제2 접촉자;
    각각의 제1 단자를 대응 제1 접촉자에 전기적으로 결합하는 복수의 제1 와이어 본드;및
    각각의 제2 단자를 대응 제2 접촉자에 전기적으로 결합하는 복수의 제2 와이어 본드를 포함하는, 마이크로일렉트로닉 장치.
  14. 청구항 13에 있어서,
    상기 제1 및 제2 단자로부터 떨어진 제1 면에 부착된 절연층을 더 포함하고, 상기 제1 접촉자의 적어도 일부가 상기 절연층에 의해 보유되는, 마이크로일렉트로닉 장치.
  15. 청구항 13에 있어서,
    상기 제1 및 제2 접촉자 각각은 솔더 물질에 부착되도록 구성된 금속 도금을 포함하고,
    상기 마이크로일렉트로닉 장치는,
    상기 제1 면에 적층된 제1 절연층부;및
    상기 제1 면에 적층된 제2 절연층부를 포함하고,
    상기 제1 절연층부는 상기 복수의 제1 접촉자를 보유하고, 상기 제2 절연층부는 상기 복수의 제2 접촉자를 보유하는, 마이크로일렉트로닉 장치.
  16. 청구항 13에 있어서, 복수의 제1 단자가 상기 마이크로일렉트로닉 다이의 일 에지에 근접하여 정렬되어 있고, 복수의 제2 단자가 상기 마이크로일렉트로닉 다이의 대향 에지에 근접하여 정렬되어 있는, 마이크로일렉트로닉 장치.
  17. 집적 회로에 전기적으로 연결된 복수의 제1 단자와 상기 집적 회로에 전기적으로 연결되고 상기 제1 단자와는 간격을 두고 떨어져 있는 복수의 제2 단자를 구비하는 마이크로일렉트로닉 다이;
    상기 마이크로일렉트로닉 다이에 의해 지지되는 복수의 제1 접촉자;
    상기 제1 접촉자의 각각을 상기 제1 단자 중 대응하는 것에 개별적으로 연결하는 복수의 제1 와이어 본드;
    상기 마이크로일렉트로닉 다이에 부착된 상호접속 기판;
    상기 상호접속 기판에 의해 지지되는 복수의 제2 접촉자;
    상기 다이 상의 제1 접촉자의 각각을 상기 상호접속 기판상의 제2 접촉자 중 대응하는 것에 전기적으로 연결하는 복수의 제1 도전성 커플러;
    상기 마이크로일렉트로닉 다이에 의해 지지된 복수의 제3 접촉자로서, 상기 제1 접촉자와 상기 제3 접촉자는 상기 다이 상의 상기 제1 단자와 상기 제2 단자 사이에 위치하는, 복수의 제3 접촉자;
    상기 제2 단자 중 대응하는 것에 상기 각각의 제3 접촉자를 개별적으로 결합하는 복수의 제2 와이어 본드;
    상기 상호접속 기판에 의해 지지되는 복수의 제4 접촉자;및
    상기 다이 상의 상기 각각의 제3 접촉자를 상기 상호접속 기판 상의 상기 제4 접촉자 중 대응하는 것에 전기적으로 접속하는 복수의 제2 도전성 커플러를 포함하는, 패키징된 마이크로일렉트로닉 장치.
  18. 청구항 17에 있어서,
    상기 마이크로일렉트로닉 다이 상의 상기 복수의 제1 접촉자는, 상기 상호접속 기판 상의 상기 복수의 제2 접촉자와 대면하는, 패키징된 마이크로일렉트로닉 장치.
  19. 청구항 17에 있어서,
    상기 마이크로일렉트로닉 다이 상의 상기 복수의 제1 접촉자는, 상기 상호접속 기판 상의 상기 복수의 제2 접촉자와 수직 정렬로 위치하는, 패키징된 마이크로일렉트로닉 장치.
  20. 청구항 17에 있어서,
    상기 마이크로일렉트로닉 다이 상의 상기 복수의 제1 접촉자는, 상기 상호접속 기판 상의 상기 복수의 제2 접촉자와 수직 정렬로 위치하고, 상기 마이크로일렉트로닉 다이 상의 상기 복수의 제1 접촉자는 상기 상호접속 기판 상의 상기 복수의 제2 접촉자와 대면하는, 패키징된 마이크로일렉트로닉 장치.
  21. 청구항 17에 있어서,
    상기 상호접속 기판이 상기 마이크로일렉트로닉 다이로부터 오프셋되어, 그들 사이의 공간을 지정하고, 상기 복수의 와이어본드는 상기 마이크로일렉트로닉 다이와 상기 상호접속 기판 사이의 공간 내에 전체가 위치하는, 패키징된 마이크로일렉트로닉 장치.
  22. 청구항 17에 있어서,
    상기 마이크로일렉트로닉 다이는 상기 상호접속 기판에 접착제로 접합되고, 상기 접착제는 적어도 복수의 도전성 커플러를 포장하는, 패키징된 마이크로일렉트로닉 장치.
  23. 청구항 17에 있어서,
    상기 마이크로일렉트로닉 다이는 상기 상호접속 기판에 접착제로 접합되고, 상기 접착제는 적어도 상기 복수의 제1 접촉자, 상기 복수의 제2 접촉자, 상기 복수의 와이어본드 및 상기 복수의 도전성 커플러를 포장하는, 패키징된 마이크로일렉트로닉 장치.
  24. 청구항 17에 있어서,
    상기 마이크로일렉트로닉 다이의 표면에 부착된 절연층을 더 포함하고, 상기 제1 접촉자는 상기 절연층에 의해 보유되는, 패키징된 마이크로일렉트로닉 장치.
  25. 삭제
  26. 청구항 17에 있어서,
    상기 상호접속 기판 상의 상기 제2 접촉자는 상기 다이 상의 상기 제1 접촉자와 수직으로 정렬되어 있고, 상기 상호접속 기판 상의 상기 제4 접촉자는 상기 다이 상의 상기 제3 접촉자와 수직으로 정렬되어 있는, 패키징된 마이크로일렉트로닉 장치.
  27. 청구항 17에 있어서,
    상기 상호접속 기판 상의 상기 제2 접촉자와 상기 제4 접촉자는 상기 다이 상의 상기 제1 접촉자 및 상기 제3 접촉자와 대면하는, 패키징된 마이크로일렉트로닉 장치.
  28. 청구항 17에 있어서,
    상기 복수의 와이어 본드는 복수의 제1 와이어 본드이고, 상기 복수의 도전성 커플러는 복수의 제1 도전성 커플러이고,
    상기 패키징된 마이크로일렉트로닉 장치는,
    상기 단자의 일측 상의 마이크로일렉트로닉 다이의 표면에 부착된 제1 절연층부로서, 상기 제1 접촉자는 상기 제1 절연층부에 의해 보유된, 제1 절연층부;
    상기 단자의 타측 상의 마이크로일렉트로닉 다이의 표면에 부착된 제2 절연층부;
    상기 제2 절연층부에 의해 보유된 복수의 제3 접촉자;
    상기 다이 상의 단자중 대응하는 것에 상기 각각의 제3 접촉자를 개별적으로 결합하는 복수의 제2 와이어 본드;
    상기 상호접속 기판에 의해 지지된 복수의 제4 접촉자;
    상기 다이 상의 상기 각각의 제3 접촉자를 상기 상호접속 기판 상의 상기 제4 접촉자중 대응하는 것에 전기적으로 접속하는 복수의 제2 도전성 커플러를 더 포함하는, 패키징된 마이크로일렉트로닉 장치.
  29. 삭제
  30. 청구항 17에 있어서,
    상기 패키징된 마이크로일렉트로닉 장치는,
    상기 제1 단자와 상기 제2 단자 사이의 마이크로일렉트로닉 다이의 표면에 부착된 제1 절연층부로서, 상기 제1 접촉자는 상기 제1 절연층부에 의해 보유된, 제1 절연층부; 및
    상기 제1 단자와 상기 제2 단자 사이의 마이크로일렉트로닉 다이의 표면에 부착된 제2 절연층부로서, 상기 복수의 제3 접촉자는 상기 제2 절연층부에 의해 보유되는, 제2 절연층부를 더 포함하는, 패키징된 마이크로일렉트로닉 장치.
  31. 집적 회로에 전기적으로 결합된 복수의 단자를 갖는 마이크로일렉트로닉 다이;
    상기 마이크로일렉트로닉 다이에 의해 지지되는 복수의 제1 접촉자;
    상기 각각의 제1 접촉자를 상기 단자중 대응하는 것에 개별적으로 결합하는 복수의 도전성 라인;
    상기 마이크로일렉트로닉 다이에 부착되고, 상기 다이를 향하는 제1 면과, 상기 다이를 등지고 있는 제2 면을 갖는 상호접속 기판;
    상기 상호접속 기판의 상기 제1 면에 의해 지지되는 복수의 제2 접촉자;
    상기 상호접속 기판의 제2 면에 의해 지지되고, 각각이 상기 제2 접촉자중 대응하는 것에 전기적으로 결합되는 복수의 볼-패드;및
    상기 다이 상의 상기 각각의 제1 접촉자를 상기 상호접속 기판 상의 상기 제2 접촉자중 대응하는 것에 전기적으로 접속하는 복수의 도전성 커플러를 포함하는, 패키징된 마이크로일렉트로닉 장치.
  32. 청구항 31에 있어서,
    상기 다이 상의 각각의 단자는 대응 제1 접촉자에 제1 도전성 라인으로 전기적으로 결합되고, 상기 상호접속 기판의 제2 면 상의 각각의 볼패드는, 상기 상호접속 기판을 통해 연장하는 도전성 비아의 적어도 일부를 포함하는 제2 도전성 라인으로, 대응 제2 접촉자에 전기적으로 결합되어 있는, 패키징된 마이크로일렉트로닉 장치.
  33. 청구항 31에 있어서,
    상기 다이 상의 각각의 단자는 대응 제1 접촉자에, 와이어본드를 포함하는 제1 도전성 라인으로 전기적으로 결합되고, 상기 상호접속 기판의 제2 면 상의 각각의 볼패드는, 상기 상호접속 기판을 통해 연장하는 도전성 비아의 적어도 일부를 포함하는 제2 도전성 라인으로, 대응 제2 접촉자에 전기적으로 결합되어 있는, 패키징된 마이크로일렉트로닉 장치.
  34. 청구항 31에 있어서,
    상기 다이 상의 복수의 제1 접촉자는, 상기 상호접속 기판의 제2 면 상의 복수의 제2 접촉자를 대면하는, 패키징된 마이크로일렉트로닉 장치.
  35. 청구항 31에 있어서,
    복수의 제1 접촉자는 제1 패턴으로 배열되어 있고, 복수의 제2 접촉자는 제2 패턴으로 배열되어 있고, 상기 제1 패턴은 상기 제2 패턴의 미러 이미지인, 패키징된 마이크로일렉트로닉 장치.
  36. 청구항 31에 있어서,
    상기 상호접속 기판이 상기 마이크로일렉트로닉 다이로부터 오프셋되어, 그들 사이의 공간을 지정하고, 상기 복수의 도전성 라인이 상기 마이크로일렉트로닉 다이와 상기 상호접속 기판 사이의 공간 내에 전체가 위치하는, 패키징된 마이크로일렉트로닉 장치.
  37. 청구항 31에 있어서,
    상기 마이크로일렉트로닉 다이는 상기 상호접속 기판에 몰드 화합물로 접합되고, 상기 몰드 화합물은 적어도 복수의 도전성 커플러를 포장하는, 패키징된 마이크로일렉트로닉 장치.
  38. 청구항 31에 있어서,
    몰드 화합물이 적어도 상기 복수의 제1 접촉자, 상기 복수의 제2 접촉자, 상기 복수의 도전성 라인 및 상기 복수의 도전성 커플러를 포장하는, 패키징된 마이크로일렉트로닉 장치.
  39. 집적 회로에 전기적으로 결합된 복수의 제1 단자 및 복수의 제2 단자를 갖는 마이크로일렉트로닉 다이로서, 상기 복수의 제1 단자는 상기 다이의 일측을 따라 정렬되고 상기 복수의 제2 단자는 상기 다이의 타측을 따라 정렬되는, 마이크로일렉트로닉 다이;
    상기 마이크로일렉트로닉 다이에 의해 지지되고 상기 복수의 제1 단자와 상기 복수의 제2 단자 사이에 위치한 복수의 제1 접촉자;
    상기 마이크로일렉트로닉 다이에 부착되고, 상기 다이를 향하는 제1 면과, 상기 다이를 등지고 있는 제2 면을 갖는 상호접속 기판;
    상기 상호접속 기판의 상기 제1 면에 의해 지지되는 복수의 제2 접촉자;
    상기 마이크로일렉트로닉 다이 상의 각각의 단자를 상기 다이 상의 상기 제1 접촉자중 대응하는 것에 전기적으로 결합하는 수단;및
    상기 다이 상의 상기 각각의 제1 접촉자를 상기 상호접속 기판 상의 상기 제2 접촉자중 대응하는 것에 전기적으로 접속하는 수단을 포함하는, 패키징된 마이크로일렉트로닉 장치.
  40. 청구항 39에 있어서,
    상기 다이 상의 각각의 단자를 상기 다이 상의 상기 제1 접촉자중 대응하는 것에 전기적으로 결합하는 수단은, 와이어-본드를 포함하는, 패키징된 마이크로일렉트로닉 장치.
  41. 청구항 39에 있어서,
    상기 다이 상의 상기 각각의 제1 접촉자를 상기 상호접속 기판 상의 상기 제2 접촉자중 대응하는 것에 전기적으로 접속하는 수단은, 리플로우된 땜납 물질을 포함하는, 패키징된 마이크로일렉트로닉 장치.
  42. 청구항 39에 있어서,
    상기 다이의 표면 위에 복수의 상기 제1 접촉자를 지지하는 절연수단을 더 포함하는, 패키징된 마이크로일렉트로닉 장치.
  43. 집적 회로를 갖는 마이크로일렉트로닉 다이의 표면 위에 복수의 제1 단자를 형성하는 단계로서, 각각의 제1 단자는 상기 집적 회로에 전기적으로 결합되어 있는, 단계;
    상기 마이크로일렉트로닉 다이의 표면 위에 복수의 제2 단자를 형성하는 단계로서, 각각의 제2 단자는 상기 집적 회로에 전기적으로 결합되어 있는, 단계;
    상기 복수의 제1 단자와 상기 복수의 제2 단자 사이에 상기 마이크로일렉트로닉 다이의 표면 상에 복수의 접촉자를 형성하는 단계;및
    상기 각각의 접촉자를 대응 단자에 와이어-본드로 전기적으로 접속하는 단계를 포함하는, 마이크로일렉트로닉 장치 제조 방법.
  44. 삭제
  45. 청구항 43에 있어서,
    복수의 제1 단자를 형성하는 단계는, 상기 마이크로일렉트로닉 다이의 일 에지에 근접하여 상기 복수의 제1 단자를 배열하는 단계를 포함하고,
    복수의 제2 단자를 형성하는 단계는, 상기 마이크로일렉트로닉 다이의 반대 에지에 근접하여 상기 복수의 제2 단자를 배열하는 단계를 포함하는, 마이크로일렉트로닉 장치 제조 방법.
  46. 청구항 43에 있어서,
    상기 마이크로일렉트로닉 다이의 표면에 절연층을 적층하는 단계를 더 포함하고, 상기 단자에 인접하여 복수의 접촉자를 형성하는 단계는, 상기 절연층 위에 복수의 접촉자를 형성하는 단계를 포함하는, 마이크로일렉트로닉 장치 제조 방법.
  47. 집적 회로를 갖는 마이크로일렉트로닉 다이 상에 복수의 단자를 형성하는 단계로서, 상기 단자 각각은 상기 집적 회로에 전기적으로 연결되는, 단계;
    상기 단자에 인접하는 복수의 제1 접촉자를 형성하는 단계;
    상기 제1 접촉자 각각을 상기 단자 중 대응하는 것에 전기적으로 연결하는 단계;
    상기 마이크로일렉트로닉 다이를 향해 대면하는 상호접속 기판의 제1 면 상에 복수의 제2 접촉자를 형성하는 단계;
    상기 기판 상의 복수의 제2 접촉자들이 상기 마이크로일렉트로닉 다이 상의 복수의 제1 접촉자와 대면하도록 상기 상호접속 기판을 위치시키는 단계;
    상기 다이 상의 제1 접촉자 각각을 상기 상호접속 기판 상의 상기 제2 접촉자 중 대응하는 것에 전기적으로 연결하는 단계;
    상기 마이크로일렉트로닉 다이를 등지고 있는 상기 상호접속 기판의 제2 면 상의 복수의 제3 접촉자를 형성하는 단계; 및
    적어도 부분적으로 상기 상호접속 기판을 통해 연장하는 도전성 라인에 의해 상기 제2 접촉자 중 하나에 상기 제3 접촉자 각각을 전기적으로 연결하는 단계를 포함하는, 패키징된 마이크로일렉트로닉 장치 제조 방법.
  48. 청구항 47에 있어서,
    상기 단자중 하나에 상기 각각의 제1 접촉자를 전기적으로 결합하는 단계는, 상기 각각의 제1 접촉자로부터의 와이어-본드를 상기 단자중 대응하는 것에 부착하 는 단계를 포함하는, 패키징된 마이크로일렉트로닉 장치 제조 방법.
  49. 청구항 47에 있어서,
    상기 마이크로일렉트로닉 다이의 표면에 절연층을 부착하는 단계를 더 포함하고,
    상기 단자에 인접하여 복수의 제1 접촉자를 형성하는 단계는, 상기 절연층 위에 복수의 제1 접촉자를 형성하는 단계를 포함하는, 패키징된 마이크로일렉트로닉 장치 제조 방법.
  50. 청구항 47에 있어서,
    상기 상호접속 기판 상의 상기 제2 접촉자중 대응하는 것에 상기 다이 상의 상기 각각의 제1 접촉자를 전기적으로 결합하는 단계는, 제1 및 제2 접촉자의 인접하는 쌍 사이에 땜납 물질을 리플로우(reflow)하는 단계를 포함하는, 패키징된 마이크로일렉트로닉 장치 제조 방법.
  51. 삭제
  52. 청구항 47에 있어서,
    상기 상호접속 기판의 제2 면 상의 복수의 제3 접촉자를 형성하는 단계는 상호접속 기판의 상기 제2 면 위에 복수의 볼-패드를 형성하는 단계를 포함하고, 상기 각각의 볼-패드는 상기 상호접속 기판을 통해 연장하는 비아의 일부를 포함하는 도전성 라인에 의해 상기 제2 접촉자중 하나에 전기적으로 결합되어 있는, 패키징된 마이크로일렉트로닉 장치 제조 방법.
  53. 청구항 47에 있어서,
    상기 상호접속 기판을 위치시키는 단계는, 마이크로일렉트로닉 다이로부터 상호접속 기판을 오프셋시켜, 그들 사이의 공간을 지정하는 단계를 포함하고,
    상기 패키징된 마이크로일렉트로닉 장치 제조 방법은,
    상기 공간을 몰드 화합물로 채우는 단계를 더 포함하는, 패키징된 마이크로일렉트로닉 장치 제조 방법.
  54. 청구항 47에 있어서,
    상기 상호접속 기판 상의 대응 제2 접촉자에 상기 다이 상의 상기 각각의 제1 접촉자를 전기적으로 결합하는 단계는, 제1 및 제2 접촉자의 대향 쌍 사이에 솔더 접속점을 형성하는 단계를 포함하고,
    상기 패키징된 마이크로일렉트로닉 장치 제조 방법은,
    상호접속 기판과 마이크로일렉트로닉 다이 사이의 공간을, 복수의 단자, 복수의 제1 접촉자, 복수의 제2 접촉자 및 솔더 접속점을 캡슐화하는 몰드 화합물로 채우는 단계를 더 포함하는, 패키징된 마이크로일렉트로닉 장치 제조 방법.
KR1020087005728A 2005-08-31 2006-08-09 삽입 기판에 접속하기 위한 중간 접촉자를 갖는마이크로일렉트로닉 장치, 및 중간 접촉자를 갖는마이크로일렉트로닉 장치를 패키징하는 방법 KR101009121B1 (ko)

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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7745944B2 (en) * 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts
JP2008211125A (ja) 2007-02-28 2008-09-11 Spansion Llc 半導体装置およびその製造方法
SG149725A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Thin semiconductor die packages and associated systems and methods
SG149724A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
US8946873B2 (en) * 2007-08-28 2015-02-03 Micron Technology, Inc. Redistribution structures for microfeature workpieces
US7875504B2 (en) * 2007-09-25 2011-01-25 Silverbrook Research Pty Ltd Method of adhering wire bond loops to reduce loop height
US7669751B2 (en) * 2007-09-25 2010-03-02 Silverbrook Research Pty Ltd Method of forming low profile wire bonds between integrated circuits dies and printed circuit boards
WO2009039550A1 (en) * 2007-09-25 2009-04-02 Silverbrook Research Pty Ltd Method of wire bond encapsulation profiling
US20090079097A1 (en) * 2007-09-25 2009-03-26 Silverbrook Research Pty Ltd Electronic component with wire bonds in low modulus fill encapsulant
US7988033B2 (en) * 2007-09-25 2011-08-02 Silverbrook Research Pty Ltd Method of reducing wire bond profile height in integrated circuits mounted to circuit boards
US8063318B2 (en) * 2007-09-25 2011-11-22 Silverbrook Research Pty Ltd Electronic component with wire bonds in low modulus fill encapsulant
US7618842B2 (en) * 2007-09-25 2009-11-17 Silverbrook Research Pty Ltd Method of applying encapsulant to wire bonds
US7741720B2 (en) 2007-09-25 2010-06-22 Silverbrook Research Pty Ltd Electronic device with wire bonds adhered between integrated circuits dies and printed circuit boards
US7659141B2 (en) * 2007-09-25 2010-02-09 Silverbrook Research Pty Ltd Wire bond encapsulant application control
US8025204B2 (en) * 2007-09-25 2011-09-27 Silverbrook Research Pty Ltd Method of wire bond encapsulation profiling
US7824013B2 (en) * 2007-09-25 2010-11-02 Silverbrook Research Pty Ltd Integrated circuit support for low profile wire bond
EP2764547B1 (en) * 2011-10-03 2017-05-10 Invensas Corporation Memory module with mirrored pin layout
JP5881833B2 (ja) * 2011-10-03 2016-03-09 インヴェンサス・コーポレイション パッケージ基板へのワイヤボンドのないアセンブリのスタブ最小化
KR20130140321A (ko) * 2012-06-14 2013-12-24 에스케이하이닉스 주식회사 임베디드 패키지 및 제조 방법
TWM470378U (zh) * 2012-12-28 2014-01-11 Standard Technology Service Inc 晶粒封裝結構
TWM462443U (zh) * 2012-12-28 2013-09-21 Standard Technology Service Inc 晶粒封裝結構
US9666557B2 (en) * 2013-05-30 2017-05-30 Infineon Technologies Ag Small footprint semiconductor package
US11264332B2 (en) 2018-11-28 2022-03-01 Micron Technology, Inc. Interposers for microelectronic devices
US11600544B2 (en) * 2019-02-27 2023-03-07 Intel Corporation Chip package with staggered pin pattern
US11476241B2 (en) 2019-03-19 2022-10-18 Micron Technology, Inc. Interposer, microelectronic device assembly including same and methods of fabrication
US11164804B2 (en) 2019-07-23 2021-11-02 International Business Machines Corporation Integrated circuit (IC) device package lid attach utilizing nano particle metallic paste

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050017372A1 (en) 2003-07-22 2005-01-27 Lua Edmund Koon Tian Semiconductor substrates including I/O redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same

Family Cites Families (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US402638A (en) * 1889-05-07 Whiffletree
US394844A (en) * 1888-12-18 Mingham
USRE36469E (en) 1988-09-30 1999-12-28 Micron Technology, Inc. Packaging for semiconductor logic devices
US5946553A (en) 1991-06-04 1999-08-31 Micron Technology, Inc. Process for manufacturing a semiconductor package with bi-substrate die
US5252857A (en) 1991-08-05 1993-10-12 International Business Machines Corporation Stacked DCA memory chips
KR940008327B1 (ko) 1991-10-10 1994-09-12 삼성전자 주식회사 반도체 패키지 및 그 실장방법
US5128831A (en) 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
US5958100A (en) 1993-06-03 1999-09-28 Micron Technology, Inc. Process of making a glass semiconductor package
US5593927A (en) 1993-10-14 1997-01-14 Micron Technology, Inc. Method for packaging semiconductor dice
US5976955A (en) 1995-01-04 1999-11-02 Micron Technology, Inc. Packaging for bare dice employing EMR-sensitive adhesives
US5677566A (en) 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
US5696033A (en) 1995-08-16 1997-12-09 Micron Technology, Inc. Method for packaging a semiconductor die
US6013948A (en) 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5674785A (en) 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US5851845A (en) 1995-12-18 1998-12-22 Micron Technology, Inc. Process for packaging a semiconductor die using dicing and testing
US6072236A (en) 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
JP2806357B2 (ja) 1996-04-18 1998-09-30 日本電気株式会社 スタックモジュール
US5866953A (en) 1996-05-24 1999-02-02 Micron Technology, Inc. Packaged die on PCB with heat sink encapsulant
DE19626126C2 (de) 1996-06-28 1998-04-16 Fraunhofer Ges Forschung Verfahren zur Ausbildung einer räumlichen Chipanordnung und räumliche Chipanordung
US5938956A (en) 1996-09-10 1999-08-17 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US6103547A (en) 1997-01-17 2000-08-15 Micron Technology, Inc. High speed IC package configuration
JP3793628B2 (ja) * 1997-01-20 2006-07-05 沖電気工業株式会社 樹脂封止型半導体装置
US5891753A (en) 1997-01-24 1999-04-06 Micron Technology, Inc. Method and apparatus for packaging flip chip bare die on printed circuit boards
US6198172B1 (en) 1997-02-20 2001-03-06 Micron Technology, Inc. Semiconductor chip package
US5994166A (en) 1997-03-10 1999-11-30 Micron Technology, Inc. Method of constructing stacked packages
US6025728A (en) 1997-04-25 2000-02-15 Micron Technology, Inc. Semiconductor package with wire bond protective member
USD402638S (en) 1997-04-25 1998-12-15 Micron Technology, Inc. Temporary package for semiconductor dice
USD394844S (en) 1997-04-25 1998-06-02 Micron Technology, Inc. Temporary package for semiconductor dice
JP3611948B2 (ja) * 1997-05-16 2005-01-19 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
US6159764A (en) 1997-07-02 2000-12-12 Micron Technology, Inc. Varied-thickness heat sink for integrated circuit (IC) packages and method of fabricating IC packages
US5955777A (en) 1997-07-02 1999-09-21 Micron Technology, Inc. Lead frame assemblies with voltage reference plane and IC packages including same
US5986209A (en) 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
US6107122A (en) 1997-08-04 2000-08-22 Micron Technology, Inc. Direct die contact (DDC) semiconductor package
US6048744A (en) 1997-09-15 2000-04-11 Micron Technology, Inc. Integrated circuit package alignment feature
JP2978861B2 (ja) * 1997-10-28 1999-11-15 九州日本電気株式会社 モールドｂｇａ型半導体装置及びその製造方法
US6097087A (en) 1997-10-31 2000-08-01 Micron Technology, Inc. Semiconductor package including flex circuit, interconnects and dense array external contacts
US6046496A (en) 1997-11-04 2000-04-04 Micron Technology Inc Chip package
US6052287A (en) * 1997-12-09 2000-04-18 Sandia Corporation Silicon ball grid array chip carrier
US5989941A (en) 1997-12-12 1999-11-23 Micron Technology, Inc. Encapsulated integrated circuit packaging
US5893726A (en) 1997-12-15 1999-04-13 Micron Technology, Inc. Semiconductor package with pre-fabricated cover and method of fabrication
US5994784A (en) 1997-12-18 1999-11-30 Micron Technology, Inc. Die positioning in integrated circuit packaging
US6049125A (en) 1997-12-29 2000-04-11 Micron Technology, Inc. Semiconductor package with heat sink and method of fabrication
US6117382A (en) 1998-02-05 2000-09-12 Micron Technology, Inc. Method for encasing array packages
US6175149B1 (en) 1998-02-13 2001-01-16 Micron Technology, Inc. Mounting multiple semiconductor dies in a package
US6297547B1 (en) 1998-02-13 2001-10-02 Micron Technology Inc. Mounting multiple semiconductor dies in a package
US6314639B1 (en) 1998-02-23 2001-11-13 Micron Technology, Inc. Chip scale package with heat spreader and method of manufacture
US6172419B1 (en) 1998-02-24 2001-01-09 Micron Technology, Inc. Low profile ball grid array package
US6429528B1 (en) 1998-02-27 2002-08-06 Micron Technology, Inc. Multichip semiconductor package
US6028365A (en) 1998-03-30 2000-02-22 Micron Technology, Inc. Integrated circuit package and method of fabrication
US5933713A (en) 1998-04-06 1999-08-03 Micron Technology, Inc. Method of forming overmolded chip scale package and resulting product
US6501157B1 (en) 1998-04-15 2002-12-31 Micron Technology, Inc. Substrate for accepting wire bonded or flip-chip components
US6072233A (en) 1998-05-04 2000-06-06 Micron Technology, Inc. Stackable ball grid array package
US5990566A (en) 1998-05-20 1999-11-23 Micron Technology, Inc. High density semiconductor package
US6008070A (en) 1998-05-21 1999-12-28 Micron Technology, Inc. Wafer level fabrication and assembly of chip scale packages
US6020629A (en) 1998-06-05 2000-02-01 Micron Technology, Inc. Stacked semiconductor package and method of fabrication
US6075288A (en) 1998-06-08 2000-06-13 Micron Technology, Inc. Semiconductor package having interlocking heat sinks and method of fabrication
US6215175B1 (en) 1998-07-06 2001-04-10 Micron Technology, Inc. Semiconductor package having metal foil die mounting plate
US6124150A (en) 1998-08-20 2000-09-26 Micron Technology, Inc. Transverse hybrid LOC package
US6153929A (en) 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6291894B1 (en) 1998-08-31 2001-09-18 Micron Technology, Inc. Method and apparatus for a semiconductor package for vertical surface mounting
US6326687B1 (en) 1998-09-01 2001-12-04 Micron Technology, Inc. IC package with dual heat spreaders
US6515355B1 (en) 1998-09-02 2003-02-04 Micron Technology, Inc. Passivation layer for packaged integrated circuits
US6084297A (en) 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
US6117797A (en) 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
SG87769A1 (en) 1998-09-29 2002-04-16 Texas Instr Singapore Pte Ltd Direct attachment of semiconductor chip to organic substrate
US6008074A (en) 1998-10-01 1999-12-28 Micron Technology, Inc. Method of forming a synchronous-link dynamic random access memory edge-mounted device
US6277671B1 (en) 1998-10-20 2001-08-21 Micron Technology, Inc. Methods of forming integrated circuit packages
JP2000138262A (ja) * 1998-10-31 2000-05-16 Anam Semiconductor Inc チップスケ―ル半導体パッケ―ジ及びその製造方法
JP2000150651A (ja) 1998-11-04 2000-05-30 Nec Corp 半導体装置及びプラグ構造の製造方法
US6303985B1 (en) 1998-11-12 2001-10-16 Micron Technology, Inc. Semiconductor lead frame and package with stiffened mounting paddle
US6048755A (en) 1998-11-12 2000-04-11 Micron Technology, Inc. Method for fabricating BGA package using substrate with patterned solder mask open in die attach area
US6184465B1 (en) 1998-11-12 2001-02-06 Micron Technology, Inc. Semiconductor package
JP2000294720A (ja) * 1999-04-07 2000-10-20 Sharp Corp 半導体集積回路パッケージ
US6310390B1 (en) 1999-04-08 2001-10-30 Micron Technology, Inc. BGA package and method of fabrication
US6773965B2 (en) * 1999-05-25 2004-08-10 Micron Technology, Inc. Semiconductor device, ball grid array connection system, and method of making
US6709968B1 (en) 2000-08-16 2004-03-23 Micron Technology, Inc. Microelectronic device with package with conductive elements and associated method of manufacture
US6670719B2 (en) 1999-08-25 2003-12-30 Micron Technology, Inc. Microelectronic device package filled with liquid or pressurized gas and associated method of manufacture
US6294839B1 (en) 1999-08-30 2001-09-25 Micron Technology, Inc. Apparatus and methods of packaging and testing die
US6212767B1 (en) 1999-08-31 2001-04-10 Micron Technology, Inc. Assembling a stacked die package
US6210992B1 (en) 1999-08-31 2001-04-03 Micron Technology, Inc. Controlling packaging encapsulant leakage
US6208519B1 (en) 1999-08-31 2001-03-27 Micron Technology, Inc. Thermally enhanced semiconductor package
US6303981B1 (en) 1999-09-01 2001-10-16 Micron Technology, Inc. Semiconductor package having stacked dice and leadframes and method of fabrication
US6329220B1 (en) 1999-11-23 2001-12-11 Micron Technology, Inc. Packages for semiconductor die
US6331453B1 (en) 1999-12-16 2001-12-18 Micron Technology, Inc. Method for fabricating semiconductor packages using mold tooling fixture with flash control cavities
US6229202B1 (en) 2000-01-10 2001-05-08 Micron Technology, Inc. Semiconductor package having downset leadframe for reducing package bow
US6558600B1 (en) 2000-05-04 2003-05-06 Micron Technology, Inc. Method for packaging microelectronic substrates
US6624507B1 (en) 2000-05-09 2003-09-23 National Semiconductor Corporation Miniature semiconductor package for opto-electronic devices
US6326698B1 (en) 2000-06-08 2001-12-04 Micron Technology, Inc. Semiconductor devices having protective layers thereon through which contact pads are exposed and stereolithographic methods of fabricating such semiconductor devices
US6589820B1 (en) 2000-06-16 2003-07-08 Micron Technology, Inc. Method and apparatus for packaging a microelectronic die
US6365434B1 (en) 2000-06-28 2002-04-02 Micron Technology, Inc. Method and apparatus for reduced flash encapsulation of microelectronic devices
US6576494B1 (en) 2000-06-28 2003-06-10 Micron Technology, Inc. Recessed encapsulated microelectronic devices and methods for formation
US6560117B2 (en) 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
US6552910B1 (en) 2000-06-28 2003-04-22 Micron Technology, Inc. Stacked-die assemblies with a plurality of microelectronic devices and methods of manufacture
US6561479B1 (en) 2000-08-23 2003-05-13 Micron Technology, Inc. Small scale actuators and methods for their formation and use
US6607937B1 (en) 2000-08-23 2003-08-19 Micron Technology, Inc. Stacked microelectronic dies and methods for stacking microelectronic dies
US6548757B1 (en) 2000-08-28 2003-04-15 Micron Technology, Inc. Microelectronic device assemblies having a shielded input and methods for manufacturing and operating such microelectronic device assemblies
US6838760B1 (en) 2000-08-28 2005-01-04 Micron Technology, Inc. Packaged microelectronic devices with interconnecting units
US6576495B1 (en) 2000-08-30 2003-06-10 Micron Technology, Inc. Microelectronic assembly with pre-disposed fill material and associated method of manufacture
JP2002190672A (ja) 2000-12-19 2002-07-05 Hitachi Metals Ltd ビルドアップコア基板、ビルドアップ配線基板、及びその製造方法
TWI249712B (en) 2001-02-28 2006-02-21 Hitachi Ltd Memory card and its manufacturing method
US6564979B2 (en) 2001-07-18 2003-05-20 Micron Technology, Inc. Method and apparatus for dispensing adhesive on microelectronic substrate supports
US6548376B2 (en) 2001-08-30 2003-04-15 Micron Technology, Inc. Methods of thinning microelectronic workpieces
JP4387076B2 (ja) 2001-10-18 2009-12-16 株式会社ルネサステクノロジ 半導体装置
KR100426608B1 (ko) * 2001-11-20 2004-04-08 삼성전자주식회사 활성면에 점퍼링 수단이 형성된 센터패드형 집적회로 칩과그 제조 방법 및 그를 이용한 멀티 칩 패키지
US6622380B1 (en) 2002-02-12 2003-09-23 Micron Technology, Inc. Methods for manufacturing microelectronic devices and methods for mounting microelectronic packages to circuit boards
US6673649B1 (en) 2002-07-05 2004-01-06 Micron Technology, Inc. Microelectronic device packages and methods for controlling the disposition of non-conductive materials in such packages
SG127684A1 (en) 2002-08-19 2006-12-29 Micron Technology Inc Packaged microelectronic component assemblies
US7323772B2 (en) * 2002-08-28 2008-01-29 Micron Technology, Inc. Ball grid array structures and tape-based method of manufacturing same
JP4082220B2 (ja) * 2003-01-16 2008-04-30 セイコーエプソン株式会社 配線基板、半導体モジュールおよび半導体モジュールの製造方法
JP4330367B2 (ja) 2003-04-03 2009-09-16 新光電気工業株式会社 インターポーザー及びその製造方法ならびに電子装置
US7312101B2 (en) 2003-04-22 2007-12-25 Micron Technology, Inc. Packaged microelectronic devices and methods for packaging microelectronic devices
JP2004340599A (ja) 2003-05-13 2004-12-02 Seiko Epson Corp 検査用ソケット
JP3908695B2 (ja) * 2003-06-02 2007-04-25 大日本印刷株式会社 樹脂封止型半導体装置
JP2005050878A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板および電気装置並びにその実装構造
JP2005085825A (ja) * 2003-09-04 2005-03-31 Sony Corp ベアチップと基板との接続構造及びベアチップ用ソケット
US7745944B2 (en) 2005-08-31 2010-06-29 Micron Technology, Inc. Microelectronic devices having intermediate contacts for connection to interposer substrates, and associated methods of packaging microelectronic devices with intermediate contacts

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050017372A1 (en) 2003-07-22 2005-01-27 Lua Edmund Koon Tian Semiconductor substrates including I/O redistribution using wire bonds and anisotropically conductive film, methods of fabrication and assemblies including same

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