DE102019114436A1 - Efuse-schaltung, verfahren, aufbau und struktur - Google Patents

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Yao-Jen Yang
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Abstract

Eine Schaltung weist eine eFuse und eine erste Programmvorrichtung, die zwischen einer Bitleitung und einem Programmknoten in Serie geschaltet sind, und eine zweite Programmvorrichtung, die mit der ersten Programmvorrichtung parallel geschaltet ist, auf. Die erste Programmvorrichtung und die zweite Programmvorrichtung sind getrennt voneinander steuerbar.

Description

  • PRIORITÄTSANSPRUCH
  • Die vorliegende Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/719,955 , eingereicht am 20. August 2018, die hierin durch Verweis in ihrer Gänze einbezogen ist.
  • STAND DER TECHNIK
  • Integrierte Schaltungen (IC) weisen manchmal einmalig programmierbare („OTP“-) Speicherelemente auf, um nichtflüchtigen Speicher („NVM“) bereitzustellen, in welchem Daten nicht verloren gehen, wenn die IC ausgeschaltet wird. Ein Typ von NVM weist eine elektrische Sicherung (eFuse) auf, die unter Verwendung eines schmalen Streifens (auch als ein „Link“ bezeichnet) leitfähigen Materials (Metall, Polysilizium oder dergleichen), der an beiden Enden mit weiteren Schaltungselementen verbunden ist, in eine IC integriert wird. Um eine eFuse zu programmieren, wird ein Programmierstrom angelegt, um den Link zerstörend zu verändern (d.h. zu verschmelzen), wodurch sich der Widerstand der eFuse erhöht. Um den Zustand einer eFuse zu bestimmen, wird typischerweise eine Erfassungsschaltung an den Link angelegt und ein Vergleich mit einer Referenzwiderstandsvorrichtung vorgenommen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten verständlich aus der folgenden ausführlichen Beschreibung gelesen in Zusammenhang mit den beigefügten Figuren. Es ist festzuhalten, dass im Einklang mit der gängigen Praxis in der Branche verschiedene Merkmale/Elemente nicht maßstabsgetreu dargestellt sind. In der Tat können die Abmessungen der verschiedenen Elemente für eine verbesserte Klarheit der Erläuterung beliebig vergrößert oder verkleinert sein.
    • 1A - 1D sind Diagramme von eFuse-Schaltungen im Einklang mit einigen Ausführungsformen.
    • 2 ist ein Ablaufdiagramm eines Verfahrens zum Bestimmen eines Zustands einer eFuse im Einklang mit einigen Ausführungsformen.
    • 3A und 3B sind Diagramme einer eFuse im Einklang mit einigen Ausführungsformen.
    • 4A - 4G sind Diagramme von eFuse-Strukturen im Einklang mit einigen Ausführungsformen.
    • 5A und 5B sind Diagramme von eFuse-Strukturen im Einklang mit einigen Ausführungsformen.
    • 6 ist ein Diagramm einer eFuse-Struktur im Einklang mit einigen Ausführungsformen.
    • 7 ist ein Blockdiagramm eines Systems zur elektronischen Entwurfsautomatisierung (EDA) im Einklang mit einigen Ausführungsformen.
    • 8 ist ein Blockdiagramm eines Herstellungssystems einer integrierten Schaltung (IC) und eines IC-Fertigungsflusses in Zusammenhang damit im Einklang mit einigen Ausführungsformen.
    • 9 ist ein Ablaufdiagramm eines Verfahrens zum Erzeugen eines Aufbaudiagramms einer IC im Einklang mit einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Funktionen/Elemente des bereitgestellten Gegenstands dar. Konkrete Beispiele von Komponenten, Materialien, Werten, Schritten, Operationen, Anordnungen oder dergleichen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, die keinesfalls einschränkend auszulegen sind. Andere Komponenten, Werte, Operationen, Materialien, Anordnungen oder dergleichen werden in Betracht gezogen. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der Beschreibung, die nun folgt, Ausführungsformen umfassen, in denen die ersten und zweiten Elemente in direktem Kontakt gebildet sind, kann jedoch ebenso Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen den ersten und zweiten Elementen gebildet sein können, sodass die ersten und zweiten Elemente nicht in direktem Kontakt miteinander angeordnet sind. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -Zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Vereinfachung und Klarheit, und schreibt nicht von sich aus einen Zusammenhang zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können Ausdrücke räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „untere/r“, „darüber“ „obere/r“ und dergleichen, hierin für eine einfachere Beschreibung verwendet sein, um die Beziehung eines Elements oder Merkmals zu (einem) anderen in den Figuren gezeigten Element/en oder Merkmal/en zu beschreiben. Die Ausdrücke räumlicher Beziehungen dienen dazu, verschiedene Ausrichtungen des Bauelements in der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hierin verwendeten Ausdrücke räumlicher Beziehungen können ebenfalls dementsprechend ausgelegt werden.
  • In verschiedenen Ausführungsformen, weist eine Schaltung eine eFuse und eine erste Programmvorrichtung, die zwischen einer Bitleitung und einem a Programmknoten in Serie geschaltet sind, und eine zweite Programmvorrichtung, die mit der ersten Programmvorrichtung parallelgeschaltet ist, auf. Dadurch, dass sie getrennt steuerbar sind, ermöglichen die ersten und zweiten Programmvorrichtungen, dass ein eFuse-Lesestrom kleiner ist, als ein Programmstrom, wodurch die Energie bei Leseoperationen im Vergleich zu Ansätzen, in welchen eine einzelne Programmvorrichtung sowohl für Programmier- als auch für Leseoperationen verwendet wird, verringert ist.
  • In verschiedenen Ausführungsformen weisen ein IC-Aufbaudiagramm und eine daraus resultierende IC-Struktur eine eFuse und erste und zweite Programmvorrichtungen auf, die Anordnungen aufweisen, welche es ermöglichen, Programmstrompfadwiderstand und Flächenbedarf im Vergleich zu Anordnungen beruhend auf einer eFuse und einer einzelnen Programmvorrichtung zu verringern. In verschiedenen Ausführungsformen sind Finnen-Feldeffekttransistoren (FinFETs) als Programmvorrichtung eingerichtet, um diese Vorteile zu verwirklichen.
  • 1A - 1D sind Diagramme jeweiliger eFuse-Schaltungen 100A - 100D im Einklang mit einigen Ausführungsformen. Jede der Schaltungen 100A - 100D weist eine eFuse Rfuse auf, die zwischen einen Programmknoten PN und eine Bitleitung BL gekoppelt ist.
  • In der in 1A abgebildeten Ausführungsform weist die Schaltung 100A Programmvorrichtungen PD0 und PD1 auf, die zwischen der eFuse Rfuse und einem Programmknoten PN, der dafür eingerichtet ist, eine Referenzspannung VSS zu führen, parallelgeschaltet sind. Die Programmvorrichtung PD0 ist dafür eingerichtet, ein Signal E0 auf einer Signalleitung WL0 zu empfangen, und ist mit der eFuse Rfuse zwischen der Bitleitung BL und dem Programmknoten PN in Serie geschaltet. Die Programmvorrichtung PD1 ist dafür eingerichtet, ein Signal E1 auf einer Signalleitung WL1 zu empfangen, und ist mit der eFuse Rfuse zwischen der Bitleitung BL und dem Programmknoten PN in Serie geschaltet.
  • In der in 1B abgebildeten Ausführungsform ist die Schaltung 100B ein nicht einschränkendes Beispiel der Schaltung 100A, in welcher die Programmvorrichtung PD0 einen Typ-n-Metalloxidhalbleiter- (NMOS-) Transistor N0 aufweist, der dafür eingerichtet ist, das Signal E0 an einem mit der Signalleitung WL0 gekoppelten Gate zu empfangen, und in welcher die Programmvorrichtung PD1 einen NMOS-Transistor N1 aufweist, der dafür eingerichtet ist, das Signal E1 an einem mit der Signalleitung WL1 gekoppelten Gate zu empfangen.
  • In der in 1C abgebildeten Ausführungsform weist die Schaltung 100C Programmvorrichtungen PD0 und PD1 auf, die zwischen der eFuse Rfuse und einem Programmknoten PN, der dafür eingerichtet ist, eine Energieversorgungsspannung VDDQ zu führen, parallelgeschaltet sind. Die Programmvorrichtung PD0 ist dafür eingerichtet, ein Signal E0 auf einer Signalleitung WL0 zu empfangen, und ist mit der eFuse Rfuse zwischen dem Programmknoten PN und der Bitleitung BL in Serie geschaltet. Die Programmvorrichtung PD1 ist dafür eingerichtet, ein Signal E1 auf einer Signalleitung WL1 zu empfangen, und ist mit der eFuse Rfuse zwischen dem Programmknoten PN und der Bitleitung BL in Serie geschaltet.
  • In der in 1D abgebildeten Ausführungsform ist die Schaltung 100D ein nicht einschränkendes Beispiel der Schaltung 100C, in welcher die Programmvorrichtung PD0 einen Typ-p-Metalloxidhalbleiter- (PMOS-) Transistor P0 aufweist, der dafür eingerichtet ist, das Signal E0 an einem mit der Signalleitung WL0 gekoppelten Gate zu empfangen, und in welcher die Programmvorrichtung PD1 einen PMOS-Transistor P1 aufweist, der dafür eingerichtet ist, ein Signal E1 an einem mit der Signalleitung WL1 gekoppelten Gate zu empfangen.
  • Es wird in Betracht gezogen, zwei oder mehr Schaltungselemente beruhend auf einer direkten elektrischen Verbindung, einer resistiven oder reaktiven elektrischen Verbindung oder einer elektrischen Verbindung, die ein oder mehrere zusätzliche Schaltungselemente aufweist und dadurch in der Lage ist, gesteuert, d.h. zum Beispiel durch einen Transistor oder eine andere Schaltvorrichtung resistiv oder geöffnet gemacht, zu werden, zu koppeln.
  • In jeder der in 1A - 1D abgebildeten Ausführungsformen ist die eFuse Rfuse zwischen die Bitleitung BL und die Programmvorrichtungen PD0 und PD1 geschaltet. In verschiedenen Ausführungsformen ist die eFuse Rfuse zwischen den Programmknoten PN und die Programmvorrichtungen PD0 und PD1 geschaltet, und Programmvorrichtungen PD0 und PD1 sind zwischen die eFuse Rfuse und die Bitleitung BL geschaltet.
  • In einigen Ausführungsformen ist eine Schaltung 100A - 100D ein Abschnitt einer oder eine gesamte Bitzelle einer Mehrzahl von Bitzellen, in welcher jede der Bitzellen mit der Bitleitung BL gekoppelt ist. In einigen Ausführungsformen ist die Bitleitung BL eine Bitleitung einer Mehrzahl von Bitleitungen. In einigen Ausführungsformen ist eine Schaltung 100A - 100D ein Abschnitt einer oder eine gesamte Bitzelle einer Mehrzahl von Bitzellen einer Speicherschaltung (nicht abgebildet). In einigen Ausführungsformen sind die Signalleitungen WL0 und WL1 Wortleitungen einer Speicherschaltung, und die Signale E0 und E1 sind Wortleitungssignale, die dafür eingerichtet sind, eine Bitzelle aufweisend eine Schaltung 100A - 100D in einer Programmier- oder Leseoperation auszuwählen. In einigen Ausführungsformen weist eine Speicherschaltung einen oder mehrere Leseverstärker (nicht abgebildet) auf, die dafür eingerichtet sind, einen programmierten Zustand einer Schaltung 100A - 100D in einer Leseoperation zu bestimmen.
  • Die eFuse Rfuse ist eine Schaltungsvorrichtung aufweisend ein leitfähiges Element, das in der Lage ist, durch einen Strom Ifuse aufweisend eine Größe, welche einen vorbestimmten Strompegel überschreitet, dauerhaft verändert und dadurch programmiert zu werden. In einem nicht programmierten Zustand weist die eFuse Rfuse relativ zu einem Widerstand in einem programmierten Zustand einen geringen Widerstand auf. In einigen Ausführungsformen weist die eFuse Rfuse eine eFuse R1 auf, die unten in Bezug auf 3A und 3B erörtert ist.
  • Jede der Programmvorrichtungen PD0 und PD1 ist ein IC-Bauelement, das in der Lage ist, in Reaktion auf ein Eingangssignal, zum Beispiel eines der Signale E0 oder E1, empfangen an einem Eingangsanschluss (nicht beschriftet), der mit einer jeweiligen Signalleitung WL0 oder WL1 gekoppelt ist, zwischen leitenden und resistiven Zuständen umzuschalten. In einem leitenden Zustand weist die Programmvorrichtung PD0 oder PD1 einen niederohmigen Strompfad zwischen zwei Strompfadanschlüssen (nicht beschriftet) auf, und in einem resistiven Zustand weist die Programmvorrichtung PD0 oder PD1 einen hochohmigen Strompfad zwischen den zwei Strompfadanschlüssen auf.
  • Im leitenden Zustand ist die Programmvorrichtung PD0 oder PD1 in der Lage, den niederohmigen Strompfad nur für Stromwerte bis zu einem vorbestimmten Stromsättigungspegel aufzuweisen, und weist einen Pfad mit deutlich höherem relativen Widerstand für Stromwerte über dem Sättigungspegel auf. Im Betrieb bewirkt die Programmvorrichtung PD0 oder PD1 dadurch eine Beschränkung des Werts eines Stroms, der zwischen den zwei Strompfadanschlüssen als Reaktion auf eine zunehmende Spannungsdifferenz über die zwei Strompfadanschlüsse fließt.
  • In verschiedenen Ausführungsformen sind die Programmvorrichtungen PD0 und PD1 dieselben oder verschiedene Programmvorrichtungen. Dieselben Programmvorrichtungen weisen niederohmige Strompfade auf, welche im Wesentlichen denselben Widerstandswert und im Wesentlichen denselben Sättigungspegel aufweisen. In verschiedenen Ausführungsformen, weisen unterschiedliche Programmvorrichtungen niederohmige Strompfade auf, welche entweder im Wesentlichen unterschiedliche Widerstandswerte und/oder im Wesentlichen unterschiedliche Sättigungspegel aufweisen.
  • In verschiedenen Ausführungsformen weisen eine oder beide der Programmvorrichtungen PD0 oder PD1 ein Übertragungsgate, einen MOS-Transistor, einen Feldeffekttransistor (FET), einen FinFET, einen bipolaren Transistor oder andere geeignete IC-Bauelemente auf, die in der Lage sind, in Reaktion auf ein Eingangssignal zwischen leitenden und resistiven Zuständen umzuschalten. In verschiedenen Ausführungsformen weisen die Programmvorrichtungen PD0 und PD1 FinFETs aufweisend eine selbe Anzahl von Finnen und eine selbe Anzahl von Gates, oder FinFETs aufweisend unterschiedliche Anzahlen von Finnen und/oder Gates auf. In verschiedenen Ausführungsformen weisen die Programmvorrichtungen PD0 und PD1 die FinFETs FF1 und FF2 auf, die nachfolgend in Bezug auf 4A - 4G erörtert sind, oder die FinFETs 600FF1 und 600FF2, die nachfolgend in Bezug auf 6 erörtert sind.
  • Da die Programmvorrichtungen PD0 und PD1 auf getrennte Eingangssignale ansprechen, sind die Programmvorrichtungen PD0 und PD1 getrennt steuerbar. In verschiedenen Ausführungsformen sind eine oder beide Programmvorrichtungen PD0 oder PD1 dafür eingerichtet, auf ein Eingangssignal anzusprechen, das Logikpegel entsprechend den jeweiligen leitenden und resistiven Zuständen aufweist.
  • In der Ausführungsform, die in 1B abgebildet ist, ist jeder der NMOS-Transistoren N0 und N1 dafür eingerichtet ist, im leitenden Zustand auf das entsprechende Signal E0 oder E1 anzusprechen, das einen hohen Logikpegel aufweist, und im resistiven Zustand auf das entsprechende Signal E0 oder E1 anzusprechen, das einen niedrigen Logikpegel aufweist. In der Ausführungsform, die in 1D abgebildet ist, ist jeder der PMOS-Transistoren P0 und P1 dafür eingerichtet ist, im leitenden Zustand auf das entsprechende Signal E0 oder E1 anzusprechen, das den niedrigen Logikpegel aufweist, und im resistiven Zustand auf das entsprechende Signal E0 oder E1 anzusprechen, das den hohen Logikpegel aufweist.
  • Durch die oben erörterten Konfigurationen ist jede der Schaltungen 100A - 100D in der Lage, die eFuse Rfuse mit zwei parallelen niederohmigen Pfaden, die dadurch bereitgestellt sind, dass sich jede der Programmvorrichtungen PD0 und PD1 in Reaktion auf eine erste Konfiguration der Eingangssignale E0 und E1 im leitenden Zustand befinden, mit dem Programmknoten PN zu koppeln, die eFuse Rfuse mit einem einzelnen parallelen niederohmigen Pfad, der dadurch bereitgestellt ist, dass sich in Reaktion auf eine zweite Konfiguration der Eingangssignale E0 und E1 eine der Programmvorrichtungen PD0 und PD1 im leitenden Zustand befindet und sich die andere der Programmvorrichtungen PD0 oder PD1 im Widerstandszustand befindet, mit dem Programmknoten PN zu koppeln, und die eFuse Rfuse mit zwei parallelen hochohmigen Pfaden, die dadurch bereitgestellt sind, dass sich jede der Programmvorrichtungen PD0 und PD1 in Reaktion auf eine dritte Konfiguration der Eingangssignale E0 und E1 im Widerstandszustand befinden, vom Programmknoten PN abzukoppeln.
  • Aufgrund der parallelen Konfiguration der Programmvorrichtungen PD0 und PD1 ist ein gesamter Pfadwiderstand zwischen der eFuse Rfuse und dem Programmknoten PN entsprechend der ersten Konfiguration der Eingangssignale E0 und E1 geringer, als der gesamte Pfadwiderstand zwischen der eFuse Rfuse und dem Programmknoten PN entsprechend der zweiten Konfiguration der Eingangssignale E0 und E1. Da eine Programmvorrichtung PD0 oder PD1 im leitenden Zustand bewirkt, den Wert eines Stroms, der zwischen den zwei Strompfadanschlüssen fließt, zu begrenzen, ist im Betrieb der Strom Ifuse entsprechend der zweiten Konfiguration der Eingangssignale E0 und E1 beruhend auf dem Sättigungspegel einer einzelnen Programmvorrichtung PD0 oder PD1 begrenzt, und der Strom Ifuse entsprechend der ersten Konfiguration der Eingangssignale E0 und E1 ist beruhend auf den kombinierten Sättigungspegeln der Programmvorrichtungen PD0 und PD1 begrenzt.
  • In verschiedenen Ausführungsformen weisen eine oder mehrere der Schaltungen 100A - 100D eine oder mehrere Programmvorrichtungen (nicht abgebildet) zusätzlich zu, und parallelgeschaltet mit, den Programmvorrichtungen PD0 und PD1 auf. Falls vorhanden, ist jede zusätzliche Programmvorrichtung dafür eingerichtet, die eFuse Rfuse ferner mit dem Programmknoten PN zu koppeln, indem in Reaktion auf eines der Eingangssignale E0 oder E1 empfangen auf der entsprechenden Signalleitung WL0 oder WL1 ein zusätzlicher niederohmiger Pfad bereitgestellt wird, wodurch der gesamte Pfadwiderstand im Vergleich zu Ausführungsformen, in welchen eine Schaltung 100A - 100D nicht eine oder mehrere Programmvorrichtungen zusätzlich zu den Programmvorrichtungen PD0 und PD1 aufweist, verringert und der Strom Ifuse als Reaktion auf eine oder beide der ersten oder zweiten Konfigurationen der Eingangssignale E0 oder E1 erhöht wird.
  • In einigen Ausführungsformen entspricht die erste Konfiguration der Eingangssignale E0 und E1 einer Programmieroperation, und die zweite Konfiguration der Eingangssignale E0 und E1 entspricht einer Leseoperation. Jede der Schaltungen 100A - 100D stellt dadurch in der Programmieroperation einen gesamten Pfadwiderstand bereit, der niedriger ist, als jener in der Leseoperation, und stellt in der Programmieroperation einen größeren Strom Ifuse als in der Leseoperation bereit.
  • In einigen Ausführungsformen, die in 1B abgebildet sind, entspricht die Programmieroperation der ersten Konfiguration der Signale E0 und E1, in welcher jedes der Signale E0 und E1 einen hohen Logikpegel aufweist, und die Leseoperation entspricht der zweiten Konfiguration der Signale E0 und E1, in welcher eines der Signale E0 oder E1 den hohen Logikpegel und das andere der Signale E0 oder E1 den niedrigen Logikpegel aufweist. In einigen Ausführungsformen, die in 1D abgebildet sind, entspricht die Programmieroperation der ersten Konfiguration der Signale E0 und E1, in welcher jedes der Signale E0 und E1 den niedrigen Logikpegel aufweist, und die Leseoperation entspricht der zweiten Konfiguration der Signale E0 und E1, in welcher eines der Signale E0 oder E1 den hohen Logikpegel und das andere der Signale E0 oder E1 den niedrigen Logikpegel aufweist.
  • In einigen Ausführungsformen entspricht die dritte Konfiguration der Eingangssignale E0 und E1 einem aufgehobenen Zustand, in welchem jede der Schaltungen 100A - 100D bewirkt, dass der Strom Ifuse in Bezug auf die Stromgrenzwerte in den Programmier- und Leseoperationen beruhend auf den parallelen hochohmigen Pfaden, die durch die Programmvorrichtungen PD0 und PD1 bereitgestellt sind, auf einen niedrigen Wert, zum Beispiel einen Leckstrompegel, begrenzt ist. In einigen Ausführungsformen, die in 1B abgebildet sind, entspricht der aufgehobene Zustand der dritten Konfiguration der Signale E0 und E1, in welcher jedes der Signale E0 und E1 den niedrigen Logikpegel aufweist. In einigen Ausführungsformen, die in 1D abgebildet sind, entspricht der aufgehobene Zustand der dritten Konfiguration der Signale E0 und E1, in welcher jedes der Signale E0 und E1 den hohen Logikpegel aufweist.
  • In den in 1A - 1D abgebildeten Ausführungsformen sind die Schaltungen 100A - 100D dafür eingerichtet, die Signale E0 und E1 auf den Signalleitungen WL0 und WL1 von einer oder mehreren Schaltungen (nicht abgebildet) außerhalb der Schaltungen 100A - 100D zu empfangen. In verschiedenen Ausführungsformen weisen eine oder mehrere der Schaltungen 100A - 100D eine oder mehrere Schaltungen (nicht abgebildet) auf, die dafür eingerichtet sind, die Signale E0 und E1 auf den Signalleitungen WL0 und WL1 zu erzeugen.
  • Durch die oben erörterte parallele Programmvorrichtungskonfiguration ist jede der Schaltungen 100A - 100D in der Lage, dafür ausgewählt zu werden, eine Leseoperation durchzuführen, in welcher der Strom Ifuse geringer ist, als ein Strom Ifuse in einer Programmieroperation, wodurch während Leseoperationen weniger Energie verbraucht wird, als bei Ansätzen, in welchen eine einzelne Programmiervorrichtung dazu verwendet wird, einen Lesestrom bei Leseoperationen bereitzustellen, der gleich ist, wie ein Programmierstrom bei Programmieroperationen.
  • 2 ist ein Ablaufdiagramm eines Verfahrens 200 zum Bestimmen eines Zustands einer eFuse im Einklang mit einer oder mehreren Ausführungsformen. Das Verfahren 200 ist verwendbar mit einer Schaltung, z.B. einer Schaltung 100A - 100D, die oben unter Bezugnahme auf 1A - 1D erörtert sind.
  • Die Abfolge, in welcher die Operationen des Verfahrens 200 in 2 abgebildet sind, dient nur der Veranschaulichung; die Operationen des Verfahrens 200 können in Abfolgen ausgeführt werden, die sich von der in 2 abgebildeten unterscheiden. In einigen Ausführungsformen werden vor, zwischen, während und/oder nach den in 2 abgebildeten Operationen zusätzliche, nicht in 2 abgebildete Operationen ausgeführt.
  • In einigen Ausführungsformen sind die Operationen des Verfahren 200 eine Untergruppe von Operationen eines Verfahren zum Betreiben einer Speicherschaltung. In einigen Ausführungsformen ist die eFuse ein Teil einer Bitzelle einer Speicherschaltung, und das Bestimmen des Zustands der eFuse entspricht dem Bestimmen eines logischen Zustands der Bitzelle.
  • Bei Operation 210 wird in einigen Ausführungsformen eine Programmieroperation ausgeführt, indem eine erste Programmvorrichtung und eine zweite Programmvorrichtung eingeschaltet werden, um zu bewirken, dass ein Programmstrom in die eFuse fließt. Die ersten und zweiten Programmvorrichtungen sind parallelgeschaltet, und jede der ersten und zweiten Programmvorrichtungen ist zwischen einem Programmknoten und einer Bitleitung mit der eFuse in Serie geschaltet. Das Einschalten der ersten und zweiten Programmvorrichtungen bewirkt, dass die ersten und zweiten Vorrichtungen parallele niederohmige Pfade zwischen dem Programmknoten und der Bitleitung bereitstellen, sodass der Programmstrom die Summe der Ströme ist, die in den zwei parallelen Pfaden fließen.
  • In verschiedenen Ausführungsformen umfasst das Einschalten der ersten und zweiten Programmvorrichtungen das Einschalten einer oder mehrerer Programmvorrichtungen zusätzlich zu den ersten und zweiten Programmvorrichtungen, wodurch bewirkt wird, dass die eine oder die mehreren zusätzlichen Programmvorrichtungen einen oder mehrere zusätzliche parallele niederohmige Pfade zwischen dem Programmknoten und der Bitleitung bereitstellen, sodass der Programmstrom die Summe der Ströme ist, die in mehr als zwei parallelen Pfaden fließen.
  • In verschiedenen Ausführungsformen umfasst das Einschalten der ersten und zweiten Programmvorrichtungen das Einschalten der ersten und zweiten Programmvorrichtungen, die zwischen der eFuse und dem Programmknoten oder zwischen der eFuse und der Bitleitung gekoppelt sind. In verschiedenen Ausführungsformen umfasst das Ausführen der Programmieroperation das Anlegen einer Stromversorgungsspannung am Programmknoten und einer Referenzspannung an der Bitleitung, oder das Anlegen der Referenzspannung am Programmknoten und der Stromversorgungsspannung an der Bitleitung.
  • In verschiedenen Ausführungsformen umfasst das Einschalten der ersten Programmvorrichtung und der zweiten Programmvorrichtung, um zu bewirken, dass ein Programmstrom in der ersten eFuse fließt, das Einschalten der Programmvorrichtungen PD0 und PD1 in einer Schaltung 100A - 100D, um zu bewirken, dass ein Strom Ifuse in die eFuse Rfuse fließt, die zwischen dem Programmknoten PN und der Bitleitung BL gekoppelt ist, die oben in Bezug auf 1A - 1D erörtert sind.
  • Das Bewirken, dass der Programmstrom in die eFuse fließt, umfasst das Bewirken, dass der Programmstrom eine Größe aufweist, die ausreichend groß ist, um einen Widerstandswert der eFuse von jenem eines nicht programmierten Zustands auf jenen eines programmierten Zustands dauerhaft zu erhöhen. In einigen Ausführungsformen umfasst das Bewirken, dass der Programmstrom in die eFuse fließt, das Bewirken, dass der Programmstrom in die eFuse R1 fließt, die unten in Bezug auf 3A und 3B erörtert ist.
  • In einigen Ausführungsformen erfolgt das Einschalten der ersten Programmvorrichtung in Reaktion auf ein erstes Signal, und das Einschalten der zweiten Programmvorrichtung erfolgt in Reaktion auf ein zweites Signal. In einigen Ausführungsformen sind die ersten und zweiten Signale Wortleitungssignale, welche die ersten und zweiten Programmvorrichtungen auf ersten und zweiten Wortleitungen empfangen. In einigen Ausführungsformen sind die ersten und zweiten Signale die Signale E0 und E1 empfangen auf jeweiligen Wortleitungen WL0 und WL1, die oben in Bezug auf 1A - 1D erörtert sind.
  • In einigen Ausführungsformen umfasst das Ausführen der Programmieroperation das Speichern eines logischen Werts in einer Bitzelle ausgewählt aus einer Mehrzahl von Bitzellen einer Speicherschaltung. In einigen Ausführungsformen ist das Speichern des logischen Werts in der Bitzelle ein Teil des Speicherns von Daten, z.B. Kenn-, Sicherheits- oder Schaltungskonfigurationsdaten, in einem Speicher einer IC.
  • Bei Operation 220 wird in einigen Ausführungsformen das Ausführen einer Programm- oder Leseoperation durch die eFuse durch Ausschalten der ersten und zweiten Programmvorrichtungen aufgehoben. Das Ausschalten der ersten und zweiten Programmvorrichtungen bewirkt, dass die ersten und zweiten Vorrichtungen parallele hochohmige Pfade zwischen dem Programmknoten und der Bitleitung bereitstellen, sodass jeglicher Strom, der durch die eFuse fließt, in Bezug auf den Programmstrom bei Operation 210 und dem Lesestrom bei Operation 230 einen niedrigen Wert, z.B. einen Leckstrompegel, aufweist.
  • In verschiedenen Ausführungsformen umfasst das Ausschalten der ersten und zweiten Programmvorrichtungen das Ausschalten einer oder mehrerer Programmvorrichtungen zusätzlich zu den ersten und zweiten Programmvorrichtungen, wodurch bewirkt wird, dass die eine oder die mehreren zusätzlichen Programmvorrichtungen einen oder mehrere zusätzliche parallele hochohmige Pfade zwischen dem Programmknoten und der Bitleitung bereitstellen.
  • In verschiedenen Ausführungsformen umfasst das Ausschalten der ersten und zweiten Programmvorrichtungen das Ausschalten der ersten und zweiten Programmvorrichtungen, die zwischen der eFuse und dem Programmknoten gekoppelt sind, oder zwischen der eFuse und der Bitleitung gekoppelt sind. In verschiedenen Ausführungsformen umfasst das Ausschalten der ersten Programmvorrichtung und der zweiten Programmvorrichtung, um die eFuse zu deaktivieren, das Abschalten der Programmvorrichtungen PD0 und PD1 in einer Schaltung 100A - 100D, um die eFuse Rfuse, die zwischen dem Programmknoten PN und der Bitleitung BL, die oben in Bezug auf 1A - 1D erörtert sind, gekoppelt ist, zu deaktivieren.
  • In einigen Ausführungsformen erfolgt das Ausschalten der ersten Programmvorrichtung in Reaktion auf das erste Signal, und das Ausschalten der zweiten Programmvorrichtung in Reaktion auf das zweite Signal. In einigen Ausführungsformen erfolgt das Ausschalten der ersten Programmvorrichtung in Reaktion auf eines der Signale E0 oder E1 empfangen auf einer entsprechenden Wortleitung WL0 oder WL1, und das Ausschalten der zweiten Programmvorrichtung in Reaktion auf das andere der Signale E0 oder E1 empfangen auf der jeweils anderen der Wortleitungen WL0 oder WL1, die oben in Bezug auf 1A - 1D erörtert sind.
  • Bei Operation 230 wird eine Leseoperation ausgeführt durch Einschalten der ersten Programmvorrichtung, um zu bewirken, dass ein Lesestrom durch die eFuse fließt, und durch Ausschalten der zweiten Programmvorrichtung. Das Einschalten der ersten Programmvorrichtung bewirkt, dass die erste Programmvorrichtung einen niederohmigen Pfad zwischen dem Programmknoten und der Bitleitung bereitstellt, und das Ausschalten der zweiten Programmvorrichtung bewirkt, dass die zweite Programmvorrichtung einen hochohmigen Pfad zwischen dem Programmknoten und der Bitleitung bereitstellt, sodass der Lesestrom im Wesentlichen gleich dem Strom ist, der durch den niederohmigen Pfad fließt.
  • Da der Lesestrom auf dem niederohmigen Pfad beruht, der durch die erste Programmvorrichtung bereitgestellt wird, und der Programmstrom auf den parallelen niederohmigen Pfaden beruht, die durch die ersten und zweiten Programmvorrichtungen bereitgestellt werden, ist der Programmstrom größer als der Lesestrom.
  • In verschiedenen Ausführungsformen umfasst das Einschalten der ersten Programmvorrichtung und/oder das Ausschalten der zweiten Programmiervorrichtung das Ein- oder Ausschalten einer oder mehrerer zusätzlicher Programmvorrichtungen, sodass der Programmstrom auf einer Anzahl paralleler Pfade beruht, die größer ist, als eine Anzahl paralleler Pfade, auf welchen der Lesestrom beruht, wodurch der Programmstrom größer ist, als der Lesestrom.
  • In verschiedenen Ausführungsformen umfasst das Einschalten der ersten Programmvorrichtung und das Ausschalten der zweiten Programmvorrichtung das Einschalten der ersten Programmvorrichtung und das Ausschalten der zweiten Programmvorrichtung, die zwischen der eFuse und dem Programmknoten oder zwischen der eFuse und der Bitleitung gekoppelt ist. In verschiedenen Ausführungsformen umfasst das Ausführen der Leseoperation das Anlegen der Stromversorgungsspannung am Programmknoten und der Referenzspannung an der Bitleitung, oder das Anlegen der Referenzspannung am Programmknoten und der Stromversorgungsspannung an der Bitleitung. In verschiedenen Ausführungsformen weist die Stromversorgungsspannung denselben oder einen anderen Wert auf, als einen Wert der Stromversorgungsspannung, der bei Operation 210 angelegt ist, und/oder die Referenzspannung weist denselben oder einen anderen Wert auf, als einen Wert der Referenzspannung, die bei Operation 210 angelegt ist.
  • In verschiedenen Ausführungsformen umfasst das Einschalten der ersten Programmvorrichtung und das Ausschalten der zweiten Programmvorrichtung, um zu bewirken, dass ein Lesestrom in der eFuse fließt, das Einschalten einer der Programmvorrichtungen PD0 oder PD1 und das Ausschalten der anderen der Programmvorrichtungen PD0 oder PD1 in einer Schaltung 100A - 100D, um zu bewirken, dass der Strom Ifuse in die eFuse Rfuse fließt, die zwischen dem Programmknoten PN und der Bitleitung BL, die oben in Bezug auf 1A - 1D erörtert sind, gekoppelt ist.
  • Das Bewirken, dass der Lesestrom in die eFuse fließt, umfasst das Bewirken, dass der Lesestrom eine Größe aufweist, die ausreichend groß ist, um den Widerstandswert der eFuse im nicht programmierten Zustand vom Widerstandswert der eFuse im programmierten Zustand zu unterscheiden. In einigen Ausführungsformen umfasst das Bewirken, dass der Lesestrom in die eFuse fließt, das Bewirken, dass der Lesestrom in die eFuse R1 fließt, die unten in Bezug auf 3A und 3B erörtert ist.
  • In verschiedenen Ausführungsformen umfasst das Bewirken, dass der Lesestrom fließt, einen oder mehrere der Schritte: Erzeugen einer Spannung basierend auf dem Widerstandswert der eFuse, Anlegen eines Stroms aufweisend den Lesestromwert an eine Referenzwiderstandsvorrichtung, Erzeugen einer Spannung beruhend auf einem Widerstandswert der Referenzwiderstandsvorrichtung, Vergleichen der Spannungen beruhend auf den Widerstandswerten der eFuse und des Referenzwiderstandselements unter Verwendung eines Leseverstärkers und Erzeugen eines Signals, das ein Ergebnis des Vergleichs der Spannungen beruhend auf den Widerstandswerten der eFuse und der Referenzwiderstandsvorrichtung anzeigt.
  • In einigen Ausführungsformen erfolgt das Einschalten der ersten Programmvorrichtung in Reaktion auf das erste Signal, und das Ausschalten der zweiten Programmvorrichtung in Reaktion auf das zweite Signal. In einigen Ausführungsformen erfolgt das Einschalten der ersten Programmvorrichtung in Reaktion auf eines der Signale E0 oder E1 empfangen auf einer entsprechenden der Wortleitungen WL0 oder WL1, und das Ausschalten der zweiten Programmvorrichtung in Reaktion auf das andere der Signale E0 oder E1 empfangen auf der jeweils anderen der Wortleitungen WL0 oder WL1, die oben in Bezug auf 1A - 1D erörtert sind.
  • Bei Operation 240 wird in einigen Ausführungsformen Operation 220 wiederholt, um das Ausführen einer Programm- oder Leseoperation durch die eFuse aufzuheben, indem sowohl die erste als auch die zweite Programmvorrichtung ausgeschaltet wird, wie oben in Bezug auf Operation 220 erörtert.
  • Durch Ausführen einiger oder sämtlicher der Operationen des Verfahrens 200 wird der Zustand einer eFuse unter Verwendung einer parallelen Programmvorrichtungskonfiguration bestimmt, sodass das Ausführen einer Leseoperation einen Lesestrom verwendet, der geringer ist, als ein Programmstrom, der in einer Programmieroperation verwendet wird, wodurch während Leseoperationen weniger Energie verwendet wird, als bei Ansätzen, in welchen eine einzelne Programmiervorrichtung dazu verwendet wird, einen Lesestrom in Leseoperationen bereitzustellen, der gleich ist, wie ein Programmierstrom, der in Programmieroperationen bereitgestellt wird.
  • 3A und 3B sind Diagramme der eFuse R1 im Einklang mit einigen Ausführungsformen, die als die oben in Bezug auf 1A - 1D erörterte eFuse Rfuse verwendbar sind. Jede der 3A und 3B bildet eine Draufsicht eines Aufbaudiagramms der eFuse R1 und die Richtungen X und Y ab.
  • Die eFuse R1 ist eine IC-Struktur aufweisend ein leitfähiges Element C1, das sich entlang einer bestimmten Richtung zwischen Kontaktbereichen C2 und C3 erstreckt. In der in 3A abgebildeten Ausführungsform weist die eFuse R1 eine horizontale Ausrichtung auf, was bedeutet, dass sich das leitfähige Element C1 entlang der X-Richtung erstreckt. In der in 3B abgebildete Ausführungsform weist die eFuse R1 eine vertikale Ausrichtung auf, was bedeutet, dass sich das leitfähige Element C1 entlang der Y-Richtung erstreckt.
  • Sowohl das leitfähige Element C1 als auch die Kontaktbereiche C2 und C3 entsprechen einem Bereich in einem IC-Aufbaudiagramm, das in einem Herstellungsprozess verwendet wird, um ein Segment eines oder mehrerer leitfähiger Materialien zu definieren, wobei nicht einschränkende Beispiele dafür Metall, zum Beispiel Kupfer oder Aluminium, oder Polysilizium umfassen. In einigen Ausführungsformen sind ein oder mehrere Elemente aus der Gruppe umfassend das leitfähige Element C1, den Kontaktbereich C2 und den Kontaktbereich C3 Segmente eines Zweischichtmetalls eines IC-Herstellungsverfahrens.
  • Das leitfähige Element C1 ist dafür eingerichtet, dass es in der Lage ist, zerstörend verändert und dadurch programmiert zu werden durch einen Strom, der größer ist, als ein vorbestimmter Strompegel, indem es eine ausreichend kleine Querschnittsfläche aufweist, sodass im Betrieb der vorbestimmte Strompegel einer Stromdichte entspricht, die in der Lage ist, durch Selbsterhitzung eine zerstörende Temperatur zu erzeugen, und indem es eine ausreichende Länge aufweist, sodass der thermische Widerstand im Segment der Wärmeableitung in die Kontaktbereiche C2 und C3 standhält, wodurch es möglich ist, die zerstörende Temperatur zu erreichen.
  • In verschiedenen Ausführungsform ist das leitfähige Element C1 kompatibel mit IC-Herstellungsverfahren, indem es eine Breite (nicht abgebildet) aufweist, die größer oder gleich einer Mindestbreite für die leitfähige Schicht ist, in welcher das leitende Element C1 gebildet ist, und indem es eine Länge (nicht abgebildet) aufweist, die größer oder gleich einer Mindestlänge für die leitfähige Schicht ist, in welcher das leitende Element C1 gebildet ist.
  • Das leitende Element C1 und die Kontaktbereiche C2 und C3 weisen Formen und relative Abmessungen auf, die in den 3A und 3B zum Zweck der Veranschaulichung abgebildet sind. In verschiedenen Ausführungsformen weisen das leitende Element C1 und die Kontaktbereiche C2 und C3 Formen und relative Abmessungen auf, die sich von den in den 3A und 3B abgebildeten unterscheiden.
  • Beruhend auf den Formen und relativen Abmessungen des leitenden Elements C1 und der Kontaktbereiche C2 und C3 und der Fähigkeit, wie oben erörtert programmiert zu werden, weist die eFuse R1 im nicht programmierten Zustand im Vergleich zum Widerstand im programmierten Zustand einen niedrigen Widerstand auf. In einigen Ausführungsformen weist der Widerstand der eFuse R1 im nicht programmierten Zustand einen Wert im Bereich von weniger als 1 Ω bis zu 500 Ω auf. In einigen Ausführungsformen weist der Widerstand der eFuse R1 im nicht programmierten Zustand einen Wert im Bereich von ungefähr 5 Ω bis 200 Ω auf. In einigen Ausführungsformen weist der Widerstand der eFuse R1 im programmierten Zustand einen Wert im Bereich von 1 kΩ bis zu mehr als 100 MΩ auf. In einigen Ausführungsformen weist der Widerstand der eFuse R1 im programmierten Zustand einen Wert im Bereich von 10 kΩ bis 10 MΩ auf.
  • Eine Schaltung 100A - 100D, die eine eFuse R1 als eFuse Rfuse aufweist, die oben in Bezug auf die 1A - 1D erörtert ist, ist somit dafür eingerichtet, dass sie die oben in Bezug auf die Schaltungen 100A - 100D erörterten Vorteile verwirklicht.
  • 4A - 4G sind Diagramme der eFuse-Strukturen 400A - 400G im Einklang mit einigen Ausführungsformen. Jede der 4A - 4G bildet eine Draufsicht eines IC-Aufbaudiagramms einer jeweiligen eFuse-Struktur 400A - 400G und die Richtungen X und Y ab.
  • Jede der eFuse-Strukturen 400A - 400G weist die eFuse R1 und zwei oder mehr FinFETs FF1 - FF4 auf. In jeder der in 4A - 4G abgebildeten Ausführungsformen ist die eFuse R1 in der Lage, entweder die oben in Bezug auf 3A erörterte horizontale Ausrichtung oder die oben in Bezug auf 3B erörterte vertikale Ausrichtung aufzuweisen.
  • Die FinFETs FF1 und FF2 sind in der Lage, als NMOS-Transistoren N0 und N1 der Schaltung 100B, oder als PMOS-Transistoren P0 und P1 der Schaltung 100D verwendet zu werden, und die FinFETs FF3 und FF4 sind in der Lage, als zusätzliche parallele Transistoren verwendet zu werden, die oben in Bezug auf 1B und 1D erörtert sind. Folglich sind sämtliche der zwei oder mehr FinFETs FF1 - FF4 entweder FinFETs vom Typ n oder vom Typ p.
  • Jeder der FinFETs FF1 - FF4 ist eine Darstellung in einem IC-Aufbaudiagramm einer IC-Struktur aufweisend Finnenstrukturen F1 und F2, die sich entlang der X-Richtung erstrecken, und Gatestrukturen G1 und G2, die sich entlang der Y-Richtung erstrecken, wobei sich jede der Finnenstrukturen F1 und F2 mit jeder der Gatestrukturen G1 und G2 schneidet. In einigen Ausführungsformen weisen die FinFETs FF1 - FF4 Finnenstrukturen F1 und F2 auf, die sich entlang der X-Richtung erstrecken, sowie Gatestrukturen G1 und G2, die sich entlang der X-Richtung erstrecken.
  • In den Ausführungsformen, die in 4A - 4G abgebildet sind, weist jeder der FinFETs FF1 - FF4 zum Zweck der Veranschaulichung zwei Finnenstrukturen F1 und F2 und zwei Gatestrukturen G1 und G2 auf. In verschiedenen Ausführungsformen weisen ein oder mehrere der FinFETs FF1 - FF4 nur eine der Finnenstrukturen F1 oder F2 oder eine oder mehrere Finnenstrukturen (nicht abgebildet) zusätzlich zu den Finnenstrukturen F1 und F2, und/oder nur eine der Gatestrukturen G1 und G2 oder eine oder mehrere Gatestrukturen (nicht abgebildet) zusätzlich zu den Gatestrukturen G1 und G2, auf.
  • In den Ausführungsformen, die in 4A - 4G abgebildet sind, weist jeder der FinFETs FF1 - FF4 zum Zweck der Veranschaulichung zwei Finnenstrukturen F1 und F2 und zwei Gatestrukturen G1 und G2 auf. In verschiedenen Ausführungsformen weisen einer oder mehrere der FinFETs FF1 - FF4 eine Anzahl von Finnenstrukturen auf, die sich von einer Anzahl von Finnenstrukturen eines oder mehrerer der anderen FinFETs FF1 - FF4 unterscheidet, und/oder einer oder mehrere der FinFETs FF1 - FF4 weisen eine Anzahl von Gatestrukturen auf, die sich von einer Anzahl von Gatestrukturen eines oder mehrerer der anderen FinFETs FF1 - FF4 unterscheidet.
  • Die Abbildungen der 4A - 4G sind aus Gründen der Klarheit vereinfacht. Die IC-Aufbaudiagramme der eFuse-Strukturen 400A - 400G aufweisend die FinFETs FF1 - FF4 weisen Aufbauelemente (nicht abgebildet) zusätzlich zu den Finnenstrukturen F1 und F2 und den Gatestrukturen G1 und G2 innerhalb der und zwischen den FinFETs FF1 - FF4 und der eFuse R1 auf. Nicht einschränkende Beispiele zusätzlicher Aufbauelemente umfassen aktive Bereiche vom Typ n und/oder Typ p, innerhalb derer die Finnenstrukturen F1 und F2 angeordnet sind, Finnenstrukturkomponenten, Gatestrukturkomponenten, Source/Drain-Bereiche und -Kontakte, und Polysilizium-, Metall- oder andere leitfähige Bereiche.
  • Folglich umfassen die eFuse-Strukturen 400A - 400G, die den IC-Aufbaudiagrammen, die jeweils in 4A - 4G abgebildet sind, entsprechen, IC-Strukturmerkmale zusätzlich zu den durch die abgebildeten Aufbauelemente definierten, wie unten in Bezug auf ein IC-Herstellungssystem 800, einen IC-Fertigungsfluss in Zusammenhang damit und 8 weiter erörtert ist.
  • Im IC-Aufbaudiagramm der eFuse-Struktur 400A, die in 4A abgebildet ist, sind die FinFETs FF1 und FF2 und die eFuse R1 entlang der Y-Richtung ausgerichtet, wobei die eFuse R1 zwischen den FinFETs FF1 und FF2 angeordnet ist. Im IC-Aufbaudiagramm der eFuse-Struktur 400B, die in 4B abgebildet ist, sind die FinFETs FF1 und FF2 und die eFuse R1 entlang der X-Richtung ausgerichtet, wobei die eFuse R1 zwischen den FinFETs FF1 und FF2 angeordnet ist.
  • Im IC-Aufbaudiagramm der eFuse-Struktur 400C, die in 4C abgebildet ist, sind die FinFETs FF1 und FF2 und die eFuse R1 entlang der Y-Richtung ausgerichtet, wobei die eFuse R1 zwischen den FinFETs FF1 und FF2 angeordnet ist, und die FinFETs FF3 und FF4 sind entlang der X-Richtung ausgerichtet, wobei die eFuse R1 zwischen den FinFETs FF3 und FF3 angeordnet ist. In einigen Ausführungsformen sind die FinFETs FF1 und FF2 und die eFuse R1 entlang der X-Richtung ausgerichtet, und die FinFETs FF3 und FF4 und die eFuse R1 sind entlang der Y-Richtung ausgerichtet.
  • Im IC-Aufbaudiagramm der eFuse-Struktur 400D, die in 4D abgebildet ist, sind die FinFETs FF1 und FF2 und die eFuse R1 entlang der Y-Richtung ausgerichtet, wobei der FinFET FF2 zwischen dem FinFET FF1 und der eFuse R1 angeordnet ist. Im IC-Aufbaudiagramm der eFuse-Struktur 400E, die in 4E abgebildet ist, sind die FinFETs FF1 und FF2 und die eFuse R1 entlang der Y-Richtung ausgerichtet, wobei der FinFET FF1 zwischen der eFuse R1 und dem FinFET FF2 angeordnet ist.
  • In den IC-Aufbaudiagrammen der eFuse-Strukturen 400F und 400G, die in 4F beziehungsweise 4G abgebildet sind, sind die FinFETs FF1 - FF3 und die eFuse R1 entlang der Y-Richtung ausgerichtet, wobei der FinFET FF2 und die eFuse R1 zwischen den FinFETs FF1 und FF3 angeordnet sind. In verschiedenen Ausführungsformen umfasst ein IC-Aufbaudiagramm einer oder mehrerer der eFuse-Strukturen 400F oder 400G einen oder mehrere FinFETs (nicht abgebildet), zum Beispiel FinFET FF4, zusätzlich zu den FinFETs FF1 - FF3.
  • In den in 4D - 4G abgebildeten Ausführungsformen sind die eFuse R1 und zwei oder mehrere der FinFETs FF1 - FF3 in der Y-Richtung ausgerichtet. In verschiedenen Ausführungsformen umfasst ein IC-Aufbaudiagramm einer oder mehrerer der eFuse-Strukturen 400D - 400G zwei oder mehr der FinFETs FF1 - FF3 ausgerichtet in der X-Richtung.
  • Eine Schaltung 100B oder 100D, welche die eFuse R1 als eFuse Rfuse und die FinFETs FF1 und FF2 entweder als NMOS-Transistoren N0 und N1 oder als PMOS-Transistoren P0 und P1 aufweist, die oben in Bezug auf 1B und 1D erörtert sind, und im Einklang mit einer der Ausführungsformen der 4A - 4G eingerichtet ist, ist dadurch in der Lage, die oben erörterten Vorteile in Bezug auf die Schaltungen 100A - 100D zu verwirklichen.
  • Eine IC-Struktur entsprechend einem IC-Aufbaudiagramm eingerichtet im Einklang mit einer der Ausführungsformen der 4A - 4G umfasst parallele Programmstrompfade und eine größere Routingflexibilität als Ansätze, in welchen eine eFuse durch eine einzelne Programmvorrichtung programmiert ist, und ist dadurch in der Lage, im Vergleich zu Ansätzen, in welchen eine eFuse durch eine einzelne Programmvorrichtung programmiert ist, einen niedrigeren Programmstrompfadwiderstand aufzuweisen.
  • 5A und 5B sind Diagramme der eFuse-Strukturen 500A und 500B im Einklang mit einigen Ausführungsformen. Jede der 5A und 5B bildet eine Draufsicht eines IC-Aufbaudiagramms einer jeweiligen eFuse-Struktur 500A oder 500B und die Richtungen X und Y ab.
  • Jede der eFuse-Strukturen 500A und 500B weist die Signalleitungen WLO und WL1, die oben in Bezug auf 1A - 1D erörtert sind, die eFuse Ri, die oben in Bezug auf 3A und 3B erörtert ist, die FinFETs FF1 und FF2, die oben in Bezug auf 4A - 4G erörtert sind, die Signalleitungen WL2 und WL3 und die Bitleitungen BLO und BL1 auf. Die Signalleitung WL2 ist verwendbar als Signalleitung WL0, Signalleitung WL3 ist verwendbar als Signalleitung WL1, und jede der Bitleitungen BLO und BL1 ist verwendbar als Bitleitung BL, die oben in Bezug auf 1A - 1D erörtert ist. In jeder der in 5A und 5B abgebildeten Ausführungsformen ist die eFuse R1 in der Lage, entweder die oben in Bezug auf 3A erörterte horizontale Ausrichtung oder die oben in Bezug auf 3B erörterte vertikale Ausrichtung aufzuweisen.
  • In der in 5A abgebildeten Ausführungsform umfasst das IC-Aufbaudiagramm der eFuse-Struktur 500A die Signalleitung WL0, die zwischen ersten Paaren von FinFETs FF1 und eFuses R1 angeordnet ist, die Signalleitung WL1, die zwischen dem ersten Paar von eFuses R1 und einem ersten Paar von FinFETs FF2 angeordnet ist, die Signalleitung WL2, die zwischen zweiten Paaren von FinFETs FF1 und eFuses R1 angeordnet ist, und die Signalleitung WL3, die zwischen dem zweiten Paar von eFuses R1 und einem zweiten Paar von FinFETs FF2 angeordnet ist.
  • In der in 5B abgebildeten Ausführungsform umfasst das IC-Aufbaudiagramm der eFuse-Struktur 500B ein erstes Paar von FinFETs FF1, das zwischen der Signalleitung WL0 und einem ersten Paar von eFuses R1 angeordnet ist, ein erstes Paar von FinFETs FF2, das zwischen dem ersten Paar von eFuses R1 und der Signalleitung WL1 angeordnet ist, ein zweites Paar von FinFETs FF1, das zwischen der Signalleitung WL2 und einem zweiten Paar von eFuses R1 angeordnet ist, und ein zweites Paar von FinFETs FF2, das zwischen dem zweiten Paar von eFuses R1 und der Signalleitung WL3 angeordnet ist.
  • In den in 5A und 5B abgebildeten Ausführungsformen umfasst jedes der IC-Aufbaudiagramme entsprechender eFuse-Strukturen 500A und 500B die Bitleitung BL0, die über ersten zwei der eFuses R1 ausgerichtet in der Y-Richtung angeordnet ist, und die Bitleitung BL1, die über zweiten zwei der eFuses-R1 ausgerichtet in der Y-Richtung angeordnet ist. In einigen Ausführungsformen ist eine eFuse-Struktur 500A oder 500B ein Abschnitt einer Speicherschaltung, in welchem eine bestimmte Speicherzelle eine eFuse R1 und entsprechende FinFETs FF1 und FF2 aufweist.
  • Aus Gründen der Klarheit sind die Abbildungen der 5A und 5B insofern vereinfacht, als dass die FinFETs FF1 und FF2 keine Finnenstrukturen F1 und F2 und Gatestrukturen G1 und G2 zeigen, und die Aufbaudiagramme der betreffenden eFuse-Strukturen 500A und 500B keine Aufbauelemente zusätzlich zu den FinFETs FF1 und FF2, der eFuse R1, den Signalleitungen WL0 - WL3 und den Bitleitungen BL0 und BL1 aufweisen. Als ein nicht beschränkendes Beispiel umfasst an einer Position, an welcher eine bestimmte Bitleitung BL0 oder BL1 über einer bestimmten eFuse R1 angeordnet ist, ein IC-Aufbaudiagramm der eFuse-Struktur 500A oder 500B einen oder mehrere leitfähige Bereiche (nicht gezeigt), sodass eine eFuse-Struktur 500A oder 500B, die beruhend auf dem IC-Aufbaudiagramm hergestellt ist, eine elektrischen Verbindung zwischen der betreffenden Bitleitung BLo oder BL1 und einem leitfähigen Segment definiert durch einen der Kontaktbereiche C2 oder C3 der eFuse R2, die oben in Bezug auf 3A und 3B erörtert sind, aufweist.
  • Zusätzliche nicht einschränkende Beispiele von Aufbauelementen, die in 5A und 5B nicht abgebildet sind, jedoch in einigen Ausführungsformen der IC-Ablaufdiagramme der eFuse-Strukturen 500A und/oder 500B enthalten sind, umfassen die aktiven Bereiche vom Typ n und/oder Typ p, innerhalb derer die Finnenstrukturen F1 und F2 angeordnet sind, Finnenstrukturkomponenten, Gatestrukturkomponenten, Source/Drain-Bereiche und - Kontakte, und Polysilizium-, Metall- oder andere leitfähige Bereiche.
  • Folglich umfassen die eFuse-Strukturen 500A und 500B, die den IC-Aufbaudiagrammen, die jeweils in 5A und 5B abgebildet sind, entsprechen, IC-Strukturmerkmale zusätzlich zu den durch die abgebildeten Aufbauelemente definierten, wie unten in Bezug auf ein IC-Herstellungssystem 800, einen IC-Fertigungsfluss in Zusammenhang damit und 8 weiter erörtert ist.
  • In den in 5A und 5B abgebildeten Ausführungsformen umfasst jedes der IC-Aufbaudiagramme der betreffenden eFuse-Strukturen 500A und 500B vier eFuses R1 angeordnet in zwei Zeilen und zwei Spalten. In verschiedenen Ausführungsformen umfasst ein IC-Aufbaudiagramm einer eFuse-Struktur 500A oder 500B weniger oder mehr als vier eFuses R1, weniger oder mehr als zwei Zeilen von eFuses R1 und weniger oder mehr als zwei Spalten von eFuses R1. In einigen Ausführungsformen umfasst ein IC-Aufbaudiagramm einer eFuse-Struktur 500A oder 500B eine einzige eFuse Ri.
  • In den in 5A und 5B abgebildeten Ausführungsformen umfasst jedes der IC-Aufbaudiagramme der jeweiligen eFuse-Strukturen 500A und 500B Signalleitungen WL0 - WL3 ausgerichtet entlang der X-Richtung, Bitleitungen BL0 und BL1 ausgerichtet entlang der Y-Richtung, und FinFETs FF1 und FF2 sowie eFuse R1 ausgerichtet entlang der Y-Richtung. In einigen Ausführungsformen umfasst ein IC-Aufbaudiagramm einer eFuse-Struktur 500A oder 500B Signalleitungen WL0 - WL3 ausgerichtet entlang der Y-Richtung, Bitleitungen BL0 und BL1 ausgerichtet entlang der X-Richtung, und FinFETs FF1 und FF2 sowie eFuse R1 ausgerichtet entlang der X-Richtung.
  • In den in 5A und 5B abgebildeten Ausführungsformen entspricht jedes der IC-Aufbaudiagramme jeweiliger eFuse-Strukturen 500A und 500B dem IC-Aufbaudiagramm der eFuse-Struktur 400A, die oben in Bezug auf 4A erörtert ist. In Ausführungsformen, in welchen Signalleitungen WL0 - WL3 entlang der Y-Richtung angeordnet sind, Bitleitungen BL0 und BL1 entlang der X-Richtung angeordnet sind, und FinFETs FF1 und FF2 sowie eFuse R1 entlang der X-Richtung angeordnet sind, entspricht ein IC-Aufbaudiagramm einer eFuse-Struktur 500A oder 500B dem IC-Aufbaudiagramm der eFuse-Struktur 400B, die oben in Bezug auf 4B erörtert ist.
  • In verschiedenen Ausführungsformen entspricht ein IC-Aufbaudiagramm einer eFuse-Struktur 500A oder 500B einem IC-Aufbaudiagramm einer der eFuse-Strukturen 400C - 400G, indem es einen oder beide der FinFETs FF3 oder FF4 umfasst, wie in den jeweiligen 4C - 4G abgebildet.
  • Eine Schaltung 100B oder 100D, welche die eFuse R1 als eFuse Rfuse und die FinFETs FF1 und FF2 aufweist, eingerichtet im Einklang mit einer der Ausführungsformen der 5A oder 5B, ist dadurch in der Lage, die oben erörterten Vorteile in Bezug auf die Schaltungen 100A - 100D zu verwirklichen.
  • 6 ist ein Diagramm einer eFuse-Struktur 600 im Einklang mit einigen Ausführungsformen. 6 bildet eine Draufsicht eines IC-Aufbaudiagramms der eFuse-Struktur 600 ab, aufweisend FinFETs 600FF1 und 600FF2, ein leitendes eFuse-Element 600C1 angeordnet zwischen den FinFETs 600FF1 und 600FF2, eine Wortleitung 600WL0 angeordnet zwischen dem FinFET 600FF1 und dem leitenden eFuse-Element 600C1, und eine Wortleitung 600WL1 angeordnet zwischen dem leitenden eFuse-Element 600C1 und dem FinFET 600FF2.
  • Die Wortleitungen 600WL0 und 600WL1 sind verwendbar als die Signalleitungen WL0 und WL1, die oben unter Bezugnahmen auf 1A - 1D erörtert sind, und das leitende eFuse-Element 600C1 ist verwendbar als leitendes Element C1, das oben in Bezug auf 3A und 3B erörtert ist. Die FinFETs 600FF1 und 600FF2 sind verwendbar als die FinFETs FF1 und FF2, die oben in Bezug auf 4A - 4G erörtert sind, angeordnet im Einklang mit dem IC-Aufbaudiagramm der eFuse-Struktur 500A, die oben in Bezug auf 5A erörtert ist. In einigen Ausführungsformen sind die FinFETs 600FF1 und 600FF2 im Einklang mit dem IC-Aufbaudiagramm der eFuse-Struktur 500B angeordnet, die oben in Bezug auf 5B erörtert ist.
  • Die FinFETs 600FF1 und 600FF2 umfassen jeweils die aktiven Bereiche 600A1 und 600A2, die dazu verwendet werden, einen aktiven Bereich einer IC-Struktur zu definieren, in welchem Finnenstrukturen 600F gebildet sind. Jeder der FinFETs 600FF1 und 600FF2 weist Gatestrukturen 600G auf, die lotrecht zu jeder der Finnenstrukturen 600F angeordnet sind und diese überlappen. Die Finnenstrukturen 600F entsprechen den Finnenstrukturen F1 und F2 der FinFETs FF1 - FF4, und die Gatestrukturen 600G entsprechen den Gatestrukturen G1 und G2 der FinFETs FF1 - FF4, die oben in Bezug auf 4A - 4G erörtert sind.
  • In der Ausführungsform, die in 6 abgebildet ist, weist jeder der FinFETs 600FF1 und 600FF2 zwölf Finnenstrukturen 600F und zwölf Gatestrukturen 600G auf. In verschiedenen Ausführungsformen weisen einer oder beide der FinFETs 600FF1 oder 600FF2 weniger oder mehr als zwölf Finnenstrukturen 600F und/oder weniger oder mehr als zwölf Gatestrukturen 600G auf.
  • In der Ausführungsform, die in 6 abgebildet ist, weist jeder der FinFETs 600FF1 und 600FF2 dieselbe Anzahl an Finnenstrukturen 600F und Gatestrukturen 600G auf. In verschiedenen Ausführungsformen weist einer der FinFETs 600FF1 oder 600FF2 eine größere Anzahl an Finnenstrukturen 600F auf, als der andere der FinFETs 600FF1 oder 600FF2. In verschiedenen Ausführungsformen weist einer der FinFETs 600FF1 oder 600FF2 eine größere Anzahl an Gatestrukturen auf, als der andere der FinFETs 600FF1 oder 600FF2.
  • Die Abbildung von 6 ist aus Gründen der Klarheit vereinfacht. IC-Aufbaudiagramme aufweisend ein IC-Aufbaudiagramm der eFuse-Struktur 600 weisen Aufbauelemente (nicht abgebildet) zusätzlich zu den FinFETs 600FF1 und 600FF2, den Wortleitungen 600WL0 und 600WL1 und dem leitenden eFuse-Element 600C1 auf. Nicht einschränkende Beispiele zusätzlicher Aufbauelemente umfassen Finnenstrukturkomponenten, Gatestrukturkomponenten, Source/Drain-Bereiche und -Kontakte, eFuse-Kontaktbereiche und Polysilizium-, Metall- oder andere leitfähige Bereiche.
  • Folglich umfasst eine eFuse-Struktur 600, die dem IC-Aufbaudiagramm, das in 6 abgebildet ist, entspricht, IC-Strukturmerkmale zusätzlich zu den durch die abgebildeten Aufbauelemente definierten, wie unten in Bezug auf ein IC-Herstellungssystem 800, einen IC-Fertigungsfluss in Zusammenhang damit und 8 weiter erörtert ist.
  • Eine Schaltung 100B oder 100D, welche das leitende eFuse-Elemente 600C1 enthalten in der eFuse Rfuse, die FinFETs 600FF1 und 600FF2 entweder als NMOS-Transistoren N0 und N1 oder als PMOS-Transistoren P0 und P1 und die Wortleitungen 600WL0 und 600WL1 als Signalleitungen WL0 und WL1 aufweist, eingerichtet im Einklang mit der Ausführungsform von 6, ist dadurch in der Lage, die oben erörterten Vorteile in Bezug auf die Schaltungen 100A - 100D und in Bezug auf das IC-Aufbaudiagramm der eFuse-Struktur 500A zu verwirklichen.
  • Durch das Aufweisen von zwei FinFETs aufweisend unabhängig voneinander konfigurierbare Anzahlen von Finnen- und Gatestrukturen statt einer einzelnen Programmvorrichtung, ist eine IC-Struktur entsprechend der IC-Aufbaudiagramm-Ausführungsform von 6 in der Lage, im Vergleich zu Ansätzen, in welchen eine eFuse durch eine einzelne Programmvorrichtung programmiert wird, eine verringerte Fläche aufzuweisen.
  • 7 ist ein Blockschaltbild eines Systems zur elektronischen Entwurfsautomatisierung (EDA) 700 im Einklang mit einigen Ausführungsformen.
  • In einigen Ausführungsformen weist das EDA-System 700 ein APR-System auf. Hierin beschriebene Verfahren zum Entwerfen von Aufbaudiagrammen stellen Drahtführungsanordnungen im Einklang mit einer oder mehreren Ausführungsformen dar, und sind im Einklang mit einigen Ausführungsformen zum Beispiel unter Verwendung des EDA-Systems 700 umsetzbar.
  • In einigen Ausführungsformen ist das EDA-System 700 eine Mehrzweck-Datenverarbeitungsvorrichtung aufweisend einen Hardwareprozessor 702 und ein nichtflüchtiges, computerlesbares Speichermedium 704. Das Speichermedium 704 ist unter anderem kodiert mit, das heißt, speichert, Computerprogrammcode 706, d.h. einen Satz ausführbarer Befehle. Die Ausführung der Befehle 706 durch den Hardwareprozessor 702 stellt (zumindest zum Teil) ein EDA-Werkzeug dar, welches einen Abschnitt eines oder ein vollständiges Verfahren 900 umsetzt, das unten in Bezug auf 9 beschrieben ist (im Folgenden bezeichnet als die aufgeführten Prozesse und/oder Verfahren).
  • Der Prozessor 702 ist über einen Bus 708 mit dem computerlesbaren Speichermedium 704 elektrisch gekoppelt. Der Prozessor 702 ist über den Bus 708 auch mit einer I/O-Schnittstelle 710 elektrisch gekoppelt. Eine Netzwerkschnittstelle 712 ist ebenfalls über den Bus 708 mit dem Prozessor 702 elektrisch gekoppelt. Die Netzwerkschnittstelle 712 ist mit einem Netzwerk 714 verbunden, sodass der Prozessor 702 und das computerlesbare Speichermedium 704 in der Lage sind, sich über das Netzwerk 714 mit externen Elementen zu verbinden. Der Prozessor 702 ist dafür eingerichtet, Computerprogrammcode 706, der in das computerlesbare Speichermedium 704 kodiert ist, auszuführen, um zu bewirken, dass das System 700 dazu verwendbar ist, einen Abschnitt der oder sämtliche aufgeführten Prozesse und/oder Verfahren auszuführen. In einer oder mehreren Ausführungsformen ist der Prozessor 702 eine zentrale Verarbeitungseinheit (CPU), ein Multiprozessor, ein verteiltes Verarbeitungssystem, eine anwendungsspezifische integrierte Schaltung (ASIC) und/oder eine geeignete Verarbeitungseinheit.
  • In einer oder mehreren Ausführungsformen ist das computerlesbare Speichermedium 704 ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- und/oder Halbleitersystem (oder eine entsprechende Einrichtung oder Vorrichtung). Zum Beispiel umfasst das computerlesbare Speichermedium 704 einen Halbleiter- oder Festkörperspeicher, ein Magnetband, eine entfernbare Computerdiskette, einen Direktzugriffsspeicher (RAM), einen Festwertspeicher (ROM), eine magnetische Festplatte und/oder eine optische Platte. In einer oder mehreren Ausführungsformen, die optische Platten verwenden, umfasst das computerlesbare Speichermedium 704 einen Kompaktdisk-Festwertspeicher (CD-ROM), eine Kompaktdisk zum Lesen/Schreiben (CD-R/W) und/oder eine digitale Videodisk (DVD).
  • In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 Computerprogrammcode 706, der dafür eingerichtet ist, zu veranlassen, dass das System 700 (in welchem die Ausführung (mindestens zum Teil) das EDA-Werkzeug darstellt) dafür verwendbar ist, einen Abschnitt oder sämtliche der aufgeführten Prozesse und/oder Verfahren auszuführen. In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 auch Informationen, welche das Ausführen eines Abschnitts oder sämtlicher der aufgeführten Prozesse und/oder Verfahren ermöglichen. In einer oder mehreren Ausführungsformen speichert das Speichermedium 704 die Bibliothek 707 von Standardzellen aufweisend hierin offenbarte Standardzellen, zum Beispiel eine Speicherzelle aufweisend eine eFuse Ri, wie oben in Bezug auf 3A und 3B erörtert.
  • Das EDA-System 700 umfasst die Eingabe/Ausgabe- (I/O-) Schnittstelle 710. Die I/O-Schnittstelle 710 ist mit einer externen Schaltung verbunden. In einer oder mehreren Ausführungsformen umfasst die I/O-Schnittstelle 710 eine Tastatur, ein Tastenfeld, eine Maus, eine Steuerkugel, ein Tastfeld und/oder Cursorrichtungstasten zum Übermitteln von Informationen und Befehlen zum Prozessor 702.
  • Das EDA-System 700 umfasst auch die Netzwerkschnittstelle 712, die mit dem Prozessor 702 verbunden ist. Die Netzwerkschnittstelle 712 ermöglicht dem System 700, mit dem Netzwerk 714 zu kommunizieren, mit welchem ein oder mehrere andere Computersysteme verbunden sind. Die Netzwerkschnittstelle 712 umfasst drahtlose Netzwerkschnittstellen wie BLUETOOTH, WIFI, WIMAX, GPRS oder WCDMA; oder verdrahtete Netzwerkschnittstellen wie ETHERNET, USB oder IEEE-1364. In einer oder mehreren Ausführungsformen ist ein Abschnitt oder sind sämtliche der aufgeführten Prozesse und/oder Verfahren in zwei oder mehr Systemen 700 umgesetzt.
  • Das System 700 ist dafür eingerichtet, durch die I/O-Schnittstelle 710 Informationen zu empfangen. Die durch die I/O-Schnittstelle 710 empfangenen Informationen umfassen ein oder mehrere Element aus der Gruppe umfassend Befehle, Daten, Gestaltungsregeln, Bibliotheken von Standardzellen und/oder andere Parameter zum Verarbeiten durch den Prozessor 702. Die Informationen werden über den Bus 708 zum Prozessor 702 übertragen. Das EDA-System 700 ist dafür eingerichtet, durch die I/O-Schnittstelle 710 Informationen in Zusammenhang mit einer UI (Benutzeroberfläche) zu empfangen. Die Informationen werden im computerlesbaren Medium 704 als Bedieneroberfläche (UI) 742 gespeichert.
  • In einigen Ausführungsformen ist ein Abschnitt oder sind sämtliche der aufgeführten Prozesse und/oder Verfahren als eine alleinstehende Softwareanwendung zur Ausführung durch einen Prozessor umgesetzt. In einigen Ausführungsformen ist ein Abschnitt oder sind sämtliche der aufgeführten Prozesse und/oder Verfahren als eine Softwareanwendung umgesetzt, die einen Teil einer zusätzlichen Softwareanwendung bildet. In einigen Ausführungsformen ist ein Abschnitt oder sind sämtliche der aufgeführten Prozesse und/oder Verfahren als ein Zusatzmodul (Plug-in) einer Softwareanwendung umgesetzt. In einigen Ausführungsformen ist mindestens einer der aufgeführten Prozesse und/oder Verfahren als eine Softwareanwendung umgesetzt, die einen Teil eines zusätzlichen EDA-Werkzeugs bildet. In einigen Ausführungsformen ist ein Abschnitt oder sind sämtliche der aufgeführten Prozesse und/oder Verfahren als eine Softwareanwendung umgesetzt, die vom EDA-System 700 verwendet wird. In einigen Ausführungsformen wird das Aufbaudiagramm, welches Standardzellen aufweist, unter Verwendung eines Werkzeugs, wie zum Beispiel dem von CADENCE DESIGN SYSTEMS, Inc. erhältlichen VIRTUOSO®, oder einem anderen geeigneten Aufbauerstellungstool erzeugt.
  • In einigen Ausführungsformen werden die Prozesse als Funktionen eines Programms verwirklicht, das in einem nichtflüchtigen computerlesbaren Aufzeichnungsmedium gespeichert ist. Beispiele eines nichtflüchtigen computerlesbaren Aufzeichnungsmediums umfassen, sind aber nicht beschränkt auf, externe/entfernbare und/oder interne/eingebaute Speicher oder Speichereinheiten, zum Beispiel ein oder mehrere Elemente aus der Gruppe umfassend eine optische Platte, wie eine DVD, eine Magnetplatte, wie eine Festplatte, einen Halbleiterspeicher, wie einen ROM, einen RAM, eine Speicherkarte und dergleichen.
  • 8 ist ein Blockschaltbild eines IC-Herstellungssystems 800 und eines IC-Fertigungsflusses in Zusammenhang damit im Einklang mit einigen Ausführungsformen. In einigen Ausführungsformen beruhend auf einem Aufbaudiagramm werden mindestens eine (A) oder mehrere Halbleitermasken oder (B) mindestens eine Komponente in einer Schicht einer integrierten Halbleiterschaltung unter Verwendung des Herstellungssystems 800 hergestellt.
  • In 8 umfasst ein IC-Herstellungssystem 800 Einheiten, wie zum Beispiel ein Entwurfshaus 820, ein Maskenhaus 830 und einen IC-Hersteller/Fabrikanten („fab“) 850, die hinsichtlich Entwurfs-, Entwicklungs- und Herstellungszyklen und/oder -Diensten in Zusammenhang mit der Herstellung eines IC-Bauelements 860 miteinander kooperieren. Die Einheiten im System 800 sind durch ein Kommunikationsnetzwerk verbunden. In einigen Ausführungsformen ist das Kommunikationsnetzwerk ein einzelnes Netzwerk. In einigen Ausführungsformen ist das Kommunikationsnetzwerk eine Vielzahl unterschiedlicher Netzwerke, wie zum Beispiel ein Intranet und das Internet. Das Kommunikationsnetzwerk umfasst verdrahtete und/oder drahtlose Kommunikationskanäle. Jede Einheit interagiert mit einer oder mehreren der anderen Einheiten und stellt einer oder mehreren der anderen Einheiten Dienste bereit oder empfängt solche von diesen. In einigen Ausführungsformen sind zwei oder mehr der Einheiten Entwurfshaus 820, Maskenhaus 830 und IC-Fabrikant 850 im Besitz eines einzigen größeren Unternehmens. In einigen Ausführungsformen sind zwei oder mehr der Einheiten Entwurfshaus 820, Maskenhaus 830 und IC-Fabrikant 850 in einer gemeinsamen Anlage untergebracht und nutzen gemeinsame Ressourcen.
  • Das Entwurfshaus (oder Entwurfsteam) 820 erzeugt ein IC-Entwurfs-Aufbaudiagramm 822. Das IC-Entwurfs-Aufbaudiagramm 822 weist verschiedene geometrische Strukturen auf, z.B. ein IC-Aufbaudiagramm, das in 3A, 3B, 4A - 4G, 5A, 5B oder 6 abgebildet und für ein IC-Bauelement 860 entworfen ist, z.B. die eFuse R1 oder eFuse-Strukturen 400A - 400G, 500A, 500B oder 600, wie oben in Bezug auf 3A, 3B, 4A - 4G, 5A, 5B und 6 erörtert sind. Die geometrischen Strukturen entsprechen Strukturen von Metall-, Oxid- oder Halbleiterschichten, welche die verschiedenen Komponenten des IC-Bauelements 860, das herzustellen ist, bilden. Die verschiedenen Schichten verbinden sich, um verschiedene IC-Funktionen zu bilden. Zum Beispiel umfasst ein Abschnitt des IC-Entwurfs-Aufbaudiagramms 822 verschiedene IC-Funktionen, wie zum Beispiel einen aktiven Bereich, eine Gateelektrode, Source und Drain, Metallleitungen oder Durchkontaktierungen einer Zwischenschicht-Verbindung und Öffnungen für Kontaktfelder, die in einem Halbleitersubstrat (wie zum Beispiel einem Siliziumwafer) zu bilden sind, und verschiedene Metallschichten, die auf dem Halbleitersubstrat angeordnet sind. Das Entwurfshaus 820 setzt ein angemessenes Entwurfsverfahren um, um das IC-Entwurfs-Ablaufdiagramm 822 zu bilden. Das Entwurfsverfahren umfasst entweder einen logischen Entwurf und/oder einen physikalischen Entwurf oder Standort und Routing. Das IC-Entwurfs-Aufbaudiagramm 822 ist in einer oder mehreren Datendateien gebildet, welche Informationen über die geometrischen Strukturen aufweisen. Zum Beispiel kann das IC-Entwurfs-Aufbaudiagramm 822 in einem GDSII-Dateiformat oder einem DFII-Dateiformat ausgedrückt sein.
  • Das Maskenhaus 830 umfasst die Datenvorbereitung 832 und die Maskenherstellung 844. Das Maskenhaus 830 verwendet das IC-Entwurfs-Aufbaudiagramm 822, um eine oder mehrere Masken 845 herzustellen, die zu verwenden sind, um die verschiedenen Schichten des IC-Bauelements 860 gemäß dem IC-Entwurfs-Aufbaudiagramm 822 herzustellen. Das Maskenhaus 830 führt die Maskendatenvorbereitung 832 durch, bei welcher das IC-Entwurfs-Aufbaudiagramm 822 in eine repräsentative Datendatei („RDF“) übersetzt wird. Die Maskendatenvorbereitung 832 stellt der Maskenherstellung 844 das RDF bereit. Die Maskenherstellung 844 weist einen Maskenschreiber auf. Ein Maskenschreiber wandelt das RDF in ein Bild auf einem Substrat, wie zum Beispiel einer Maske (Strichplatte) 845 oder einem Halbleiterwafer 853, um. Das Entwurfs-Aufbaudiagramm 822 wird durch die Maskendatenvorbereitung 832 bearbeitet, um den bestimmten Eigenschaften des Maskenschreibers und/oder den Anforderungen des IC-Fabrikanten 850 zu entsprechen. In 10 sind die Maskendatenvorbereitung 832 und die Maskenherstellung 844 als getrennte Elemente veranschaulicht. In einigen Ausführungsformen können die Maskendatenvorbereitung 832 und die Maskenherstellung 844 zusammen als Maskendatenvorbereitung bezeichnet werden.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 eine optische Nahbereichskorrektur (OPC), welche Lithografie-Verbesserungstechniken verwendet, um Bildfehler, wie zum Beispiel jene, die durch Diffraktion, Interferenz, andere Prozesseffekte und dergleichen entstehen, auszugleichen. Die OPC passt das IC-Entwurfs-Aufbaudiagramm 822 an. In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 weitere Auflösungsverbesserungstechniken (RET), wie zum Beispiel außeraxiale Beleuchtung, Subauflösungs-Hilfsfunktionen, Phasenverschiebungsmasken, andere geeignete Techniken und dergleichen, oder Kombinationen davon. In einigen Ausführungsformen wird auch die umgekehrte Lithografietechnologie (ILT) verwendet, welche OPC als ein umgekehrtes Bildaufbereitungsproblem behandelt.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 einen Maskenregelprüfer (MRC), der das IC-Entwurfs-Aufbaudiagramm 822, das bei der OPC Prozessen unterzogen worden ist, mit einem Satz von Maskenerstellungsregeln überprüft, welche bestimmte geometrische und/oder Anschlusseinschränkungen enthalten, um ausreichende Spielräume sicherzustellen, Schwankungen der Halbleiterherstellungsverfahren zu berücksichtigen und dergleichen. In einigen Ausführungsformen modifiziert der MRC das IC-Entwurfs-Aufbaudiagramm 822, um Einschränkungen während der Maskenherstellung 844 auszugleichen, was einen Teil der durch die OPC ausgeführten Modifikationen rückgängig machen könnte, um Maskenerstellungsregeln einzuhalten.
  • In einigen Ausführungsformen umfasst die Maskendatenvorbereitung 832 eine Lithografieverfahrensprüfung (LPC), welche die Verarbeitung simuliert, die der IC-Fabrikant 850 umsetzt, um das IC-Bauelement 860 herzustellen. LPC simuliert diese Verarbeitung basierend auf dem IC-Entwurfs-Aufbaudiagramm 822, um ein simuliertes hergestelltes Bauelement, wie zum Beispiel das IC-Bauelement 860, zu schaffen. Die Verfahrensparameter der LPC-Simulation können Parameter in Zusammenhang mit verschiedenen Prozessen des IC-Herstellungszyklus, Parameter in Zusammenhang mit Werkzeugen, die für die Herstellung der IC verwendet werden, und oder andere Aspekte des Herstellungsverfahrens umfassen. LPC berücksichtigt verschiedene Faktoren, wie zum Beispiel Luftbildkontrast, Tiefenschärfe („DOF“), Maskenfehlerverbesserungsfaktor („MEEF“), andere geeignete Faktoren und dergleichen oder Kombinationen davon. In einigen Ausführungsformen werden OPC und/oder MRC wiederholt, nachdem ein simuliertes hergestelltes Bauelement durch LPC geschaffen worden ist, falls das simulierte Bauelement hinsichtlich seiner Form die Entwurfsregeln nicht ausreichend erfüllt, um das IC-Entwurfs-Aufbaudiagramm 822 noch weiter zu verfeinern.
  • Es versteht sich, dass die obige Beschreibung der Maskendatenvorbereitung 832 aus Gründen der Klarheit vereinfacht worden ist. In einigen Ausführungsformen umfasst die Datenvorbereitung 832 zusätzliche Funktionen, wie eine logische Operation (LOP), um das IC-Entwurfs-Aufbaudiagramm 822 gemäß den Herstellungsregeln zu modifizieren. Darüber hinaus können die während der Datenvorbereitung 832 am IC-Entwurfs-Aufbaudiagramm 822 ausgeführten Prozesse in einer Vielzahl unterschiedlicher Abfolgen ausgeführt werden.
  • Nach der Maskendatenvorbereitung 832 und während der Maskenherstellung 844 wird eine Maske 845 oder eine Gruppe von Masken 845 basierend auf dem modifizierten IC-Entwurfs-Aufbaudiagramm 822 hergestellt. In einigen Ausführungsformen umfasst die Maskenherstellung 844 das Ausführen einer oder mehrere lithografischer Belichtungen basierend auf dem IC-Entwurfs-Aufbaudiagramm 822. In einigen Ausführungsformen wird ein Elektronenstrahl (E-Beam) oder ein Mechanismus aus mehreren E-Beams verwendet, um eine Struktur auf einer Maske (Fotomaske oder Strichplatte) 845 basierend auf dem modifizierten IC-Entwurfs-Aufbaudiagramm 822 zu bilden. Die Maske 1045 kann mit verschiedenen Technologien gebildet werden. In einigen Ausführungsformen wird die Maske 845 unter Verwendung einer Binärtechnologie gebildet. In einigen Ausführungsformen weist eine Maskenstruktur undurchsichtige und transparente Bereiche auf. Ein Strahlenbündel, wie zum Beispiel ein ultravioletter (UV-) Strahl, der dazu verwendet wird, die bildempfindliche Materialschicht (z.B. Fotolack), mit welcher ein Wafer beschichtet worden ist, zu belichten, wird durch den undurchsichtigen Bereich blockiert und durchdringt die transparenten Bereiche. In einem Beispiel weist eine binäre Maskenversion der Maske 845 ein transparentes Substrat (z.B. Quarzglas) und ein undurchsichtiges Material (z.B. Chrom), mit welchem die undurchsichtigen Bereiche der Binärmaske beschichtet sind, auf. Bei einem anderen Beispiel wird die Maske 845 unter Verwendung einer Phasenverschiebungstechnologie gebildet. In einer Phasenverschiebungsmasken- (PSM-) Version der Maske 845 sind verschiedene Merkmale in der auf der Phasenverschiebungsmaske gebildeten Struktur dafür eingerichtet, eine geeignete Phasendifferenz aufzuweisen, um die Auflösung und Bildgebungsqualität zu verbessern. In verschiedenen Beispielen kann die Phasenverschiebungsmaske eine gedämpfte PSM oder eine alternierende PSM sein. Die durch die Maskenherstellung 844 erzeugte/n Maske/Masken werden in einer Vielzahl von Prozessen verwendet. Zum Beispiel wird eine solche Maske in einem Ionenimplantationsverfahren, um verschiedene dotierte Bereiche in dem Halbleiterwafer 853 zu bilden, in einem Ätzverfahren, um verschiedene Ätzbereiche in dem Halbleiterwafer 853 zu bilden, und/oder in anderen geeigneten Verfahren verwendet.
  • Der IC-Fabrikant 850 erbringt die Waferherstellung 852. Der IC-Fabrikant 850 ist ein IC-Herstellungsunternehmen, welches eine oder mehrere Anlagen für die Herstellung einer Vielzahl unterschiedlicher IC-Produkte aufweist. In einigen Ausführungsformen ist der IC-Fabrikant 850 ein Halbleiterhersteller. Zum Beispiel könnte es eine Herstellungsanlage für die Front-End-Herstellung einer Vielzahl von IC-Produkten (Front-End-Of-Line- (FEOL-) Fertigung) geben, während eine zweite Herstellungsanlage die Back-End-Fertigung für die Verbindung und Verpackung der IC-Produkte bereitstellt (Back-End-Of-Line- (BEOL-) Fertigung) und eine dritte Herstellungsanlage andere Dienste für das Herstellungsunternehmen bereitstellt.
  • Der IC-Fabrikant 850 verwendet Masken 845, die durch das Maskenhaus 830 hergestellt worden sind, um das IC-Bauelement 860 herzustellen. Somit verwendet der IC-Fabrikant 850 zumindest indirekt das IC-Entwurfs-Aufbaudiagramm 822, um das IC-Bauelement 860 herzustellen. In einigen Ausführungsformen wird der Halbleiterwafer 853 durch den IC-Fabrikanten 850 unter Verwendung von Masken 845 zur Bildung des IC-Bauelements 860 hergestellt. In einigen Ausführungsformen umfasst die IC-Herstellung das Ausführen einer oder mehrere lithografischer Belichtungen, zumindest indirekt basierend auf dem IC-Entwurfs-Aufbaudiagramm 822. Der Halbleiterwafer 853 weist ein Siliziumsubstrat oder andere geeignete Substrate auf, auf welchen Materialschichten gebildet sind. Der Halbleiterwafer 853 weist ferner einen oder mehrere verschiedene dotierte Bereiche, dielektrische Eigenschaften, Mehrebenen-Verbindungen und dergleichen auf (die in aufeinanderfolgenden Herstellungsschritten gebildet werden).
  • Einzelheiten in Bezug auf ein integriertes Schaltungs- (IC-) Fertigungssystem (z.B. System 800 von 8) und einen IC-Fertigungsfluss in Zusammenhang damit findet man z.B. in U.S.-Patent Nr. 9,256,709 , erteilt am 9. Februar 2016, U.S. Vorerteilungsveröffentlichung Nr. 20150278429 , veröffentlicht am 1. Oktober 2015, U.S. Vorerteilungsveröffentlichung Nr. 20140040838 , veröffentlicht am 6. Februar 2014 und U.S.-Patent Nr. 7,260,442 , erteilt am 21 August 2007, die hierin durch Verweis jeweils in ihrer Gesamtheit aufgenommen sind.
  • 9 ist ein Ablaufdiagramm eines Verfahrens 900 zum Erzeugen eines Aufbaudiagramms einer IC im Einklang mit einigen Ausführungsformen. Die Operationen des Verfahrens 900 sind in der Lage, als Teil eines Verfahrens zum Bilden eines oder mehrerer IC-Bauelemente aufweisend eine oder mehrere eFuse-Strukturen, zum Beispiel eFuse R1 oder eFuse-Strukturen 400A - 400G, 500A, 500B oder 600, die oben in Bezug auf 3A, 3B, 4A - 4G, 5A, 5B und 6 erörtert sind und beruhend auf dem erzeugen IC-Aufbaudiagramm hergestellt werden, ausgeführt zu werden. Nicht einschränkende Beispiele von IC-Bauelementen umfassen Speicherschaltungen, logische Bauelemente, Verarbeitungsvorrichtungen, Signalverarbeitungsschaltungen und dergleichen.
  • In einigen Ausführungsformen können manche oder sämtliche der Operationen des Verfahrens 900 als Teil eines APR-Verfahrens ausgeführt werden. In einigen Ausführungsformen können manche oder sämtliche der Operationen des Verfahrens 900 durch ein APR-System ausgeführt werden, zum Beispiel ein System, das im EDA-System 700 enthalten ist, welches oben in Bezug auf 7 erörtert und dafür eingerichtet ist, das APR-Verfahren auszuführen.
  • Manche oder sämtliche der Operationen des Verfahrens 900 können als Teil eines Entwurfsverfahrens in einem Entwurfshaus, z.B. Entwurfshaus 820, das oben in Bezug auf 8 erörtert ist, ausgeführt werden.
  • In einigen Ausführungsformen wird ein Teil des oder das vollständige Verfahren 900 durch einen Prozessor eines Computers ausgeführt. In einigen Ausführungsformen wird ein Teil des oder das vollständige Verfahren 900 durch einen Prozessor 702 des EDA-Systems 700 ausgeführt, der oben in Bezug auf 7 erörtert ist.
  • In einigen Ausführungsformen werden die Operationen des Verfahrens 900 in der in 9 abgebildeten Reihenfolge ausgeführt. In einigen Ausführungsformen werden die Operationen des Verfahrens 900 in einer anderen als der in 9 abgebildeten Reihenfolge ausgeführt. In einigen Ausführungsformen werden eine oder mehrere Operationen vor, zwischen, während und/oder nach dem Ausführen einer oder mehrerer Operationen des Verfahrens 900 ausgeführt.
  • Bei Operation 910 werden eine eFuse und erste und zweite Programmvorrichtungen in einem Aufbaudiagramm einer Zelle angeordnet. Das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen umfasst das Anordnen von Aufbauelementen im Aufbaudiagramm der Zelle, um zu bewirken, dass die ersten und zweiten beruhend auf dem IC-Aufbaudiagramm hergestellten Programmvorrichtungen parallel zueinander und in Serie mit der eFuse ausgerichtet sind. In einigen Ausführungsformen umfasst das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen das Anordnen der Aufbauelemente im Aufbaudiagramm der Zelle, um zu bewirken, dass die eFuse und die beruhend auf dem IC-Aufbaudiagramm hergestellte erste Programmvorrichtung zwischen einer Bitleitung und einem Programmknoten in Serie geschaltet sind, und zu bewirken, dass die eFuse und die beruhend auf dem IC-Aufbaudiagramm hergestellte zweite Programmvorrichtung zwischen der Bitleitung und dem Programmknoten in Serie geschaltet sind.
  • In einigen Ausführungsformen umfasst das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen in einer Speicherzelle einer Speicherschaltung. In einigen Ausführungsformen umfasst das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen das Anordnen einer oder mehrerer Programmvorrichtungen in der Zelle zusätzlich zu den ersten und zweiten Programmvorrichtungen.
  • In einigen Ausführungsformen umfasst das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen das Anordnen der eFuse R1, die oben in Bezug auf 3A und 3B erörtert ist. In einigen Ausführungsformen umfasst das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen das Anordnen der Programmvorrichtungen PDo und PD1, die oben in Bezug auf 1A - 1D erörtert sind.
  • In einigen Ausführungsformen umfasst das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen das Anordnen von zwei oder mehr FinFET-Bauelementen in der Zelle. In verschiedenen Ausführungsformen umfasst das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen das Anordnen von zwei oder mehr FinFET-Bauelementen im Einklang mit einem oder mehreren der IC-Aufbaudiagramme, die in 3A, 3B, 4A - 4G, 5A, 5B oder 6 abgebildet sind, und entsprechend den jeweiligen eFuse-Strukturen 400A - 400G, 500A, 500B oder 600.
  • In einigen Ausführungsformen umfasst das Anordnen der eFuse und der ersten und zweiten Programmvorrichtungen das Anordnen eines oder mehrerer Aufbauelemente, um zu bewirken, dass das IC-Bauelement, das beruhend auf dem IC-Aufbaudiagramm hergestellt wird, eine elektrische Verbindung zwischen der eFuse und einer über der Zelle liegenden Bitleitung umfasst. In verschiedenen Ausführungsformen ist die Bitleitung die Bitleitung BL, die oben in Bezug auf FIG, 1A - 1D erörtert ist, oder eine der Bitleitungen BL0 oder BL1, die oben in Bezug auf 5A und 5B erörtert sind.
  • Bei Operation 920 sind in einigen Ausführungsformen erste und zweite Wortleitungen im Aufbaudiagramm der Zelle angeordnet. Das Anordnen der ersten und zweiten Wortleitungen umfasst das Anordnen von Aufbauelementen, um zu bewirken, dass das IC-Bauelement, das beruhend auf dem IC Aufbaudiagramm hergestellt worden ist, eine elektrische Verbindung zwischen der ersten Programmvorrichtung und der ersten Wortleitung sowie eine elektrische Verbindung zwischen der zweiten Programmvorrichtung und der zweiten Wortleitung aufweist.
  • In einigen Ausführungsformen umfasst das Anordnen der ersten und zweiten Wortleitungen das Anordnen von Aufbauelementen, um zu bewirken, dass das IC-Bauelement, das beruhend auf dem IC Aufbaudiagramm hergestellt worden ist, eine elektrische Verbindung zwischen einem Gate eines ersten FinFET und der ersten Wortleitung und eine elektrische Verbindung zwischen einem zweiten FinFET und der zweiten Wortleitung aufweist. In verschiedenen Ausführungsformen weisen die ersten und zweiten FinFETs die FinFETs FF1 und FF2, die oben in Bezug auf 4A - 5B erörtert sind, oder die FinFETs 600FF1 und 600FF2, die oben in Bezug auf 6 erörtert sind, auf.
  • In verschiedenen Ausführungsformen umfasst das Anordnen der ersten und zweiten Wortleitungen das Anordnen der Signalleitungen WL0 und WL1 oder WL2 und WL3, die oben in Bezug auf 1A - 1D, 5A und 5B erörtert sind.
  • Bei Operation 930 wird das IC-Aufbaudiagramm in einigen Ausführungsformen in einer Speichervorrichtung gespeichert. In verschiedenen Ausführungsformen umfasst das Speichern des IC-Aufbaudiagramms in der Speichervorrichtung das Speichern des IC-Aufbaudiagramms in einem nichtflüchtigen, computerlesbaren Speicher oder einer Zellbibliothek, z.B. einer Datenbank, und/oder umfasst das das Speichern des IC-Aufbaudiagramm über ein Netzwerk. In einigen Ausführungsformen umfasst das Speichern des IC-Aufbaudiagramms in der Speichervorrichtung das Speichern des IC-Aufbaudiagramms über das Netzwerk 714 des EDA-Systems 700, das oben in Bezug auf 7 erörtert ist.
  • Bei Operation 940 werden in einigen Ausführungsformen mindestens eine oder mehrere der Halbleitermasken oder mindestens eine Komponente in einer Schicht einer Halbleiter-IC beruhend auf dem IC-Aufbaudiagramm hergestellt. Das Herstellen einer oder mehrerer Halbleitermasken oder mindestens einer Komponente in einer Schicht einer Halbleiter-IC ist oben in Bezug auf 8 erörtert.
  • Bei Operation 950 werden in einigen Ausführungsformen eine oder mehrere Herstellungsoperationen beruhend auf dem IC-Aufbaudiagramm ausgeführt. In einigen Ausführungsformen umfasst das Ausführen einer oder mehrerer Herstellungsoperationen das Ausführen einer oder mehrerer lithografischer Belichtungen beruhend auf dem IC-Aufbaudiagramm. Das Ausführen einer oder mehrerer Herstellungsoperationen, z.B. einer oder mehrerer lithografischer Belichtungen, beruhend auf dem IC-Aufbaudiagramm ist oben in Bezug auf 8 erörtert.
  • Durch Ausführen mancher oder sämtlicher der Operationen des Verfahrens 900 wird ein IC-Aufbaudiagramm erzeugt, in welchem parallele Programmvorrichtungen mit einer eFuse in einer Zelle enthalten sind. IC-Aufbaudiagramme und IC-Bauelemente hergestellt beruhend auf den IC-Aufbaudiagrammen sind dadurch in der Lage, die oben in Bezug auf die Schaltungen 100A - 100D und die IC-Aufbaudiagramme der eFuse-Strukturen 400A - 400G, 500A, 500B und 600 erörtert worden sind, zu verwirklichen.
  • In einigen Ausführungsformen weist eine Schaltung eine eFuse und eine erste Programmvorrichtung, die zwischen einer Bitleitung und einem Programmknoten in Serie geschaltet sind, und eine zweite Programmvorrichtung, die mit der ersten Programmvorrichtung parallel geschaltet ist, auf; wobei die erste Programmvorrichtung und die zweite Programmvorrichtung getrennt steuerbar sind. In einigen Ausführungsformen weist sowohl die erste Programmvorrichtung als auch die zweite Programmvorrichtung einen NMOS-Transistor gekoppelt zwischen der eFuse und dem Programmknoten auf, der dafür eingerichtet ist, eine Referenzspannung zu tragen. In einigen Ausführungsformen weist sowohl die erste Programmvorrichtung als auch die zweite Programmvorrichtung einen PMOS-Transistor gekoppelt zwischen der eFuse und dem Programmknoten auf, der dafür eingerichtet ist, eine Stromversorgungsspannung zu tragen. In einigen Ausführungsformen weist die Schaltung einen Leseverstärker gekoppelt mit der Bitleitung auf, wobei während einer Leseoperation des Leseverstärkers, die erste Programmvorrichtung dafür eingerichtet ist, einen niederohmigen Pfad zwischen der eFuse und dem Programmknoten in Reaktion auf ein erstes Signal aufzuweisen, und die zweite Programmvorrichtung dafür eingerichtet ist, einen hochohmigen Pfad zwischen der eFuse und dem Programmknoten in Reaktion auf ein zweites Signal aufzuweisen. In einigen Ausführungsformen sind eFuse, die erste Programmvorrichtung und die zweite Programmvorrichtung in einer ersten Bitzelle enthalten, und die Bitleitung wird von der ersten Bitzelle und einer zweiten Bitzelle gemeinsam genutzt. In einigen Ausführungsformen weist sowohl die erste Programmvorrichtung als auch die zweite Programmvorrichtung einen FinFET auf.
  • In einigen Ausführungsformen umfasst das Verfahren zum Bestimmen eines Zustands einer eFuse das Ausführen einer Leseoperation durch Einschalten einer ersten Programmvorrichtung, um zu bewirken, dass ein erster Strom durch die eFuse fließt, und Ausschalten einer zweiten Programmvorrichtung, wobei die zweite Programmvorrichtung mit der ersten Programmvorrichtung parallelgeschaltet und mit der eFuse in Serie geschaltet ist. In einigen Ausführungsformen umfasst das Verfahren das Ausführen einer Programmieroperation durch Einschalten der ersten Programmvorrichtung und der zweiten Programmvorrichtung, um zu bewirken, dass ein zweiter Strom durch die eFuse fließt, wobei der zweite Strom größer ist, als der erste Strom. In einigen Ausführungsformen erfolgt das Einschalten der ersten Programmvorrichtung in der Leseoperation und das Einschalten der ersten Programmvorrichtung in der Programmieroperation als Reaktion auf ein erstes Signal, und das Ausschalten der zweiten Programmvorrichtung in der Leseoperation und das Einschalten der zweiten Programmvorrichtung in der Programmieroperation als Reaktion auf ein zweites Signal. In einigen Ausführungsformen umfasst das Ausführen der Leseoperation ferner das Verwenden eines Leseverstärkers, um einen Widerstand der eFuse mit einem Referenzwiderstand basierend auf einem ersten Strom zu vergleichen.
  • In einigen Ausführungsformen weist eine IC-Struktur einer eFuse einen ersten FinFET, der mit der eFuse elektrisch verbunden ist, und einen zweiten FinFET, der mit dem ersten FinFET elektrisch parallel verbunden ist, auf, wobei die eFuse, der erste FinFET und der zweite FinFET entlang einer ersten Richtung ausgerichtet sind. In einigen Ausführungsformen ist die eFuse zwischen dem ersten FinFET und dem zweiten FinFET angeordnet. In einigen Ausführungsformen erstreckt sich die eFuse entlang einer zweiten Richtung lotrecht zur ersten Richtung. In einigen Ausführungsformen weist sowohl der erste FinFET als auch der zweite FinFET mindestens eine Finne auf, die sich in der zweiten Richtung erstreckt. In einigen Ausführungsformen weist die IC-Struktur ferner einen dritten FinFET, der mit dem ersten FinFET und dem zweiten FinFET elektrisch parallel verbunden ist, auf, wobei die eFuse und der dritte FinFET entlang einer zweiten Richtung lotrecht zur ersten Richtung ausgerichtet sind. In einigen Ausführungsformen weist sowohl der erste FinFET als auch der zweite FinFET eine oder mehrere Finnen und ein oder mehrere Gates auf, wobei eine Anzahl der einen oder mehreren Finnen des ersten FinFET größer oder gleich einer Anzahl der einen oder mehreren Gates des ersten FinFET ist, und eine Anzahl der einen oder mehreren Finnen des zweiten FinFET kleiner als eine Anzahl der einen oder mehreren Gates des zweiten FinFET ist. In einigen Ausführungsformen weist die IC-Struktur ferner eine erste Wortleitung, die mit einem Gate des ersten FinFET gekoppelt ist, und eine zweite Wortleitung, die mit einem Gate des zweiten FinFET gekoppelt ist, auf. In einigen Ausführungsformen ist mindestens entweder die erste Wortleitung zwischen der eFuse und dem ersten FinFET angeordnet und/oder die zweite Wortleitung zwischen der eFuse und dem zweiten FinFET angeordnet. In einigen Ausführungsformen ist mindestens entweder der erste FinFET zwischen der eFuse und der ersten Wortleitung angeordnet und/oder der zweite FinFET zwischen der eFuse und der zweiten Wortleitung angeordnet. In einigen Ausführungsformen sind die eFuse, der erste FinFET und der zweite FinFET in einer Bitzelle einer Mehrzahl von Bitzellen enthalten, die eFuse ist mit einer Bitleitung elektrisch verbunden, und die Bitleitung ist mit jeder der Bitzellen der Mehrzahl von Bitzellen elektrisch verbunden.
  • Es ist für durchschnittliche Fachleute problemlos erkennbar, dass eine oder mehrere der offenbarten Ausführungsformen einen oder mehrere der oben dargelegten Vorteile erfüllen. Nach dem Studieren der voranstehenden Beschreibung sind durchschnittliche Fachleute in der Lage, verschiedene Änderungen, Ersetzungen Äquivalente und verschiedene andere Ausführungsformen vorzunehmen, die hierin ausführlich offenbart sind. Es ist daher beabsichtigt, dass der hierauf gewährte Schutz ausschließlich durch die in den abhängigen Ansprüchen und deren Äquivalenten enthaltene Definition eingeschränkt ist.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
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    • US 20150278429 [0122]
    • US 20140040838 [0122]
    • US 7260442 [0122]

Claims (21)

  1. BEANSPRUCHT WIRD FOLGENDES:
  2. Schaltung umfassend: eine elektrische Sicherung (eFuse) und eine erste Programmvorrichtung, die zwischen einer Bitleitung und einem Programmknoten in Serie geschaltet ist; und eine zweite Programmvorrichtung, die mit der ersten Programmvorrichtung parallelgeschaltet ist, wobei die erste Programmvorrichtung und die zweite Programmvorrichtung getrennt steuerbar sind.
  3. Schaltung nach Anspruch 1, wobei sowohl die erste Programmvorrichtung als auch die zweite Programmvorrichtung einen NMOS-Transistor gekoppelt zwischen der eFuse und dem Programmknoten umfasst, wobei der Programmknoten dafür eingerichtet ist, eine Referenzspannung zu tragen.
  4. Schaltung nach Anspruch 1, wobei sowohl die erste Programmvorrichtung als auch die zweite Programmvorrichtung einen PMOS-Transistor gekoppelt zwischen der eFuse und dem Programmknoten umfasst, wobei der Programmknoten dafür eingerichtet ist, eine Stromversorgungsspannung zu tragen.
  5. Schaltung nach einem der vorstehenden Ansprüche, ferner umfassend einen Leseverstärker gekoppelt mit der Bitleitung, wobei während einer Leseoperation des Leseverstärkers die erste Programmvorrichtung dafür eingerichtet ist, einen niederohmigen Pfad zwischen der eFuse und dem Programmknoten in Reaktion auf ein erstes Signal aufzuweisen, und die zweite Programmvorrichtung dafür eingerichtet ist, einen hochohmigen Pfad zwischen der eFuse und dem Programmknoten in Reaktion auf ein zweites Signal aufzuweisen.
  6. Schaltung nach einem der vorstehenden Ansprüche, wobei die eFuse, die erste Programmvorrichtung und die zweite Programmvorrichtung in einer ersten Bitzelle enthalten sind, und die Bitleitung von der ersten Bitzelle und einer zweiten Bitzelle gemeinsam genutzt wird.
  7. Schaltung nach einem der vorstehenden Ansprüche, wobei sowohl die erste Programmvorrichtung als auch die zweite Programmvorrichtung einen FinFET umfasst.
  8. Verfahren zum Bestimmen eines Zustands einer elektrischen Sicherung (eFuse), das Verfahren umfassend: Ausführen einer Leseoperation durch: Einschalten einer ersten Programmvorrichtung, um zu bewirken, dass ein erster Strom durch die eFuse fließt; und Ausschalten einer zweiten Programmvorrichtung, wobei die zweite Programmvorrichtung mit der ersten Programmvorrichtung parallelgeschaltet und mit der eFuse in Serie geschaltet ist.
  9. Verfahren nach Anspruch 7, ferner umfassend eine Programmieroperation durch Einschalten der ersten Programmvorrichtung und der zweiten Programmvorrichtung, um zu bewirken, dass ein zweiter Strom durch die eFuse fließt, wobei der zweite Strom größer ist, als der erste Strom.
  10. Verfahren nach Anspruch 8, wobei das Einschalten der ersten Programmvorrichtung in der Leseoperation und das Einschalten der ersten Programmvorrichtung in der Programmieroperation als Reaktion auf ein erstes Signal erfolgt, und das Ausschalten der zweiten Programmvorrichtung in der Leseoperation und das Einschalten der zweiten Programmvorrichtung in der Programmieroperation als Reaktion auf ein zweites Signal erfolgt.
  11. Verfahren nach einem der vorstehenden Ansprüche 7 bis 9, wobei das Ausführen der Leseoperation ferner das Verwenden eines Leseverstärkers zum Vergleichen eines Widerstands der eFuse mit einem Referenzwiderstand beruhend auf dem ersten Strom umfasst.
  12. Integrierte Schaltungs- (IC-) Struktur umfassend: eine elektrische Sicherung (eFuse); einen erste Finnen-Feldeffekttransistor (FinFET) elektrisch verbunden mit der eFuse; und einen zweiten FinFET elektrisch parallelgeschaltet mit dem ersten FinFET, wobei die eFuse, der erste FinFET und der zweite FinFET entlang einer ersten Richtung ausgerichtet sind.
  13. IC-Struktur nach Anspruch 11, wobei die eFuse zwischen dem ersten FinFET und dem zweiten FinFET angeordnet ist.
  14. IC-Struktur nach Anspruch 11 oder 12, wobei sich die eFuse entlang einer zweiten Richtung lotrecht zur ersten Richtung erstreckt.
  15. IC-Struktur nach Anspruch 13, wobei sowohl der erste FinFET als auch der zweite FinFET mindestens eine Finne, die sich in der zweiten Richtung erstreckt, aufweist.
  16. IC-Struktur nach einem der vorstehenden Ansprüche 11 bis 14, ferner umfassend einen dritten FinFET, der mit dem ersten FinFET und dem zweiten FinFET elektrisch parallelgeschaltet ist, wobei die eFuse und der dritte FinFET entlang einer zweiten Richtung lotrecht zur ersten Richtung ausgerichtet sind.
  17. IC-Struktur nach einem der vorstehenden Ansprüche 11 bis 15, wobei sowohl der erste FinFET als auch der zweite FinFET eine oder mehrere Finnen und ein oder mehrere Gates umfasst, eine Anzahl der einen oder mehreren Finnen des ersten FinFET größer oder gleich einer Anzahl der einen oder mehreren Gates des ersten FinFET ist, und eine Anzahl der einen oder mehreren Finnen des zweiten FinFET geringer ist, als eine Anzahl der einen oder mehreren Gates des zweiten FinFET ist.
  18. IC-Struktur nach einem der vorstehenden Ansprüche 11 bis 16, ferner umfassend: eine erste Wortleitung gekoppelt mit einem Gate des ersten FinFET; und eine zweite Wortleitung gekoppelt mit einem Gate des zweiten FinFET.
  19. IC-Struktur nach Anspruch 17, wobei mindestens entweder die erste Wortleitung zwischen der eFuse und dem ersten FinFET angeordnet ist, und/oder die zweite Wortleitung zwischen der eFuse und dem zweiten FinFET angeordnet ist.
  20. IC-Struktur nach Anspruch 17 oder 18, wobei mindestens entweder der erste FinFET zwischen der eFuse und der ersten Wortleitung angeordnet ist, und/oder der zweite FinFET zwischen der eFuse und der zweiten Wortleitung angeordnet ist.
  21. IC-Struktur nach einem der vorstehenden Ansprüche 11 bis 19, wobei die eFuse, der erste FinFET und der zweite FinFET in einer Bitzelle einer Mehrzahl von Bitzellen enthalten sind, die eFuse mit einer Bitleitung elektrisch verbunden ist, und die Bitleitung mit jeder der Bitzellen der Mehrzahl von Bitzellen elektrisch verbunden ist.
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