KR20210147999A - 이퓨즈 회로, 방법, 레이아웃, 및 구조물 - Google Patents
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Abstract
회로는, 비트 라인과 프로그램 노드 사이에 직렬로 결합된 이퓨즈(eFuse) 및 제1 프로그램 디바이스, 및 제1 프로그램 디바이스와 병렬로 구성되는 제2 프로그램 디바이스를 포함한다. 제1 프로그램 디바이스 및 제2 프로그램 디바이스는 개별적으로 제어 가능하다.
Description
우선권 주장
본 출원은, 2018년 8월 20일에 출원된 미국 가출원 번호 제62/719,955호를 우선권으로 주장하며, 이 출원은 그 전체가 인용에 의해 본원에 통합된다.
집적 회로(IC)들은 때로는, IC의 전원이 차단될 때 데이터가 손실되지 않는 비-휘발성 메모리("NVM")를 제공하기 위해 1회 프로그래밍 가능("OTP") 메모리 엘리먼트들을 포함한다. 하나의 유형의 NVM은, 각각의 단부에서 다른 회로 엘리먼트에 연결된 도전성 재료(금속, 폴리실리콘 등)의 좁은 스트라이프(narrow stripe)("링크"라고도 칭함)를 사용하여 IC 내에 통합되는 전기 퓨즈(이퓨즈(eFuse))를 포함한다. 이퓨즈를 프로그래밍하기 위해, 프로그래밍 전류가 인가되어 링크를 파괴적으로 변경(즉, 융합)하고, 이에 따라 이퓨즈의 저항을 증가시킨다. 통상적으로, 이퓨즈의 상태를 결정하기 위해, 감지 회로가 링크에 적용되고 기준 저항 디바이스에 대한 비교가 이루어진다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1a 내지 도 1d는 일부 실시예들에 따른 이퓨즈 회로들의 다이어그램들이다.
도 2는 일부 실시예들에 따라 이퓨즈의 상태를 결정하는 방법의 흐름도이다.
도 3a 및 도 3b는 일부 실시예들에 따른 이퓨즈의 다이어그램들이다.
도 4a 내지 도 4g는 일부 실시예들에 따른 이퓨즈 구조물들의 다이어그램들이다.
도 5a 및 도 5b는 일부 실시예들에 따른 이퓨즈 구조물들의 다이어그램들이다.
도 6은 일부 실시예들에 따른 이퓨즈 구조물의 다이어그램이다.
도 7은 일부 실시예들에 따른 전자 설계 자동화(electronic design automation; EDA) 시스템의 블록도이다.
도 8은 일부 실시예들에 따라, 집적 회로(IC) 제조 시스템 및 그와 연관된 IC 제조 흐름의 블록도이다.
도 9는 일부 실시예들에 따라 IC의 레이아웃 다이어그램(layout diagram)을 생성하는 방법의 흐름도이다.
도 1a 내지 도 1d는 일부 실시예들에 따른 이퓨즈 회로들의 다이어그램들이다.
도 2는 일부 실시예들에 따라 이퓨즈의 상태를 결정하는 방법의 흐름도이다.
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도 4a 내지 도 4g는 일부 실시예들에 따른 이퓨즈 구조물들의 다이어그램들이다.
도 5a 및 도 5b는 일부 실시예들에 따른 이퓨즈 구조물들의 다이어그램들이다.
도 6은 일부 실시예들에 따른 이퓨즈 구조물의 다이어그램이다.
도 7은 일부 실시예들에 따른 전자 설계 자동화(electronic design automation; EDA) 시스템의 블록도이다.
도 8은 일부 실시예들에 따라, 집적 회로(IC) 제조 시스템 및 그와 연관된 IC 제조 흐름의 블록도이다.
도 9는 일부 실시예들에 따라 IC의 레이아웃 다이어그램(layout diagram)을 생성하는 방법의 흐름도이다.
다음의 개시내용은 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들, 재료들, 값들, 단계들, 동작들, 물질들, 어레인지먼트(arrangement)들 등의 특정 예들은 본 개시내용을 간략화하기 위해 아래에서 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 다른 컴포넌트들, 값들, 동작들, 재료들, 어레인지먼트들 등이 고려된다. 예를 들어, 이어지는 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 글자를 반복할 수 있다. 이러한 반복은 간략화 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래 있는", "아래", "하위", "위에 있는", "상위" 등과 같은 공간적으로 상대적인 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
다양한 실시예들에서, 회로는, 비트 라인과 프로그램 노드 사이에 직렬로 결합된 이퓨즈, 및 제1 프로그램 디바이스, 및 제1 프로그램 디바이스와 병렬로 구성되는 제2 프로그램 디바이스를 포함한다. 개별적으로 제어 가능하게 됨으로써, 제1 및 제2 프로그램 디바이스들은 이퓨즈 판독 전류가 프로그램 전류보다 더 작게 되는 것을 가능하게 하고, 그리하여 단일 프로그램 디바이스가 프로그래밍 및 판독 동작들 둘 모두에 대해 사용되는 접근법들에 비해 판독 동작들에서의 전력을 감소시킨다.
다양한 실시예들에서, IC 레이아웃 다이어그램 및 결과적인 구조물은, 이퓨즈, 및 이퓨즈 및 단일 프로그래밍 디바이스에 기초한 어레인지먼트들에 비해 프로그램 전류 경로 저항 및 영역 요건들이 감소되는 것을 가능하게 하는 어레인지먼트들을 갖는 제1 및 제2 프로그램 디바이스들을 포함한다. 다양한 실시예들에서, 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)들은 이러한 이점들을 실현하기 위한 프로그램 디바이스들로서 구성된다.
도 1a 내지 도 1d는 일부 실시예들에 따른 각각의 이퓨즈 회로들(100A-100D)의 다이어그램들이다. 회로들(100A-100D) 각각의 것은 프로그램 노드(PN)와 비트 라인(BL) 사이에 결합된 이퓨즈(Rfuse)를 포함한다.
도 1a에 도시된 실시예에서, 회로(100A)는 이퓨즈(Rfuse)와, 기준 전압(VSS)을 전달하도록 구성된 프로그램 노드(PN) 사이에 병렬로 구성된 프로그램 디바이스들(PD0 및 PD1)을 포함한다. 프로그램 디바이스(PD0)는 신호 라인(WL0) 상에서 신호(E0)를 수신하도록 구성되고, 비트 라인(BL)과 프로그램 노드(PN) 사이에서 이퓨즈(Rfuse)와 직렬로 결합된다. 프로그램 디바이스(PD1)는 신호 라인(WL1) 상에서 신호(E1)를 수신하도록 구성되고, 비트 라인(BL)과 프로그램 노드(PN) 사이에서 이퓨즈(Rfuse)와 직렬로 결합된다.
도 1b에 도시된 실시예에서, 회로(100B)는 회로(100A)의 비-제한적인 예이며, 여기서 프로그램 디바이스(PD0)는 신호 라인(WL0)에 결합된 게이트에서 신호(E0)를 수신하도록 구성된 n-형 금속 산화물 반도체(NMOS) 트랜지스터(N0)를 포함하고, 프로그램 디바이스(PD1)는 신호 라인(WL1)에 결합된 게이트에서 신호(E1)를 수신하도록 구성된 NMOS 트랜지스터(N1)를 포함한다.
도 1c에 도시된 실시예에서, 회로(100C)는 이퓨즈(Rfuse)와, 전력 공급 전압(VDDQ)을 전달하도록 구성된 프로그램 노드(PN) 사이에 병렬로 구성된 프로그램 디바이스들(PD0 및 PD1)을 포함한다. 프로그램 디바이스(PD0)는 신호 라인(WL0) 상에서 신호(E0)를 수신하도록 구성되고, 프로그램 노드(PN)와 비트 라인(BL) 사이에서 이퓨즈(Rfuse)와 직렬로 결합된다. 프로그램 디바이스(PD1)는 신호 라인(WL1) 상에서 신호(E1)를 수신하도록 구성되고, 프로그램 노드(PN)와 비트 라인(BL) 사이에서 이퓨즈(Rfuse)와 직렬로 결합된다.
도 1d에 도시된 실시예에서, 회로(100D)는 회로(100C)의 비-제한적인 예이며, 여기서 프로그램 디바이스(PD0)는 신호 라인(WL0)에 결합된 게이트에서 신호(E0)를 수신하도록 구성된 p-형 금속 산화물 반도체(PMOS) 트랜지스터(P0)를 포함하고, 프로그램 디바이스(PD1)는 신호 라인(WL1)에 결합된 게이트에서 신호(E1)를 수신하도록 구성된 PMOS 트랜지스터(P1)를 포함한다.
2개 이상의 회로 엘리먼트들은 직접 전기 연결, 저항성 또는 반응성 전기 연결, 또는 하나 이상의 부가적인 회로 엘리먼트들을 포함하는 전기 연결에 기초하여 결합되는 것으로 고려되며, 그리하여 트랜지스터 또는 다른 스위칭 디바이스에 의해 제어될 수 있는 데, 예를 들어 저항성이 되거나 개방될 수 있다.
도 1a 내지 도 1d에 도시된 실시예들 각각에서, 이퓨즈(Rfuse)는 비트 라인(BL)과 프로그램 디바이스들(PD0 및 PD1) 사이에 결합된다. 다양한 실시예들에서, 이퓨즈(Rfuse)는 프로그램 노드(PN)와 프로그램 디바이스들(PD0 및 PD1) 사이에서 결합되고, 프로그램 디바이스들(PD0 및 PD1)은 이퓨즈(Rfuse)와 비트 라인(BL) 사이에 결합된다.
일부 실시예들에서, 회로(100A-100D)는, 각각의 비트 셀이 비트 라인(BL)에 결합되는 복수의 비트 셀들 중의 비트 셀의 일부 또는 전부이다. 일부 실시예들에서, 비트 라인(BL)은 복수의 비트 라인들 중 하나의 비트 라인이다. 일부 실시예들에서, 회로(100A-100D)는 메모리 회로(도시되지 않음)의 복수의 비트 셀들 중의 비트 셀의 일부 또는 전부이다. 일부 실시예들에서, 신호 라인들(WL0 및 WL1)은 메모리 회로의 워드 라인들이고, 신호들(E0 및 E1)은 프로그래밍 또는 판독 동작에서 회로(100A-100D)를 포함하는 비트 셀을 선택하도록 구성된 워드 라인 신호들이다. 일부 실시예들에서, 메모리 회로는 판독 동작에서 회로(100A-100D)의 프로그래밍된 상태를 결정하도록 구성된 하나 이상의 감지 증폭기(도시되지 않음)를 포함한다.
이퓨즈(Rfuse)는, 실질적으로 변경될 수 있고 그리하여 미리 결정된 전류 레벨을 초과하는 크기를 갖는 전류(Ifuse)에 의해 프로그래밍될 수 있는 도전성 엘리먼트를 포함하는 회로 디바이스이다. 비-프로그래밍된 상태에서, 이퓨즈(Rfuse)는 프로그래밍된 상태의 저항에 비해 작은 저항을 갖는다. 일부 실시예들에서, 이퓨즈(Rfuse)는 도 3a 및 도 3b와 관련하여 아래에서 논의되는 이퓨즈(R1)를 포함한다.
프로그램 디바이스들(PD0 및 PD1) 각각의 디바이스는, 각각의 신호 라인(WL0 또는 WL1)에 결합되는 입력 단자(라벨링되지 않음)에서 수신된 입력 신호, 예를 들어, 신호들(E0 또는 E1) 중 하나에 응답하여 도전 상태와 저항 상태 사이에서 스위칭할 수 있는 IC 디바이스이다. 도전 상태에서, 프로그램 디바이스(PD0 또는 PD1)는 2개의 전류 경로 단자들(라벨링되지 않음) 사이에 저 저항 전류 경로를 가지며, 저항 상태에서, 프로그램 디바이스(PD0 또는 PD1)는 2개의 전류 경로 단자들 사이에 고 저항 전류 경로를 갖는다.
도전 상태에서, 프로그램 디바이스(PD0 또는 PD1)는 단지, 미리 결정된 전류 포화 레벨까지의 전류 값들에 대해서만 저 저항의 전류 경로를 가질 수 있고, 포화 레벨 초과의 전류 값들에 대해 상당히 더 높은 상대 저항 경로를 갖는다. 그리하여, 동작에서, 프로그램 디바이스(PD0 또는 PD1)는 2개의 전류 경로 단자들에 걸쳐 증가하는 전압 차에 대한 응답으로 2개의 전류 경로 단자들 사이에 흐르는 전류 값을 제한하도록 작용한다.
다양한 실시예들에서, 프로그램 디바이스들(PD0 및 PD1)은 동일하거나 상이한 프로그램 디바이스들이다. 동일한 프로그램 디바이스들은, 실질적으로 동일한 저항값 및 실질적으로 동일한 포화 레벨을 갖는 저 저항 전류 경로들을 갖는다. 다양한 실시예들에서, 상이한 프로그램 디바이스들은 실질적으로 상이한 저항값들 또는 실질적으로 상이한 포화 레벨들 중 하나 또는 둘 모두를 갖는 저 저항 전류 경로들을 갖는다.
다양한 실시예들에서, 프로그램 디바이스들(PD0 또는 PD1) 중 하나 또는 둘 모두는 송신 게이트, MOS 트랜지스터, 전계 효과 트랜지스터(FET), FinFET, 바이폴라 트랜지스터, 또는 입력 신호에 응답하여 도전 상태와 저항 상태 사이에서 스위칭할 수 있는 다른 적합한 IC 디바이스를 포함한다. 다양한 실시예들에서, 프로그램 디바이스들(PD0 및 PD1)은 동일한 수의 핀(fin)들 및 동일한 수의 게이트들을 갖는 FinFET들, 또는 핀들 및/또는 게이트들 중 하나 또는 둘 모두의 수가 상이한 FinFET들을 포함한다. 다양한 실시예들에서, 프로그램 디바이스들(PD0 및 PD1)은 도 4a 내지 도 4g와 관련하여 아래에서 논의되는 FinFET들(FF1 및 FF2), 또는 도 6과 관련하여 아래에서 논의되는 FinFET들(600FF1 및 600FF2)을 포함한다.
프로그램 디바이스들(PD0 및 PD1)은 별개의 입력 신호들에 응답하기 때문에, 프로그램 디바이스들(PD0 및 PD1)은 개별적으로 제어 가능하다. 다양한 실시예들에서, 프로그램 디바이스들(PD0 또는 PD1) 중 하나 또는 둘 모두는 각각의 도전 및 저항 상태들에 대응하는 로직 레벨들을 갖는 입력 신호에 응답하도록 구성된다.
도 1b에 도시된 실시예에서, NMOS 트랜지스터들(N0 및 N1) 각각의 것은 하이 로직 레벨을 갖는 각각의 신호(E0 또는 E1)에 응답하여 도전 상태에 있게 되고, 로우 로직 레벨을 갖는 각각의 신호(E0 또는 E1)에 응답하여 저항 상태에 있게 되도록 구성된다. 도 1d에 도시된 실시예에서, PMOS 트랜지스터들(P0 및 P1) 각각의 것은 로우 로직 레벨을 갖는 각각의 신호(E0 또는 E1)에 응답하여 도전 상태에 있게 되고, 하이 로직 레벨을 갖는 각각의 신호(E0 또는 E1)에 응답하여 저항 상태에 있게 되도록 구성된다.
위에서 논의된 구성들에 의해, 회로들(100A-100D)의 각각의 것은, 입력 신호들(E0 및 E1)의 제1 구성에 응답하여 프로그램 디바이스들(PD0 및 PD1)의 각각의 프로그램 디바이스가 도전 상태에 있게 됨으로써 2개의 병렬 저 저항 경로들이 제공되는 경우에, 이퓨즈(Rfuse)를 프로그램 노드(PN)에 결합하고, 입력 신호들(E0 및 E1)의 제2 구성에 응답하여 프로그램 디바이스들(PD0 또는 PD1) 중 하나의 프로그램 디바이스가 도전 상태에 있게 되고 프로그램 디바이스들(PD0 또는 PD1) 중 남은 하나의 프로그램 디바이스가 저항 상태에 있게 됨으로써 단일 저 저항 경로가 제공되는 경우에, 이퓨즈(Rfuse)를 프로그램 노드(PN)에 결합하고, 입력 신호들(E0 및 E1)의 제3 구성에 응답하여 프로그램 디바이스들(PD0 및 PD1)의 각각의 프로그램 디바이스가 저항 상태에 있게 됨으로써 2개의 병렬 고 저항 경로들이 제공되는 경우에, 프로그램 노드(PN)로부터 이퓨즈(Rfuse)를 분리(decouple)할 수 있다.
프로그램 디바이스들(PD0 및 PD1)의 병렬 구성으로 인해, 입력 신호들(E0 및 E1)의 제1 구성에 대응하는 이퓨즈(Rfuse)와 프로그램 노드(PN) 사이의 전체 경로 저항은 입력 신호들(E0 및 E1)의 제2 구성에 대응하는 이퓨즈(Rfuse)와 프로그램 노드(PN) 사이의 전체 경로 저항 미만이다. 동작에서, 도전 상태에 있는 프로그램 디바이스(PD0 또는 PD1)가 2개의 전류 경로 단자들 사이에 흐르는 전류의 값을 제한하도록 작용하기 때문에, 입력 신호들(E0 및 E1)의 제2 구성에 대응하는 전류(Ifuse)는 단일 프로그램 디바이스(PD0 또는 PD1)의 포화 레벨에 기초하여 제한되고, 입력 신호들(E0 및 E1)의 제1 구성에 대응하는 전류(Ifuse)는 프로그램 디바이스들(PD0 및 PD1)의 결합된 포화 레벨에 기초하여 제한된다.
다양한 실시예들에서, 회로들(100A-100D) 중 하나 이상은 프로그램 디바이스들(PD0 및 PD1)에 추가로 그리고 이와 병렬로 구성된 하나 이상의 프로그램 디바이스들(도시되지 않음)을 포함한다. 만약 있다면, 각각의 부가적인 프로그램 디바이스는 대응하는 신호 라인(WL0 또는 WL1) 상에서 수신된 입력 신호들(E0 또는 E1) 중 하나에 응답하여 부가적인 저 저항 경로를 제공함으로써 이퓨즈(Rfuse)를 프로그램 노드(PN)에 추가로 결합하도록 구성되고, 그럼으로써 회로(100A-100D)가 프로그램 디바이스들(PD0 및 PD1)에 추가로, 하나 이상의 프로그램 디바이스들을 포함하지 않는 실시예들에 비해 전체 경로 저항을 감소시키고 입력 신호들(E0 또는 E1)의 제1 또는 제2 구성들 중 하나 또는 둘 모두에 응답하여 전류(Ifuse)를 증가시킨다.
일부 실시예들에서, 입력 신호들(E0 및 E1)의 제1 구성은 프로그래밍 동작에 대응하고, 입력 신호들(E0 및 E1)의 제2 구성은 판독 동작에 대응한다. 따라서, 회로들(100A-100D) 각각의 것은 판독 동작에서의 전체 경로 저항보다 낮은, 프로그래밍 동작에서의 전체 경로 저항을 제공하고, 판독 동작에서의 전류(Ifuse)보다 큰, 프로그래밍 동작에서의 전류(Ifuse)를 제공한다.
도 1b에 도시된 일부 실시예들에서, 프로그래밍 동작은 신호들(E0 및 E1) 각각이 하이 로직 레벨을 갖는 신호들(E0 및 E1)의 제1 구성에 대응하고, 판독 동작은 신호들(E0 또는 E1) 중 하나가 하이 로직 레벨을 갖고 신호들(E0 또는 E1) 중 남은 하나가 로우 로직 레벨을 갖는 신호들(E0 및 E1)의 제2 구성에 대응한다. 도 1d에 도시된 일부 실시예들에서, 프로그래밍 동작은 신호들(E0 및 E1) 각각이 로우 로직 레벨을 갖는 신호들(E0 및 E1)의 제1 구성에 대응하고, 판독 동작은 신호들(E0 또는 E1) 중 하나가 하이 로직 레벨을 갖고 신호들(E0 또는 E1) 중 다른 하나가 로우 로직 레벨을 갖는 신호들(E0 및 E1)의 제2 구성에 대응한다.
일부 실시예들에서, 입력 신호들(E0 및 E1)의 제3 구성은, 회로들(100A-100D)의 각각의 회로가 프로그램 디바이스들(PD0 및 PD1)에 의해 제공되는 병렬 고 저항 경로들에 기초하여 프로그래밍 및 판독 동작들에서의 전류 제한들에 비해, 낮은 값, 예를 들어, 누설 전류 레벨로 전류(Ifuse)가 제한되게 하는 선택 해제 상태(de-selected state)에 대응한다. 도 1b에 도시된 일부 실시예들에서, 선택 해제 상태는 신호들(E0 및 E1) 각각이 로우 로직 레벨을 갖는 신호들(E0 및 E1)의 제3 구성에 대응한다. 도 1d에 도시된 일부 실시예들에서, 선택 해제 상태는 신호들(E0 및 E1) 각각이 하이 로직 레벨을 갖는 신호들(E0 및 E1)의 제3 구성에 대응한다.
도 1a 내지 도 1d에 도시된 실시예들에서, 회로들(100A-100D)은 회로들(100A-100D) 외부의 하나 이상의 회로들(도시되지 않음)로부터 신호 라인들(WL0 및 WL1) 상에서 신호들(E0 및 E1)을 수신하도록 구성된다. 다양한 실시예들에서, 회로들(100A-100D) 중 하나 이상은 신호 라인들(WL0 및 WL1) 상에서 신호들(E0 및 E1)을 생성하도록 구성된 하나 이상의 회로들(도시되지 않음)을 포함한다.
위에서 논의된 병렬 프로그램 디바이스 구성에 의해, 회로들(100A-100D)의 각각의 회로는 판독 동작을 수행하도록 선택될 수 있으며, 이 판독 동작에서, 전류(Ifuse)는 프로그래밍 동작에서의 전류(Ifuse)보다 작고, 그리하여, 프로그래밍 동작들에서의 프로그램 전류와 동일한, 판독 동작들에서의 판독 전류를 제공하도록 단일 프로그램 디바이스를 사용하는 접근법들보다, 판독 동작들 동안 더 적은 전력을 사용한다.
도 2는 하나 이상의 실시예들에 따라 이퓨즈의 상태를 결정하는 방법(200)의 흐름도이다. 방법(200)은 회로, 예를 들어, 도 1a 내지 도 1d와 관련하여 위에서 논의된 회로(100A-100D)와 함께 사용 가능하다.
도 2에서 방법(200)의 동작들이 도시된 시퀀스는 단지 예시를 위한 것이며; 방법(200)의 동작들은 도 2에 도시된 것과 상이한 시퀀스로 실행될 수 있다. 일부 실시예들에서, 도 2에 도시된 동작들 이외에 동작들이 도 2에 도시된 동작들 이전에, 동작들 사이에, 동작들 동안에 및/또는 동작들 후에 수행된다.
일부 실시예들에서, 방법(200)의 동작들은 메모리 회로를 동작시키는 방법의 동작들의 서브세트이다. 일부 실시예들에서, 이퓨즈는 메모리 회로의 비트 셀의 부분이고, 이퓨즈의 상태를 결정하는 것은 비트 셀의 로직 상태를 결정하는 것에 대응한다.
동작(210)에서, 일부 실시예들에서, 프로그래밍 동작은 프로그램 전류가 이퓨즈에서 흐르게 하기 위해 제1 프로그램 디바이스 및 제2 프로그램 디바이스를 턴 온함으로써 수행된다. 제1 및 제2 프로그램 디바이스들은 병렬로 구성되며, 제1 및 제2 프로그램 디바이스들 각각은 프로그램 노드와 비트 라인 사이에서 이퓨즈와 직렬로 결합된다. 제1 및 제2 프로그램 디바이스들을 턴 온하는 것은 제1 및 제2 디바이스들이, 프로그램 노드와 비트 라인 사이에 병렬 저 저항 경로들을 제공하게 하여서, 프로그램 전류가 2개의 병렬 경로들에서 흐르는 전류들의 합이 된다.
다양한 실시예들에서, 제1 및 제2 프로그램 디바이스들을 턴 온하는 것은, 제1 및 제2 프로그램 디바이스들 외에도, 하나 이상의 프로그램 디바이스들을 턴 온하는 것을 포함하고, 그리하여 하나 이상의 부가적인 프로그램 디바이스들이, 프로그램 노드와 비트 라인 사이에서 하나 이상의 부가적인 병렬 저 저항 경로들을 제공하게 하여서, 프로그램 전류는 둘 초과의 병렬 경로들에서 흐르는 전류들의 합이 된다.
다양한 실시예들에서, 제1 및 제2 프로그램 디바이스들을 턴 온하는 것은, 이퓨즈와 프로그램 노드 사이에 결합되거나, 또는 이퓨즈와 비트 라인 사이에 결합되는 제1 및 제2 프로그램 디바이스들을 턴 온하는 것을 포함한다. 다양한 실시예들에서, 프로그래밍 동작을 수행하는 것은, 프로그램 노드에 전력 공급 전압을, 그리고 비트 라인에 기준 전압을 인가하는 것 또는 프로그램 노드에 기준 전압을, 그리고 비트 라인에 전력 공급 전압을 인가하는 것을 포함한다.
다양한 실시예들에서, 프로그램 전류가 이퓨즈에 흐르게 하도록 제1 프로그램 디바이스 및 제2 프로그램 디바이스를 턴 온하는 것은, 도 1a 내지 도 1d와 관련하여 위에서 논의된, 전류(IFuse)가 프로그램 노드(PN)와 비트 라인(BL) 사이에 결합된 이퓨즈(Rfuse)에 흐르게 하도록 회로(100A-100D)의 프로그램 디바이스들(PD0 및 PD1)을 턴 온하는 것을 포함한다.
프로그램 전류가 이퓨즈에서 흐르게 하는 것은, 프로그램 전류가, 이퓨즈의 저항값을 비-프로그래밍된 상태의 것으로부터 프로그래밍된 상태의 것으로 지속 가능하게 증가시키기에 충분히 큰 크기를 갖게 하는 것을 포함한다. 일부 실시예들에서, 프로그램 전류가 이퓨즈에 흐르게 하는 것은, 프로그램 전류가 도 3a 및 도 3b와 관련하여 아래에서 논의되는 이퓨즈(R1)에 흐르게 하는 것을 포함한다.
일부 실시예들에서, 제1 프로그램 디바이스를 턴 온하는 것은 제1 신호에 응답하는 것이고, 제2 프로그램 디바이스를 턴 온하는 것은 제2 신호에 응답하는 것이다. 일부 실시예들에서, 제1 및 제2 신호들은 제1 및 제2 워드 라인들 상에서 제1 및 제2 프로그램 디바이스들에 의해 수신된 워드 라인 신호들이다. 일부 실시예들에서, 제1 및 제2 신호들은 도 1a 내지 도 1d와 관련하여 위에서 논의된, 각각의 워드 라인들(WL0 및 WL1) 상에서 수신된 신호들(E0 및 E1)이다.
일부 실시예들에서, 프로그래밍 동작을 수행하는 것은, 메모리 회로의 복수의 비트 셀들로부터 선택된 비트 셀에 로직 값을 저장하는 것을 포함한다. 일부 실시예들에서, 비트 셀에 로직 값을 저장하는 것은, IC의 메모리에 데이터, 예를 들어, 식별, 보안 또는 회로 구성 데이터를 저장하는 부분이다.
동작(220)에서, 일부 실시예들에서, 이퓨즈는 제1 및 제2 프로그램 디바이스들 각각을 턴 오프함으로써 프로그램 또는 판독 동작의 수행으로부터 선택 해제된다. 제1 및 제2 프로그램 디바이스들을 턴 오프하는 것은, 제1 및 제2 디바이스가, 프로그램 노드와 비트 라인 사이에 병렬 고 저항 경로들을 제공하게 하여서, 이퓨즈를 통해 흐르는 임의의 전류가 동작(210)에서의 프로그램 전류 및 동작(230)에서의 판독 전류에 비해 낮은 값, 예를 들어 누설 전류 레벨을 갖게 한다.
다양한 실시예들에서, 제1 및 제2 프로그램 디바이스들을 턴 오프하는 것은, 제1 및 제2 프로그램 디바이스들 외에도, 하나 이상의 프로그램 디바이스들을 턴 오프하는 것을 포함하고, 그리하여 하나 이상의 부가적인 프로그램 디바이스들이, 프로그램 노드와 비트 라인 사이에서 하나 이상의 부가적인 병렬 고 저항 경로들을 제공하게 한다.
다양한 실시예들에서, 제1 및 제2 프로그램 디바이스들을 턴 오프하는 것은, 이퓨즈와 프로그램 노드 사이에 결합되거나, 또는 이퓨즈와 비트 라인 사이에 결합되는 제1 및 제2 프로그램 디바이스들을 턴 오프하는 것을 포함한다. 다양한 실시예들에서, 이퓨즈를 선택 해제하도록 제1 프로그램 디바이스 및 제2 프로그램 디바이스를 턴 오프하는 것은, 도 1a 내지 도 1d와 관련하여 위에서 논의된, 프로그램 노드(PN)와 비트 라인(BL) 사이에 결합된 이퓨즈(Rfuse)를 선택 해제하도록 회로(100A-100D)의 프로그램 디바이스들(PD0 및 PD1)을 턴 오프하는 것을 포함한다.
일부 실시예들에서, 제1 프로그램 디바이스를 턴 오프하는 것은 제1 신호에 응답하는 것이고, 제2 프로그램 디바이스를 턴 오프하는 것은 제2 신호에 응답하는 것이다. 일부 실시예들에서, 제1 프로그램 디바이스를 턴 오프하는 것은, 도 1a 내지 도 1d와 관련하여 위에서 논의된, 워드 라인(WL0 또는 WL1) 중 대응하는 하나 상에서 수신된 신호들(E0 또는 E1) 중 하나에 응답하는 것이고, 제2 프로그램 디바이스를 턴 오프하는 것은 워드 라인(WL0 또는 WL1) 중 대응하는 남은 하나 상에서 수신된 신호들(E0 또는 E1) 중 남은 하나에 응답하는 것이다.
동작(230)에서, 판독 동작은 판독 전류가 이퓨즈를 통해 흐르게 하도록 제1 프로그램 디바이스를 턴 온하고, 제2 프로그램 디바이스를 턴 오프함으로써 수행된다. 제1 프로그램 디바이스를 턴 온하는 것은 제1 프로그램 디바이스가 프로그램 노드와 비트 라인 사이에 저 저항 경로를 제공하게 하고, 제2 프로그램 디바이스를 턴 오프하는 것은, 제2 프로그램 디바이스가, 프로그램 노드와 비트 라인 사이에 고 저항 경로를 제공하게 하여서, 판독 전류는 저 저항 경로를 통해 흐르는 전류와 실질적으로 동일하게 된다.
판독 전류는 제1 프로그램 디바이스에 의해 제공되는 저 저항 경로에 기초하고, 프로그램 전류는 제1 및 제2 프로그램 디바이스들에 의해 제공된 병렬 저 저항 경로들에 기초하기 때문에, 프로그램 전류는 판독 전류보다 크다.
다양한 실시예들에서, 제1 프로그램 디바이스를 턴 온하는 것 또는 제2 프로그램 디바이스를 턴 오프하는 것 중 하나 또는 둘 모두는, 프로그램 전류가, 판독 전류가 기초하는 병렬 경로들의 수보다 많은 병렬 경로들의 수에 기초하도록(그리하여 프로그램 전류가 판독 전류보다 크도록) 하나 이상의 부가적인 프로그램 디바이스들을 턴 온 또는 턴 오프하는 것을 포함한다.
다양한 실시예들에서, 제1 프로그램 디바이스를 턴 온하고 제2 프로그램 디바이스들을 턴 오프하는 것은, 이퓨즈와 프로그램 노드 사이에 결합되거나, 또는 이퓨즈와 비트 라인 사이에 결합되는 제1 프로그램 디바이스를 턴 온하고 제2 프로그램 디바이스를 턴 오프하는 것을 포함한다. 다양한 실시예들에서, 판독 동작을 수행하는 것은, 프로그램 노드에 전력 공급 전압을, 그리고 비트 라인에 기준 전압을 인가하는 것 또는 프로그램 노드에 기준 전압을, 그리고 비트 라인에 전력 공급 전압을 인가하는 것을 포함한다. 다양한 실시예들에서, 전력 공급 전압은 동작(210)에서 인가된 전력 공급 전압의 값과 동일하거나 상이한 값을 갖고, 그리고/또는 기준 전압은 동작(210)에서 인가된 기준 전압의 값과 동일하거나 상이한 값을 갖는다.
다양한 실시예들에서, 판독 전류가 이퓨즈에 흐르게 하도록 제1 프로그램 디바이스 턴 온하고 제2 프로그램 디바이스를 턴 오프하는 것은, 도 1a 내지 도 1d와 관련하여 위에서 논의된, 전류(IFuse)가 프로그램 노드(PN)와 비트 라인(BL) 사이에 결합된 이퓨즈(Rfuse)에 흐르게 하도록 회로(100A-100D)의 프로그램 디바이스들(PD0 또는 PD1) 중 하나를 턴 온하고, 프로그램 디바이스들(PD0 또는 PD1) 중 남은 하나를 턴 오프하는 것을 포함한다.
판독 전류가 이퓨즈에 흐르게 하는 것은 판독 전류가, 비-프로그래밍된 상태의 이퓨즈의 저항값과 프로그래밍된 상태의 이퓨즈의 저항값 간을 구별하기에 충분히 큰 크기를 갖게 하는 것을 포함한다. 일부 실시예들에서, 판독 전류가 이퓨즈에 흐르게 하는 것은, 판독 전류가 도 3a 및 도 3b와 관련하여 아래에서 논의되는 이퓨즈(R1)에 흐르게 하는 것을 포함한다.
다양한 실시예들에서, 판독 전류를 흐르게 하는 것은, 이퓨즈의 저항값에 기초한 전압을 생성하는 것, 판독 전류 값을 갖는 전류를 기준 저항 디바이스에 인가하는 것, 기준 저항 디바이스의 저항값에 기초하여 전압을 생성하는 것, 감지 증폭기를 사용하여 이퓨즈 및 기준 저항 디바이스의 저항값들에 기초한 전압들을 비교하는 것, 또는 이퓨즈 및 기준 저항 디바이스의 저항값들에 기초한 전압들을 비교한 결과를 나타내는 신호를 생성하는 것 중 하나 이상을 포함한다.
일부 실시예들에서, 제1 프로그램 디바이스를 턴 온하는 것은 제1 신호에 응답하는 것이고, 제2 프로그램 디바이스를 턴 오프하는 것은 제2 신호에 응답하는 것이다. 일부 실시예들에서, 제1 프로그램 디바이스를 턴 온하는 것은, 도 1a 내지 도 1d와 관련하여 위에서 논의된, 워드 라인(WL0 또는 WL1) 중 대응하는 하나 상에서 수신된 신호들(E0 또는 E1) 중 하나에 응답하는 것이고, 제2 프로그램 디바이스를 턴 오프하는 것은 워드 라인(WL0 또는 WL1) 중 대응하는 남은 하나 상에서 수신된 신호들(E0 또는 E1) 중 남은 하나에 응답하는 것이다.
동작(240)에서, 일부 실시예들에서, 동작(220)은, 동작(220)과 관련하여 위에서 논의된 바와 같이 제1 및 제2 프로그램 디바이스들 각각을 턴 오프함으로써 프로그램 또는 판독 동작의 수행으로부터 이퓨즈를 선택 해제하도록 반복된다.
방법(200)의 동작들 중 일부 또는 전부를 수행함으로써, 이퓨즈의 상태는 병렬 프로그램 디바이스 구성을 이용하여 결정되어서, 판독 동작을 수행하는 것은 프로그래밍 동작에서 사용되는 프로그램 전류보다 적은 판독 전류를 사용하고, 그리하여 프로그래밍 동작들에서의 프로그램 전류와 동일한, 판독 동작들에서의 판독 전류를 제공하도록 단일 프로그램 디바이스를 사용하는 접근법들보다, 판독 동작들 동안 더 적은 전력을 사용한다.
도 3a 및 도 3b는 일부 실시예들에 따라, 도 1a 내지 도 1d와 관련하여 위에서 논의된 이퓨즈(Rfuse)로서 사용 가능한 이퓨즈(R1)의 다이어그램들이다. 도 3a 및 도 3b 각각은 이퓨즈(R1)의 레이아웃 다이어그램의 평면도 및 방향들(X 및 Y)을 도시한다.
이퓨즈(R1)는 접촉 구역들(C2 및 C3) 사이의 주어진 방향을 따라 연장되는 도전성 엘리먼트(C1)를 포함하는 IC 구조물이다. 도 3a에 도시된 실시예에서, 이퓨즈(R1)는 X 방향을 따라 연장되는 도전성 엘리먼트(C1)에 대응하는 수평 배향을 갖는다. 도 3b에 도시된 실시예에서, 이퓨즈(R1)는 Y 방향을 따라 연장되는 도전성 엘리먼트(C1)에 대응하는 수직 배향을 갖는다.
도전성 엘리먼트(C1) 및 접촉 구역들(C2 및 C3) 각각은, 하나 이상의 도전성 재료들의 세그먼트를 정의하기 위해 제조 프로세스에서 사용되는 IC 레이아웃 다이어그램의 구역에 대응하며, 이 도전성 재료들의 비-제한적인 예들은 금속, 예를 들어 구리 또는 알루미늄, 또는 폴리실리콘을 포함한다. 일부 실시예들에서, 도전성 엘리먼트(C1), 접촉 구역(C2) 또는 접촉 구역(C3) 중 하나 이상은 IC 제조 프로세스의 금속 2 층의 세그먼트이다.
도전성 엘리먼트(C1)는, 동작 시에, 미리 결정된 전류 레벨이 자기-가열(self- heating)을 통해 파괴 온도를 생성할 수 있는 전류 밀도에 대응하도록 충분히 작은 단면적을 가짐으로써, 그리고 세그먼트의 열 저항이 접촉 구역들(C2 및 C3)에 대한 열 소산에 저항하고 그리하여 파괴 온도가 도달될 수 있게 하도록 충분한 길이를 가짐으로써, 미리 결정된 전류 레벨보다 큰 전류에 의해 파괴적으로 변경되고 그리하여, 프로그래밍될 수 있도록 구성된다.
다양한 실시예들에서, 도전성 엘리먼트(C1)는, 도전성 엘리먼트(C1)가 형성되는 도전 층에 대한 최소 폭 이상의 폭(라벨링되지 않음)을 가짐으로써, 그리고 도전성 엘리먼트(C1)가 형성되는 도전 층의 최소 길이 이상의 길이(라벨링되지 않음)를 가짐으로써 IC 제조 프로세스들과 호환 가능하다.
도전성 엘리먼트(C1) 및 접촉 구역들(C2 및 C3)은 예시 목적을 위해 도 3a 및 도 3b에 도시된 형상들 및 상대적 치수들을 갖는다. 다양한 실시예들에서, 도전성 엘리먼트(C1) 및 접촉 구역들(C2 및 C3)은 도 3a 및 도 3b에 도시된 것과 상이한 형상들 및 상대적 치수들을 갖는다.
도전성 엘리먼트(C1) 및 접촉 구역들(C2 및 C3)의 형상들 및 상대적 치수들 및 위에서 논의된 바와 같이 프로그래밍될 수 있는 능력에 기초하여, 이퓨즈(R1)는 프로그래밍된 상태의 저항에 비해 비-프로그래밍된 상태에서 작은 저항을 갖는다. 일부 실시예들에서, 비-프로그래밍된 상태에서의 이퓨즈(R1)의 저항은 1 Ω 미만 내지 500 Ω 범위의 값을 갖는다. 일부 실시예들에서, 비-프로그래밍된 상태에서의 이퓨즈(R1)의 저항은 약 5 Ω 내지 200 Ω 범위의 값을 갖는다. 일부 실시예들에서, 프로그래밍된 상태에서의 이퓨즈(R1)의 저항은 1 kΩ 내지 100 MΩ 초과의 범위의 값을 갖는다. 일부 실시예들에서, 프로그래밍 상태에서의 이퓨즈(R1)의 저항은 10 kΩ 내지 10 MΩ 범위의 값을 갖는다.
따라서, 도 1a 내지 도 1d와 관련하여 위에서 논의된 이퓨즈(Rfuse)로서 이퓨즈(R1)를 포함하는 회로(100A-100D)는 회로들(100A-100D)과 관련하여 위에서 논의된 이점들을 실현하도록 구성된다.
도 4a 내지 도 4g는 일부 실시예들에 따른 이퓨즈 구조물들(400A-400G)의 다이어그램들이다. 도 4a 내지 도 4g 각각은 각각의 이퓨즈 구조물(400A-400G)의 IC 레이아웃 다이어그램의 평면도 및 방향들(X 및 Y)을 도시한다.
이퓨즈 구조물들(400A-400G)의 각각은 이퓨즈(R1) 및 FinFET들(FF1-FF4) 중 둘 이상을 포함한다. 도 4a 내지 도 4g에 도시된 실시예들 각각에서, 이퓨즈(R1)는 도 3a와 관련하여 위에서 논의된 수평 배향 또는 도 3b와 관련하여 위에서 논의된 수직 배향 중 어느 하나를 가질 수 있다.
FinFET들(FF1 및 FF2)은 회로(100B)의 NMOS 트랜지스터들(N0 및 N1) 또는 회로(100D)의 PMOS 트랜지스터들(P0 및 P1)로서 사용될 수 있고, FinFET들(FF3 및 FF4)은 도 1b 및 도 1d와 관련하여 위에서 논의된 바와 같이 부가적인 병렬 트랜지스터들로서 사용될 수 있다. 따라서, FinFET들(FF1-FF4) 중 둘 이상의 FinFET들 모두는 n-형 또는 p-형 FinFET들이다.
FinFET들(FF1-FF4) 각각은 X 방향을 따라 연장되는 핀 구조물들(F1 및 F2) 및 Y 방향을 따라 연장되는 게이트 구조물들(G1 및 G2)을 포함하는 IC 구조물의 IC 레이아웃 다이어그램의 표현이며, 핀 구조물들(F1 및 F2) 각각은 게이트 구조물들(G1 및 G2) 각각과 교차한다. 일부 실시예들에서, FinFET들(FF1-FF4)은 Y 방향을 따라 연장되는 핀 구조물들(F1 및 F2) 및 X 방향을 따라 연장되는 게이트 구조물들(G1 및 G2)을 포함한다.
도 4a 내지 도 4g에 도시된 실시예에서, FinFET들(FF1 내지 FF4) 각각은 예시를 위해 2개의 핀 구조물들(F1 및 F2) 및 2개의 게이트 구조물들(G1 및 G2)을 포함한다. 다양한 실시예들에서, FinFET들(FF1-FF4) 중 하나 이상은 핀 구조물들(F1 또는 F2) 중 단 하나만, 또는 핀 구조물들(F1 및 F2) 외에도, 하나 이상의 핀 구조물들(도시되지 않음)을, 그리고/또는 게이트 구조물들(G1 및 G2) 중 단 하나만, 또는 게이트 구조물들(G1 및 G2) 외에도, 하나 이상의 게이트 구조물들(도시되지 않음)을 포함한다.
도 4a 내지 도 4g에 도시된 실시예에서, FinFET들(FF1 내지 FF4) 각각은 예시를 위해 동일한 수의 핀 구조물들(F1 및 F2) 및 게이트 구조물들(G1 및 G2)을 포함한다. 다양한 실시예들에서, FinFET들(FF1-FF4) 중 하나 이상은 FinFET들(FF1-FF4) 중 다른 하나 이상의 핀 구조물들의 수와 상이한 핀 구조물들의 수를 포함하고, 그리고/또는 FinFET들(FF1-FF4) 중 하나 이상은 FinFET들(FF1-FF4) 중 다른 하나 이상의 게이트 구조물들의 수와 상이한 게이트 구조물들의 수를 포함한다.
도 4a 내지 도 4g의 도시는 명확성을 위해 간략화된다. FinFET들(FF1-FF4)을 포함하는 이퓨즈 구조물들(400A-400G)의 IC 레이아웃 다이어그램들은, FinFET들(FF1-FF4)과 이퓨즈(R1) 사이에 그리고 그 내에, 핀 구조물들(F1 및 F2) 및 게이트 구조물들(G1 및 G2) 외에도, 레이아웃 엘리먼트들(도시되지 않음)을 포함한다. 부가적인 레이아웃 엘리먼트들의 비-제한적인 예들은, 핀 구조물들(F1 및 F2)이 배치되는 n-형 및/또는 p-형 활성 구역들, 핀 구조물 컴포넌트들, 게이트 구조물 컴포넌트들, 소스/드레인 구역들 및 접촉부들, 및 폴리실리콘, 금속, 또는 다른 도전성 구역들을 포함한다.
따라서, 도 4a 내지 도 4g 각각에 도시된 IC 레이아웃 다이어그램들에 대응하는 이퓨즈 구조물들(400A-400G)은, IC 제조 시스템(800), 이와 연관된 IC 제조 흐름 및 도 8과 관련하여 아래에서 추가로 논의되는 바와 같이, 도시된 레이아웃 엘리먼트들에 의해 정의된 것들에 외에도, IC 구조물 피처들을 포함한다.
도 4a에 도시된 이퓨즈 구조물(400A)의 IC 레이아웃 다이어그램에서, FinFET들(FF1 및 FF2) 및 이퓨즈(R1)는 Y 방향을 따라 FinFET들(FF1 및 FF2) 사이에 배치된 이퓨즈(R1)와 정렬된다. 도 4b에 도시된 이퓨즈 구조물(400B)의 IC 레이아웃 다이어그램에서, FinFET들(FF1 및 FF2) 및 이퓨즈(R1)는 X 방향을 따라 FinFET들(FF1 및 FF2) 사이에 배치된 이퓨즈(R1)와 정렬된다.
도 4c에 도시된 이퓨즈 구조물(400C)의 IC 레이아웃 다이어그램에서, FinFET들(FF1 및 FF2) 및 이퓨즈(R1)는 Y 방향을 따라 FinFET들(FF1 및 FF2) 사이에 배치된 이퓨즈(R1)와 정렬되고, FinFET들(FF3 및 FF4) 및 이퓨즈(R1)는 X 방향을 따라 FinFET들(FF3 및 FF4) 사이에 배치된 이퓨즈(R1)와 정렬된다. 일부 실시예들에서, FinFET들(FF1 및 FF2) 및 이퓨즈(R1)는 X 방향을 따라 정렬되고, FinFET들(FF3 및 FF4) 및 이퓨즈(R1)는 Y 방향을 따라 정렬된다.
도 4d에 도시된 이퓨즈 구조물(400D)의 IC 레이아웃 다이어그램에서, FinFET들(FF1 및 FF2) 및 이퓨즈(R1)는 Y 방향을 따라 FinFET(FF1)와 이퓨즈(R1) 사이에 배치된 FinFET(FF2)와 정렬된다. 도 4e에 도시된 이퓨즈 구조물(400E)의 IC 레이아웃 다이어그램에서, FinFET들(FF1 및 FF2) 및 이퓨즈(R1)는 Y 방향을 따라 이퓨즈(R1)와 FinFET(FF2) 사이에 배치된 FinFET(FF1)와 정렬된다.
도 4f 및 도 4g에 각각 도시된 이퓨즈 구조물들(400F 및 400G)의 IC 레이아웃 다이어그램들에서, FinFET들(FF1 내지 FF3) 및 이퓨즈(R1)는 Y 방향을 따라 FinFET들(FF1 및 FF3) 사이에 배치된 FinFET(FF2) 및 이퓨즈(R1)와 정렬된다. 다양한 실시예들에서, 이퓨즈 구조물들(400F 또는 400G)의 하나 이상의 이퓨즈 구조물의 IC 레이아웃 다이어그램은 FinFET(FF1-FF3) 외에도, 하나 이상의 FinFET들(도시되지 않음), 예를 들어 FinFET(FF4)를 포함한다.
도 4d 내지 도 4g에 도시된 실시예들에서, 이퓨즈(R1) 및 FinFET들(FF1 내지 FF3) 중 둘 이상은 Y 방향으로 정렬된다. 다양한 실시예들에서, 이퓨즈 구조물들(400D-400G) 중 하나 이상의 이퓨즈 구조물의 IC 레이아웃 다이어그램은 X 방향으로 정렬된 FinFET들(FF1-FF3) 중 둘 이상을 포함한다.
따라서, 도 1b 및 도 1d와 관련하여 위에서 논의되고 도 4a 내지 도 4g의 실시예들 중 하나에 따라 구성되는, 이퓨즈(Rfuse)로서 이퓨즈(R1) 및 NMOS 트랜지스터들(N0 및 N1) 또는 PMOS 트랜지스터들(P0 및 P1) 중 어느 하나로서 FinFET들(FF1 및 FF2)을 포함하는 회로(100B 또는 100D)는 회로들(100A-100D)과 관련하여 위에서 논의된 이점들을 실현할 수 있다.
도 4a 내지 도 4g의 실시예들 중 하나에 따라 구성된 IC 레이아웃 다이어그램에 대응하는 IC 구조물은 병렬 프로그래밍 전류 경로들 및 이퓨즈가 단일 프로그램 디바이스에 의해 프로그래밍되는 접근법들보다 뛰어난 라우팅 유연성(routing flexibility)을 포함하고, 그리하여 이퓨즈가 단일 프로그램 디바이스에 의해 프로그래밍되는 접근법들과 비교하면 더 낮은 프로그래밍 전류 경로 저항을 가질 수 있다.
도 5a 및 도 5b는 일부 실시예들에 따른 이퓨즈 구조물들(500A 및 500B)의 다이어그램들이다. 도 5a 및 도 5b 각각은 각각의 이퓨즈 구조물(500A 또는 500B)의 IC 레이아웃 다이어그램의 평면도 및 방향들(X 및 Y)을 도시한다.
이퓨즈 구조물들(500A 및 500B) 각각은, 도 1a 내지 도 1d와 관련하여 위에서 논의된 신호 라인들(WL0 및 WL1), 도 3a 및 도 3b와 관련하여 위에서 논의된 이퓨즈(R1) 및 도 4a 내지 도 4g와 관련하여 위에서 논의된 FinFET들(FF1 및 FF2), 신호 라인들(WL2 및 WL3) 및 비트 라인들(BL0 및 BL1)을 포함한다. 신호 라인(WL2)은 도 1a 내지 도 1d와 관련하여 위에서 논의된 신호 라인(WL0)으로서 사용 가능하고, 신호 라인(WL3)은 신호 라인(WL1)으로서 사용 가능하며, 비트 라인들(BL0 및 BL1) 각각은 비트 라인(BL)으로서 사용 가능하다. 도 5a 및 도 5b에 도시된 실시예들 각각에서, 이퓨즈(R1)는 도 3a와 관련하여 위에서 논의된 수평 배향 또는 도 3b와 관련하여 위에서 논의된 수직 배향 중 어느 하나를 가질 수 있다.
도 5a에 도시된 실시예에서, 이퓨즈 구조물(500A)의 IC 레이아웃 다이어그램은, FinFET들(FF1)과 이퓨즈(R1)의 제1 쌍들 사이에 배치된 신호 라인(WL0), 이퓨즈(R1)의 제1 쌍과 FinFET들(FF2)의 제1 쌍 사이에 배치된 신호 라인(WL1), FinFET들(FF1)의 제2 쌍과 이퓨즈(R1)의 제2 쌍들 사이에 배치된 신호 라인(WL2), 및 이퓨즈(R1)의 제2 쌍과 FinFET들(FF2)의 제2 쌍 사이에 배치된 신호 라인(WL3)을 포함한다.
도 5b에 도시된 실시예에서, 이퓨즈 구조물(500B)의 IC 레이아웃 다이어그램은, 신호 라인(WL0)과 이퓨즈들(R1)의 제1 쌍 사이에 배치된 FinFET들(FF1)의 제1 쌍, 이퓨즈들(R1)의 제1 쌍과 신호 라인(WL1) 사이에 배치된 FinFET들(FF2)의 제1 쌍, 신호 라인(WL2)과 이퓨즈들(R1)의 제2 쌍 사이에 배치된 FinFET들(FF1)의 제2 쌍, 및 이퓨즈들(R1)의 제2 쌍과 신호 라인(WL3) 사이에 배치된 FinFET들(FF2)의 제2 쌍을 포함한다.
도 5a 및 도 5b에 도시된 실시예들에서, 각각의 이퓨즈 구조물들(500A 및 500B)의 IC 레이아웃 다이어그램들 각각은, Y 방향으로 정렬되는 이퓨즈들(R1)의 처음 2개 위에 놓인 비트 라인(BL0) 및 Y 방향으로 정렬되는 이퓨즈들(R1)의 다음 2개 위에 놓인 비트 라인(BL1)을 포함한다. 일부 실시예들에서, 이퓨즈 구조물(500A 또는 500B)은 주어진 메모리 셀이 이퓨즈(R1) 및 대응하는 FinFET들(FF1 및 FF2)을 포함하는 메모리 회로의 부분이다.
명확성을 위해, 도 5a 및 도 5b의 도시들은, FinFET들(FF1 및 FF2)이 핀 구조물들(F1 및 F2) 및 게이트 구조물들(G1 및 G2)을 나타내지 않고 각각의 이퓨즈 구조물들(500A 및 500B)의 레이아웃 다이어그램들은 FinFET들(FF1 및 FF2), 이퓨즈(R1), 신호 라인들(WL0-WL3) 및 비트 라인들(BL0 및 BL1)에 추가로, 레이아웃 엘리먼트들을 포함하지 않는다는 점에서 간략화된다. 비-제한적인 예로서, 주어진 비트 라인(BL0 또는 BL1)이 주어진 이퓨즈(R1) 위에 놓이는 위치에서, 이퓨즈 구조물(500A 또는 500B)의 IC 레이아웃 다이어그램은 그 위치에 하나 이상의 도전성 구역들(도시되지 않음)을 포함하여서, IC 레이아웃 다이어그램에 기초하여 제조된 이퓨즈 구조물(500A 또는 500B)이 도 3a 및 도 3b와 관련하여 위에서 논의된 이퓨즈(R1)의 접촉 구역들(C2 또는 C3) 중 하나에 의해 정의된 도전성 세그먼트와 주어진 비트 라인(BL0 또는 BL1) 사이의 전기 연결을 포함하게 한다.
도 5a 및 도 5b에 도시되지는 않지만, 이퓨즈 구조물들(500A 및/또는 500B)의 IC 레이아웃 다이어그램들의 일부 실시예들에 포함되는 레이아웃 엘리먼트들의 부가적인 비-제한적인 예들은, 핀 구조물들(F1 및 F2)이 배치되는 n-형 및/또는 p-형 활성 구역들, 핀 구조물 컴포넌트들, 게이트 구조물 컴포넌트들, 소스/드레인 구역들 및 접촉부들, 및 폴리실리콘, 금속, 또는 다른 도전성 구역들을 포함한다.
따라서, 도 5a 및 도 5b 각각에 도시된 IC 레이아웃 다이어그램들에 대응하는 이퓨즈 구조물들(500A 및 500B)은, IC 제조 시스템(800), 이와 연관된 IC 제조 흐름 및 도 8과 관련하여 아래에서 추가로 논의되는 바와 같이, 도시된 레이아웃 엘리먼트들에 의해 정의된 것들에 외에도, IC 구조물 피처들을 포함한다.
도 5a 및 도 5b에 도시된 실시예들에서, 각각의 이퓨즈 구조물들(500A 및 500B)의 IC 레이아웃 다이어그램들 각각은 2개의 행들 및 2개의 열들로 배열된 4개의 이퓨즈들(R1)을 포함한다. 다양한 실시예들에서, 이퓨즈 구조물들(500A 또는 500B)의 IC 레이아웃 다이어그램은 4개보다 적거나 많은 이퓨즈들(R1), 2개보다 적거나 많은 이퓨즈들(R1)의 행들 또는 2개보다 적거나 많은 이퓨즈들(R1)의 열들을 포함한다. 일부 실시예들에서, 이퓨즈 구조물(500A 또는 500B)의 IC 레이아웃 다이어그램은 단일 이퓨즈(R1)를 포함한다.
도 5a 및 도 5b에 도시된 실시예들에서, 각각의 이퓨즈 구조물들(500A 및 500B)의 IC 레이아웃 다이어그램들 각각은, X 방향을 따라 배향되는 신호 라인들(WL0-WL3), Y 방향을 따라 배향되는 비트 라인들(BL0 및 BL1) 및 Y 방향을 따라 배향되는 FinFET들(FF1 및 FF2) 및 이퓨즈(R1)를 포함한다. 일부 실시예들에서, 이퓨즈 구조물(500A 또는 500B)의 IC 레이아웃 다이어그램은 Y 방향을 따라 배향되는 신호 라인들(WL0-WL3), X 방향을 따라 배향되는 비트 라인들(BL0 및 BL1) 및 X 방향을 따라 배향되는 FinFET들(FF1 및 FF2) 및 이퓨즈(R1)를 포함한다.
도 5a 및 도 5b에 도시된 실시예들에서, 각각의 이퓨즈 구조물들(500A 및 500B)의 IC 레이아웃 다이어그램들 각각은 도 4a와 관련하여 위에서 논의된 이퓨즈 구조물(400A)의 IC 레이아웃 다이어그램에 대응한다. 신호 라인들(WL0-WL3)이 Y 방향을 따라 배향되고 비트 라인들(BL0 및 BL1)이 X 방향을 따라 배향되고, FinFET들(FF1 및 FF2) 및 이퓨즈(R1)가 X 방향을 따라 배향되는 실시예들에서, 이퓨즈 구조물(500A 또는 500B)의 IC 레이아웃 다이어그램들은 도 4b와 관련하여 위에서 논의된 이퓨즈 구조물(400B)의 IC 레이아웃 다이어그램에 대응한다.
다양한 실시예들에서, 이퓨즈 구조물(500A 또는 500B)의 IC 레이아웃 다이어그램은, 도 4c 내지 도 4g 각각에 도시된 바와 같이 FinFET들(FF3 또는 FF4) 중 하나 또는 둘 모두를 포함함으로써 이퓨즈 구조물들(400C-400G) 중 하나의 IC 레이아웃 다이어그램에 대응한다.
따라서, 이퓨즈(Rfuse)로서 도 5a 또는 도 5b의 실시예들 중 하나에 따라 구성된 이퓨즈(R1) 및 FinFET들(FF1 및 FF2)을 포함하는 회로(100B 또는 100D)는 회로들(100A-100D)과 관련하여 그리고 이퓨즈 구조물들(400A-400G)의 IC 레이아웃 다이어그램들과 관련하여 위에서 논의된 이점들을 실현할 수 있다.
도 6은 일부 실시예들에 따른 이퓨즈 구조물(600)의 다이어그램이다. 도 6은, FinFET(600FF1 및 600FF2), FinFET들(600FF1 및 600FF2) 사이에 배치된 이퓨즈 도전성 엘리먼트(600C1), FinFET(600FF1)와 이퓨즈 도전성 엘리먼트(600C1) 사이에 배치된 워드 라인(600WL0), 및 이퓨즈 도전성 엘리먼트(600C1)와 FinFET(600FF2) 사이에 배치된 워드 라인(600WL1)을 포함하는 이퓨즈 구조물(600)의 IC 레이아웃 다이어그램의 평면도를 도시한다.
워드 라인(600WL0 및 600WL1)은 도 1a 내지 도 1d와 관련하여 위에서 논의된 신호 라인들(WL0 및 WL1)로서 이용 가능하고, 이퓨즈 도전성 엘리먼트(600C1)는 도 3a 및 도 3b와 관련하여 위에서 논의된 도전성 엘리먼트(C1)로서 이용 가능하다. FinFET들(600FF1 및 600FF2)은 도 5a와 관련하여 위에서 논의된 이퓨즈 구조물(500A)의 IC 레이아웃 다이어그램에 따라 배열되는, 도 4a 내지 도 4g와 관련하여 위에서 논의된 FinFET들(FF1 및 FF2)로서 이용 가능하다. 일부 실시예들에서, FinFET들(600FF1 및 600FF2)은 도 5b와 관련하여 위에서 논의된 이퓨즈 구조물(500B)의 IC 레이아웃 다이어그램에 따라 배열된다.
FinFET들(600FF1 및 600FF2)은 핀 구조물들(600F)이 형성되는 IC 구조물의 활성 영역을 정의하는 데 사용되는 각각의 활성 구역들(600A1 및 600A2)을 포함한다. FinFET들(600FF1 및 600FF2) 각각은, 핀 구조물들(600F) 각각에 수직하고 그와 중첩되는 게이트 구조물들(600G)을 포함한다. 핀 구조물들(600F)은 도 4a 내지 도 4g와 관련하여 위에서 논의된 FinFET들(FF1-FF4)의 핀 구조물들(F1 및 F2)에 대응하고, 게이트 구조물들(600G)은 FinFET들(FF1-FF4)의 게이트 구조물들(G1 및 G2)에 대응한다.
도 6에 도시된 실시예에서, FinFET들(600FF1 및 600FF2) 각각은 12개의 핀 구조물들(600F) 및 12개의 게이트 구조물들(600G)을 포함한다. 다양한 실시예들에서, FinFET들(600FF1 또는 600FF2) 중 하나 또는 둘 모두는 12개보다 적거나 많은 핀 구조물들(600F) 및/또는 12개보다 적거나 많은 게이트 구조물들(600G)을 포함한다.
도 6에 도시된 실시예에서, FinFET들(600FF1 및 600FF2) 각각은 동일한 수의 핀 구조물들(600F) 및 게이트 구조물들(600G)을 포함한다. 다양한 실시예들에서, FinFET들(600FF1 또는 600FF2) 중 하나는 FinFET들(600FF1 또는 600FF2) 중 남은 하나보다 더 많은 수의 핀 구조물들(600F)을 포함한다.
다양한 실시예들에서, FinFET들(600FF1 또는 600FF2) 중 하나는 FinFET들(600FF1 또는 600FF2) 중 남은 하나보다 더 많은 수의 게이트 구조물들을 포함한다.
도 6의 도시는 명료함을 위해 간략화된다. 이퓨즈 구조물(600)의 IC 레이아웃 다이어그램을 포함하는 IC 레이아웃 다이어그램들은 FinFET들(600FF1 및 600FF2), 워드 라인들(600WL0 및 600WL1) 및 이퓨즈 도전성 엘리먼트(600C1) 외에도, 레이아웃 엘리먼트들(도시되지 않음)을 포함한다.
부가적인 레이아웃 엘리먼트들의 비-제한적인 예들은, 핀 구조물 컴포넌트들, 게이트 구조물 컴포넌트들, 소스/드레인 구역들 및 접촉부들, 이퓨즈 접촉 구역들 및 폴리실리콘, 금속 또는 다른 도전성 구역들을 포함한다.
따라서, 도 6에 도시된 IC 레이아웃 다이어그램에 대응하는 이퓨즈 구조물(600)은 IC 제조 시스템(800), 이와 연관된 IC 제조 흐름 및 도 8과 관련하여 아래에서 추가로 논의되는 바와 같이, 도시된 레이아웃 엘리먼트들에 의해 정의된 것들에 외에도, IC 구조물 피처들을 포함한다.
따라서, 도 6의 실시예에 따라 구성된, 이퓨즈(Rfuse)에 포함되는 이퓨즈 도전성 엘리먼트(600C1), NMOS 트랜지스터들(N0 및 N1) 또는 PMOS 트랜지스터들(P0 및 P1)로서의 FinFET들(600FF1 및 600FF2) 및 신호 라인들(WL0 및 WL1)로서의 워드 라인들(600WL0 및 600WL1)을 포함하는 회로(100B 또는 100D)는, 이퓨즈 구조물(500A)의 IC 레이아웃 다이어그램과 관련하여 그리고 회로(100A-100D)와 관련하여 위에서 논의된 이점들을 실현할 수 있다.
단일 프로그램 디바이스 대신에, 구성 가능한 수의 핀들 및 게이트 구조물들을 독립적으로 갖는 2개의 FinFET들을 포함함으로써, 도 6의 IC 레이아웃 다이어그램 실시예에 대응하는 IC 구조물은 이퓨즈가 단일 프로그램 디바이스에 의해 프로그래밍되는 접근법들에 비해 감소된 영역을 가질 수 있다.
도 7은 일부 실시예들에 따른 전자 설계 자동화(EDA) 시스템(700)의 블록도이다.
일부 실시예들에서, EDA 시스템(700)은 APR 시스템을 포함한다. 하나 이상의 실시예들에 따라 와이어 라우팅 어레인지먼트들을 표현하는 레이아웃 다이어그램들을 설계하는 본원에서 설명된 방법들은, 예를 들어 일부 실시예들에 따라 EDA 시스템(700)을 사용하여 구현 가능하다.
일부 실시예들에서, EDA 시스템(700)은 하드웨어 프로세서(702) 및 비-일시적 컴퓨터-판독 가능 저장 매체(704)를 포함하는 범용 컴퓨팅 디바이스이다. 저장 매체(704)는 다른 것들 중에서도, 컴퓨터 프로그램 코드(706), 즉 실행 가능한 명령어들의 세트로 인코딩되는데, 다시 말해, 이를 저장한다. 하드웨어 프로세서(702)에 의한 명령어들(706)의 실행은, 예를 들어 도 9와 관련하여 후술되는 방법(900)(이하, 언급된 프로세스들 및/또는 방법들) 중 일부 또는 전부를 구현하는 EDA 툴을 (적어도 부분적으로) 나타낸다.
프로세서(702)는 버스(708)를 통해 컴퓨터-판독 가능 저장 매체(704)에 전기적으로 결합된다. 프로세서(702)는 또한 버스(708)에 의해 I/O 인터페이스(710)에 전기적으로 결합된다. 네트워크 인터페이스(712)는 또한 버스(708)를 통해 프로세서(702)에 전기적으로 연결된다. 네트워크 인터페이스(712)는 네트워크(714)에 연결되어서, 프로세서(702) 및 컴퓨터 판독-가능 저장 매체(704)가 네트워크(714)를 통해 외부 엘리먼트들에 연결될 수 있게 한다. 프로세서(702)는 시스템(700)이 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부를 수행하는 데 사용 가능하게 하기 위해 컴퓨터-판독 가능 저장 매체(704)에 인코딩된 컴퓨터 프로그램 코드(706)를 실행하도록 구성된다. 하나 이상의 실시예들에서, 프로세서(702)는 중앙 처리 장치(CPU), 멀티-프로세서, 분산 프로세싱 시스템, 주문형 집적 회로(ASIC) 및/또는 적합한 프로세싱 유닛이다.
하나 이상의 실시예들에서, 컴퓨터-판독 가능 저장 매체(704)는 전자, 자기, 광학, 전자기, 적외선 및/또는 반도체 시스템(또는 장치 또는 디바이스)이다. 예를 들어, 컴퓨터-판독 가능 저장 매체(704)는 반도체 또는 솔리드-스테이트(solid- state) 메모리, 자기 테이프, 제거 가능 컴퓨터 디스켓, 랜덤 액세스 메모리(RAM), 판독-전용 메모리(ROM), 강성 자기 디스크 및/또는 광학 디스크를 포함한다. 광학 디스크들을 사용하는 하나 이상의 실시예들에서, 컴퓨터-판독 가능 저장 매체(704)는 콤팩트 디스크-판독 전용 메모리(CD-ROM), 콤팩트 디스크-읽기/쓰기(CD-R/W) 및/또는 디지털 비디오 디스크(DVD)를 포함한다.
하나 이상의 실시예들에서, 저장 매체(704)는 시스템(700)이 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부를 수행하는 데 사용 가능하게 되도록 구성된 컴퓨터 프로그램 코드(706)를 저장한다(여기서, 이러한 실행은 (적어도 부분적으로) EDA 툴을 표현함). 하나 이상의 실시예들에서, 저장 매체(704)는 또한 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부를 수행하는 것을 용이하게 하는 정보를 저장한다. 하나 이상의 실시예들에서, 저장 매체(704)는 본원에서 개시된 바와 같은 그러한 표준 셀들, 예를 들어, 도 3a 및 도 3b와 관련하여 위에서 논의된 이퓨즈(R1)를 포함하는 메모리 셀을 포함하는 표준 셀들의 라이브러리(707)를 저장한다.
EDA 시스템(700)은 I/O 인터페이스(710)를 포함한다. I/O 인터페이스(710)는 외부 회로에 결합된다. 하나 이상의 실시예들에서, I/O 인터페이스(710)는 프로세서(702)에 정보 및 커맨드(command)들을 통신하기 위한 키보드, 키패드, 마우스, 트랙볼, 트랙패드, 터치스크린 및/또는 커서 방향 키들을 포함한다.
EDA 시스템(700)은 또한 프로세서(702)에 결합된 네트워크 인터페이스(712)를 포함한다. 네트워크 인터페이스(712)는 시스템(700)이, 하나 이상의 다른 컴퓨터 시스템들이 연결되는 네트워크(714)와 통신할 수 있게 한다. 네트워크 인터페이스(712)는 BLUETOOTH, WIFI, WIMAX, GPR 또는 WCDMA와 같은 무선 네트워크 인터페이스들; 또는 ETHERNET, USB, 또는 IEEE-1364와 같은 유선 네트워크 인터페이스들을 포함한다. 하나 이상의 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부는 둘 이상의 시스템들(700)에서 구현된다.
시스템(700)은 I/O 인터페이스(710)를 통해 정보를 수신하도록 구성된다. I/O 인터페이스(710)를 통해 수신된 정보는 명령어들, 데이터, 설계 규칙들, 표준 셀들의 라이브러리들, 및/또는 프로세서(702)에 의한 프로세싱을 위한 다른 파라미터들 중 하나 이상을 포함한다. 정보는 버스(708)를 통해 프로세서(702)에 전달된다. EDA 시스템(700)은 I/O 인터페이스(710)를 통해 UI와 관련된 정보를 수신하도록 구성된다. 정보는 사용자 인터페이스(UI)(742)로서 컴퓨터-판독 가능 매체(704)에 저장된다.
일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부는 프로세서에 의한 실행을 위한 자립형 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부는 부가적인 소프트웨어 애플리케이션의 부분인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부는 소프트웨어 애플리케이션에 대한 플러그-인으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 적어도 하나는 EDA 툴의 부분인 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 언급된 프로세스들 및/또는 방법들 중 일부 또는 전부는 EDA 시스템(700)에 의해 사용되는 소프트웨어 애플리케이션으로서 구현된다. 일부 실시예들에서, 표준 셀들을 포함하는 레이아웃 다이어그램은 CADENCE DESIGN SYSTEMS, Inc.로부터 입수 가능한 VIRTUOSO® 또는 다른 적합한 레이아웃 생성 툴과 같은 툴을 사용하여 생성된다.
일부 실시예들에서, 프로세스들은 비-일시적인 컴퓨터 판독 가능 기록 매체에 저장된 프로그램의 함수들로서 실현된다. 비-일시적인 컴퓨터 판독 가능 기록 매체의 예들은, 외부/제거 가능 그리고/또는 내부/내장형 저장 또는 메모리 유닛, 예를 들어 광학 디스크 이를테면, DVD, 자기 디스크 이를테면, 하드 디스크, 반도체 메모리, 이를테면, ROM, RAM, 메모리 카드 등 중 하나 이상을 포함(그러나 이에 제한되지 않음)한다.
도 8은 일부 실시예들에 따라, IC 제조 시스템(800) 및 그와 연관된 IC 제조 흐름의 블록도이다. 일부 실시예들에서, 레이아웃 다이어그램에 기초하여, (A) 하나 이상의 반도체 마스크들 또는 (B) 반도체 집적 회로의 층 내의 적어도 하나의 컴포넌트 중 적어도 하나가 제조 시스템(800)을 사용하여 제조된다.
도 8에서, IC 제조 시스템(800)은 IC 디바이스(860)의 제조와 관련된 설계, 개발 및 제조 사이클들 및/또는 서비스들과 상호작용하는 엔티티들, 이를테면, 설계 하우스(820), 마스크 하우스(830), 및 IC 제조자/제조기("팹(fab)")(850)를 포함한다. 시스템(800)의 엔티티들은 통신 네트워크에 의해 연결된다. 일부 실시예들에서, 통신 네트워크는 단일 네트워크이다. 일부 실시예들에서, 통신 네트워크는 인트라넷 및 인터넷과 같은 다양한 상이한 네트워크들이다. 통신 네트워크는 유선 및/또는 무선 통신 채널들을 포함한다. 각각의 엔티티는 다른 엔티티들 중 하나 이상과 상호작용하고, 다른 엔티티들 중 하나 이상에 서비스들을 제공하고 그리고/또는 다른 엔티티들 중 하나 이상으로부터 서비스들을 수신한다. 일부 실시예들에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 둘 이상이 단일의 더 큰 회사에 의해 소유된다. 일부 실시예들에서, 설계 하우스(820), 마스크 하우스(830), 및 IC 팹(850) 중 둘 이상이 공통 설비에 공존하고 공통 자원들을 사용한다.
설계 하우스(또는 설계 팀)(820)는 IC 설계 레이아웃 다이어그램(822)을 생성한다. IC 설계 레이아웃 다이어그램(822)은 다양한 기하학적 패턴들, 예를 들어, IC 디바이스(860), 예를 들어, 도 3a, 도 3b, 도 4a 내지 도 4g, 도 5a, 도 5b, 및 도 6과 관련하여 위에서 논의된 이퓨즈(R1) 또는 이퓨즈 구조물들(400A-400G, 500A, 500B, 또는 600)에 대해 설계되는 도 3a, 도 3b, 도 4a 내지 도 4g, 도 5a, 도 5b, 또는 도 6에 도시된 IC 레이아웃 다이어그램을 포함한다. 기하학적 패턴들은 제조될 IC 디바이스(860)의 다양한 컴포넌트들을 구성하는 금속, 산화물 또는 반도체 층들의 패턴들에 대응한다. 다양한 층들은 다양한 IC 피처들을 형성하도록 결합된다. 예를 들어, IC 설계 레이아웃 다이어그램(822)의 일부는 반도체 기판(이를테면, 실리콘 웨이퍼)에 형성되는 다양한 IC 피처들, 이를테면, 활성 구역, 게이트 전극, 소스 및 드레인, 층간 상호연결의 금속 라인들 또는 비아들 및 본딩 패드들을 위한 개구들, 및 반도체 기판 상에 배치된 다양한 재료 층들을 포함한다. 설계 하우스(820)는 IC 설계 레이아웃 다이어그램(822)을 형성하기 위한 적절한 설계 절차를 구현한다. 설계 절차는 로직 설계, 물리적 설계 또는 배치 및 라우팅(route) 중 하나 이상을 포함한다. IC 설계 레이아웃 다이어그램(822)은 기하학적 패턴들의 정보를 갖는 하나 이상의 데이터 파일들로 제시된다. 예를 들어, IC 설계 레이아웃 다이어그램(822)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
마스크 하우스(830)는 데이터 준비(832) 및 마스크 제조(844)를 포함한다. 마스크 하우스(830)는, IC 설계 레이아웃 다이어그램(822)에 따라 IC 디바이스(860)의 다양한 층들을 제조하는 데 사용될 하나 이상의 마스크들(845)을 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 사용한다. 마스크 하우스(830)는, IC 설계 레이아웃 다이어그램(822)이 대표적인 데이터 파일("RDF(representative data file)")로 변환되는 마스크 데이터 준비(832)를 수행한다. 마스크 데이터 준비(832)는 마스크 제조(844)에 RDF를 제공한다. 마스크 제조(844)는 마스크 라이터(mask writer)를 포함한다. 마스크 라이터는 마스크(레티클)(845) 또는 반도체 웨이퍼(853)와 같은 기판 상의 이미지로 RDF를 변환한다. 설계 레이아웃 다이어그램(822)은 마스크 라이터의 특정 특성들 및/또는 IC 팹(850)의 요건들을 준수하도록 마스크 데이터 준비(832)에 의해 조작된다. 도 8에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 별개의 엘리먼트들로서 예시된다. 일부 실시예들에서, 마스크 데이터 준비(832) 및 마스크 제조(844)는 총괄하여 마스크 데이터 준비로서 지칭될 수 있다.
일부 실시예들에서, 마스크 데이터 준비(832)는, 리소그래피 강화 기술들을 사용하여 이미지 에러들, 이를테면, 회절, 간섭, 다른 프로세스 효과들 등으로부터 발생할 수 있는 이미지 에러들을 보상하는 OPC(optical proximity correction)를 포함한다. OPC는 IC 설계 레이아웃 다이어그램(822)을 조정한다. 일부 실시예들에서, 마스크 데이터 준비(832)는 축-외(off-axis) 조명, 서브-해상도 어시스트 피처(sub-resolution assist feature)들, 위상-시프팅 마스크, 다른 적합한 기술 등 또는 이들의 조합과 같은 추가의 RET(resolution enhancement technique)들을 포함한다. 일부 실시예들에서, 역 이미징 문제로서 OPC를 취급하는 역 리소그래피 기술(inverse lithography technology; ILT)이 또한 사용된다.
일부 실시예들에서, 마스크 데이터 준비(832)는 충분한 마진들을 보장하고 반도체 제조 프로세스들에서의 변동성을 참작하는 등을 행하기 위해, 소정의 기하학적 및/또는 연결성 제한들을 포함하는 한 세트의 마스크 생성 규칙들에 따른 OPC의 프로세스들을 거친 IC 설계 레이아웃 다이어그램(822)을 검사하는 MRC(mask rule checker)를 포함한다. 일부 실시예들에서, MRC는 마스크 제조(844) 동안 제한들을 보상하기 위해 IC 설계 레이아웃 다이어그램(822)을 수정하며, 이는 마스크 생성 규칙들을 충족시키기 위해 OPC에 의해 수행되는 수정들의 일부를 되돌릴 수 있다.
일부 실시예들에서, 마스크 데이터 준비(832)는 IC 디바이스(860)를 제조하기 위해 IC 팹(850)에 의해 구현되는 프로세싱을 시뮬레이팅하는 LPC(lithography process checking)을 포함한다. LPC는 IC 디바이스(860)와 같은 시뮬레이팅된 제조된 디바이스를 생성하기 위해 IC 설계 레이아웃 다이어그램(822)에 기초하여 이 프로세싱을 시뮬레이팅한다. LPC 시뮬레이션의 프로세싱 파라미터들은, IC 제조 사이클의 다양한 프로세스들과 연관된 파라미터들, IC를 제조하기 위해 사용된 툴들과 연관된 파라미터들 및/또는 제조 프로세스의 다른 양상들을 포함할 수 있다. LPC는 에어리얼 이미지 콘트라스트(aerial image contrast), 초점 심도("DOF(depth of focus)"), 마스크 에러 강화 팩터("MEEF(mask error enhancement factor)"), 다른 적합한 팩터들 등 또는 이들의 조합들과 같은 다양한 팩터들을 고려한다. 일부 실시예들에서, 시뮬레이팅된 제조된 디바이스가 LPC에 의해 생성된 후에, 시뮬레이팅된 디바이스가 설계 규칙들을 만족시킬 정도로 형상이 충분히 근접하지 않은 경우, OPC 및/또는 MRC는 IC 설계 레이아웃 다이어그램(822)을 추가로 정제하도록 반복된다.
마스크 데이터 준비(832)에 관한 위의 설명은 명료함을 위해 간략화되었다는 것이 이해되어야 한다. 일부 실시예들에서, 데이터 준비(832)는 제조 규칙들에 따라 IC 설계 레이아웃 다이어그램(822)을 수정하기 위한 부가적인 피처들, 이를테면, 로직 동작(logic operation; LOP)을 포함한다. 부가적으로, 데이터 준비(832) 동안 IC 설계 레이아웃 다이어그램(822)에 적용된 프로세스들은 다양한 상이한 순서들로 실행될 수 있다.
마스크 데이터 준비(832) 후에 그리고 마스크 제조(844) 동안에, 마스크(845) 또는 마스크(845)들의 그룹은 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 제조된다. 일부 실시예들에서, 마스크 제조(844)는 IC 설계 레이아웃 다이어그램(822)에 기초하여 하나 이상의 리소그래피 노출들을 수행하는 것을 포함한다. 일부 실시예들에서, 수정된 IC 설계 레이아웃 다이어그램(822)에 기초하여 마스크(포토마스크 또는 레티클)(845) 상에 패턴을 형성하기 위해 전자 빔(e-빔) 또는 다수의 e-빔들의 메커니즘이 사용된다. 마스크(1045)는 다양한 기술들로 형성될 수 있다. 일부 실시예들에서, 마스크(845)는 바이너리(binary) 기술을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 구역들 및 투명 구역들을 포함한다. 웨이퍼 상에서 코팅된 이미지 민감성 재료 층(예를 들어, 포토레지스트)을 노출하는 데 사용되는 자외선(UV) 빔과 같은 방사선 빔은 불투명 구역에 의해 차단되고 투명 구역을 통해 투과된다. 일 예에서, 마스크(845)의 바이너리 마스크 버전은, 투명 기판(예를 들어, 융합된 석영) 및 바이너리 마스크의 불투명 구역들에 코팅된 불투명 재료(예를 들어 크롬)를 포함한다. 다른 예에서, 마스크(845)는 위상 시프트 기술을 이용하여 형성된다. 마스크(845)의 위상 시프트 마스크(phase shift mask; PSM) 버전에서, 위상 시프트 마스크 상에 형성된 패턴의 다양한 피처들은 해상도 및 이미징 품질을 향상시기 위해 적절한 위상차를 갖도록 구성된다. 다양한 예들에서, 위상 시프트 마스크는 감쇄된 PSM 또는 교호하는 PSM일 수 있다. 마스크 제조(844)에 의해 생성된 마스크(들)는 다양한 프로세스들에서 사용된다. 예를 들어, 이러한 마스크(들)는 반도체 웨이퍼(853)에 다양한 도핑된 구역들을 형성하기 위한 이온 주입 프로세스, 반도체 웨이퍼(853)의 다양한 에칭 구역들을 형성하기 위한 에칭 프로세스 및/또는 다른 적합한 프로세스에서 사용된다.
IC 팹(850)은 웨이퍼 제조(852)를 포함한다. IC 팹(850)은 다양한 상이한 IC 제품들의 제조를 위해 하나 이상의 제조 설비들을 포함하는 IC 제조 비즈니스이다. 일부 실시예들에서, IC 팹(850)은 반도체 파운드리(semiconductor foundry)이다. 예를 들어, 복수의 IC 제품들의 프론트 엔드 제조(FEOL(front-end-of-line) 제조)를 위한 제조 설비가 존재할 수 있는 반면에, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제조(BEOL(back-end-of-line) 제조)를 제공할 수 있으며, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들을 제공할 수 있다.
IC 팹(850)은 IC 디바이스(860)를 제조하기 위해 마스크 하우스(830)에 의해 제조된 마스크(들)(845)를 사용한다. 따라서, IC 팹(850)은 IC 디바이스(860)를 제조하기 위해 IC 설계 레이아웃 다이어그램(822)을 적어도 간접적으로 사용한다. 일부 실시예들에서, 반도체 웨이퍼(853)는 IC 디바이스(860)를 형성하기 위해 마스크(들)(845)를 사용하여 IC 팹(850)에 의해 제조된다. 일부 실시예들에서, IC 제조는 IC 설계 레이아웃 다이어그램(822)에 적어도 간접적으로 기초하여 하나 이상의 리소그래피 노출들을 수행하는 것을 포함한다. 반도체 웨이퍼(853)는 실리콘 기판 또는 재료 층들이 형성되어 있는 다른 적절한 기판을 포함한다. 반도체 웨이퍼(853)는 (후속 제조 단계들에서 형성되는) 다양한 도핑 구역들, 유전체 피처들, 멀티레벨 상호연결부들 등 중 하나 이상을 더 포함한다.
집적 회로(IC) 제조 시스템(예를 들어, 도 8의 시스템(800)) 및 이와 연관된 IC 제조 흐름에 관한 세부사항들은, 예를 들어, 2016년 2월 9일 특허결정된 미국 특허 번호 제9,256,709호, 2015년 10월 1일 공개된 미국 특허결정전 공개 번호 제20150278429호, 2014년 2월 6일 공개된 미국 특허결정전 공개 번호 제20140040838호, 및 2007년 8월 21일 특허 결정된 미국 특허 번호 제7,260,442호에서 발견되며, 이로써, 이들 각각의 전부는 인용에 의해 포함된다.
도 9는 일부 실시예들에 따라 IC의 레이아웃 다이어그램을 생성하는 방법(900)의 흐름도이다. 방법(900)의 동작들은, 생성된 IC 레이아웃 다이어그램에 기초하여 제조된 하나 이상의 이퓨즈 구조물들, 예를 들어, 도 3a, 도 3b, 도 4a 내지 도 4g, 도 5a, 도 5b, 및 도 6과 관련하여 위에서 논의된 이퓨즈(R1) 또는 이퓨즈 구조물들(400A-400G, 500A, 500B, 또는 600)을 포함하는 하나 이상의 IC 디바이스들을 형성하는 방법의 부분으로서 수행될 수 있다. IC 디바이스들의 비-제한적인 예들은, 메모리 회로들, 로직 디바이스들, 프로세싱 디바이스들, 신호 프로세싱 회로들 등을 포함한다.
일부 실시예들에서, 방법(900)의 동작들 중 일부 또는 전부는 APR 방법의 부분으로서 수행될 수 있다. 일부 실시예들에서, 방법(900)의 동작들 중 일부 또는 전부는 APR 시스템, 예를 들어, 도 7과 관련하여 위에서 논의된 EDA 시스템(700)에 포함되고 ARP 방법을 수행하도록 구성되는 시스템에 의해 수행될 수 있다.
방법(900)의 동작들 중 일부 또는 전부는 설계 하우스, 예를 들어, 도 8과 관련하여 위에서 논의된 설계 하우스(820)에서 수행되는 설계 절차의 부분으로서 수행될 수 있다.
일부 실시예들에서, 방법(900) 중 일부 또는 전부는 컴퓨터의 프로세서에 의해 실행된다. 일부 실시예들에서, 방법(900) 중 일부 또는 전부는 도 7과 관련하여 위에서 논의된 EDA 시스템(700)의 프로세서(702)에 의해 실행된다.
일부 실시예들에서, 방법(900)의 동작들은 도 9에 도시된 순서로 수행된다. 일부 실시예들에서, 방법(900)의 동작들은 도 9에 도시된 순서 이외의 순서로 수행된다. 일부 실시예들에서, 하나 이상의 동작들은 방법(900)의 하나 이상의 동작들을 수행하기 전에, 그 사이에, 그 동안에 및/또는 그 후에 수행된다.
동작(910)에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들이 셀의 레이아웃 다이어그램에 배치된다. 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, IC 레이아웃 다이어그램에 기초하여 제조된 제1 및 제2 프로그램 디바이스들이 서로 병렬로 그리고 이퓨즈와 직렬로 구성되게 하도록 셀의 레이아웃 다이어그램에 레이아웃 엘리먼트들을 배치하는 것을 포함한다. 일부 실시예들에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, IC 레이아웃 다이어그램에 기초하여 제조된 이퓨즈 및 제1 프로그램 디바이스가 비트 라인과 프로그램 노드 사이에서 직렬로 결합되게 하고, IC 레이아웃 다이어그램에 기초하여 제조된 이퓨즈 및 제2 프로그램 디바이스가 비트 라인과 프로그램 노드 사이에서 직렬로 결합되게 하도록 셀의 레이아웃 다이어그램에 레이아웃 엘리먼트들을 배치하는 것을 포함한다.
일부 실시예들에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, 메모리 회로의 메모리 셀에 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것을 포함한다. 일부 실시예들에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, 제1 및 제2 프로그램 디바이스들 외에도, 셀에 하나 이상의 프로그램 디바이스들을 배치하는 것을 포함한다
일부 실시예들에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, 도 3a 및 도 3b와 관련하여 위에서 논의된 이퓨즈(R1)를 배치하는 것을 포함한다. 일부 실시예들에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, 도 1a 내지 도 1d와 관련하여 위에서 논의된 프로그램 디바이스들(PD0 및 PD1)을 배치하는 것을 포함한다.
일부 실시예들에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, 셀에 둘 이상의 FinFET 디바이스들을 배치하는 것을 포함한다. 다양한 실시예들에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, 도 3a, 도 3b, 도 4a 내지 도 4g, 도 5a, 도 5b 또는 도 6에 도시되고 각각의 이퓨즈 구조물들(400A-400G, 500A, 500B, 또는 600)에 대응하는 IC 레이아웃 다이어그램들 중 하나 이상에 따라 둘 이상의 FinFET 디바이스들을 배치하는 것을 포함한다.
일부 실시예들에서, 이퓨즈 및 제1 및 제2 프로그램 디바이스들을 배치하는 것은, IC 레이아웃 다이어그램에 기초하여 제조된 IC 디바이스가 이퓨즈와 셀 위에 놓인 비트 라인 사이의 전기 연결을 포함하게 하도록 하나 이상의 레이아웃 엘리먼트들을 배치하는 것을 포함한다. 다양한 실시예들에서, 비트 라인은 도 1a 내지 도 1d와 관련하여 위에서 논의된 비트 라인(BL) 또는 도 5a 및 도 5b와 관련하여 위에서 논의된 비트 라인들(BL0 또는 BL1) 중 하나이다.
동작(920)에서, 일부 실시예들에서, 제1 및 제2 워드 라인들이 셀의 레이아웃 다이어그램에 배치된다. 제1 및 제2 워드 라인들을 배치하는 것은, IC 레이아웃 다이어그램에 기초하여 제조된 IC 디바이스가, 제1 프로그램 디바이스와 제1 워드 라인 사이의 전기 연결 및 제2 프로그램 디바이스와 제2 워드 라인 사이의 전기 연결을 포함하게 하도록 레이아웃 엘리먼트들을 배치하는 것을 포함한다.
일부 실시예들에서, 제1 및 제2 워드 라인들을 배치하는 것은, IC 레이아웃 다이어그램에 기초하여 제조된 IC 디바이스가, 제1 FinFET의 게이트와 제1 워드 라인 사이의 전기 연결 및 제2 FinFET와 제2 워드 라인 사이의 전기 연결을 포함하게 하도록 레이아웃 엘리먼트들을 배치하는 것을 포함한다. 다양한 실시예들에서, 제1 및 제2 FinFET들은 도 4a 내지 도 5b와 관련하여 위에서 논의된 FinFET들(FF1 및 FF2) 또는 도 6과 관련하여 위에서 논의된 FinFET들(600FF1 및 600FF2)을 포함한다.
다양한 실시예들에서, 제1 및 제2 워드 라인들을 배치하는 것은, 도 1a 내지 도 1d, 도 5a 및 도 5b와 관련하여 위에서 논의된 신호 라인들(WL0 및 WL1 또는 WL2 및 WL3)을 배치하는 것을 포함한다.
동작(930)에서, 일부 실시예들에서, IC 레이아웃 다이어그램은 저장 디바이스에 저장된다. 다양한 실시예들에서, IC 레이아웃 다이어그램을 저장 디바이스에 저장하는 것은, 비-휘발성 컴퓨터-판독 가능 메모리 또는 셀 라이브러리, 예를 들어 데이터베이스에 IC 레이아웃 다이어그램을 저장하는 것을 포함하고 그리고/또는 IC 레이아웃 다이어그램을 네트워크를 통해 저장하는 것을 포함한다. 일부 실시예들에서, IC 레이아웃 다이어그램을 저장 디바이스에 저장하는 것은, 도 7과 관련하여 위에서 논의된 EDA 시스템(700)의 네트워크(714)를 통해 IC 레이아웃 다이어그램을 저장하는 것을 포함한다.
동작(940)에서, 일부 실시예들에서, 하나 이상의 반도체 마스크들 중 적어도 하나, 또는 반도체 IC의 층 내의 적어도 하나의 컴포넌트는 IC 레이아웃 다이어그램에 기초하여 제조된다. 하나 이상의 반도체 마스크들 또는 반도체 IC의 층 내의 적어도 하나의 컴포넌트를 제조하는 것은 도 8과 관련하여 위에서 논의되었다.
동작(950)에서, 일부 실시예들에서, 하나 이상의 제조 동작들이 IC 레이아웃 다이어그램에 기초하여 수행된다. 일부 실시예들에서, 하나 이상의 제조 동작을 수행하는 것은, IC 레이아웃 다이어그램에 기초하여 하나 이상의 리소그래피 노출들을 수행하는 것을 포함한다. IC 레이아웃 다이어그램에 기초하여 하나 이상의 제조 동작들, 예를 들어, 하나 이상의 리소그래피 노출들을 수행하는 것은 도 8과 관련하여 위에서 논의되었다.
방법(900)의 동작들 중 일부 또는 전부를 실행함으로써, 병렬 프로그램 디바이스들이 셀에 이퓨즈와 함께 포함되는 IC 레이아웃 다이어그램이 생성된다. 따라서, IC 레이아웃 다이어그램들 및 IC 레이아웃 다이어그램들에 기초하여 제조된 IC 디바이스들은 회로들(100A-100D) 및 이퓨즈 구조물들(400A-400G, 500A, 500B 및 600)의 IC 레이아웃 다이어그램들과 관련하여 위에서 논의된 이점들을 실현할 수 있다.
일부 실시예들에서, 회로는, 비트 라인과 프로그램 노드 사이에 직렬로 결합된 이퓨즈 및 제1 프로그램 디바이스, 및 제1 프로그램 디바이스와 병렬로 구성되는 제2 프로그램 디바이스를 포함하며; 제1 프로그램 디바이스 및 제2 프로그램 디바이스는 개별적으로 제어 가능하다. 일부 실시예들에서, 제1 프로그램 디바이스 및 제2 프로그램 디바이스 각각은 이퓨즈와, 기준 전압을 전달하도록 구성된 프로그램 노드 사이에 결합된 NMOS 트랜지스터를 포함한다. 일부 실시예들에서, 제1 프로그램 디바이스 및 제2 프로그램 디바이스 각각은 이퓨즈와, 전력 공급 전압을 전달하도록 구성된 프로그램 노드 사이에 결합된 PMOS 트랜지스터를 포함한다. 일부 실시예들에서, 회로는 비트 라인과 결합된 감지 증폭기를 포함하며, 감지 증폭기의 판독 동작 동안, 제1 프로그램 디바이스는 제1 신호에 응답하여 이퓨즈와 프로그램 노드 사이에 저 저항 경로를 갖도록 구성되고, 제2 프로그램 디바이스는 제2 신호에 응답하여 이퓨즈와 프로그램 노드 사이에 고 저항 경로를 갖도록 구성된다. 일부 실시예들에서, 이퓨즈, 제1 프로그램 디바이스 및 제2 프로그램 디바이스는 제1 비트 셀에 포함되고, 비트 라인은 제1 비트 셀과 제2 비트 셀 사이에서 공유된다. 일부 실시예들에서, 제1 프로그램 디바이스 및 제2 프로그램 디바이스 각각은 FinFET을 포함한다.
일부 실시예들에서, 이퓨즈의 상태를 결정하는 방법은, 제1 전류가 이퓨즈를 통해 흐르게 하기 위해 제1 프로그램 디바이스를 턴 온하고, 제2 프로그램 디바이스를 턴 오프함으로써 판독 동작을 수행하는 것을 포함하며, 제2 프로그램 디바이스는 제1 프로그램 디바이스와 병렬로 그리고 이퓨즈와 직렬로 구성된다. 일부 실시예들에서, 이 방법은, 제2 전류가 이퓨즈를 통해 흐르게 하도록 제1 프로그램 디바이스 및 제2 프로그램 디바이스를 턴 온함으로써 프로그래밍 동작을 수행하는 것을 포함하고, 제2 전류는 제1 전류보다 크다. 일부 실시예들에서, 판독 동작 시에 제1 프로그램 디바이스를 턴 온하고 프로그래밍 동작 시에 제1 프로그램 디바이스를 턴 온하는 것은 제1 신호에 응답하는 것이고, 판독 동작 시에 제2 프로그램 디바이스를 턴 오프하고 프로그래밍 동작 시에 제2 프로그램 디바이스를 턴 온하는 것은 제2 신호에 응답하는 것이다. 일부 실시예들에서, 판독 동작을 수행하는 단계는 제1 전류에 기초하여 이퓨즈의 저항을 기준 저항과 비교하기 위해 감지 증폭기를 사용하는 단계를 더 포함한다.
일부 실시예들에서, IC 구조물은, 이퓨즈, 이퓨즈에 전기적으로 연결된 제1 FinFET; 및 제1 FinFET와 병렬로 전기적으로 연결된 제2 FinFET를 포함하고, 이퓨즈, 제1 FinFET 및 제2 FinFET는 제1 방향을 따라 정렬된다. 일부 실시예들에서, 이퓨즈는 제1 FinFET와 제2 FinFET 사이에 배치된다. 일부 실시예들에서, 이퓨즈는 제1 방향에 수직인 제2 방향을 따라 연장된다. 일부 실시예들에서, 제1 FinFET 및 제2 FinFET 각각은 제2 방향으로 연장되는 적어도 하나의 핀(fin)을 포함한다. 일부 실시예에서, IC 구조물은, 제1 FinFET 및 제2 FinFET와 전기적으로 병렬로 연결되는 제3 FinFET를 더 포함하고, 이퓨즈 및 제3 FinFET는 제1 방향에 수직인 제2 방향을 따라 정렬된다. 일부 실시예들에서, 제1 FinFET 및 제2 FinFET 각각은 하나 이상의 핀들 및 하나 이상의 게이트들을 포함하고, 제1 FinFET의 하나 이상의 핀들의 수는 제1 FinFET의 하나 이상의 게이트들의 수 이상이고, 제2 FinFET의 하나 이상의 핀들의 수는 제2 FinFET의 하나 이상의 게이트들의 수 미만이다. 일부 실시예들에서, IC 구조물은 제1 FinFET의 게이트와 결합된 제1 워드 라인 및 제2 FinFET의 게이트와 결합된 제2 워드 라인을 더 포함한다. 일부 실시예들에서, 제1 워드 라인은 이퓨즈와 제1 FinFET 사이에 배치되거나, 또는 제2 워드 라인은 이퓨즈와 제2 FinFET 사이에 배치되는 것 중 적어도 하나가 이루어진다. 일부 실시예들에서, 제1 FinFET는 이퓨즈와 제1 워드 라인 사이에 배치되거나, 또는 제2 FinFET는 이퓨즈와 제2 워드 라인 사이에 배치되는 것 중 적어도 하나가 이루어진다. 일부 실시예들에서, 이퓨즈, 제1 FinFET 및 제2 FinFET는 복수의 비트 셀들의 비트 셀에 포함되고, 이퓨즈는 비트 라인에 전기적으로 연결되고, 비트 라인은 복수의 비트 셀들의 각각의 비트 셀에 전기적으로 연결된다.
당업자는 개시된 실시예들 중 하나 이상이 위에서 기술된 이점들 중 하나 이상을 달성한다는 것을 쉽게 알 수 있을 것이다. 위의 명세서를 읽은 후에, 당업자는 본원에서 광범위하게 개시된 바와 같은 다양한 변경들, 등가물들의 대체들 및 다양한 다른 실시예들에 영향을 줄 수 있을 것이다. 따라서, 여기서 허여된 보호는 첨부된 청구항들 및 그의 등가물들에 포함된 정의에 의해서만 제한되는 것으로 의도된다.
실시예들
실시예 1. 회로에 있어서,
비트 라인과 프로그램 노드 사이에 직렬로 결합된 이퓨즈(electrical fuse; eFuse) 및 제1 프로그램 디바이스; 및
상기 제1 프로그램 디바이스와 병렬로 구성된 제2 프로그램 디바이스
를 포함하고,
상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스는 개별적으로 제어 가능한 것인, 회로.
실시예 2. 실시예 1에 있어서,
상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스 각각은 상기 이퓨즈와 상기 프로그램 노드 사이에 결합된 NMOS 트랜지스터를 포함하고, 상기 프로그램 노드는 기준 전압을 전달하도록 구성되는 것인, 회로.
실시예 3. 실시예 1에 있어서,
상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스 각각은 상기 이퓨즈와 상기 프로그램 노드 사이에 결합된 PMOS 트랜지스터를 포함하고, 상기 프로그램 노드는 전력 공급 전압을 전달하도록 구성되는 것인, 회로.
실시예 4. 실시예 1에 있어서,
상기 비트 라인과 결합된 감지 증폭기를 더 포함하고,
상기 감지 증폭기의 판독 동작 동안,
상기 제1 프로그램 디바이스는 제1 신호에 응답하여 상기 이퓨즈와 상기 프로그램 노드 사이에 저(low) 저항 경로를 갖도록 구성되고,
상기 제2 프로그램 디바이스는 제2 신호에 응답하여 상기 이퓨즈와 상기 프로그램 노드 사이에 고(high) 저항 경로를 갖도록 구성되는 것인, 회로.
실시예 5. 실시예 1에 있어서,
상기 이퓨즈, 상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스는 제1 비트 셀에 포함되고,
상기 비트 라인은 상기 제1 비트 셀과 제2 비트 셀 사이에서 공유되는 것인, 회로.
실시예 6. 실시예 1에 있어서,
*상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스 각각은 FinFET을 포함하는 것인, 회로.
실시예 7. 이퓨즈(electrical fuse; eFuse)의 상태를 결정하는 방법에 있어서,
상기 방법은 판독 동작을 수행하는 단계를 포함하고,
상기 판독 동작은,
제1 전류가 상기 이퓨즈를 통해 흐르게 하기 위해 제1 프로그램 디바이스를 턴 온(turn on)하고;
제2 프로그램 디바이스를 턴 오프(turn off)함으로써 수행되며,
상기 제2 프로그램 디바이스는 상기 제1 프로그램 디바이스와 병렬로 그리고 상기 이퓨즈와 직렬로 구성되는 것인, 이퓨즈(eFuse)의 상태를 결정하는 방법.
실시예 8. 실시예 7에 있어서,
제2 전류가 상기 이퓨즈를 통해 흐르게 하도록 상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스를 턴 온함으로써 프로그래밍 동작을 수행하는 단계를 더 포함하고, 상기 제2 전류는 상기 제1 전류보다 큰 것인, 이퓨즈(eFuse)의 상태를 결정하는 방법.
실시예 9. 실시예 8에 있어서,
상기 판독 동작 시에 상기 제1 프로그램 디바이스를 턴 온하고 상기 프로그래밍 동작 시에 상기 제1 프로그램 디바이스를 턴 온하는 것은, 제1 신호에 응답하는 것이고,
상기 판독 동작 시에 상기 제2 프로그램 디바이스를 턴 오프하고 상기 프로그래밍 동작 시에 상기 제2 프로그램 디바이스를 턴 온하는 것은, 제2 신호에 응답하는 것인, 이퓨즈(eFuse)의 상태를 결정하는 방법.
실시예 10. 실시예 7에 있어서,
상기 판독 동작을 수행하는 단계는, 상기 제1 전류에 기초하여 상기 이퓨즈의 저항을 기준 저항과 비교하기 위해 감지 증폭기를 사용하는 단계를 더 포함하는 것인, 이퓨즈(eFuse)의 상태를 결정하는 방법.
실시예 11. 집적 회로(integrated circuit; IC) 구조물에 있어서,
이퓨즈(electrical fuse; eFuse);
상기 이퓨즈에 전기적으로 연결된 제1 FinFET(fin, field-effect transistor); 및
상기 제1 FinFET와 병렬로 전기적으로 연결된 제2 FinFET
를 포함하고,
상기 이퓨즈, 상기 제1 FinFET 및 상기 제2 FinFET는 제1 방향을 따라 정렬되는 것인, 집적 회로(IC) 구조물.
실시예 12. 실시예 11에 있어서,
상기 이퓨즈는 상기 제1 FinFET와 상기 제2 FinFET 사이에 배치되는 것인, 집적 회로(IC) 구조물.
실시예 13. 실시예 11에 있어서,
상기 이퓨즈는 상기 제1 방향에 수직인 제2 방향을 따라 연장되는 것인, 집적 회로(IC) 구조물.
실시예 14. 실시예 13에 있어서,
상기 제1 FinFET 및 상기 제2 FinFET 각각은 상기 제2 방향으로 연장되는 적어도 하나의 핀(fin)을 포함하는 것인, 집적 회로(IC) 구조물.
실시예 15. 실시예 11에 있어서,
상기 제1 FinFET 및 상기 제2 FinFET와 전기적으로 병렬로 연결되는 제3 FinFET를 더 포함하고,
상기 이퓨즈 및 상기 제3 FinFET는 상기 제1 방향에 수직인 제2 방향을 따라 정렬되는 것인, 집적 회로(IC) 구조물.
실시예 16. 실시예 11에 있어서,
상기 제1 FinFET 및 상기 제2 FinFET 각각은 하나 이상의 핀(fin) 및 하나 이상의 게이트를 포함하고,
상기 제1 FinFET의 하나 이상의 핀의 수는 상기 제1 FinFET의 하나 이상의 게이트의 수 이상이고,
상기 제2 FinFET의 하나 이상의 핀의 수는 상기 제2 FinFET의 하나 이상의 게이트의 수 미만인 것인, 집적 회로(IC) 구조물.
실시예 17. 실시예 11에 있어서,
상기 제1 FinFET의 게이트와 결합된 제1 워드 라인; 및
상기 제2 FinFET의 게이트와 결합된 제2 워드 라인을 더 포함하는, 집적 회로(IC) 구조물.
실시예 18. 실시예 17에 있어서,
상기 제1 워드 라인이 상기 이퓨즈와 상기 제1 FinFET 사이에 배치되거나, 또는
상기 제2 워드 라인이 상기 이퓨즈와 상기 제2 FinFET 사이에 배치되는 것 중 적어도 하나가 이루어지는 것인, 집적 회로(IC) 구조물.
실시예 19. 실시예 17에 있어서,
상기 제1 FinFET가 상기 이퓨즈와 상기 제1 워드 라인 사이에 배치되거나, 또는
상기 제2 FinFET가 상기 이퓨즈와 상기 제2 워드 라인 사이에 배치되는 것 중 적어도 하나가 이루어지는 것인, 집적 회로(IC) 구조물.
실시예 20. 실시예 11에 있어서,
상기 이퓨즈, 상기 제1 FinFET 및 상기 제2 FinFET는 복수의 비트 셀들 중의 비트 셀에 포함되고,
상기 이퓨즈는 비트 라인에 전기적으로 연결되며,
상기 비트 라인은 상기 복수의 비트 셀들 중의 각각의 비트 셀에 전기적으로 연결되는 것인, 집적 회로(IC) 구조물.
Claims (10)
- 회로에 있어서,
비트 라인과 프로그램 노드 사이에 직렬로 결합된 이퓨즈(electrical fuse; eFuse) 및 제1 프로그램 디바이스; 및
상기 제1 프로그램 디바이스와 병렬로 구성된 제2 프로그램 디바이스
를 포함하고,
상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스는 개별적으로 제어 가능한 것인, 회로. - 제1항에 있어서,
상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스 각각은 상기 이퓨즈와 상기 프로그램 노드 사이에 결합된 NMOS 트랜지스터를 포함하고, 상기 프로그램 노드는 기준 전압을 전달하도록 구성되는 것인, 회로. - 제1항에 있어서,
상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스 각각은 상기 이퓨즈와 상기 프로그램 노드 사이에 결합된 PMOS 트랜지스터를 포함하고, 상기 프로그램 노드는 전력 공급 전압을 전달하도록 구성되는 것인, 회로. - 제1항에 있어서,
상기 비트 라인과 결합된 감지 증폭기를 더 포함하고,
상기 감지 증폭기의 판독 동작 동안,
상기 제1 프로그램 디바이스는 제1 신호에 응답하여 상기 이퓨즈와 상기 프로그램 노드 사이에 저(low) 저항 경로를 갖도록 구성되고,
상기 제2 프로그램 디바이스는 제2 신호에 응답하여 상기 이퓨즈와 상기 프로그램 노드 사이에 고(high) 저항 경로를 갖도록 구성되는 것인, 회로. - 제1항에 있어서,
상기 이퓨즈, 상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스는 제1 비트 셀에 포함되고,
상기 비트 라인은 상기 제1 비트 셀과 제2 비트 셀 사이에서 공유되는 것인, 회로. - 제1항에 있어서,
상기 제1 프로그램 디바이스 및 상기 제2 프로그램 디바이스 각각은 FinFET을 포함하는 것인, 회로. - 이퓨즈(electrical fuse; eFuse)의 상태를 결정하는 방법에 있어서,
상기 방법은 판독 동작을 수행하는 단계를 포함하고,
상기 판독 동작은,
제1 전류가 상기 이퓨즈를 통해 흐르게 하기 위해 제1 프로그램 디바이스를 턴 온(turn on)하고;
제2 프로그램 디바이스를 턴 오프(turn off)함으로써 수행되며,
상기 제2 프로그램 디바이스는 상기 제1 프로그램 디바이스와 병렬로 그리고 상기 이퓨즈와 직렬로 구성되는 것인, 이퓨즈(eFuse)의 상태를 결정하는 방법. - 집적 회로(integrated circuit; IC) 구조물에 있어서,
이퓨즈(electrical fuse; eFuse);
상기 이퓨즈에 전기적으로 연결된 제1 FinFET(fin, field-effect transistor); 및
상기 제1 FinFET와 병렬로 전기적으로 연결된 제2 FinFET
를 포함하고,
상기 이퓨즈, 상기 제1 FinFET 및 상기 제2 FinFET는 제1 방향을 따라 정렬되는 것인, 집적 회로(IC) 구조물. - 제8항에 있어서,
상기 제1 FinFET 및 상기 제2 FinFET와 전기적으로 병렬로 연결되는 제3 FinFET를 더 포함하고,
상기 이퓨즈 및 상기 제3 FinFET는 상기 제1 방향에 수직인 제2 방향을 따라 정렬되는 것인, 집적 회로(IC) 구조물. - 제8항에 있어서,
상기 제1 FinFET 및 상기 제2 FinFET 각각은 하나 이상의 핀(fin) 및 하나 이상의 게이트를 포함하고,
상기 제1 FinFET의 하나 이상의 핀의 수는 상기 제1 FinFET의 하나 이상의 게이트의 수 이상이고,
상기 제2 FinFET의 하나 이상의 핀의 수는 상기 제2 FinFET의 하나 이상의 게이트의 수 미만인 것인, 집적 회로(IC) 구조물.
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