JP2005051143A - スタックメモリ及びその製造方法 - Google Patents

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Abstract

【課題】 放熱性及び耐熱性が優れ、人工衛星用機器等の厳しい使用環境下で使用される機器にも使用可能なスタックメモリを提供する。
【解決手段】 ＴＳＯＰ１に設けられたリード７を、インターポーザ基板２のパッド１１に熱硬化型導電性樹脂５により接合し、ＴＳＯＰ１のリード７以外の部分を、インターポーザ２に形成されたグランド層９に熱硬化型導電性樹脂４をにより接合することにより、インターポーザ基板２にＴＳＯＰ１を搭載する。このＴＳＯＰ１が搭載されたインターポーザ基板２を、ＴＳＯＰ１が下側になるよう配置して、８個積層する。そして、上段のインターポーザ基板２のリード８を、熱硬化型導電性樹脂６により下段のインターポーザ基板２の裏面に形成されたパッド１１に接合することにより、上下方向に隣接するインターポーザ基板２を接続する。
【選択図】 図１

Description

本発明は、半導体素子が複数個積層されたスタックメモリ及びその製造方法に関し、特に、厳しい環境下で使用されるスタックメモリ及びその製造方法に関する。
スタックメモリは、ＣＳＰ（Chip Size Package；チップ・サイズ・パッケージ）及びＴＳＯＰ（Thin Small Out-line Package；薄型スモール・アウトライン・パッケージ）等にパッケージ化された半導体素子が複数個積層された構造有し、他の電子部品と共にマザーボードに搭載されて半導体メモリ装置等になる。このような半導体メモリ装置は、磁気テープレコーダ及びハードディスクのような機械的駆動部分及び回転部分がなく、消費電力が少なく、動作が高速であること等から、衛星用のデータを一時的に記録しておく装置（データレコーダ）への適用が検討されている。
図３及び４は従来のスタックメモリを示す斜視図である。従来のスタックメモリは、例えば、図３に示すように、ＣＳＰ又はＴＳＯＰ等のリードをキャリア基板に半田等により接続することにより多段実装されている（例えば、特許文献１及び２参照）。また、図４に示すように、複数個の半導体素子をモールド剤で固めた後、切削してリード面を露わにしてメタライズ法又はレーザカット法等により配線を形成する構造も実用化されている（例えば、特許文献２参照）。
特開平１１−１３５７１６号公報 （第３−４頁、第１図） 特開２０００−０３１６１７号公報 （第３−６頁、第１図） 特開２０００−２８６３８０号公報 （第３−４頁、第１図）
しかしながら、上述の従来の技術には、以下に示す問題点がある。人工衛星用機器に使用される半導体メモリ装置は、真空中、又は温度変化及び振動が大きい等の厳しい環境条件下で使用されるため、この半導体メモリに搭載されるスタックメモリにも、優れた放熱性及び耐振性が求められている。
図３に示すスタックメモリのように、半田接合により半導体素子を多段実装した場合、放熱を考慮してＣＳＰ又はＴＳＯＰの上面にまで金属を伸ばしているが、中段に配置されているＴＳＯＰからの放熱については考慮されていない。また、リード等の金属部分を接合する場合、通常、半田が使用されているため、スタックメモリをマザーボードに実装する際に半田接合部が再溶融することがあり、メモリボードに実装した後、その接合部分の再確認が必要となる。例えば、人工衛星搭載用機器等の高信頼性を要求される機器は、半田接合部の全てについて目視確認が実施されており、その部分が再溶融するような場合、再度目視確認しなければならず、製造工程及び製造に要する時間が増加するという問題点がある。
更に、図４に示す構造のスタックメモリは、ＣＳＰ又はＴＳＯＰ等の半導体素子パッケージをモールド剤にて固めているだけなので、金属等の高熱伝導材を使用した積極的な放熱対策が行われていないという問題点がある。
本発明はかかる問題点に鑑みてなされたものであって、放熱性及び耐振性に優れ、製造が容易で、人工衛星用機器等の厳しい使用環境下で使用される機器にも使用可能なスタックメモリを提供することを目的とする。
本願第１発明に係るスタックメモリは、グランド層上に半導体素子が搭載されたキャリア基板が複数段積層されており、前記半導体素子のリードと前記キャリア基板のパッドとの間、前記半導体素子と前記グランド層との間、及び前記キャリア基板同士を接続するリードと前記キャリア基板との間のうち少なくとも１つは、熱硬化型導電性樹脂により接合されていることを特徴とする。
本発明においては、半導体素子を多段実装する際の接合部材に熱硬化型導電性樹脂を使用しているため、加熱による接合部材の再溶融を防止することができる。その結果、加熱工程の度に検査を行う必要がなくなり、製造工程を簡略化することができる。また、前記熱硬化型導電性樹脂は、振動を吸収する効果があるため、耐振性を向上することができる。更に、半導体素子がキャリア基板に形成されたグランド層に搭載されており、前記半導体素子で発生した熱は、前記グランド層を経由して放熱されるため、放熱性が向上する。
本願第２発明に係るスタックメモリは、グランド層に半導体素子が接合され、パッドに前記半導体素子のリードが接合されているキャリア基板が複数段積層されており、前記キャリア基板のリードはその上方又は下方に配置されているキャリア基板のパッド又はリードと接合されており、前記グランド層と前記半導体素子との間、前記半導体素子のリードと前記キャリア基板のパッドとの間、及び前記キャリア基板のリードとその上方又は下方に配置されているキャリア基板のパッド又はリードとの間の少なくとも１つは、熱硬化型導電性樹脂により接合されていることを特徴とする。
本発明においては、半導体素子を実装する際の接合部材に熱硬化型導電性樹脂を使用しているため、製造工程における接合部材の再溶融を防止することができ、検査工程を削減できる。また、半導体素子がグランド層上に搭載されており、前記半導体素子で発生した熱が、前記グランド層を経由して放熱されるため、放熱性が向上する。
また、前記半導体素子は、例えば、薄型スモール・アウトライン・パッケージであり、前記キャリア基板は、例えば、インターポーザ基板である。更に、前記キャリア基板には、前記半導体素子が搭載されている面の反対側の面に他のグランド層が形成されていてもよい。この他のグランド層には、他のキャリア基板に搭載されている半導体素子を前記熱硬化型導電性樹脂により接合することができる。これにより、半導体素子の上下にグランド層が配置されるため、半導体素子で発生した熱を効率的にグランドリードに伝達することができ、放熱性が向上する。
本願第３発明に係るスタックメモリの製造方法は、半導体素子のリードとキャリア基板のパッドとを接合する工程と、前記半導体素子と前記キャリア基板のグランド層とを接合する工程と、前記キャリア基板同士を接続するリードと前記キャリア基板とを接合する工程と、を有し、前記半導体素子のリードと前記キャリア基板のパッドとの間、前記半導体素子と前記グランド層との間、及び前記キャリア基板同士を接続するリードと前記キャリア基板との間のうち少なくとも１つは、熱硬化型導電性樹脂により接合することを特徴とする。
本願第４発明に係るスタックメモリの製造方法は、キャリア基板のグランド層に半導体素子を接合する工程と、前記キャリア基板のパッドに前記半導体素子のリードを接合する工程と、前記半導体素子が接合されたキャリア基板を複数段積層した後、前記キャリア基板のリードをその上方又は下方に配置されているキャリア基板のパッド又はリードに接合する工程と、を有し、前記グランド層と前記半導体素子との間、前記半導体素子のリードと前記キャリア基板のパッドとの間、及び前記キャリア基板のリードとその上方又は下方に配置されているキャリア基板のパッド又はリードとの間の少なくとも１つは、熱硬化型導電性樹脂により接合することを特徴とする。
前記半導体素子としては、薄型スモール・アウトライン・パッケージを使用することができ、前記キャリア基板としては、インターポーザ基板を使用することができる。また、前記半導体素子が搭載されたキャリア基板を複数段積層する工程は、隣接する半導体素子とキャリア基板とを熱硬化型樹脂により接合してもよい。
以上詳述したように、本発明によれば、半導体素子を多段実装する際の接合部材に熱硬化型導電性樹脂を使用することにより、接合工程における接合部材の再溶融を防止して製造工程を簡略化することができると共に耐振性を向上させることができ、更に、半導体素子をキャリア基板のグランド層に搭載することにより、放熱性を向上させることができるため、人工衛星用機器等の厳しい環境下で使用される機器にも使用することができる。
以下、本発明の実施形態に係るスタックメモリについて添付の図面を参照して具体的に説明する。本実施形態のスタックメモリは、ＴＳＯＰが搭載されたインターポーザ基板を８個積層したものである。図１（ａ）は本実施形態のスタックメモリを示す断面図であり、図１（ｂ）はその拡大断面図である。また、図２は本実施形態におけるインターポーザ基板のパターンを示す平面図である。図１（ａ）、図１（ｂ）及び図２に示すように、ＴＳＯＰ１にはリード７が設けられており、インターポーザ基板２には、その両面に、パッド１１及びグランド層９が形成されており、パッド１１はリード８又はグランドリード９に接続されており、グランド層９はグランドリード１０に接続されている。このグランド層９とグランドリード１０とは、同電位になっている。
そして、ＴＳＯＰ１は熱硬化型導電性樹脂４によりグランド層９に接合されており、ＴＳＯＰ１のリード７は熱硬化型導電性樹脂５によりパッド１１に接合されている。このように、ＴＳＯＰ１が搭載されたインターポーザ基板２は、ＴＳＯＰ１を下側にして積層されている。各ＴＳＯＰ１は、熱硬化型導電性樹脂４により、下方向に隣接するインターポーザ基板２の裏面（ＴＳＯＰ１が搭載されている面の反対側の面）に形成されているグランド層９に接合されている。また、各インターポーザ基板２は、上段のインターポーザ基板２に設けられたリード８を、熱硬化型導電性樹脂６により、下段のインターポーザ基板２の裏面に形成されたパッド１１に接合することにより、接続されている。
前述の熱硬化型導電性樹脂４乃至６としては、一般に市販されている熱硬化型導電性樹脂を使用することができる。その硬化温度は、一般には、１５０℃程度であるが、製造工程における熱負荷を低減するためには、できるだけ低い方が好ましい。また、その硬化後の耐熱温度として、リフロー工程より高い温度、例えば、２５０乃至３００℃程度であることが好ましい。なお、導電率に関しては、小さい方が好ましいが、一般に導電性樹脂として市販されている範囲であれば問題はない。
次に本実施形態のスタックメモリの製造方法について説明する。本実施形態のスタックメモリは、先ず、インターポーザ基板２のＴＳＯＰ１搭載部に熱硬化性導電性樹脂４を塗布し、パッド１１に熱硬化型導電性樹脂５を塗布した後、ＴＳＯＰ１及びリード７を所定の位置に配置する。その後、インターポーザ基板２及びＴＳＯＰ１を加熱して、熱硬化型導電性樹脂４及び５を硬化させることにより、インターポーザ基板２にＴＳＯＰ１及びリード７を接合する。これにより、インターポーザ基板２にＴＳＯＰ１が搭載される。
次に、ＴＳＯＰ１が搭載されたインターポーザ基板２を、ＴＳＯＰ１が下側になるように向けて、８個積層する。このとき、ＴＳＯＰ１は、下段に配置されているインターポーザ基板２の裏面に形成されたグランド層１０に、熱硬化型導電性樹脂４により接合する。また、上下方向に隣接するインターポーザ基板２は、上段のインターポーザ基板２のリード８を、下段のインターポーザ基板２の裏面に形成されたパッド１１に、熱硬化型導電性樹脂６により接合する。これにより、ＴＳＯＰ１が８個積層されたスタックメモリになる。
そして、上述の如く製造された本実施形態のスタックメモリは、メモリ基板３に実装されて半導体メモリ装置になる。
本実施形態のスタックメモリにおいては、ＴＳＯＰ１の固定、ＴＳＯＰ１とインターポーザ基板２との接続、及びインターポーザ基板２同士の接続に、導電性熱硬化樹脂４乃至６を使用しているため、半田等の金属材料からなる接合材料を使用した場合、又は溶接等により直接接合した場合に比べて、振動による変位を吸収しやすくなり、耐振性が向上する。また、本実施形態のスタックメモリにおいては、温度変動により変位が発生した場合においても、インターポーザ基板２のリード８及びＴＳＯＰ１のリード７が、夫々変位を吸収することができるため、温度変化による接続不良が発生しにくい。
更に、この熱硬化型導電性樹脂４乃至６は、硬化することにより樹脂の分子量が大きくなり、硬化前に比べて融点が大幅に高くなるため、硬化温度と同等の温度では再溶融しない。このため、半田接続のように、接続工程を行う度に接合部の検査を行う必要がなく、ＴＳＯＰ１を多段実装する際の工程が簡略化することができる。これにより、接合部分のクリアランスを低減することもできるため、小型化及び軽量化することができると共に耐振性も向上する。
本実施形態のスタックメモリは、ＴＳＯＰ１をグランド層９に接合しているため、従来のスタックメモリ及び積層型半導体素子に比べて放熱性に優れる。次に、真空中において、最上段に配置されているＴＳＯＰ１が発熱した場合を例に、本実施形態のスタックメモリの放熱性について説明する。通常、真空中では、空気が存在しないために熱伝導を主体とする放熱が行われる。先ず、最上段のＴＳＯＰ１で発生した熱は、ＴＳＯＰ１のリード７を介して、このＴＳＯＰ１の上下に配置されているインターポーザ基板２に伝わる。そして、その熱は、インターポーザ基板２のリード８を介して、このインターポーザ２の下方に配置されているＴＳＯＰに伝わり、同様に、その下へと熱伝導される。更に、本実施形態のスタックメモリにおいては、最上段のＴＳＯＰ１の熱は、その下段に配置されているインターポーザ基板２上に形成されたグランド層９に伝わり、このグランド層９からグランドリード１０に伝わって、放熱される。
本実施形態のスタックメモリにおいては、ＴＳＯＰ１の間に配置されるインターポーザ基板２にグランド層９を設け、このグランド層９を同電位のグランドリード１０に接続することにより、ＴＳＯＰ１で発生した熱を電気的な問題を生じさせずにメモリ基板３へ放熱する。これにより、樹脂に比べて１００倍以上の熱伝導率をもつ金属製のリードを介して、ＴＳＯＰ１で発生した熱を放熱することが可能になり、スタックメモリ全体の温度上昇を抑制することができる。
なお、本実施形態のスタックメモリにおいては、ＴＳＯＰ１の発熱量が少ない場合には、インターポーザ基板２の裏面のグランド層９は設けなくてもよく、また、ＴＳＯＰ１を積層する際に、熱硬化型導電性樹脂４によりＴＳＯＰ１とインターポーザ基板２とを接合しなくてもよい。また、本実施形態においては、インターポーザ基板２を接続は、インターポーザ基板２のリード８を下段のインターポーザ基板２の裏面に形成されたパッドに接合する場合について述べたが、本発明はこれに限定されるものではなく、上下方向に隣接するインターポーザ基板２のリード８同士を、熱硬化型導電性樹脂６により接合してもよい。
（ａ）は本実施形態のスタックメモリを示す断面図であり、（ｂ）は（ａ）のの拡大断面図である。 本実施形態におけるインターポーザ基板のパターンを示す平面図である。 従来のスタックメモリを示す斜視図である。 従来のスタックメモリを示す斜視図である。
符号の説明
１；ＴＳＯＰ
２；インターポーザ基板
３；メモリ基板
４、５，６；熱硬化型導電性樹脂
７、８；リード
９；グランド層
１０；グランドリード
１１；パッド

Claims (9)

  1. グランド層上に半導体素子が搭載されたキャリア基板が複数段積層されており、前記半導体素子のリードと前記キャリア基板のパッドとの間、前記半導体素子と前記グランド層との間、及び前記キャリア基板同士を接続するリードと前記キャリア基板との間のうち少なくとも１つは、熱硬化型導電性樹脂により接合されていることを特徴とするスタックメモリ。
  2. グランド層に半導体素子が接合され、パッドに前記半導体素子のリードが接合されているキャリア基板が複数段積層されており、前記キャリア基板のリードはその上方又は下方に配置されているキャリア基板のパッド又はリードと接合されており、前記グランド層と前記半導体素子との間、前記半導体素子のリードと前記キャリア基板のパッドとの間、及び前記キャリア基板のリードとその上方又は下方に配置されているキャリア基板のパッド又はリードとの間の少なくとも１つは、熱硬化型導電性樹脂により接合されていることを特徴とするスタックメモリ。
  3. 前記半導体素子が薄型スモール・アウトライン・パッケージであり、前記キャリア基板がインターポーザ基板であることを特徴とする請求項１又は２に記載のスタックメモリ。
  4. 前記キャリア基板は、前記半導体が搭載されている面と反対側の面に他のグランド層が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載のスタックメモリ。
  5. 前記他のグランド層には、他のキャリア基板に搭載されている半導体素子が前記熱硬化型導電性樹脂により接合されていることを特徴とする請求項４に記載のスタックメモリ。
  6. 半導体素子のリードとキャリア基板のパッドとを接合する工程と、前記半導体素子と前記キャリア基板のグランド層とを接合する工程と、前記キャリア基板同士をリードにより接続する工程と、を有し、前記半導体素子のリードと前記キャリア基板のパッドとの間、前記半導体素子と前記グランド層との間、及び前記キャリア基板同士を接続するリードと前記キャリア基板との間のうち少なくとも１つは、熱硬化型導電性樹脂により接合することを特徴とするスタックメモリの製造方法。
  7. キャリア基板のグランド層に半導体素子を接合する工程と、前記キャリア基板のパッドに前記半導体素子のリードを接合する工程と、前記半導体素子が接合されたキャリア基板を複数段積層した後、前記キャリア基板のリードをその上方又は下方に配置されているキャリア基板のパッド又はリードに接合する工程と、を有し、前記グランド層と前記半導体素子との間、前記半導体素子のリードと前記キャリア基板のパッドとの間、及び前記キャリア基板のリードとその上方又は下方に配置されているキャリア基板のパッド又はリードとの間の少なくとも１つは、熱硬化型導電性樹脂により接合することを特徴とするスタックメモリの製造方法。
  8. 前記半導体素子として薄型スモール・アウトライン・パッケージを使用し、前記キャリア基板としてインターポーザ基板を使用することを特徴とする請求項６又は７に記載のスタックメモリの製造方法。
  9. 前記半導体素子が搭載されたキャリア基板を複数段積層する工程は、隣接する半導体素子とキャリア基板とを熱硬化型樹脂により接合する工程を有することを特徴とする請求項６乃至８のいずれか１項に記載のスタックメモリ。
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