KR20090119772A - 반도체 장치 - Google Patents

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KR20090119772A
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Abstract

DRAM(1)의 일측에 배치되어, 이 DRAM에 접합되는 로직 LSI(4)와, DRAM(1)의 타측에 배치되어, DRAM(1) 및 로직 LSI(4)의 열을 방출하기 위한 방열 부재(6)와의 사이에, 그것들의 사이에서 DRAM(1)을 우회하여 뻗는 열 바이패스 경로(5)를 마련한다. 이로 인해, CPU, GPU 등의 로직 LSI로부터 발생하는 열을 효율적으로 방열할 수 있고, 온도 상승이나 온도 분포를 작게 하는 것이 가능한 반도체 장치를 제공할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
최근 MPU와 같은 반도체 장치에 있어서는 그 속도가 CPU, GPU 등의 로직 LSI와 DRAM와 같은 메모리와의 사이의 데이터 전송 속도에 의존하게 되어 있다. 데이터 전송 속도를 빠르게 하기 위해, DRAM의 아랫쪽에 로직 LSI를 배치하여, DRAM 및 로직 LSI를 예로 들어 배선 인터페이스인 인터포저(interposer)를 개재시켜 접합하는 것이 알려져 있다. 이와 같은 반도체 장치에서는 DRAM의 윗쪽에 이 DRAM 및 로직 LSI의 열을 방출하기 위한 방열 부재가 배치되어 있다. CPU, GPU 등의 로직 LSI로부터 발생한 열은 인터포저 및 DRAM을 거쳐 방열 부재에 전달되어, 이 방열 부재로부터 방출된다.
그러나 로직 LSI의 열을 방출할 때마다, 이 열의 대부분이 DRAM에 공급되어 버린다. 이 때문에, DRAM의 온도가 DRAM의 허용 최고 온도를 넘어 버리면, DRAM에 이상 동작이 발생한다. 또, DRAM의 온도 분포가 커지면, 열응력이 생겨 소자 특성이 변동되거나, 심한 경우에는 소자가 파손되는 경우가 있다.
본 발명은 이와 같은 사정을 감안하여 이루어진 것으로, 로직 LSI와 같은 기판으로부터 발생하는 열을 효율적으로 방열할 수 있고, 온도 상승이나 온도 분포를 작게 하는 것이 가능한 반도체 장치를 제공하는 것을 과제로 한다.
상기 과제를 달성하기 위해, 본 발명은, 제1 기판과, 이 제1 기판의 일측에 배치되어, 이 제1 기판에 접합되는 제2 기판과, 이 제2 기판의 타측에 배치되어, 상기 제1 및 제2 기판 각각의 열을 방출하기 위한 방열 부재를 구비하고, 상기 제1 기판과 상기 방열 부재 사이에는 그것들의 사이에서 상기 제2 기판을 우회하여 뻗는 열 바이패스 경로가 마련되어 있는 것을 특징으로 한다.
본 발명에 의하면, 제1 기판과 방열 부재 사이에는 그것들의 사이에서 제2 기판을 우회하여 뻗는 열 바이패스 경로가 마련되어 있다. 이로 인해, 제2 기판에 발생한 열의 대부분은 제1 기판에 전달되는 일 없이, 열 바이패스 경로를 거쳐 방열 부재에 전해진다. 이로 인해, 제1 기판을 예로 들어 DRAM으로 구성하고, 제2 기판을 예로 들어 CPU, GPU 등의 로직 LSI로 구성한 경우, 이 로직 LSI로부터 발생하는 열에 의해 DRAM의 온도가 허용값을 초과하거나 DRAM의 온도 분포가 커지는 것을 확실하게 억제할 수 있다. 따라서, 로직 LSI의 열이 DRAM에 공급되는 것에 의해 종래와 같은 이상 동작이나 소자 특성의 변동 등이 발생하는 것을 확실하게 억제할 수 있다.
도 1은 본 발명의 제1 실시 형태인 반도체 장치의 개요를 나타내는 도면이다.
도 2는 본 발명의 제2 실시 형태인 반도체 장치의 개요를 나타내는 도면이 다.
도 3은 본 발명의 제3 실시 형태인 반도체 장치의 개요를 나타내는 도면이다.
도 4는 본 발명의 제4 실시 형태인 반도체 장치의 개요를 나타내는 도면이다.
도 5는 본 발명의 제5 실시 형태인 반도체 장치의 개요를 나타내는 도면이다.
도 6은 본 발명의 제6 실시 형태인 반도체 장치의 개요를 나타내는 도면이다.
부호의 설명
1ㆍㆍㆍ제2 기판(DRAM), 2ㆍㆍㆍ보호 부재(오버 몰드), 3ㆍㆍㆍ인터포저, 4ㆍㆍㆍ제1 기판(로직 LSI), 5ㆍㆍㆍ열 바이패스 경로, 6ㆍㆍㆍ방열 부재(방열 핀), 8ㆍㆍㆍ케이스 부재, 9ㆍㆍㆍ열전달성 액체
이하, 본 발명의 실시 형태의 예를, 도면을 사용하여 설명한다. 도 1은 본 발명의 제1 실시 형태이고, 3 차원 구조를 갖는 반도체 장치(10)에 본 발명을 적용한 예를 나타내는 도면이다. 본 실시예에 관한 반도체 장치(10)는, 도 1에 나타내는 바와 같이, 제1 기판인 DRAM(1)을 구비한다.
DRAM(1)은 도시하지 않은 DRAM 회로 패턴이 형성되고 또 적층된 5매의 반도체 칩(1a)을 갖는다. 각 반도체 칩(1a)은 각각 예를 들어 실리콘으로 이루어진 도 시하지 않은 웨이퍼를, 회로 패턴이 형성된 복수의 영역으로 분리하는 것에 의해 형성된다.
DRAM(1)을 구성하는 복수의 반도체 칩(1a) 중 최하층을 구성하는 반도체 칩(1a)은 이 반도체 칩의 아랫쪽에 배치된 인터포저(3)의 상면(上面; 3a)에 고정되어 있다. 또, 인터포저(3)의 하면(3b)에는 CPU, GPU 등의 제2 기판인 로직 LSI(4)가 고정되어 있다. 이로 인해, DRAM(1) 및 로직 LSI(4)는 인터포저(3)를 개재시켜 서로 접합되어 있다. 로직 LSI(4)는 도시의 예에서는 단일 반도체 칩을 갖는다. 또한, 인터포저(3)는 종래 잘 알려져 있는 바와 같이, DRAM(1)과 로직 LSI(4)의 배선 피치를 조정하기 위한 재배선 기판이다.
또한, 반도체 장치(10)는 DRAM(1)을 보호하기 위한 보호 부재인 오버 몰드(2)를 구비한다. 오버 몰드(2)는 에폭시 수지 및 세라믹 등으로 이루어져, DRAM(1)을 그 윗쪽 및 옆쪽으로부터 덮도록 배치되어 있다. 오버 몰드(2)의 열전도율은 도시의 예에서는 0.7W/m℃이다.
오버 몰드(2) 상에는 DRAM(1) 및 로직 LSI(4)의 열을 방출하기 위한 방열 부재가 배치되어 있다. 방열 부재는 도시의 예에서는 방열 핀(6)으로 구성되어 있다. 방열 핀(6)은 예를 들어 금속 및 세라믹 등으로 형성되어 있다.
본 실시예에 관한 반도체 장치(10)에서는 로직 LSI(4)와 방열 핀(6) 사이에, 그것들의 사이에서 DRAM(1)을 우회하여 뻗는 열 바이패스 경로(5)가 마련되어 있다.
열 바이패스 경로(5)는 제1 바이패스부(7)와, 제2 바이패스부(8)와, 제3 바 이패스부(9)를 갖는다. 각 제1 바이패스부(7), 각 제2 바이패스부(8) 및 제3 바이패스부(9)는 각각 구리나 알루미늄 등으로 형성되어 있다. 각 바이패스부(7, 8, 9)가 각각 구리 등으로 형성된 경우, 각각의 열전도율은 392W/m℃이다.
제1 바이패스부(7)는 도시의 예에서는 원판 형상을 이루고 있고, 인터포저(3)의 하면(3b) 상에 배치되어 있다. 제1 바이패스부(7)의 중심부에는 로직 LSI(4)가 감합(嵌合)하는 감합 구멍(11)이 형성되어 있다.
제2 바이패스부(8)는 도시의 예에서는 일단이 제1 바이패스부(7)의 주연부(周緣部; 7a)에 접속되어, 이 주연부로부터 DRAM(1)을 둘러싸듯이 인터포저(3) 및 오버 몰드(2)의 내부를 방열 핀(6)에 향하여 뻗는 통 형상을 이루고 있다. 제2 바이패스부(8)의 타단인 상단은 방열 핀(6)에 접촉하고 있다.
제3 바이패스부(9)는 로직 LSI(4)로부터 인터포저(3)의 내부를 윗쪽으로 뻗고 추가로 이 인터포저의 내부를 제2 바이패스부(8)를 향하여 뻗는다.
제2 바이패스부(8)의 인터포저(3) 내의 부분 및 제3 바이패스부(9)는, 인터포저(3)에 배선 패턴을 형성하는 수법과 동양(同樣)의 수법으로 인터포저(3)에 형성된다. 또, 제2 바이패스부(8)의 오버 몰드(2) 내의 부분을 형성할 때는, 오버 몰드(2)를 형뜨기에 의해 형성할 때에, 오버 몰드(2)를 형성하는 재료 및 DRAM(1)과 함께, 제2 바이패스부(8)의 상기 부분이 되는 재료를 상기 형에 넣어 경화시킨다.
또한, DRAM(1)에는 수지제의 언더필이 충전되고, 또 반도체 칩(1a) 사이의 열전달을 행하기 위한 열전달용 관통체(서멀 비아)가 마련되어 있으나 도시를 생략하고 있다. 또, 인터포저(3) 중, 및 적층 DRAM(1) 중에는 배선을 행하기 위한 배선 패턴이 형성되어 있으나, 이것도 도시를 생략하고 있다.
로직 LSI(4)에서 발생한 열의 일부는 도 1에 있어서의 로직 LSI(4)의 상면(上面)으로부터 제3 바이패스부(9)에 전달되고, 이 제3 바이패스부를 거쳐 제2 바이패스부(8)에 전달된다. 또, 로직 LSI(4)에서 발생한 열의 일부는 로직 LSI(4)로부터 제1 바이패스부(7)에 전달되고, 이 제1 바이패스부를 거쳐 제2 바이패스부(8)에 전달된다. 제2 바이패스부(8)에 전달된 열은 이 제2 바이패스부를 거쳐 방열 핀(6)에 전달되어, 이 방열 핀으로부터 방열된다. 즉, 로직 LSI(4)에서 발생한 열은 DRAM(1)를 회피하도록 방열 핀(6)에 전달된다. 이 때문에, 로직 LSI(4)의 열이 DRAM(1)에 전달되기 어려워지므로, DRAM(1) 내의 온도 상승 및 온도 분포를 작게 할 수 있다.
이로 인해, 단일 반도체 칩에 비해 열이 들어차기 쉬운 적층체로 이루어진 DRAM(1)에 열이 공급되는 것이 억제되므로, DRAM(1)에 열이 들어차는 것에 의해 DRAM(1)의 온도가 허용값을 넘거나 DRAM(1)의 온도 분포가 커지는 것을 확실하게 억제할 수 있다. 따라서, 로직 LSI(4)의 열이 DRAM(1)에게 공급되는 것에 의해 종래와 같은 이상 동작이나 소자 특성의 변동 등이 발생하는 것을 확실하게 억제할 수 있다.
도 2는 본 발명의 제2 실시 형태인 반도체 장치(10)의 개요를 나타내는 도면이다. 이하의 도면에 있어서는 앞에 나온 도면에 나타난 구성 요소와 같은 구성 요소에는 같은 부호를 붙이고, 그 설명을 생략하는 경우가 있다.
이 실시 형태에 있어서는 열 바이패스 경로(5)의 제2 바이패스부(8)가 오버 몰드(2)의 내부에 형성되지 않고 오버 몰드(2)의 외표면(2a)에 형성되어 있다. 오버 몰드(2)를 형성한 후, 그 외측에 제2 바이패스부(8)를 끼워 넣는 것에 의해 이와 같은 구성으로 할 수 있다.
도 2에 나타내는 예에 의하면, 제2 바이패스부(8)의 외주면(外周面; 8a)의 대부분이 바깥 공기에 접하고 있다. 이로 인해, LSI 로직(4)으로부터 제2 바이패스부(8)에 전달된 열을, 방열 핀(6)으로부터 반도체 장치(10)의 바깥쪽에 방출하는 것과 더불어, 제2 바이패스부(8)로부터 반도체 장치(10)의 바깥쪽에 방출할 수 있다. 이로 인해, LSI 로직(4)의 열을 보다 효율적으로 방출할 수 있다.
또, 도 1에 나타낸 것과 도 2에 나타낸 것을 조합하여, 제2 바이패스부(8)를 오버 몰드(2)의 내부와 표면에 형성하는 것에 의해, 전열(傳熱) 면적을 크게 할 수 있다.
도 3은 본 발명의 제3 실시 형태인 반도체 장치(10)의 개요를 나타내는 도면이다. 본 실시 형태에 있어서는 열 바이패스 경로(5)의 제2 바이패스부(8)의 일부가, 인터포저(3)의 내부에 형성되지 않고 인터포저(3)의 외표면(3a)에 형성되어 있다. 또, 제2 바이패스부(8)는 그 일부와 오버 몰드(2) 사이에 틈새(12)가 형성되도록 배치되어 있다. 인터포저(3)를 형성한 후, 그 외측에 제2 바이패스부(8)의 일부를 끼워 넣는 것에 의해 이와 같은 구성으로 할 수 있다.
도 3에 나타내는 예에 의하면, 제2 바이패스부(8)의 외주면(8a)이 전면적으로 바깥 공기에 접하고 있으므로, LSI 로직(4)의 열을 보다 효율적으로 방출할 수 있다.
또, 제2 바이패스부(8)와 오버 몰드(2) 사이에 틈새(12)가 형성되어 있는 것에 의해, 로직 LSI(4)로부터 제2 바이패스부(8)에 전달된 열이 오버 몰드(2)에 전달되는 것이 방지된다.
또한, 도 1에 나타낸 것과 도 3에 나타낸 것을 조합하여, 제2 바이패스부(8)를 인터포저(3)의 내부와 표면에 형성하는 것에 의해, 전열 면적을 크게 할 수 있다.
도 4는 본 발명의 제4 실시 형태인 반도체 장치(10)의 개요를 나타내는 도면이다. 본 실시 형태에 있어서는 열 바이패스 경로(5)의 제2 바이패스부(8)와 오버 몰드(2) 및 인터포저(3)와의 사이에 틈새(13)가 형성되도록, 제2 바이패스부(8)가 형성되어 있다. 또, 제3 바이패스부(9)의 단부(9a)가 인터포저(3)의 주면(周面; 3a)으로부터 돌출하고 있다. 오버 몰드(2) 및 인터포저(3)를 형성한 후, 그것들을 둘러싸듯이 제2 바이패스부(8)를 배치하고, 이 제2 바이패스부에 제3 바이패스부(9)의 단부(9a)를 접속하는 것에 의해, 이와 같은 구성으로 할 수 있다.
도 4에 나타내는 예에 의하면, 제2 바이패스부(8)의 외주면(8a)이 전면적으로 바깥 공기에 접하고 있으므로, LSI 로직(4)의 열을 보다 효율적으로 방출할 수 있다.
또, 제2 바이패스부(8)와 오버 몰드(2) 및 인터포저(3)와의 사이에 틈새(13)가 형성되어 있는 것에 의해, 로직 LSI(4)로부터 제2 바이패스부(8)에 전달된 열이 오버 몰드(2) 및 인터포저(3)에 전달되는 것이 방지된다.
또, 도 1에 나타낸 것과 도 4에 나타낸 것을 조합하여, 제2 바이패스부(8)가 오버 몰드(2)나 인터포저(3)의 내부에도 형성하는 것에 의해, 전열 면적을 크게 할 수 있다.
이상의 도 1 ~ 도 4에 나타낸 실시 형태에서는 방열 핀(6)이 오버 몰드(2) 상에 배치된 예를 나타내었으나, 이 대신에 적층된 복수의 반도체 칩(1a) 중 최상층을 구성하는 반도체 칩(1a) 상에 방열 핀(6)을 배치하여, 최상층의 반도체 칩(1a)에 접합할 수 있다. 이 경우, 방열 핀(6)을 상기 최상층의 반도체 칩(1a)에 예를 들어 접착제에 의해 접합할 수 있고, 또 복수의 반도체 칩(1a)의 적층 공정에서, 방열 핀(6)을 1층으로 간주하여 상기 최상층의 반도체 칩(1a)에 적층하는 것에 의해 접합할 수 있다.
방열 핀(6)을 DRAM(1)에 상기 적층 공정으로 접합하는 것에 의해, 방열 핀(6)의 조립 작업을 용이하게 실시할 수 있다.
또, 도 1 ~ 도 4에 나타낸 실시 형태에 있어서, 복수의 반도체 칩(1a)을 관통하는 상기한 열전달용 관통체를 방열 핀(6)에 접합시킬 수 있다. 이로 인해, 로직 LSI(4)의 열의 일부가 DRAM(1)에 비록 전달되어도, 그 열을 방열 핀(6)에 상기 열전달용 관통체를 통하여 용이하게 전달할 수 있다. 이로 인해, DRAM(1)의 열을 용이하게 방출할 수 있다.
또한, 도 1 ~ 도 4에 나타낸 실시 형태에 있어서, 열 바이패스 경로(5)를, 구리나 알루미늄 등의 고체로 구성하지 않고, 공동부(空洞部)나 통으로 하여, 그 안에 전열 매체인 액체를 충전하도록 해도 된다. 열 바이패스 경로(5)를 형성하는 열전달체로서 액체를 사용하면, 자연대류(自然對流)에 의해서도 전열이 행해지므 로, 방열의 효율을 향상시킬 수 있다. 또, 열 바이패스 경로(5)를 액체와 고체로 구성하는 것에 의해, 액체 및 개체 사이의 변태(變態)에 의해 전열을 행할 수 있고, 방열의 효율을 향상시킬 수 있다. 또한, 열 바이패스 경로(5)의 제1 바이패스부(7)를, 윗쪽으로 개방한 중공 형상의 것으로 하고, 그 안에 열전달 매체인 액체를 넣는 것에 의해, 전열 특성을 향상시킬 수 있다. 이하, 열 바이패스 경로의 일부 또는 전부에 액체를 사용한 예에 대해 설명한다.
도 5는 본 발명의 제5 실시 형태인 반도체 장치(10)의 개요를 나타내는 도면이다. 본 실시 형태에 있어서는 DRAM(1)과 방열 핀(6) 사이에, 케이스 부재(14)가 배치되어 있다. 케이스 부재(14)는 도시의 예에서는 금속으로 이루어진다. 또, 케이스 부재(14)는 오버 몰드(2)의 표면에 배치되어 있고, 이 오버 몰드 위로부터 그 옆쪽으로 뻗는다. 케이스 부재(14) 안에는 열매체인 열전달성 액체(15)가 충전되어 있다. 방열 핀(6)은 케이스 부재(14)의 오버 몰드(2)로부터 돌출한 부분에 마련되어 있다. 방열 핀(6)의 하면(6a)은 케이스 부재(14) 내에 노출해 있어, 열전달성 액체(15)에 접하고 있다. 또, 열 바이패스 경로(5)의 제2 바이패스부(8)는 케이스 부재(14)에 접속되어 있다.
열 바이패스 경로(5)에 전해진 로직 LSI(4)의 열은 열 바이패스 경로(5)를 거쳐 케이스 부재(14)에 전달되고, 또한 케이스 부재(14) 안의 열전달성 액체(15)를 타고 내려간 후, 열전달성 액체(15)로부터 방열 핀(6)에 전달되어 방열된다.
도 5에 나타내는 예에 의하면, 방열 핀(6)이 오버 몰드(2)의 윗쪽에 배치되지 않고 케이스 부재(14)의 오버 몰드(2)로부터 돌출한 부분에 마련되어 있는 것에 의해, 오버 몰드(2)의 윗쪽에 방열 핀(6)을 배치할 수 없는 경우에도, 도 5에 나타내는 구성을 갖는 반도체 장치(10)를 사용하는 것에 의해, 이와 같은 경우에 대응할 수 있다.
도 6은 본 발명의 제6 실시 형태인 반도체 장치(10)의 개요를 나타내는 도면이다. 본 실시 형태에 있어서는 열 바이패스 경로(5)의 제2 바이패스부(8) 및 제3 바이패스부(9)에 열전달성 액체(9)가 충전되어 있다. 또, 오버 몰드(2)의 측면(2b)에 상기한 케이스 부재(14)가 마련되어 있다. 제3 바이패스부(9) 내와 케이스 부재(14)는 서로 연통하고 있다. 로직 LSI(4)로부터 발생한 열은 제1 바이패스부(7)를 거쳐, 또는 제3 바이패스부(9) 내의 열전달성 액체(9)를 거쳐, 제2 바이패스부(8)에 전해진다. 제2 바이패스부(8)에 전해진 열은 이 제2 바이패스부 내의 열전달성 액체(9)를 거쳐 방열 핀(6)에 전달되어 방열된다.
전술한 바와 같이, 열 바이패스 경로(5)의 제1 바이패스부(7)를, 윗쪽으로 개방한 중공 형상의 것으로 하고, 제2 바이패스부(8)에 연결하여, 제1 바이패스부(7) 안에 열전달 매체인 액체를 넣는 것에 의해, 전열 특성을 향상시킬 수 있다. 이 경우에는 전열 경로의 모두가 액체로 구성된다.
도 1 내지 도 6에 나타내는 예에 의하면, 상기한 바와 같이, DRAM(1)의 아랫쪽에 로직 LSI(4)가 배치되어 있고, 이 로직 LSI 및 DRAM(1)이 인터포저(3)를 통하여 서로 접속되어 있다.
통상, 로직 LSI(4)의 크기는 DRAM(1)의 크기보다 작다. 또, 반도체 장치(10)를 다른 기판에 실장(實裝)할 때, 인터포저(3)의 하면(3b)에 도시하지 않은 복수의 범프라고 칭해지는 단자를 마련하고, 이 각 범프를 각각 상기 기판에 접속한다.
따라서, 본 실시예와 같이, 로직 LSI(4)가 인터포저(3)의 하면(3b)에 마련되어 있는 경우, 인터포저(3)의 크기를 DRAM(1)의 크기와 거의 같게 해도, 인터포저(3)의 하면(3b)에는 상기 복수의 범프를 배치하는 영역이 존재한다.
그러나 인터포저(3)의 상면(3a)에 로직 LSI(4)를 마련하고, 인터포저(3)의 하면(3b)에 DRAM(1)를 마련한 경우, 인터포저(3)의 크기를 DRAM(1)의 크기와 거의 같게 하면, 인터포저(3)의 하면(3b)에는 상기 복수의 범프를 배치하는 영역이 존재하지 않게 된다. 이 때문에, 상기 복수의 범프를 배치하기 위해, 인터포저(3)의 크기를 DRAM(1)의 크기보다 크게 할 필요가 있다. 즉, 로직 LSI(4)가 인터포저(3)의 하면(3b)에 마련되어 있는 경우에 비해, 인터포저(3)의 크기를 크게 할 필요가 있다.
따라서, 본 실시예와 같이, 로직 LSI(4)가 인터포저(3)의 하면(3b)에 마련되어 있는 경우, 로직 LSI(4)가 인터포저(3)의 상면(3a)에 마련되어 있는 경우에 비해, 반도체 장치(10) 전체의 소형화를 도모할 수 있다.
도 1 내지 도 6에 나타내는 예에서는 DRAM(1)이 복수의 반도체 칩(1a)으로 이루어진 예를 나타내었으나, 이 대신에 단일 반도체 칩(1a)으로 이루어진 DRAM을 본 발명에 적용할 수 있다. 또, 로직 LSI(4)가 단일 반도체 칩으로 이루어진 예를 나타내었으나, 이 대신에 복수의 반도체 칩으로 이루어진 로직 LSI를 본 발명에 적용할 수 있다.
또, 도 1 내지 도 6에 나타내는 예에서는 반도체 장치(10)가 DRAM(1)을 구비 하는 예를 나타내었으나, 이 대신에 또는 이에 덧붙여, 예를 들어 CPU, GPU 등과 같이 DRAM(1) 이외의 기판을 구비하는 반도체 장치에 본 발명을 적용할 수 있다. 이 경우, CPU 및 GPU를 본 실시예에 관한 DRAM(1)과 같이 복수의 반도체 칩을 적층하는 것에 의해 형성할 수 있다.
본 발명은 로직 LSI와 같은 기판으로부터 발생하는 열을 효율적으로 방열할 수 있고, 온도 상승이나 온도 분포를 작게 하는 것이 가능한 반도체 장치를 제공할 수 있다.

Claims (9)

  1. 제1 기판과, 이 제1 기판의 일측에 배치되어, 이 제1 기판에 접합되는 제2 기판과, 이 제2 기판의 타측에 배치되어, 상기 제1 및 제2 기판 각각의 열을 방출하기 위한 방열 부재를 구비하고, 상기 제1 기판과 상기 방열 부재 사이에는 그것들의 사이에서 상기 제2 기판을 우회하여 뻗는 열 바이패스 경로가 마련되어 있는 것을 특징으로 하는 반도체 장치.
  2. 청구항 1에 있어서,
    상기 제2 기판의 적어도 측면을 덮도록 배치되는 보호 부재를 추가로 구비하고, 상기 열 바이패스 경로는 상기 보호 부재의 내부와 표면의 적어도 한쪽에 마련되어 있고, 상기 보호 부재의 열전도율보다 높은 열전도율을 갖는 재료로 이루어진 것을 특징으로 하는 반도체 장치.
  3. 청구항 2에 있어서,
    상기 열 바이패스 경로는 상기 보호 부재와의 사이에 틈새가 형성되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 제1 기판과 상기 제2 기판 사이에 배치되어, 상기 양 기판을 서로 접속 하기 위한 인터포저(interposer)를 추가로 구비하고, 상기 열 바이패스 경로의 일부는 상기 인터포저의 내부와 표면의 적어도 한쪽에 마련되어 있는 것을 특징으로 하는 반도체 장치.
  5. 청구항 4에 있어서,
    상기 열 바이패스 경로는 상기 인터포저와의 사이에 틈새가 형성되도록 배치되어 있는 것을 특징으로 하는 반도체 장치.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 열 바이패스 경로는 고체인 것을 특징으로 하는 반도체 장치.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 열 바이패스 경로 내의 적어도 일부에, 액체가 봉입(封入)되어 있는 것을 특징으로 하는 반도체 장치.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 제2 기판과 상기 방열 부재 사이에는 액체가 봉입된 케이스 부재가 배치되어 있고, 상기 열 바이패스 경로는 상기 케이스 부재에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 제1 기판 및 상기 제2 기판의 적어도 한쪽은 적층된 복수의 반도체 칩을 갖는 것을 특징으로 하는 반도체 장치.
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