JP5125185B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
近年のＭＰＵにおいては、その速度がロジックとメモリ間のデータ転送速度に依存するようになってきており、データ転送速度を速めるために、貫通電極（ＴＳＶ：Through Si Via）を用いた３次元構造の半導体装置が提案され、実用化されつつある。これは、例えば、ＣＰＵ、ＧＰＵ等のロジックＬＳＩと３次元に積層されたＤＲＡＭを、配線インターフェースであるインターポーザを介して接合したものである。
このような半導体装置において、放熱の問題が大きな問題となる。すなわち、上述のような構成においては、３次元に積層されたＤＲＡＭで発生した熱は、その保護材であるオーバモールドを介して放熱フィンから放熱される。又、ＣＰＵ、ＧＰＵ等のロジックＬＳＩから発生した熱は、インターポーザ、３次元に積層されたＤＲＡＭの中を通過し、さらにオーバモールドを介して放熱フィンから放出される。
一方、３次元に積層されたＤＲＡＭ内部には、樹脂製のアンダーフィル材が充填されており、これが大きな熱抵抗となり、排熱の妨げとなると共に、３次元に積層されたＤＲＡＭ内に大きな温度分布が発生する原因となって、これが大きな問題となる。例えば、温度が３次元に積層されたＤＲＡＭのジャンクション温度（＝許容最高温度）を超えてしまうと、異常動作が発生する。また、温度分布が大きくなると、熱応力が生じて素子特性が変動したり、甚だしい場合には素子が破損する場合がある。
本発明はこのような事情に鑑みてなされたもので、ＣＰＵ、ＧＰＵ等のロジックＬＳＩから発生する熱を効率的に放熱でき、温度上昇や温度分布を小さくすることが可能な半導体装置を提供することを課題とする。
前記課題を解決するための第１の手段は、
（１）ＣＰＵ、ＧＰＵ等のロジックＬＳＩ
（２）インターポーザ
（３）３次元に積層されたＤＲＡＭ）
をこの順に積層して形成された半導体装置であって、前記ロジックＬＳＩに直接放熱部材が取り付けられており、前記インターポーザは、前記ロジックＬＳＩ側の樹脂インターポーザと前記ＤＲＡＭ側のＳｉインターポーザの複合構成であることを特徴とする半導体装置である。
本発明の参考形態は、
（１）ＣＰＵ、ＧＰＵ等のロジックＬＳＩ
（２）インターポーザ
（３）３次元に積層されたＤＲＡＭ
をこの順に積層して形成された半導体装置であって、前記ロジックＬＳＩに、オーバモールドを介して放熱部材が取り付けられていることを特徴とする半導体装置である。
前記課題を解決するための第２の手段は、前記第１の手段であって、前記３次元に積層されたＤＲＡＭの周囲に断熱材を取り付けたことを特徴とするものである。
前記課題を解決するための第３の手段は、前記第１または第２の手段であって、前記３次元に積層されたＤＲＡＭは、チップ同士が貫通電極により接続されて形成されていることを特徴とするものである。
本発明によれば、ＣＰＵ、ＧＰＵ等のロジックＬＳＩから発生する熱を効率的に放熱でき、温度上昇や温度分布を小さくすることが可能な半導体装置を提供することができる。
以下、本発明の実施の形態の例を、図を用いて説明する。図１は、本発明の第１の実施の形態である半導体装置の概要を示す図である。ＤＲＡＭパターンが形成された基板が積層された積層ＤＲＡＭ１（３次元に積層されたＤＲＡＭ）は、オーバモールド（図示せず）で囲まれている。積層ＤＲＡＭ１の一端面は、インターポーザ２に固定され、インターポーザ２には、ＣＰＵ、ＧＰＵ等のロジックＬＳＩ３（以下では、単にロジックＬＳＩと称する）が固定されている。なお、インターポーザ２には、樹脂インターポーザを用いている。
ロジックＬＳＩ３のインターポーザ２と反対側の面には、放熱フィン４（放熱部材）がロジックＬＳＩ３に直接接合されている。よって、ロジックＬＳＩ３が発生する熱の大部分は放熱フィン４を伝わって大気中に放熱され、インターポーザ２を介して積層ＤＲＡＭ１に伝わる熱量は少なくなる。従って、積層ＤＲＡＭ１が高温となったり、大きな温度分布を持つことが防止される。
図２は、本発明の第２の実施の形態である半導体装置の概要を示す図である。以下の図面においては、前出の図に示された構成要素と同じ構成要素には同じ符号を付し、その説明を省略することがある。
この実施の形態は、パッケージの構成上、ロジックＬＳＩ３と放熱フィン４とを直接接合せず、オーバモールド５を介して接合している。オーバモールド５の熱抵抗の分だけ、放熱フィン４から放熱される熱量が少なくなるが、それでも図１に示した実施の形態と同様の作用効果を奏する。
図３は、本発明の第３の実施の形態である半導体装置の概要を示す図である。この実施の形態と図１に示す実施の形態の差は、インターポーザ２に面していない積層ＤＲＡＭ１の周囲が断熱材６で囲まれていることである。このようにすることで、積層ＤＲＡＭ１の温度は少し上昇するが温度分布が無くなり、熱応力が生じて積層ＤＲＡＭ１の素子特性が変動したり、素子が破損したりすることを防止することができる。
図４は、本発明の第４の実施の形態である半導体装置の概要を示す図である。この実施の形態と図１に示す第１の実施の形態の差は、インターポーザ２が、樹脂インターポーザ２ａとＳｉインターポーザ２ｂの複合構成となっていることである。インターポーザ２のロジツクＬＳＩ３側が、樹脂インターポーザ２ａであり、インターポーザ２の積層ＤＲＡＭ１側が、Ｓｉインターポーザ２ｂとなっている。ＤＲＡＭの線膨張係数と樹脂の線膨張係数は大きく異なるため、第１の実施の形態では積層ＤＲＡＭ１に大きな熱歪みが生じる場合があるが、第４の実施の形態では、積層ＤＲＡＭ１と樹脂インターポーザ２ａの間にＳｉインターポーザ２ｂを介在させていることで、ＤＲＡＭの線膨張係数と樹脂の線膨張係数の差により生じる熱歪みを、Ｓｉインターポーザ２ｂが引き受けてくれる。このため、積層ＤＲＡＭ１に生じる熱歪みが低減され、熱歪みにより積層ＤＲＡＭ１が損傷を受けることがなくなる。
なお、積層ＤＲＡＭ１は、チップ同士が貫通電極により接続されて形成されていることが好ましい。これにより、半導体装置がよりコンパクトになり、かつ、チップ間の熱伝導が良くなって、積層ＤＲＡＭ１内の温度分布が一様になる。
本発明の第１の実施の形態である半導体装置の概要を示す図である。 本発明の第２の実施の形態である半導体装置の概要を示す図である。 本発明の第３の実施の形態である半導体装置の概要を示す図である。 本発明の第４の実施の形態である半導体装置の概要を示す図である。
符号の説明
１…積層ＤＲＡＭ、２…インターポーザ、２ａ…樹脂インターポーザ、２ｂ…Ｓｉインターポーザ、３…ロジックＬＳＩ、４…放熱フィン、５…オーバモールド、６…断熱材

Claims (3)

  1. （１）ＣＰＵ、ＧＰＵ等のロジックＬＳＩ
    （２）インターポーザ
    （３）３次元に積層されたＤＲＡＭ
    をこの順に積層して形成された半導体装置であって、
    前記ロジックＬＳＩに直接放熱部材が取り付けられており、前記インターポーザは、前記ロジックＬＳＩ側の樹脂インターポーザと前記ＤＲＡＭ側のＳｉインターポーザの複合構成であることを特徴とする半導体装置。
  2. 前記３次元に積層されたＤＲＡＭの周囲に断熱材を取り付けたことを特徴とする請求項１に記載の半導体装置。
  3. 前記３次元に積層されたＤＲＡＭは、チップ同士が貫通電極により接続されて形成されていることを特徴とする請求項１または２に記載の半導体装置。
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JP2004260051A (ja) * 2003-02-27 2004-09-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP4865197B2 (ja) * 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
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