JP5521546B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5521546B2
JP5521546B2 JP2009502573A JP2009502573A JP5521546B2 JP 5521546 B2 JP5521546 B2 JP 5521546B2 JP 2009502573 A JP2009502573 A JP 2009502573A JP 2009502573 A JP2009502573 A JP 2009502573A JP 5521546 B2 JP5521546 B2 JP 5521546B2
Authority
JP
Japan
Prior art keywords
substrate
heat
bypass path
interposer
dram
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009502573A
Other languages
English (en)
Other versions
JPWO2008108335A1 (ja
Inventor
功 菅谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nikon Corp
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
Priority to JP2009502573A priority Critical patent/JP5521546B2/ja
Publication of JPWO2008108335A1 publication Critical patent/JPWO2008108335A1/ja
Application granted granted Critical
Publication of JP5521546B2 publication Critical patent/JP5521546B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/427—Cooling by change of state, e.g. use of heat pipes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/15321—Connection portion the connection portion being formed on the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、半導体装置に関するものである。
近年、ＭＰＵのような半導体装置においては、その速度がＣＰＵ、ＧＰＵ等のロジックＬＳＩとＤＲＡＭのようなメモリとの間のデータ転送速度に依存するようになってきている。データ転送速度を速めるために、ＤＲＡＭの下方にロジックＬＳＩを配置し、ＤＲＡＭ及びロジックＬＳＩを例えば配線インターフェースであるインターポーザを介して接合することが知られている。このような半導体装置では、ＤＲＡＭの上方に該ＤＲＡＭ及びロジックＬＳＩの熱を放出するための放熱部材が配置されている。ＣＰＵ、ＧＰＵ等のロジックＬＳＩから発生した熱は、インターポーザ及びＤＲＡＭを経て放熱部材に伝達され、該放熱部材から放出される。
しかしながら、ロジックＬＳＩの熱を放出するたびに、該熱の大部分がＤＲＡＭに与えられてしまう。このため、ＤＲＡＭの温度がＤＲＡＭの許容最高温度を超えてしまうと、ＤＲＡＭに異常動作が発生する。また、ＤＲＡＭの温度分布が大きくなると、熱応力が生じて素子特性が変動したり、甚だしい場合には素子が破損する場合がある。
本発明は、このような事情に鑑みてなされたもので、ロジックＬＳＩのような基板から発生する熱を効率的に放熱でき、温度上昇や温度分布を小さくすることが可能な半導体装置を提供することを課題とする。
前記課題を解決するために、本発明は、積層された複数の半導体チップを有する第一の基板と、該第一の基板の一側に配置される第二の基板と、該第一及び第二の基板を互いに接続するためのインターポーザと、該第一の基板の他側に配置され、前記第一及び第二の各基板の熱を放出するための放熱部材とを備え、前記第二の基板と前記放熱部材との間には、それらの間で前記第一の基板を迂回して伸びる熱バイパス経路が設けられ、前記第一の基板の少なくとも側面を覆うように配置される保護部材を更に備え、前記熱バイパス経路は、前記保護部材の表面に設けられており、前記保護部材の熱伝導率よりも高い熱伝導率を有する材料からなり、前記熱バイパス経路は、前記保護部材との間に間隙が形成されるように配置されおり、前記第２の基板の熱を前記熱バイパス経路に伝達するために、前記インターポーザの内部及び表面の少なくとも一方に設けられ、前記熱バイパス経路に接続された、別の熱バイパス経路を更に備えることを特徴とする。
本発明によれば、第一の基板と放熱部材との間には、それらの間で第二の基板を迂回して伸びる熱バイパス経路が設けられている。このことから、第二の基板に発生した熱の大部分は、第一の基板に伝わることなく、熱バイパス経路を経て放熱部材に伝わる。これにより、第一の基板を例えばＤＲＡＭで構成し、第二の基板を例えばＣＰＵ、ＧＰＵ等のロジックＬＳＩで構成した場合、該ロジックＬＳＩから発生する熱によってＤＲＡＭの温度が許容値を超えたりＤＲＡＭの温度分布が大きくなったりすることを、確実に抑制することができる。従って、ロジックＬＳＩの熱がＤＲＡＭに与えられることによって従来のような異常動作や素子特性の変動等が生じることを、確実に抑制することができる。
本発明の第１の実施の形態である半導体装置の概要を示す図である。 本発明の第２の実施の形態である半導体装置の概要を示す図である。 本発明の第３の実施の形態である半導体装置の概要を示す図である。 本発明の第４の実施の形態である半導体装置の概要を示す図である。 本発明の第５の実施の形態である半導体装置の概要を示す図である。 本発明の第６の実施の形態である半導体装置の概要を示す図である。
符号の説明
１…第一の基板（ＤＲＡＭ）、２…保護部材（オーバモールド）、３…インターポーザ、４…第二の基板（ロジックＬＳＩ）、５…熱バイパス経路、６…放熱部材（放熱フィン）、８…ケース部材、９…熱伝達性液体
以下、本発明の実施の形態の例を、図を用いて説明する。図１は、本発明の第１の実施の形態であり、３次元構造を有する半導体装置１０に本発明を適用した例を示す図である。本実施例に係る半導体装置１０は、図１に示すように、第一の基板であるＤＲＡＭ１を備える。
ＤＲＡＭ１は、図示しないＤＲＡＭ回路パターンが形成され且つ積層された５枚の半導体チップ１ａを有する。各半導体チップ１ａは、それぞれ例えばシリコンからなる図示しないウエハを、回路パターンが形成された複数の領域に分離することにより形成される。
ＤＲＡＭ１を構成する複数の半導体チップ１ａのうち最下層を構成する半導体チップ１ａは、該半導体チップの下方に配置されたインターポーザ３の上面３ａに固定されている。また、インターポーザ３の下面３ｂには、ＣＰＵ、ＧＰＵ等の第二の基板であるロジックＬＳＩ４が固定されている。これにより、ＤＲＡＭ１及びロジックＬＳＩ４は、インターポーザ３を介して互いに接合されている。ロジックＬＳＩ４は、図示の例では、単一の半導体チップを有する。尚、インターポーザ３は、従来よく知られているように、ＤＲＡＭ１とロジックＬＳＩ４との配線ピッチを調整するための再配線基板である。
更に、半導体装置１０は、ＤＲＡＭ１を保護するための保護部材であるオーバモールド２を備える。オーバモールド２は、エポキシ樹脂及びセラミック等からなり、ＤＲＡＭ１をその上方及び側方から覆うように配置されている。オーバモールド２の熱伝導率は、図示の例では、０．７Ｗ／ｍ℃である。
オーバモールド２上には、ＤＲＡＭ１及びロジックＬＳＩ４の熱を放出するための放熱部材が配置されている。放熱部材は、図示の例では、放熱フィン６で構成されている。放熱フィン６は、例えば金属及びセラミック等で形成されている。
本実施例に係る半導体装置１０では、ロジックＬＳＩ４と放熱フィン６との間に、それらの間でＤＲＡＭ１を迂回して伸びる熱バイパス経路５が設けられている。
熱バイパス経路５は、第一バイパス部７と、第二バイパス部８と、第三バイパス部９とを有する。各第一バイパス部７、各第二バイパス部８及び第三バイパス部９は、それぞれ銅やアルミニウム等で形成されている。各バイパス部７，８，９がそれぞれ銅で形成された場合、それぞれの熱伝導率は３９２Ｗ／ｍ℃である。
第一バイパス部７は、図示の例では、円板状をなしており、インターポーザ３の下面３ｂ上に配置されている。第一バイパス部７の中心部には、ロジックＬＳＩ４が嵌合する嵌合孔１１が形成されている。
第二バイパス部８は、図示の例では、一端が第一バイパス部７の周縁部７ａに接続され、該周縁部からＤＲＡＭ１を取り囲むようにインターポーザ３及びオーバモールド２の内部を放熱フィン６に向けて伸びる筒状をなしている。第二バイパス部８の他端である上端は、放熱フィン６に接触している。
第三バイパス部９は、ロジックＬＳＩ４からインターポーザ３の内部を上方へ伸び更に該インターポーザの内部を第二バイパス部８に向けて伸びる。
第二バイパス部８のインターポーザ３内の部分及び第三バイパス部９は、インターポーザ３に配線パターンを形成する手法と同様の手法でインターポーザ３に形成される。また、第二バイパス部８のオーバモールド２内の部分を形成する際は、オーバモールド２を型取りにより形成するときに、オーバモールド２を形成する材料及びＤＲＡＭ１と共に、第二バイパス部８の前記部分となる材料を前記型に入れて硬化させる。
なお、ＤＲＡＭ１には樹脂製のアンダーフィルが充填され、かつ半導体チップ１ａ間の熱伝達を行うための熱伝達用貫通体（サーマルビア）が設けられているが図示を省略している。又、インターポーザ３中、及び積層ＤＲＡＭ１中には、配線を行うための配線パターンが形成されているが、これも図示を省略している。
ロジックＬＳＩ４で発生した熱の一部は、図１におけるロジックＬＳＩ４の上面から第三バイパス部９に伝達し、該第三バイパス部を経て第二バイパス部８に伝達する。また、ロジックＬＳＩ４で発生した熱の一部は、ロジックＬＳＩ４から第一バイパス部７に伝達し、該第一バイパス部を経て第二バイパス部８に伝達する。第二バイパス部８に伝達した熱は、該第二バイパス部を経て放熱フィン６に伝達され、該放熱フィンから放熱される。すなわち、ロジックＬＳＩ４で発生した熱は、ＤＲＡＭ１を回避するように放熱フィン６に伝達される。このため、ロジックＬＳＩ４の熱がＤＲＡＭ１に伝わり難くなるので、ＤＲＡＭ１内の温度上昇及び温度分布を小さくすることができる。
これにより、単一の半導体チップに比べて熱が篭り易い積層体からなるＤＲＡＭ１に熱が与えられることが抑制されるので、ＤＲＡＭ１に熱が篭ることによってＤＲＡＭ１の温度が許容値を超えたりＤＲＡＭ１の温度分布が大きくなったりすることを、確実に抑制することができる。従って、ロジックＬＳＩ４の熱がＤＲＡＭ１に与えられることによって従来のような異常動作や素子特性の変動等が生じることを、確実に抑制することができる。
図２は、本発明の第２の実施の形態である半導体装置１０の概要を示す図である。以下の図面においては、前出の図に示された構成要素と同じ構成要素には同じ符号を付し、その説明を省略することがある。
この実施の形態においては、熱バイパス経路５の第二バイパス部８がオーバモールド２の内部に形成されずオーバモールド２の外表面２ａに形成されている。オーバモールド２を形成した後、その外側に第二バイパス部８を嵌め込むことによりこのような構成とすることができる。
図２に示す例によれば、第二バイパス部８の外周面８ａの大部分が外気に接している。これにより、ＬＳＩロジック４から第二バイパス部８に伝達した熱を、放熱フィン６から半導体装置１０の外方に放出することに加えて、第二バイパス部８から半導体装置１０の外方に放出することができる。これにより、ＬＳＩロジック４の熱をより効率よく放出することができる。
又、図１に示したものと図２に示したものとを組み合わせ、第二バイパス部８をオーバモールド２の内部と表面とに形成することにより、伝熱面積を大きくすることができる。
図３は、本発明の第３の実施の形態である半導体装置１０の概要を示す図である。この実施の形態においては、熱バイパス経路５の第二バイパス部８の一部が、インターポーザ３の内部に形成されずインターポーザ３の外表面３ａに形成されている。また、第二バイパス部８は、その一部とオーバモールド２との間に間隙１２が形成されるように、配置されている。インターポーザ３を形成した後、その外側に第二バイパス部８の一部を嵌め込むことによりこのような構成とすることができる。
図３に示す例によれば、第二バイパス部８の外周面８ａが全面的に外気に接しているので、ＬＳＩロジック４の熱をより効率よく放出することができる。
また、第二バイパス部８とオーバモールド２との間に間隙１２が形成されていることから、ロジックＬＳＩ４から第二バイパス部８に伝達した熱がオーバモールド２に伝達することが防止される。
更に、図１に示したものと図３に示したものとを組み合わせ、第二バイパス部８をインターポーザ３の内部と表面とに形成することにより、伝熱面積を大きくすることができる。
図４は、本発明の第４の実施の形態である半導体装置１０の概要を示す図である。この実施の形態においては、熱バイパス経路５の第二バイパス部８とオーバモールド２及びインターポーザ３との間に間隙１３が形成されるように、第二バイパス部８が形成されている。また、第三バイパス部９の端部９ａがインターポーザ３の周面３ａから突出している。オーバモールド２及びインターポーザ３を形成した後、それらを取り巻くように第二バイパス部８を配置し、該第二バイパス部に第三バイパス部９の端部９ａを接続することにより、このような構成とすることができる。
図４に示す例によれば、第二バイパス部８の外周面８ａが全面的に外気に接しているので、ＬＳＩロジック４の熱をより効率よく放出することができる。
また、第二バイパス部８とオーバモールド２及びインターポーザ３との間に間隙１３が形成されていることから、ロジックＬＳＩ４から第二バイパス部８に伝達した熱がオーバモールド２及びインターポーザ３に伝達することが防止される。
又、図１に示したものと図４に示したものとを組み合わせ、第二バイパス部８がオーバモールド２やインターポーザ３の内部にも形成することにより、伝熱面積を大きくすることができる。
以上の図１〜図４に示した実施の形態では、放熱フィン６がオーバモールド２上に配置された例を示したが、これに代えて、積層された複数の半導体チップ１ａのうち最上層を構成する半導体チップ１ａ上に放熱フィン６を配置し、最上層の半導体チップ１ａに接合することができる。この場合、放熱フィン６を前記最上層の半導体チップ１ａに例えば接着剤により接合することができ、また、複数の半導体チップ１ａの積層工程で、放熱フィン６を一層とみなして前記最上層の半導体チップ１ａに積層することにより接合することができる。
放熱フィン６をＤＲＡＭ１に前記積層工程で接合することにより、放熱フィン６の組み付け作業を容易に行うことができる。
また、図１〜図４に示した実施の形態において、複数の半導体チップ１ａを貫通する前記した熱伝達用貫通体を放熱フィン６に接合させることができる。これにより、ロジックＬＳＩ４の熱の一部がＤＲＡＭ１にたとえ伝わったとしても、その熱を放熱フィン６に前記熱伝達用貫通体を介して容易に伝えることができる。これにより、ＤＲＡＭ１の熱を容易に放出することができる。
更に、図１〜図４に示した実施の形態において、熱バイパス経路５を、銅やアルミニウム等の固体で構成せず、空洞部や筒とし、その中に伝熱媒体である液体を充填するようにしてもよい。熱バイパス経路５を形成する熱伝達体として液体を使用すると、自然対流によっても伝熱が行われるので、放熱の効率を向上させることができる。又、熱バイパス経路５を液体と固体とで構成することにより、液体及び個体の間の変態によって伝熱を行うことができ、放熱の効率を向上させることができる。さらに、熱バイパス経路５の第一バイパス部７を、上方へ開放した中空状のものとし、その中に熱伝達媒体である液体を入れることにより、伝熱特性を向上させることができる。以下、熱バイパス経路の一部又は全部に液体を使用した例について説明する。
図５は、本発明の第５の実施の形態である半導体装置１０の概要を示す図である。この実施の形態においては、ＤＲＡＭ１と放熱フィン６との間に、ケース部材１４が配置されている。ケース部材１４は、図示の例では、金属からなる。また、ケース部材１４は、オーバモールド２の表面に配置されおり、該オーバモールド上からその側方へ伸びる。ケース部材１４の中には、熱媒体である熱伝達性液体１５が充填されている。放熱フィン６は、ケース部材１４のオーバモールド２から突出した部分に設けられている。放熱フィン６の下面６ａは、ケース部材１４内に露出しており、熱伝達性液体１５に接している。また、熱バイパス経路５の第二バイパス部８は、ケース部材１４に接続されている。
熱バイパス経路５に伝わったロジックＬＳＩ４の熱は、熱バイパス経路５を経てケース部材１４に伝達され、さらにケーブ部材１４の中の熱伝達性液体１５を伝った後、熱伝達性液体１５から放熱フィン６に伝達されて放熱される。
図５に示す例によれば、放熱フィン６が、オーバモールド２の上方に配置されておらずケース部材１４のオーバモールド２から突出した部分に設けられていることから、オーバモールド２の上方に放熱フィン６を配置することができない場合でも、図５に示す構成を有する半導体装置１０を用いることにより、このような場合に対応することができる。
図６は、本発明の第６の実施の形態である半導体装置１０の概要を示す図である。この実施の形態においては、熱バイパス経路５の第二バイパス部８及び第三バイパス部９に熱伝達性液体９が充填されている。また、オーバモールド２の側面２ｂに前記したケース部材１４が設けられている。第三バイパス部９内とケース部材１４内とは、互いに連通している。ロジックＬＳＩ４から発生した熱は、第一バイパス部７を経て、又は、第三バイパス部９内の熱伝達性液体９を経て、第二バイパス部８に伝わる。第二バイパス部８に伝わった熱は、該第二バイパス部内の熱伝達性液体９を経て放熱フィン６に伝達されて放熱される。
前述のように、熱バイパス経路５の第一バイパス部７を、上方へ開放した中空状のものとし、第二バイパス部８につなげて、第一バイパス部７の中に熱伝達媒体である液体を入れることにより、伝熱特性を向上させることができる。この場合には、伝熱経路の全てが液体で構成される。
図１乃至図６に示す例によれば、前記したように、ＤＲＡＭ１の下方にロジックＬＳＩ４が配置されており、該ロジックＬＳＩ及びＤＲＡＭ１がインターポーザ３を介して互いに接続されている。
通常、ロジックＬＳＩ４の大きさは、ＤＲＡＭ１の大きさよりも小さい。また、半導体装置１０を他の基板に実装する際、インターポーザ３の下面３ｂに図示しない複数のバンプと称される端子を設け、該各バンプをそれぞれ前記基板に接続する。
従って、本実施例のように、ロジックＬＳＩ４がインターポーザ３の下面３ｂに設けられている場合、インターポーザ３の大きさをＤＲＡＭ１の大きさとほぼ等しくしたとしても、インターポーザ３の下面３ｂには、前記複数のバンプを配置する領域が存在する。
しかしながら、インターポーザ３の上面３ａにロジックＬＳＩ４を設け、インターポーザ３の下面３ｂにＤＲＡＭ１を設けた場合、インターポーザ３の大きさをＤＲＡＭ１の大きさとほぼ等しくすると、インターポーザ３の下面３ｂには、前記複数のバンプを配置する領域が存在しなくなる。このため、前記複数のバンプを配置するために、インターポーザ３の大きさをＤＲＡＭ１の大きさよりも大きくする必要がある。すなわち、ロジックＬＳＩ４がインターポーザ３の下面３ｂに設けられている場合に比べて、インターポーザ３の大きさを大きくする必要がある。
従って、本実施例のように、ロジックＬＳＩ４がインターポーザ３の下面３ｂに設けられている場合、ロジックＬＳＩ４がインターポーザ３の上面３ａに設けられている場合に比べて、半導体装置１０全体の小型化を図ることができる。
図１乃至図６に示す例では、ＤＲＡＭ１が複数の半導体チップ１ａからなる例を示したが、これに代えて、単一の半導体チップ１ａからなるＤＲＡＭを本発明に適用することができる。また、ロジックＬＳＩ４が単一の半導体チップからなる例を示したが、これに代えて、複数の半導体チップからなるロジックＬＳＩを本発明に適用することができる。
また、図１乃至図６に示す例では、半導体装置１０がＤＲＡＭ１を備える例を示したが、これに代えて、又は、これに加えて、例えば、ＣＰＵ、ＧＰＵ等のようにＤＲＡＭ１以外の基板を備える半導体装置に本発明を適用することができる。この場合、ＣＰＵ及びＧＰＵを本実施例に係るＤＲＡＭ１のように複数の半導体チップを積層することにより形成することができる。

Claims (6)

  1. 積層された複数の半導体チップを有する第一の基板と、該第一の基板の一側に配置される第二の基板と、該第一及び第二の基板を互いに接続するためのインターポーザと、該第一の基板の他側に配置され、前記第一及び第二の各基板の熱を放出するための放熱部材とを備え、前記第二の基板と前記放熱部材との間には、それらの間で前記第一の基板を迂回して伸びる熱バイパス経路が設けられ、
    前記第一の基板の少なくとも側面を覆うように配置される保護部材を更に備え、前記熱バイパス経路は、前記保護部材の表面に設けられており、前記保護部材の熱伝導率よりも高い熱伝導率を有する材料からなり、
    前記熱バイパス経路は、前記保護部材との間に間隙が形成されるように配置されおり、
    前記第２の基板の熱を前記熱バイパス経路に伝達するために、前記インターポーザの内部及び表面の少なくとも一方に設けられ、前記熱バイパス経路に接続された、別の熱バイパス経路を更に備えることを特徴とする半導体装置。
  2. 前記熱バイパス経路は、前記インターポーザの表面に、前記インターポーザとの間に間隙が形成されるように配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記熱バイパス経路は、固体であることを特徴とする請求項１または２に記載の半導体装置。
  4. 第一の基板と、該第一の基板の一側に配置される第二の基板と、該第一及び第二の基板を互いに接続するためのインターポーザと、該第一の基板の他側に配置され、前記第一及び第二の各基板の熱を放出するための放熱部材とを備え、前記第二の基板と前記放熱部材との間には、それらの間で前記第一の基板を迂回して伸びる熱バイパス経路が設けられ、前記熱バイパス経路内の少なくとも一部に、液体が封入されていることを特徴とする半導体装置。
  5. 前記第一の基板と前記放熱部材との間には、液体が封入されたケース部材が配置されており、前記熱バイパス経路は、前記ケース部材に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第一の基板がメモリであり、前記第二の基板がロジックＬＳＩであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
JP2009502573A 2007-03-06 2008-03-03 半導体装置 Active JP5521546B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009502573A JP5521546B2 (ja) 2007-03-06 2008-03-03 半導体装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2007055354 2007-03-06
JP2007055354 2007-03-06
JP2007091082 2007-03-30
JP2007091082 2007-03-30
PCT/JP2008/053769 WO2008108335A1 (ja) 2007-03-06 2008-03-03 半導体装置
JP2009502573A JP5521546B2 (ja) 2007-03-06 2008-03-03 半導体装置

Publications (2)

Publication Number Publication Date
JPWO2008108335A1 JPWO2008108335A1 (ja) 2010-06-17
JP5521546B2 true JP5521546B2 (ja) 2014-06-18

Family

ID=39738212

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009502573A Active JP5521546B2 (ja) 2007-03-06 2008-03-03 半導体装置

Country Status (5)

Country Link
US (2) US8183686B2 (ja)
JP (1) JP5521546B2 (ja)
KR (1) KR101477309B1 (ja)
TW (1) TWI456712B (ja)
WO (1) WO2008108335A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154116B2 (en) * 2008-11-03 2012-04-10 HeadwayTechnologies, Inc. Layered chip package with heat sink
US9269646B2 (en) 2011-11-14 2016-02-23 Micron Technology, Inc. Semiconductor die assemblies with enhanced thermal management and semiconductor devices including same
US9136202B2 (en) * 2012-04-17 2015-09-15 Qualcomm Incorporated Enhanced package thermal management using external and internal capacitive thermal material
CN104053337A (zh) * 2013-03-15 2014-09-17 君瞻科技股份有限公司 具散热功能的电子装置及其散热模块
US10541229B2 (en) 2015-02-19 2020-01-21 Micron Technology, Inc. Apparatuses and methods for semiconductor die heat dissipation
US10008395B2 (en) * 2016-10-19 2018-06-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill
WO2023085672A1 (ko) * 2021-11-12 2023-05-19 삼성전자주식회사 열 전도성 계면 물질을 수용하는 인쇄 회로 기판 구조체를 포함하는 전자 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336052U (ja) * 1986-08-27 1988-03-08
JPH07235633A (ja) * 1994-02-25 1995-09-05 Fujitsu Ltd マルチチップモジュール
JPH0878618A (ja) * 1994-09-08 1996-03-22 Fujitsu Ltd マルチチップモジュール及びその製造方法
JPH0878616A (ja) * 1994-09-02 1996-03-22 Fujitsu Ltd マルチチップ・モジュール
JP2002110869A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 半導体装置
JP2005166752A (ja) * 2003-11-28 2005-06-23 Ngk Spark Plug Co Ltd 半導体部品の冷却装置及び冷却装置付き半導体部品
JP2006210892A (ja) * 2004-12-27 2006-08-10 Nec Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336052A (ja) 1986-07-30 1988-02-16 Aisin Seiki Co Ltd スタ−リング機関の高温熱交換器
TW367436B (en) * 1997-11-19 1999-08-21 Sun Tai Lin Heat pipes radiator
JP3842759B2 (ja) 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
US7271479B2 (en) * 2004-11-03 2007-09-18 Broadcom Corporation Flip chip package including a non-planar heat spreader and method of making the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6336052U (ja) * 1986-08-27 1988-03-08
JPH07235633A (ja) * 1994-02-25 1995-09-05 Fujitsu Ltd マルチチップモジュール
JPH0878616A (ja) * 1994-09-02 1996-03-22 Fujitsu Ltd マルチチップ・モジュール
JPH0878618A (ja) * 1994-09-08 1996-03-22 Fujitsu Ltd マルチチップモジュール及びその製造方法
JP2002110869A (ja) * 2000-09-26 2002-04-12 Toshiba Corp 半導体装置
JP2005166752A (ja) * 2003-11-28 2005-06-23 Ngk Spark Plug Co Ltd 半導体部品の冷却装置及び冷却装置付き半導体部品
JP2006210892A (ja) * 2004-12-27 2006-08-10 Nec Corp 半導体装置

Also Published As

Publication number Publication date
TW200839978A (en) 2008-10-01
TWI456712B (zh) 2014-10-11
US20100102441A1 (en) 2010-04-29
WO2008108335A1 (ja) 2008-09-12
US20120205792A1 (en) 2012-08-16
KR20090119772A (ko) 2009-11-19
US8183686B2 (en) 2012-05-22
KR101477309B1 (ko) 2014-12-29
JPWO2008108335A1 (ja) 2010-06-17
US8878358B2 (en) 2014-11-04

Similar Documents

Publication Publication Date Title
KR102372300B1 (ko) 스택 패키지 및 그 제조 방법
JP5521546B2 (ja) 半導体装置
JP6198322B2 (ja) 埋め込み構造およびその製造方法
JP6122863B2 (ja) 複数の熱経路を備える積み重ねられた半導体ダイアセンブリ、ならびに関連するシステムおよび方法
TWI645530B (zh) 使用具有通矽貫孔的矽中介層基板的晶片封裝
US8436465B2 (en) Semiconductor device and method for manufacturing the semiconductor device
US20130181354A1 (en) Semiconductor Interposer Having a Cavity for Intra-Interposer Die
TWI506743B (zh) 半導體裝置的熱能管理結構及其製造方法
US20130043587A1 (en) Package-on-package structures
KR102170197B1 (ko) 패키지 온 패키지 구조들
EP3024022B1 (en) Packaging substrate with block-type via and semiconductor packages having the same
TW201533882A (zh) 覆晶堆疊封裝
KR20190122134A (ko) 열 전도성 구조체 및 열 전도성 구조체에서의 열 격리 구조체를 갖는 방열 디바이스
US20120168936A1 (en) Multi-chip stack package structure and fabrication method thereof
TWM617587U (zh) 晶片封裝組件
CN108140632B (zh) 一种芯片
TW201436126A (zh) 封裝系統上之嵌入式封裝
JP5125185B2 (ja) 半導体装置
WO2014171403A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130611

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140311

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140324

R150 Certificate of patent or registration of utility model

Ref document number: 5521546

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250