KR101026489B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

반도체 패키지 및 이의 제조 방법이 개시되어 있다. 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면, 상기 제1 및 제2 면을 관통하는 관통홀 및 상기 제1 및 제2 면들 중 적어도 하나에 형성된 극성부를 갖는 반도체 칩, 상기 관통홀 내에 배치된 관통 전극 및 상기 극성부와 반응하여 상기 극성부를 덮고 덮고 상기 관통 전극의 양쪽 단부는 노출하는 전류 누설 방지막을 포함한다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단 시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다.
최근에는 반도체 패키지의 데이터 저장 용량 및 데이터 처리 속도를 보다 향상시키기 위하여 적어도 2 개의 반도체 칩을 적층한 적층 반도체 패키지가 개발되고 있다.
종래 적층 반도체 패키지는 도전성 본딩 와이어에 의하여 적층된 반도체 칩들이 전기적으로 연결되었다. 그러나, 도전성 본딩 와이어에 의하여 반도체 칩들을 연결할 경우, 도전성 본딩 와이어의 길이 편차에 의하여 데이터를 고속으로 처리하기 어려울 뿐만 아니라 도전성 본딩 와이어에 의하여 적층 반도체 패키지의 부피가 크게 증가되는 문제점을 갖는다.
최근에는 이와 같은 종래 적층 반도체 패키지의 문제점을 해결하기 위하여 반도체 칩을 관통하는 관통 전극을 이용하여 반도체 칩들을 전기적으로 연결하는 기술이 개발된 바 있다.
그러나, 관통 전극을 이용하여 반도체 칩들을 전기적으로 연결할 경우, 전류의 누설이 발생될 수 있는 문제점을 갖고, 또한, 누설 전류를 방지하기 위해서는 증착 공정, 사진 공정, 식각 공정, 클리닝 공정 등 매우 복잡한 박막 패터닝 공정에 의한 절연 패턴을 필요로 하는 문제점을 갖는다.
본 발명의 하나의 목적은 누설 전류를 감소 및 이를 구현하기 위한 제조 공정수를 크게 감소시켜 성능은 향상시키고 생산 코스트는 감소시킨 반도체 패키지를 제공한다.
본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공한다.
본 발명에 따른 반도체 패키지는 제1 면 및 상기 제1 면과 대향하는 제2 면, 상기 제1 및 제2 면을 관통하는 관통홀 및 상기 제1 및 제2 면들 중 적어도 하나에 형성된 극성부를 갖는 반도체 칩, 상기 관통홀 내에 배치된 관통 전극 및 상기 극성부 상에 배치되며 상기 관통 전극의 양쪽 단부를 노출하는 전류 누설 방지막을 포함한다.
반도체 패키지의 상기 극성부는 친수성부 및 소수성부 중 어느 하나를 포함한다.
반도체 패키지의 상기 관통 전극의 양쪽 단부들 중 적어도 하나의 단부에 배치된 연결 부재를 더 포함한다.
반도체 패키지의 상기 연결 부재는 솔더를 포함한다.
반도체 패키지의 상기 연결 부재는 니켈층 및 상기 니켈층 상에 배치된 금층을 포함한다.
반도체 패키지의 상기 연결 부재는 구리층 및 상기 구리층 상에 배치된 주석 -은(Sn-Ag)층을 포함한다.
반도체 패키지의 상기 반도체 칩들은 적어도 2 개가 적층되며, 상기 관통 전극들은 동일한 위치에 배치된다.
반도체 패키지는 상기 관통 전극 및 반도체 칩 사이에 개재된 절연막을 더 포함하며, 상기 전류 누설 방지막은 상기 절연막의 단부를 덮는다.
본 발명에 따른 반도체 패키지의 제조 방법은 반도체 칩의 제1 면 및 상기 제1 면과 대향하는 제2 면을 관통하는 관통 전극을 형성하는 단계, 상기 관통 전극의 양쪽 단부들 중 적어도 하나에 제1 극성부를 형성 및 상기 관통 전극의 상기 양쪽 단부를 제외한 상기 제1 및 제2 면들 중 적어도 하나에 제1 극성부와 반대인 제2 극성부를 형성하는 단계, 상기 제2 극성부 상에 상기 관통 전극을 노출하는 전류 누설 방지막을 형성하는 단계 및 상기 관통 전극의 양쪽 단부들 중 적어도 하나에 연결 부재를 형성하는 단계를 포함한다.
상기 관통 전극을 형성하는 단계 이전에, 상기 반도체 칩의 제1 및 제2 면들을 관통하는 관통홀을 형성하는 단계 및 상기 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 상에 절연막을 형성하는 단계를 더 포함하며, 상기 전류 누설 방지막은 상기 절연막을 덮는다.
상기 전류 누설 방지막을 상기 제2 면 상에 형성하는 단계 이후, 상기 관통 전극의 단부로부터 상기 제1 극성부를 제거하는 단계를 더 포함한다.
상기 연결 부재를 형성하는 단계는 상기 단부들 중 적어도 하나에 니켈층을 형성하는 단계 및 상기 니켈층 상에 금층을 형성하는 단계를 포함한다.
상기 연결 부재를 형성하는 단계는 상기 단부들 중 적어도 하나에 구리층을 형성하는 단계 및 상기 구리층 상에 주석-은 합금층을 형성하는 단계를 포함한다.
상기 제1 극성부는 친수성 물질 및 소수성 물질 중 어느 하나를 포함하고, 상기 제2 극성부는 상기 친수성 물질 및 소수성 물질 중 나머지 하나를 포함한다.
이상에서 상세하게 설명한 바에 의하면, 관통 전극을 갖는 반도체 패키지로부터 전류 누설이 발생하는 것을 방지하는 전류 누설 방지막을 가질 뿐만 아니라 전류 누설 방지막을 제조하는 공정을 단축시킬 수 있는 효과를 갖는다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(100)는 반도체 칩(10), 관통 전극(20) 및 전류 누설 방지막(30)을 포함한다.
반도체 칩(10)은, 예를 들어, 직육면체 형상을 갖는다. 직육면체 형상을 갖는 반도체 칩(10)은 제1 면(1) 및 제1 면(1)과 대향하는 제2 면(2)을 갖고, 반도체 칩(10)의 내부에는 데이터를 저장하기 위한 데이터 저장부(미도시) 및 데이터를 처 리하기 위한 데이터 처리부(미도시)를 갖는 회로부(미도시)가 배치된다.
반도체 칩(10)은 친수성 물질 또는 소수성 물질을 갖는 극성부(5)를 더 포함한다. 극성부(5)는 반도체 칩(10)의 제1 면(1) 및 제2 면(2) 중 적어도 하나에 배치될 수 있다.
본 실시예에서, 극성부(5)는, 예를 들어, 제2 면(2) 상에 형성되며, 극성부(5)는, 예를 들어, 친수성 물질을 포함한다. 이와 다르게, 극성부(5)는 제2 면(2) 뿐만 아니라 제1 면(1) 상에도 형성되고, 극성부(5)는 소수성 물질을 포함할 수 있다.
관통 전극(20)은 제1 면(1) 및 제2 면(2)을 관통한다. 관통 전극(20)으로서 사용될 수 있는 물질의 예로서는 구리, 알루미늄, 금, 은 등을 들 수 있다. 관통 전극(20)은, 예를 들어, 기둥 형상을 가질 수 있다.
한편, 반도체 칩(10)은 절연막(8)을 더 포함할 수 있고, 절연막(8)은 관통 전극(20) 및 반도체 칩(10)의 내측면 사이에 개재된다. 절연막(8)은 유기막 및 무기막 중 어느 하나일 수 있다.
전류 누설 방지막(30)은 제1 면(1) 및 제2 면(2) 중 적어도 하나에 형성된 극성부(5) 상에 형성된다. 본 실시예에서, 전류 누설 방지막(30)은 극성부(5)가 형성된 제2 면(2) 상에 배치된다. 전류 누설 방지막(30)은 극성부(5)에 포함된 친수성 물질과 화학적으로 반응하는 물질을 포함하며 전류 누설 방지막(30)은 극성부(5)가 형성되지 않은 부분에는 형성되지 않는다.
본 실시예에서, 전류 누설 방지막(30)은 절연막(8)의 단부도 함께 덮음으로 써 전류 누설을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 2에 도시된 반도체 패키지는 연결 부재를 제외하면 앞서 도 1에 도시 및 설명된 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 실질적으로 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 반도체 패키지(100)는 반도체 칩(10), 관통 전극(20), 전류 누설 방지막(30) 및 연결 부재(40)를 포함한다.
연결 부재(40)는 적어도 2 개의 반도체 칩(10)들을 적층할 때, 각 반도체 칩(10)의 관통 전극(20)을 전기적으로 연결하는 역할을 한다.
연결 부재(40)는 관통 전극(20)의 양쪽 단부들 중 적어도 하나의 단부 상에 배치될 수 있다.
연결 부재(40)는, 예를 들어, 단층 구조물일 수 있고, 연결 부재(40)는 솔더를 포함할 수 있다.
한편, 연결 부재(40)는, 예를 들어, 복층 구조물일 수 있고, 연결 부재(40)는 제1 연결 부재(42) 및 제2 연결 부재(44)를 포함할 수 있다. 본 실시예에서, 제1 연결 부재(42)는 니켈층이고, 제2 연결 부재(44)는 금층일 수 있다. 이와 다르게, 제1 연결 부재(42)는 구리층이고, 제2 연결 부재(44)는 주석-은 합금층일 수 있다. 본 실시예에서, 연결 부재(40)의 제1 및 제2 연결 부재(42,44)들은 각각 도금층일 수 있다.
본 실시예에서, 연결 부재(40)는 전류 누설 방지막(30)의 표면으로부터 지정된 높이로 돌출된다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 본 발명에 따른 반도체 패키지의 반도체 칩, 관통 전극, 전류 누설 방지막은 앞서 도 1에서 설명된 반도체 패키지의 구성 요소와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 반도체 패키지(100)는 적어도 2 개의 반도체 칩(10)들, 관통 전극(20)들, 전류 누설 방지막(30)들, 연결 부재(40), 갭-필 부재(60), 몰딩 부재(70) 및 기판(80)을 포함한다.
반도체 칩(10)들은 적어도 2 개가 적층되며, 각 반도체 칩(10)들 관통하는 관통 전극(20)들은 상호 동일한 위치에 정렬되고, 이로 인해 하부에 배치된 반도체 칩(10)의 관통 전극(20) 및 상부에 배치된 반도체 칩(10)의 관통 전극(20)은 마주하게 배치된다.
적층된 반도체칩(10)들의 마주하는 관통 전극(20)들은 각각 연결 부재(40)에 의하여 전기적으로 연결된다. 예를 들어, 연결 부재(40)는 니켈층 및 니켈층 상에 배치된 금층을 포함할 수 있다. 이와 다르게, 연결 부재(40)는 구리층 및 구리층 상에 배치된 주석-은 합금층을 포함할 수 있다. 이와 다르게, 연결 부재(40)는 솔더를 포함할 수 있다.
본 실시예에서, 상부 반도체 칩(10)의 관통 전극(20)의 하단부에는 니켈층 및 금층으로 이루어진 연결 부재(40)가 배치되고, 하부 반도체 칩(10)의 관통 전극(20)의 상단부에는 구리층 및 주석-은 합금층으로 이루어진 연결 부재(40)가 배치되며, 이들 연결 부재(40)들은 전기적/물리적으로 연결된다.
기판(80)은 플레이트 형상을 갖고, 기판(80)의 상면에는 접속 패드(82)가 배치되고, 기판(80)의 상면과 대향 하는 하면에는 접속 패드(82)와 전기적으로 접속된 볼 랜드(84)들이 배치된다. 볼 랜드(84)들에는 각각 도전볼(86)들이 배치된다.
기판(80)의 접속 패드(82)에는 하부 반도체 칩(10)의 연결 부재(40)가 전기적으로 연결된다.
갭-필 부재(60)는 상부 및 하부 반도체 칩(10)들의 사이 및 하부 반도체 칩(10)과 기판(80) 사이에 채워진다.
몰딩 부재(70)는 반도체 칩(10)들을 감싸 반도체 칩(10)을 외부로부터 인가된 충격 및 진동으로부터 보호한다.
도 4 내지 도 7들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.
도 4를 참조하면, 반도체 패키지를 제조하기 위해서 먼저 데이터 저장부(미도시) 및 데이터 처리부(미도시)를 갖는 회로부가 형성된 반도체 칩(10)이 제조되고, 반도체 칩(10)의 상면(1)으로부터 상면(1)과 대향하는 하면(2)을 향해 형성된 블라인드 비아(3)가 형성된다. 블라인드 비아(3)의 깊이(D)는 반도체 칩(10)의 두께(T) 보다 얕은 깊이를 갖는다.
블라인드 비아(3)가 형성된 후, 블라인드 비아(3)에 의하여 형성된 반도체 칩(10)의 내측면 및 바닥면에는 절연막(8)이 형성된다. 절연막(8)은 무기막 또는 유기막일 수 있다. 절연막(8)은 후술될 관통 전극(20) 및 반도체 칩(10)을 전기적으로 절연한다.
이어서, 반도체 칩(10)의 상면 및 블라인드 비아(3)의 내측면 및 바닥면을 덮는 금속 씨드층이 형성되고, 금속 씨드층을 이용하여 도금 공정이 수행된다. 이로 인해 블라인드 비아(3) 및 반도체 칩(10)의 상면 상에는 도금층이 형성될 수 있다. 이어서, 반도체 칩(10)의 상면 상에 형성된 도금층을 제거함으로써 블라인드 비아(3) 내부에 관통 전극(20)을 형성할 수 있다.
도 5에 도시된 바와 같이 반도체 칩(10)의 하면(2)은 식각 공정 및/또는 연마 공정에 의하여 가공되어 반도체 칩(10)의 상면(1) 및 하면(2)을 관통하는 관통 전극(20)이 형성되며, 관통 전극(20)의 양쪽 단부들은 외부에 대하여 노출된다.
이어서, 관통 전극(20)의 양쪽 단부들 중 적어도 하나의 단부에는 제1 극성부(4)가 형성되고, 반도체 칩(10)의 상면(1) 및 하면(2)들 중 적어도 하나에는 제2 극성부(5)가 형성된다. 본 실시예에서, 제1 및 제2 극성부(4,5)들은 상호 오버랩되지 않는다.
본 실시예에서, 관통 전극(20)의 양쪽 단부를 덮는 제1 극성부(4)는, 예를 들어, 소수성 물질을 포함할 수 있고, 반도체 칩(10)의 상면(1) 및/또는 하면(2)을 덮는 제2 극성부(5)는 친수성 물질을 포함할 수 있다. 반대로, 제1 극성부(4)는 친수성 물질을 포함할 수 있고, 제2 극성부(5)는 소수성 물질을 포함할 수 있다.
도 6을 참조하면, 제1 및 제2 극성부(4,5)들이 반도체 칩(10) 및 관통 전 극(20)에 각각 형성된 후, 반도체 칩(10)의 상면(1) 및/또는 하면(2)을 덮는 전류 누설 방지막(30)이 형성된다.
전류 누설 방지막(30)은 제2 극성부(5)와 반응하는 절연물질을 포함한다.
반도체 칩(10)의 상면(1) 및/또는 하면(2)에 형성되는 제2 극성부(5)가 친수성 물질을 포함할 경우, 전류 누설 방지막(30)은 상기 친수성 물질과 반응하는 절연물질을 포함한다.
반도체 칩(10)의 상면(1) 및/또는 하면(2)에 형성되는 제2 극성부(5)가 소수성 물질을 포함할 경우, 전류 누설 방지막(30)은 상기 소수성 물질과 반응하는 절연 물질을 포함한다.
반도체 칩(10)의 상면(1) 및/또는 하면(2)에 전류 누설 방지막(30)이 형성된 후, 관통 전극(20)의 단부를 덮는 제1 극성부(4)를 관통 전극(20)으로부터 제거하여 관통 전극(20)의 단부를 노출한다.
반도체 칩(10)의 상면(1) 및/또는 하면(2)에 전류 누설 방지막(30)이 형성된 후, 도 7에 도시된 바와 같이 외부에 노출된 관통 전극(20)의 단부에는 연결 부재(40)가 형성된다.
연결 부재(40)는 단층 구조물 및 복층 구조물로 형성될 수 있다.
연결 부재(40)가 단층 구조물일 경우, 연결 부재(40)는 솔더를 포함할 수 있다. 반면, 연결 부재(40)가 복층 구조물일 경우, 연결 부재(40)는 관통 전극(20) 상에 배치된 제1 연결 부재(42) 및 제1 연결 부재(42) 상에 배치된 제2 연결 부재(44)를 포함할 수 있다.
제1 연결 부재(42)는 니켈층이고, 제2 연결 부재(44)는 금층일 수 있다. 이와 다르게, 제1 연결 부재(42)는 구리층이고, 제2 연결 부재(44)는 주석-은(Sn-Ag) 합금층일 수 있다.
본 실시예에서, 연결 부재(40)는 전류 누설 방지막(30)으로부터 돌출되는 길이를 갖는다.
관통 전극(20)에 연결 부재(40)가 접속된 후, 도 3에 도시된 바와 같이 적어도 2 개의 반도체 칩(10)들을 적층하고, 연결 부재(40)를 이용하여 적층된 반도체 칩(10)들을 전기적으로 연결하고, 적층된 반도체 칩(10)들을 기판(80)에 실장하여 반도체 패키지가 제조된다.
이상에서 상세하게 설명한 바에 의하면, 관통 전극을 갖는 반도체 패키지로부터 전류 누설이 발생하는 것을 방지하는 전류 누설 방지막을 가질 뿐만 아니라 전류 누설 방지막을 제조하는 공정을 단축시킬 수 있는 효과를 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 4 내지 도 7들은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 도시한 단면도들이다.

Claims (15)

  1. 제1 면 및 상기 제1 면과 대향하는 제2 면, 상기 제1 및 제2 면들을 관통하는 관통홀 및 상기 제1 및 제2 면들 중 적어도 하나에 형성된 극성부를 갖는 반도체 칩;
    상기 관통홀 내에 배치된 관통 전극; 및
    상기 극성부를 덮고 상기 관통 전극의 양쪽 단부를 노출하는 전류 누설 방지막을 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 극성부는 친수성부 및 소수성부 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 관통 전극의 양쪽 단부들 중 적어도 하나의 단부에 배치된 연결 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 연결 부재는 솔더를 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제3항에 있어서,
    상기 연결 부재는 니켈층 및 상기 니켈층 상에 배치된 금층을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제3항에 있어서,
    상기 연결 부재는 구리층 및 상기 구리층 상에 배치된 주석-은(Sn-Ag)층을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 반도체 칩들은 적어도 2 개가 적층되며, 상기 관통 전극들은 동일한 위치에 배치된 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 관통 전극 및 반도체 칩 사이에 개재된 절연막을 더 포함하며, 상기 전류 누설 방지막은 상기 절연막의 단부를 덮는 것을 특징으로 하는 반도체 패키지.
  9. 반도체 칩의 제1 면 및 상기 제1 면과 대향하는 제2 면을 관통하는 관통 전극을 형성하는 단계;
    상기 관통 전극의 양쪽 단부들 중 적어도 하나에 제1 극성부를 형성 및 상기 관통 전극의 상기 양쪽 단부를 제외한 상기 제1 및 제2 면들 중 적어도 하나에 제1 극성부와 반대인 제2 극성부를 형성하는 단계;
    상기 제2 극성부 상에 상기 관통 전극을 노출하는 전류 누설 방지막을 형성하는 단계; 및
    상기 관통 전극의 양쪽 단부들 중 적어도 하나에 연결 부재를 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  10. 제9항에 있어서, 상기 관통 전극을 형성하는 단계 이전에
    상기 반도체 칩의 제1 및 제2 면들을 관통하는 관통홀을 형성하는 단계; 및
    상기 관통홀에 의하여 형성된 상기 반도체 칩의 내측면 상에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제10항에 있어서,
    상기 전류 누설 방지막은 상기 절연막을 덮는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제10항에 있어서,
    상기 전류 누설 방지막을 형성하는 단계 이후, 상기 관통 전극의 단부로부터 상기 제1 극성부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제10항에 있어서,
    상기 연결 부재를 형성하는 단계는 상기 단부들 중 적어도 하나에 니켈층을 형성하는 단계; 및
    상기 니켈층 상에 금층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제10항에 있어서,
    상기 연결 부재를 형성하는 단계는 상기 단부들 중 적어도 하나에 구리층을 형성하는 단계; 및
    상기 구리층 상에 주석-은 합금층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제10항에 있어서,
    상기 제1 극성부는 친수성 물질 및 소수성 물질 중 어느 하나를 포함하고, 상기 제2 극성부는 상기 친수성 물질 및 소수성 물질 중 나머지 하나를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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