JPWO2016143087A1 - 薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置 - Google Patents
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Abstract
回路基板に薄膜キャパシタを製造する方法であって、支持部材(31)の表面に形成された誘電体膜(12M)上に薄膜キャパシタの第1電極層(11)を所要パターンで形成する第1電極形成工程(図3(d))と、誘電体膜(12M)上および第1電極層(11)上に、回路基板の絶縁基材(16)を、第1電極層(11)を埋め込むように形成する基材形成工程(図3(e))と、支持部材(31)を除去し、誘電体膜(12M)の第1電極層(11)とは反対側の面を露出させる除去工程と、誘電体膜(12M)をパターニングすることで、第1電極層(11)に重なる誘電体層を残すと共に、その誘電体層に第1の貫通孔を形成して第1電極層(11)の誘電体層側の面の一部を露出させる誘電体パターニング工程と、第1の貫通孔内を含む誘電体層上に薄膜キャパシタの第2電極層を重ねて形成する第2電極形成工程とを含む。
Description
本発明は、薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置に関し、詳しくは、集積回路の電源回路におけるインピーダンスを低減させるための薄膜キャパシタに関する。
従来、この種の薄膜キャパシタとして、例えば、特許文献1に開示された技術が知られている。特許文献1では、中間基板として使用可能な積層型キャパシタにおいて、インダクタンス増加の原因となる引き回し配線部を効果的に排除でき、ひいては低インピーダンス化および広帯域化を図ることができる薄膜キャパシタ10が開示されている。
しかしながら、上記の従来の薄膜キャパシタ10においては、特許文献1の図1および図4等に示されるように、集積回路2と薄膜キャパシタ10の各電極14,17とは、端子アレー5の端子5a,5bを介して接続されるものである。そのため、高周波領域においては、端子アレー5の端子5a,5bによるインダクタンスの増加への影響が懸念される。また、特許文献1の発明では、端子アレー5に対して集積回路2の半田接続部6をフリップチップ接続させる場合の、薄膜キャパシタ10が形成されているコンデンサ(中間基板)1の上部の平坦性に関しては考慮されていない。
すなわち、基板の上に薄膜キャパシタを構成する場合には、特許文献1の技術のように、2対以上の金属電極層の間に誘電体層を積層した構造となる。誘電体層は静電容量を大きくするために、できるだけ薄膜化する方向にあるが、その上下の金属電極層は高抵抗化をもたらす薄膜化にはインピーダンス低減の観点から限界があるため、1枚あたり例えば5〜10μm(マイクロメートル)は必要となる。このことは、基板表面を基準とすると薄膜キャパシタ部分では最大10〜20μmの段差が生ずることを意味し、これがためにフリップチップ接続等の信頼性が低下するのである。
斯かる事情から、薄膜キャパシタによって電源回路のインピーダンスをさらに低減させることができるとともに、薄膜キャパシタが形成されている基板上部の平坦性を確保できる薄膜キャパシタ基板及びその製造方法が要望されていた。
斯かる事情から、薄膜キャパシタによって電源回路のインピーダンスをさらに低減させることができるとともに、薄膜キャパシタが形成されている基板上部の平坦性を確保できる薄膜キャパシタ基板及びその製造方法が要望されていた。
そこで、本明細書では、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる薄膜キャパシタの製造方法、集積回路搭載基板、及び当該基板を備えた半導体装置を提供する。
本明細書によって開示される薄膜キャパシタの製造方法は、回路基板に薄膜キャパシタを製造する方法であって、支持部材の表面に誘電体膜を形成する誘電体膜形成工程と、前記誘電体膜上に前記薄膜キャパシタの第1電極層を所要パターンで形成する第1電極形成工程と、前記誘電体膜上および前記第1電極層上に、前記回路基板の絶縁基材を、前記第1電極層を埋め込むように形成する基材形成工程と、前記支持部材を除去し、前記誘電体膜の前記第1電極層とは反対側の面を露出させる除去工程と、前記誘電体膜をパターニングすることで、前記第1電極層に重なる誘電体層を残すと共に、該誘電体層に第1の貫通孔を形成して前記第1電極層の前記誘電体層側の面の一部を露出させる誘電体パターニング工程と、前記第1の貫通孔内を含む前記誘電体層上に前記薄膜キャパシタの第2電極層を重ねて形成する第2電極形成工程とを含む。
本構成によれば、薄膜キャパシタの第1電極層は、回路基板の絶縁基材の内部に埋め込まれて形成される。また、薄膜キャパシタの第2電極層は、回路基板の絶縁基材の表面上において誘電体層の上に形成される。また、誘電体層には、第1電極層の誘電体層側の面の一部を露出させる第1の貫通孔が形成され、第1の貫通孔内を含む誘電体層上に薄膜キャパシタの第2電極層を重ねて形成される。ここで、第1の貫通孔内に形成された第2電極層は、第1電極層と接続されることになる。そのため、第1の貫通孔内に形成された第2電極層を、他の第2電極層と絶縁することにより、第1電極層を集積回路等の外部回路に接続する外部接続部とすることができる。
これによって、回路基板の絶縁基材の表面上において、第1の貫通孔内に形成された第2電極層の上面(第1電極層の外部接続部の上面)と、誘電体層上に形成された第2電極層の上面との高さの差を、誘電体層の厚みのみとすることができる。通常、誘電体層の厚みは各電極の厚みと比べて非常に小さく、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。また、第1電極層の一部(第1電極層の外部接続部)および第2電極層は、回路基板の上部において露出しているため、例えば、薄膜キャパシタを集積回路のバンプに接続する際、薄膜キャパシタを他の配線を介さずに直接、そのバンプに接続できる。それによって、薄膜キャパシタの配線に係るインダクタンス、言い換えれば、インピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。
上記薄膜キャパシタの製造方法において、前記回路基板は、集積回路が搭載される集積回路搭載基板であり、前記第2電極形成工程において、前記第1電極層に接続される第1外部接続部であって、前記集積回路への一方の極性の電源電圧が印加されるとともに、前記集積回路の搭載時に前記集積回路に接続される第1外部接続部が形成され、前記第2電極層は、前記集積回路への他方の極性の電源電圧が印加されるとともに、前記集積回路の搭載時に前記集積回路に接続される第2外部接続部を含み、前記第1電極形成工程において、前記第2電極層の前記第2外部接続部と対向する位置に、前記第2電極層に接続される第2電極補充部が形成され、前記誘電体パターニング工程において、前記第2電極補充部と対向する位置の前記誘電体膜を除去して前記誘電体層に第2の貫通孔が形成されるようにしてもよい。
本構成によれば、第1電極層の第1外部接続部の高さと、第2電極層の第2外部接続部の高さをほぼ同一にでき、その差をほぼゼロにできる。それによって、集積回路を集積回路搭載基板に搭載する際の、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、集積回路と薄膜キャパシタの接続に係る、さらなる平坦性を確保できる。
本構成によれば、第1電極層の第1外部接続部の高さと、第2電極層の第2外部接続部の高さをほぼ同一にでき、その差をほぼゼロにできる。それによって、集積回路を集積回路搭載基板に搭載する際の、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、集積回路と薄膜キャパシタの接続に係る、さらなる平坦性を確保できる。
また、上記薄膜キャパシタの製造方法において、前記第1電極形成工程は、前記第1電極層の膜厚を厚くする第1メッキ工程を含み、前記第2電極形成工程は、前記第2電極層の膜厚を厚くする第2メッキ工程を含むようにしてもよい。
本構成によれば、薄膜キャパシタの第1電極層および第2電極層の厚さを調整することによって、薄膜キャパシタの所望の第1電極および第2電極の抵抗値を得ることができる。
本構成によれば、薄膜キャパシタの第1電極層および第2電極層の厚さを調整することによって、薄膜キャパシタの所望の第1電極および第2電極の抵抗値を得ることができる。
また、本明細書によって開示される集積回路搭載基板は、集積回路が搭載される搭載面を有する絶縁基材と、前記絶縁基材の搭載面側に形成された薄膜キャパシタであって、第1電極層、第2電極層、および前記第1電極層と前記第2電極層との間に形成された誘電体層を有する薄膜キャパシタと、を備えた集積回路搭載基板であって、前記薄膜キャパシタの前記第1電極層は、前記搭載面から前記絶縁基材の内部に埋め込むように形成されており、前記誘電体層は、前記第1電極層に接続される第1外部接続部であって、前記集積回路への一方の極性の電源電圧が印加されるとともに前記集積回路が搭載される際に前記集積回路に接続される第1外部接続部が形成される第1の貫通孔を有し、前記薄膜キャパシタの前記第2電極層は、前記誘電体層上に形成されている。
本構成によれば、集積回路搭載基板の搭載面上において、第1電極層の露出部(第1電極層の第1外部接続部)の上面と第2電極層の上面との高さの差を、誘電体層の厚みのみとすることができる。それによって、薄膜キャパシタの配線に係るインダクタンス、言い換えれば、インピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。なお、ここで「搭載面」は、詳しくは、集積回路が直接、搭載される基板の表面とは異なり、間接的に集積回路が搭載される面を意味する。言い換えれば、「搭載面」は、集積回路が搭載される側の、絶縁基材の表面を意味する。
本構成によれば、集積回路搭載基板の搭載面上において、第1電極層の露出部(第1電極層の第1外部接続部)の上面と第2電極層の上面との高さの差を、誘電体層の厚みのみとすることができる。それによって、薄膜キャパシタの配線に係るインダクタンス、言い換えれば、インピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。なお、ここで「搭載面」は、詳しくは、集積回路が直接、搭載される基板の表面とは異なり、間接的に集積回路が搭載される面を意味する。言い換えれば、「搭載面」は、集積回路が搭載される側の、絶縁基材の表面を意味する。
上記集積回路搭載基板において、前記第1外部接続部は、前記第2電極層を構成する金属膜よって構成され、前記第2電極層は、前記集積回路への他方の極性の電源電圧が印加されるとともに、前記集積回路が搭載される際に前記集積回路に接続される第2外部接続部を含み、前記誘電体層は、前記第2外部接続部が形成される第2の貫通孔を有するようにしてもよい。
本構成によれば、第1電極層の第1外部接続部の高さと、第2電極層の第2外部接続部の高さをほぼ同一にでき、その差をほぼゼロにできる。それによって、集積回路搭載基板に集積回路が搭載された際において、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、集積回路と薄膜キャパシタの接続に係る、さらなる平坦性を確保できる。
本構成によれば、第1電極層の第1外部接続部の高さと、第2電極層の第2外部接続部の高さをほぼ同一にでき、その差をほぼゼロにできる。それによって、集積回路搭載基板に集積回路が搭載された際において、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、集積回路と薄膜キャパシタの接続に係る、さらなる平坦性を確保できる。
また、上記集積回路搭載基板において、前記薄膜キャパシタは、前記第1電極層を構成する金属膜よって構成され、前記第2電極層の前記第2外部接続部に接続される第2電極補充部を有し、当該集積回路搭載基板は、前記搭載面とは反対側の面であって、外部に接続するための外部接続面と、前記外部接続面に形成された接続パッドと、前記絶縁基材の内部に形成され、前記接続パッドと前記第1電極層とを接続する第1ビアプラグと、前記絶縁基材の内部に形成され、前記接続パッドと前記第2電極補充部とを接続する第2ビアプラグとをさらに備えるようにしてもよい。
本構成によれば、第2電極層の第2外部接続部には第2電極補充部が形成されている。それによって、集積回路を集積回路搭載基板に接続する際のストレスに対する信頼性を向上させることができる。また、集積回路が集積回路搭載基板に搭載された際に、簡単な構造で、外部の電源回路から集積回路搭載基板を介して集積回路に電力を供給できる。
本構成によれば、第2電極層の第2外部接続部には第2電極補充部が形成されている。それによって、集積回路を集積回路搭載基板に接続する際のストレスに対する信頼性を向上させることができる。また、集積回路が集積回路搭載基板に搭載された際に、簡単な構造で、外部の電源回路から集積回路搭載基板を介して集積回路に電力を供給できる。
また、本明細書によって開示される半導体装置は、上記いずれかに記載の集積回路搭載基板と、前記集積回路搭載基板に搭載される集積回路と備える。
本構成によれば、薄膜キャパシタを含む集積回路搭載基板を備えた半導体装置において、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、薄膜キャパシタが形成されている集積回路搭載基板の搭載面の平坦性を確保できる。
本構成によれば、薄膜キャパシタを含む集積回路搭載基板を備えた半導体装置において、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、薄膜キャパシタが形成されている集積回路搭載基板の搭載面の平坦性を確保できる。
上記半導体装置において、前記集積回路は半導体チップであり、前記集積回路搭載基板には、前記半導体チップがフリップチップ実装されている構成としてもよい。
本構成によれば、半導体チップが集積回路搭載基板の搭載面にフリップチップ実装されている半導体装置において、集積回路搭載基板の搭載面の平坦性が、好適に、確保される。すなわち、集積回路搭載基板へのフリップチップ実装に際しては、特に、集積回路搭載基板の搭載面の平坦性、詳しくは、半導体チップの各接続バンプが当接する、搭載基板の各当接部(外部接続部)の平坦性が重要であり、その要求が厳しい。それに対して、本構成によれば、好適に対応できる。
本構成によれば、半導体チップが集積回路搭載基板の搭載面にフリップチップ実装されている半導体装置において、集積回路搭載基板の搭載面の平坦性が、好適に、確保される。すなわち、集積回路搭載基板へのフリップチップ実装に際しては、特に、集積回路搭載基板の搭載面の平坦性、詳しくは、半導体チップの各接続バンプが当接する、搭載基板の各当接部(外部接続部)の平坦性が重要であり、その要求が厳しい。それに対して、本構成によれば、好適に対応できる。
本発明によれば、薄膜キャパシタの配線に係るインピーダンスを低減しつつ、薄膜キャパシタが形成されている回路基板の上部の平坦性を確保できる。
<実施形態>
一実施形態を図1から図5を参照して説明する。なお、図中、同一の符号は、同一又は相当部分を示す。
一実施形態を図1から図5を参照して説明する。なお、図中、同一の符号は、同一又は相当部分を示す。
1.半導体装置の構成
図1に示されるように、半導体装置100は、大きくはフリップチップ実装用基板(「回路基板」および「集積回路搭載基板」の一例)1と、LSIチップ(「集積回路」および「半導体チップ」の一例)2とを含む。なお、図1は、図2の一点鎖線A−Aで示される位置に対応した半導体装置100の断面図である。
図1に示されるように、半導体装置100は、大きくはフリップチップ実装用基板(「回路基板」および「集積回路搭載基板」の一例)1と、LSIチップ(「集積回路」および「半導体チップ」の一例)2とを含む。なお、図1は、図2の一点鎖線A−Aで示される位置に対応した半導体装置100の断面図である。
LSIチップ2のボンディング側の表面2Sには、図1に示すように、複数の電極パッド21が形成されている。各電極パッド21には、LSIチップ2をフリップチップ実装用基板(以下、単に「基板」と記す)1にフリップチップ実装するためのバンプ22が形成されている。バンプ22は、本実施形態では、例えばAu(金)スタッドバンプである。
基板1は、図1に示されるように、ベースとなっている絶縁体部(「絶縁基材」の一例)16の裏側面(「外部接続面」の一例)1Rに多数の外部接続パッド(「接続パッド」の一例)3を備える。この外部接続パッド3は、例えば半田ボールを介して、半導体装置100を図示しないマザーボード等の回路基板に実装するためのものである。絶縁体部16の表側面(「搭載面」の一例)1Sには後述の構成の薄膜キャパシタ10が設けられ、これはLSIチップ2への電源回路(図示せず)に並列に接続される。絶縁体部16の表側面1Sには、併せて前述の薄膜キャパシタ10を貫通する複数(図1では中央に3個並ぶ)の信号電極15が形成されている。各信号電極15は、後に詳述するが、互いに一体化されたチップ接続部15A及びパッド接続部15Bの二層からなる。これらの信号電極15が、絶縁体部16内に埋め込まれた複数のビアプラグ18を介して外部接続パッド3に接続されている。
絶縁体部16は、例えば、プリプレグシートを硬化させたものによって構成され、LSIチップ2が実装される基板1の表側面と、裏側面との間に位置する。詳しくは、絶縁体部16は、後述する薄膜キャパシタ10の誘電体層12と、裏側面との間に位置する。
薄膜キャパシタ10は絶縁体部16の表側面1S側に設けられ、図2に層毎に分解して示したように、第1電極層11、誘電体層12、および第2電極層13の三層が順に重なっている。なお、図2に示される、第1電極層11は薄膜キャパシタ10の第1電極に相当し、誘電体層12は薄膜キャパシタ10の誘電体部に相当し、第2電極層13は薄膜キャパシタ10の第2電極に相当する。
第1電極層11は、基板1の表側面から、詳しくは、絶縁体部16の表側面1Sから絶縁体部16の内部に埋め込むように形成されている。第1電極層11は、チップ接続部13Aを介してLSIチップ2に接続され、例えば、LSIチップ2の正極性の電源電圧(「一方の極性の電源電圧」の一例)が印加される。また、第1電極層11には、図2に示されるように、複数個の環状スリット11Rが後述するパターニングによって形成されている。図2に示されるように、この環状スリット11Rによって、共にその内側に位置する第2電極補充部13B及びパッド接続部15Bが、外側に位置する他の第1電極層11とは電気的に絶縁された状態となっている。なお、第2電極補充部13B及びパッド接続部15Bには、後述するように誘電体層12を貫通したチップ接続部13A及び15Aが積層状態となって両者が電気的につながっている(図1参照)。
誘電体層12は、第1電極層11上に形成されている。誘電体層12には、図2に示されるように、第1電極層11とチップ接続部(「第1外部接続部」の一例)11Aとを接続するための貫通孔12P(「第1の貫通孔」の一例)、第2電極層13のチップ接続部(「第2外部接続部」の一例)13Aと第2電極補充部13Bとを接続するための貫通孔12G(「第2の貫通孔」の一例)、および信号電極15のチップ接続部15Aとパッド接続部15Bとを接続するための貫通孔12Sが、パターニングによって形成されている。なお、誘電体層12に形成される各貫通孔12G,12P,12Sの配置は、図2に示されるものに限られない。要は、各貫通孔12G,12P,12Sは、LSIチップ2のバンプ22の位置に対応した、誘電体層12の位置に形成されればよい。
第2電極層13は、誘電体層12上に形成されている。第2電極層13は、チップ接続部13Aを介してLSIチップ2に接続され、第2電極層13には、例えば負極性の電源電圧であるグランド電圧(「他方の極性の電源電圧」の一例)が印加される。また、第2電極層13層には、図2に示されるように、複数個の環状スリット13Rがパターニングによって形成されている。図2に示されるように、環状スリット13Rによって、共にその内側に位置する第1電極層11のチップ接続部11Aおよび信号電極15のチップ接続部15Aが、外側に位置する他の第2電極層13とは電気的に絶縁された状態となっている。
信号電極15は、LSIチップ2と信号を送受信するための電極であり、LSIチップ2と接続するためのチップ接続部15Aと、外部接続パッド3と接続するためのパッド接続部15Bとを含む。チップ接続部15Aは第2電極層13の形成と同時に形成され、パッド接続部15Bは第1電極層11の形成と同時に形成される。
外部接続パッド3は、図1に示されるように、絶縁体部16(基板1)の裏側面1Rにおいて、LSIチップ2のバンプ22のピッチと同一のピッチで同一の個数が配置されている。なお、これに限られず、基板1の面積をLSIチップ2の面積より広く形成し、また絶縁体部16の裏側面1R上に所定の配線パターンを形成し、外部接続パッド3のピッチを、LSIチップ2のバンプ22のピッチより広げるようにしてもよい。その際、外部接続パッド3とLSIチップ2のバンプ22の個数は同一でなくてもよい。
絶縁体部16には、複数のビアホール17が、基板1の裏側面1R側から絶縁体部16を貫通して薄膜キャパシタ10の各電極層(11,13)および信号電極15に達するように、例えば炭酸ガスレーザによって形成されている。ビアホール17に充填されたビアプラグ18によって各電極層(11,13)および信号電極15と、外部接続パッド3とが電気的に接続されている。ビアプラグ18は、例えば銅メッキ等によって形成されている。
外部接続パッド3には外部接続用の半田ボール4が設けられている。すなわち、半導体装置100は、BGA型の半導体装置である。なお、これに限られず、半導体装置は、半田ボール4が設けられない、LGA(Land Grid Array)型の半導体装置であってもよい。
また、絶縁体部16(基板1)の表側面1Sと裏側面1Rは、ソルダレジスト層36によって保護されている。また、LSIチップ2と基板1の表側面1Sとの間隙等は、周知のアンダーフィル樹脂(図示せず)によって充填されている。
2.半導体装置(薄膜キャパシタ)の製造方法
次に、図3から図5を参照して、半導体装置100の製造方法を説明する。なお、半導体装置100の製造方法のうち、図3(a)から図5(j)までは薄膜キャパシタ10の製造方法を示す。また、図3は、図1とは上下関係を逆にして描いてある。また、図3から図5に示される製造工程の順序は、一例を示すものであり、これに限定されるものではない。
次に、図3から図5を参照して、半導体装置100の製造方法を説明する。なお、半導体装置100の製造方法のうち、図3(a)から図5(j)までは薄膜キャパシタ10の製造方法を示す。また、図3は、図1とは上下関係を逆にして描いてある。また、図3から図5に示される製造工程の順序は、一例を示すものであり、これに限定されるものではない。
同製造方法では、まず、図3(a)に示されるように、例えば、ドライ洗浄されたアルミ基材31の表面に、例えば、AS(エアロゾル)CVD法によってSTO(チタン酸ストロンチウム)膜(「誘電体膜」の一例)12Mを形成する(「誘電体膜形成工程」の一例)。STO膜12Mの膜厚は、例えば、0.1μmから0.4μmまでの間の値である。STO膜12Mは、薄膜キャパシタ10の誘電体層12となる。また、アルミ基材31は、アルミ箔で構成され、「支持部材」の一例である。なお、支持部材としての金属箔はアルミ箔に限られず、銅、ニッケル等の金属箔であってもよい。また、誘電体膜もSTO膜12Mに限られない。
次いで、図3(b)に示されるように、STO膜12上に薄膜キャパシタ10の第1電極層11となる金属薄膜11Mを形成する。金属薄膜11Mは、例えば、Cu(銅)薄膜によって構成される。Cu薄膜は、例えば、スパッタリング法によって成膜される。
次いで、図3(c)に示されるように、金属薄膜11Mを、例えば電気メッキによって厚くする(「第1メッキ工程」の一例)。金属薄膜11Mの厚みは、例えば、3μmから10μmまで間の値が好ましい。このように、金属薄膜11Mの厚さを調整することによって、薄膜キャパシタ10の第1電極層11の所望の抵抗値を得ることができる。なお、この金属薄膜11Mを厚くするメッキ工程は省略されてもよい。
次いで、図3(d)に示されるように、金属薄膜11Mをパターニングして、第1電極層11を形成する(「第1電極形成工程」の一例)。その際、環状スリット11Rを形成することによって、平面形状が円形の、第2電極層13の第2電極補充部13B、および信号電極15のパッド接続部15Bが、第1電極層11と電気的に絶縁された状態で形成される(図2参照)。
次いで、図3(e)に示されるように、STO膜12上および第1電極層11上に、例えば、BTレジン(プリプレグシート)を加熱圧着して絶縁体部16を形成する(「基材形成工程」の一例)。なお、絶縁体部16は、BT(ビスマレイミドトリアジン)レジンに限られない。
次いで、図4(f)に示されるように、アルミ基材31を、例えばウエットエッチングによって、溶融させて除去し、STO膜12Mの、第1電極層11が形成される面とは反対側の面を露出させる(「除去工程」の一例)。その際、例えば、アルミ基材31を除去後のSTO膜12Mの表面をデスマット(スマット除去)処理する。
次いで、図4(g)に示されるように、パターニングされたレジスト膜(図示せず)をマスクとしてSTO膜12Mをパターニングし、薄膜キャパシタ10の誘電体層12を形成する(「誘電体パターニング工程」の一例)。その際、誘電体層12には、貫通孔12G、12P、12S(図2参照)が形成される。なお、本実施形態においては、図1および図2に示されるように、貫通孔12G、12P、12Sを除くSTO膜12Mのほぼ全体を残して、誘電体層12とされる。すなわち、絶縁体部16(基板1)の搭載面1S上のほぼ全体領域において薄膜キャパシタ10が形成される。なお、これに限られず、STO膜12Mのパターニングによって、貫通孔12G、12P、12S以外の部分のSTO膜12Mも削除するようにしてもよい。すなわち、基板1の搭載面1S上の一部領域を残して薄膜キャパシタ10が形成されるようにしてもよい。
次いで、図4(h)に示されるように、第1電極層11が形成された面と反対側のSTO膜12の面上に、薄膜キャパシタ10の第2電極層13となる金属薄膜13Mを形成する。金属薄膜13Mは、例えば、金属薄膜11Mと同様に、Cu薄膜によって構成される。Cu薄膜は、例えば、スパッタリング法によって成膜される。
金属薄膜13Mの成膜によって、図4(h)に示されるように、金属薄膜13Mは、貫通孔12G,12P,12Sを貫通して、第1電極層11側に到達する。それによって、金属薄膜13M(チップ接続部13A)と、第2電極層13の第2電極補充部13Bとが、誘電体層12の貫通孔12Gを介して一体化される。また、金属薄膜13M(チップ接続部11A)と、第1電極層11のチップ接続部11Aに対向した部分とが誘電体層12の貫通孔12Pを介して一体化される。また、金属薄膜13M(チップ接続部15A)と、信号電極15のパッド接続部15Bとが誘電体層12の貫通孔12Sを介して一体化される。
次いで、図4(i)に示されるように、金属薄膜13Mを、例えば電気メッキによって厚くする(「第2メッキ工程」の一例)。金属薄膜13Mの厚みは、金属薄膜11Mと同様に、例えば、3μmから10μmまで間の値が好ましい。このように、金属薄膜13Mの厚さを調整することによって、薄膜キャパシタ10の第2電極層13の所望の抵抗値を得ることができる。なお、この金属薄膜13Mを厚くするメッキ工程は省略されてもよい。
次いで、図5(j)に示されるように、金属薄膜13Mをパターニングして、第2電極層13を形成する(「第2電極形成工程」の一例)。その際、環状スリット13Rによって、平面形状が円形の第1電極層11のチップ接続部11A、および信号電極15のチップ接続部15Aが、第2電極層13と電気的に絶縁された状態で形成される(図2参照)。
以上の工程によって、薄膜キャパシタ10および信号電極15が形成される。なお、図5(i)以降の図においては、第1電極層11とチップ接続部11A、第2電極層13と第2電極補充部13B、および信号電極15のチップ接続部15Aとパッド接続部15Bは、本実施形態では同一材料で形成されるため、一体として示される。
次いで、図5(k)に示されるように、基板1の裏側面1Rから、例えば、炭酸ガスレーザを照射して、ビアホール17を形成する。そして、例えば電解メッキによってビアホール17の内部にメッキ金属、本実施形態ではCuを充填してビアプラグ18を形成する。ビアプラグ18には、外部接続パッド3と第1電極層11とを接続する第1ビアプラグ18Aと、外部接続パッド3と第2電極補充部13Bとを接続する第2ビアプラグ18Bとが含まれる。
次いで、周知の技術を用いて、ビアプラグ18に対向する位置に外部接続パッド3を形成し、次いで、周知の技術を用いて、外部接続パッド3および各チップ接続部11A、13A、15Aが形成される箇所を除いてソルダレジスト層36等の保護膜を形成し、外部接続パッド3に半田ボールを付着させる。
次いで、図5(m)に示すように、LSIチップ2の各電極パッド21に形成された各バンプ22、本実施形態ではAuスタッドバンプを、例えば、超音波振動接合機を用いて、基板1上の各チップ接続部11A、13A、15Aに接合する。これによって、LSIチップ2が基板1にフリップチップ実装されて、図1に示すような半導体装置100が形成される。
なお、バンプ22はAuスタッドバンプに限られず、例えば、マイクロ半田バンプ等であってもよい。その際、バンプ22(マイクロ半田バンプ)は、弾性率の低い材料であることが好ましい。
3.実施形態の効果
上記したように、薄膜キャパシタ10の第1電極層11は、基板1の絶縁体部16の内部に埋め込まれて形成される。また、薄膜キャパシタ10の第2電極層13は、基板1の絶縁体部16の表側面(搭載面)1S上において誘電体層12の上に形成される。また、第1電極層11のチップ接続部11Aは、第1の貫通孔12P内の金属薄膜13Mによって形成される。第2電極層13のチップ接続部13Aは、第2の貫通孔12G内の金属薄膜13Mによって形成される。これによって、絶縁体部16の表側面1S上において、第1電極層11のチップ接続部11Aおよび第2電極層13のチップ接続部13Aの高さと、第2電極層13との高さの差は、誘電体層12の厚みだけ(例えば、0.1μmから0.4μmの間)とすることができる。そのため、薄膜キャパシタ10が形成されている基板1の上部の平坦性を確保できる。
上記したように、薄膜キャパシタ10の第1電極層11は、基板1の絶縁体部16の内部に埋め込まれて形成される。また、薄膜キャパシタ10の第2電極層13は、基板1の絶縁体部16の表側面(搭載面)1S上において誘電体層12の上に形成される。また、第1電極層11のチップ接続部11Aは、第1の貫通孔12P内の金属薄膜13Mによって形成される。第2電極層13のチップ接続部13Aは、第2の貫通孔12G内の金属薄膜13Mによって形成される。これによって、絶縁体部16の表側面1S上において、第1電極層11のチップ接続部11Aおよび第2電極層13のチップ接続部13Aの高さと、第2電極層13との高さの差は、誘電体層12の厚みだけ(例えば、0.1μmから0.4μmの間)とすることができる。そのため、薄膜キャパシタ10が形成されている基板1の上部の平坦性を確保できる。
また、その際、第1電極層11のチップ接続部11Aおよび第2電極層13のチップ接続部13Aは、基板1の上部において露出しているため、例えば、薄膜キャパシタ10とLSIチップ2のバンプ22とを接続する際、バンプ22に他の配線を介さずに直接、接続できる。それによって、薄膜キャパシタ10の配線に係るインダクタンス、すなわち、インピーダンスを低減できる。そのため、本実施形態によれば、薄膜キャパシタ10の配線に係るインピーダンスを低減しつつ、薄膜キャパシタ10が形成されている基板1の上部の平坦性を確保できる。
また、第1電極層11のチップ接続部11A、第2電極層13のチップ接続部13A、および信号電極15のチップ接続部15Aの高さの差は、ほぼゼロとすることができる。それによって、LSIチップ2を基板1に接合する際に、第1電極層11のチップ接続部11A、第2電極層13のチップ接続部13A、および信号電極15のチップ接続部15Aと、LSIチップ2のバンプ22との距離を、ほぼ同一にすることができ、LSIチップ2と基板1との接合部の信頼性が向上する。すなわち、バンプ22による接合の信頼性が向上する。
また、LSIチップ2のバンプ22と第2電極層13との接続構造は、誘電体層12が介在しない、チップ接続部13Aと第2電極補充部13Bとの二重構造となっている。そのため、LSIチップ2の実装時のストレスや、長期信頼性に係るストレスに対して、誘電体層12が介在する場合と比べて、信頼性が高い。その結果、この二重構造によって、バンプ22としてマイクロ半田バンプ等の利用も可能といえる。
<他の実施形態>
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
(1)図6(k)の基板1Aに示されるように、薄膜キャパシタの第2電極層13の一部の箇所が、半田ボール4を介して外部回路に接続する必要のない場合、その第2電極層13の一部の箇所において、図6(j)に示されるような薄膜キャパシタ10Aの構成としてもよい。すなわち、図6(j)、(k)に示されるように、第2電極層13の第2電極補充部13Bを形成しないようにしてもよい。この場合であっても、基板1の搭載面1Sの段差を誘電体層12の厚みの差のみに維持できるとともに、高周波領域で問題となるスタブ構造を回避できる。
(2)また、図7(k)の基板1Bに示されるように、図6(k)に示される基板1Aと同様に、薄膜キャパシタの第2電極層13の一部の箇所が、半田ボール4を介して外部回路に接続する必要のない場合、第2電極層13のその一部の箇所に係る構成は、図7(j)に示される薄膜キャパシタ10Bの構成とされてもよい。すなわち、誘電体層12に貫通孔12Gを形成しないようにしてもよい。この場合、基板1の搭載面1Sの段差を誘電体層12の厚みの差のみに維持できるとともに、貫通孔12Gを形成しないことによって薄膜キャパシタ10の電極面積が増加することによって、薄膜キャパシタ10Bの容量を増加させることができる。
(3)また、図8(i)、(j)に示されるように、第2電極層13のパターニングと誘電体層12のパターニングの順序を逆に行うようにしてもよい。すなわち、第2電極層13を外部回路に接続する構成として貫通孔12Gの形成が必要とされない薄膜キャパシタ10Cを形成する際、図8(i)に示されるように、誘電体層12のパターニングを最後に行うようにしてもよい。この場合は、基板1の搭載面1Sの段差は、誘電体層12の厚みに第2電極層13の厚みを加えたものとなる。しかしながら、LSIチップ2のバンプ22と薄膜キャパシタ10Cとの接続構造が、上記本実施形態および上記他の実施形態(1),(2)と比べて最もシンプルな構造となる。すなわち、バンプ22が、第1電極層11および第2電極層13の双方に、直接、接続される。そのため、LSIチップ2のバンプ22と薄膜キャパシタ10Aとの接続に係るインダクダンス、すなわち、インピーダンスを各実施形態の中で最小にできる。
(4)上記実施形態においては、半導体装置は、フリップチップ実装用基板1とLSIチップ2とを含む構成を示したがこれに限られない。半導体装置は、図9に示す半導体装置100Aのように、配線ピッチをLSIチップ2のバンプ22のピッチから拡張する中継基板50をさらに含む構成としてもよい。この場合、中継基板50のピッチ拡張作用によって、半導体装置を、LSIチップ2のバンプ22のピッチでは搭載できない外部基板、例えば、マザーボードに対して、適宜、ピッチを適合させて搭載することができる。
この場合、中継基板50は、図9に示されるように、例えば、第1絶縁層51および第2絶縁層52を2層の絶縁層を含む。第1絶縁層51の上面(表側面)には第1配線層として、基板1の半田ボール4を接合するための接続パッド55が形成されている。第2絶縁層52の上面には第2配線層として、半田ボール4のピッチ、すなわち、LSIチップ2のバンプ22のピッチを広げるための中間配線パターン58が形成されている。接続パッド55と中間配線パターン58との接続はビアプラグ57によって行われている。
また、第2絶縁層52の下面(裏側面)には、第3配線層として、さらにピッチを広げるための裏面配線パターン53が形成されている。裏面配線パターン53は、半田バンプを兼ねている。裏面配線パターン53には、マザーボード等の外部基板に半導体装置100Aを搭載するための半田ボール54が形成されている。
(5)上記各実施形態においては、第1電極層11を正極性の電源電圧が印加される電極として、第2電極層13を負極性の電源電圧(グランド電圧)が印加される電極としたが、これに限られず、その逆であってもよい。すなわち、第1電極層11をグランド電圧が印加される電極として、第2電極層13を正極性の電源電圧が印加される電極としてもよい。
(6)上記各実施形態においては、薄膜キャパシタが形成される回路基板を図1等に示される、絶縁層が一層であるフリップチップ実装用基板1とする例を示したが、これに限られない。例えば、回路基板を、フリップチップ実装用基板1に代えて、図8に示される多層基板である中継基板50としてもよい。すなわち、薄膜キャパシタが、図8に示される中継基板50に形成されるようにしてもよい。その際、半導体装置の構成は、図8の半導体装置100Aの構成から、フリップチップ実装用基板1の構成が省かれた構成となる。
さらに、回路基板は、LSIチップ2がフリップチップ実装されるフリップチップ実装用基板1に限られない。回路基板は、例えば、LSIチップ2以外の電気・電子部品、例えば、集積メモリ回路が搭載される基板であってもよい。
(7)上記各実施形態においては、図1等に示すように、絶縁体部16(基板1)の搭載面1Sのほぼ全面において薄膜キャパシタを形成する例を示したが、これに限られない。薄膜キャパシタを搭載面1Sの一部分を残すように形成してもよい。その場合、その残された搭載面1Sの一部分に、第2電極層13によって信号線等の配線パターンを形成するようにしてもよい。その際、図4(g)の誘電体パターニング工程において、配線パターンの下部の誘電体層12を残すようにしてもよい。一般に、BTレジン等の樹脂基板にスパッタリングやイオンプレーティング等によってCu膜等の金属膜を成膜する際、樹脂基板と金属膜との密着力は弱い。そのため、樹脂基板と金属膜との間に誘電体膜を介在させる構造とすることによって、樹脂基板への金属膜の密着性を向上させることができる。
1…フリップチップ実装用基板、2…LSIチップ、3…外部接続パッド、4…半田ボール、10…薄膜キャパシタ、11…第1電極層(第1電極)、12…誘電体層、13…第2電極層(第2電極)、16…絶縁体部、17…ビアホール、18,18A,18B…ビアプラグ、22…バンプ(Auスタッドバンプ)、100…半導体装置
Claims (8)
- 回路基板に薄膜キャパシタを製造する方法であって、
支持部材の表面に誘電体膜を形成する誘電体膜形成工程と、
前記誘電体膜上に前記薄膜キャパシタの第1電極層を所要パターンで形成する第1電極形成工程と、
前記誘電体膜上および前記第1電極層上に、前記回路基板の絶縁基材を、前記第1電極層を埋め込むように形成する基材形成工程と、
前記支持部材を除去し、前記誘電体膜の前記第1電極層とは反対側の面を露出させる除去工程と、
前記誘電体膜をパターニングすることで、前記第1電極層に重なる誘電体層を残すと共に、該誘電体層に第1の貫通孔を形成して前記第1電極層の前記誘電体層側の面の一部を露出させる誘電体パターニング工程と、
前記第1の貫通孔内を含む前記誘電体層上に前記薄膜キャパシタの第2電極層を重ねて形成する第2電極形成工程と、
を含む、薄膜キャパシタの製造方法。 - 請求項1に記載の薄膜キャパシタの製造方法において、
前記回路基板は、集積回路が搭載される集積回路搭載基板であり、
前記第2電極形成工程において、前記第1電極層に接続される第1外部接続部であって、前記集積回路への一方の極性の電源電圧が印加されるとともに、前記集積回路の搭載時に前記集積回路に接続される第1外部接続部が形成され、
前記第2電極層は、前記集積回路への他方の極性の電源電圧が印加されるとともに、前記集積回路の搭載時に前記集積回路に接続される第2外部接続部を含み、
前記第1電極形成工程において、前記第2電極層の前記第2外部接続部と対向する位置に、前記第2電極層に接続される第2電極補充部が形成され、
前記誘電体パターニング工程において、前記第2電極補充部と対向する位置の前記誘電体膜を除去して前記誘電体層に第2の貫通孔が形成される、薄膜キャパシタの製造方法。 - 請求項1または請求項2に記載の薄膜キャパシタの製造方法において、
前記第1電極形成工程は、前記第1電極層の膜厚を厚くする第1メッキ工程を含み、
前記第2電極形成工程は、前記第2電極層の膜厚を厚くする第2メッキ工程を含む、薄膜キャパシタの製造方法。 - 集積回路が搭載される搭載面を有する絶縁基材と、
前記絶縁基材の搭載面側に形成された薄膜キャパシタであって、第1電極層、第2電極層、および前記第1電極層と前記第2電極層との間に形成された誘電体層を有する薄膜キャパシタと、
を備えた集積回路搭載基板であって、
前記薄膜キャパシタの前記第1電極層は、前記搭載面から前記絶縁基材の内部に埋め込むように形成されており、
前記誘電体層は、前記第1電極層に接続される第1外部接続部であって、前記集積回路への一方の極性の電源電圧が印加されるとともに、前記集積回路が搭載される際に前記集積回路に接続される第1外部接続部が形成される第1の貫通孔を有し、
前記薄膜キャパシタの前記第2電極層は、前記誘電体層上に形成されている、集積回路搭載基板。 - 請求項4に記載の集積回路搭載基板において、
前記第1外部接続部は、前記第2電極層を構成する金属膜よって構成され、
前記第2電極層は、前記集積回路への他方の極性の電源電圧が印加されるとともに、前記集積回路が搭載される際に前記集積回路に接続される第2外部接続部を含み、
前記誘電体層は、前記第2外部接続部が形成される第2の貫通孔を有する、集積回路搭載基板。 - 請求項5に記載の集積回路搭載基板において、
前記薄膜キャパシタは、
前記第1電極層を構成する金属膜よって構成され、前記第2電極層の前記第2外部接続部に接続される第2電極補充部を有し、
当該集積回路搭載基板は、
前記搭載面とは反対側の面であって、外部に接続するための外部接続面と、
前記外部接続面に形成された接続パッドと、
前記絶縁基材の内部に形成され、前記接続パッドと前記第1電極層とを接続する第1ビアプラグと、
前記絶縁基材の内部に形成され、前記接続パッドと前記第2電極補充部とを接続する第2ビアプラグと、
をさらに備える、集積回路搭載基板。 - 請求項4から請求項6のいずれか一項に記載の集積回路搭載基板と、
前記集積回路搭載基板に搭載される集積回路と、を備えた、半導体装置。 - 請求項7に記載の半導体装置において、
前記集積回路は半導体チップであり、
前記集積回路搭載基板には、前記半導体チップがフリップチップ実装されている、半導体装置。
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